JPS6334970A - Ｍｏｓ型半導体メモリチツプ - Google Patents
Ｍｏｓ型半導体メモリチツプInfo
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- JPS6334970A JPS6334970A JP61179684A JP17968486A JPS6334970A JP S6334970 A JPS6334970 A JP S6334970A JP 61179684 A JP61179684 A JP 61179684A JP 17968486 A JP17968486 A JP 17968486A JP S6334970 A JPS6334970 A JP S6334970A
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- Japan
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- wiring
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- chip
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 claims abstract description 3
- 230000002093 peripheral effect Effects 0.000 claims description 21
- 239000011159 matrix material Substances 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 9
- 238000000034 method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000011295 pitch Substances 0.000 description 2
- 241000053227 Themus Species 0.000 description 1
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- 238000005516 engineering process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、表面中央部にメモリ七ルマトリックスやデコ
ーダ々どを含むアレイ領域を有し、その上下２辺の周辺
部にそれぞれ配置された周辺回路領域のうち、一方に電
源供給線用ボンディングパッドを、他方に接地配線用ボ
ンディングパッドを、それぞれ少なくとも１個備え、基
板に接続する一配線が前記領域すべての外周を囲んで配
置されたＭＯＳ型半導体メモリチップに関する。
ーダ々どを含むアレイ領域を有し、その上下２辺の周辺
部にそれぞれ配置された周辺回路領域のうち、一方に電
源供給線用ボンディングパッドを、他方に接地配線用ボ
ンディングパッドを、それぞれ少なくとも１個備え、基
板に接続する一配線が前記領域すべての外周を囲んで配
置されたＭＯＳ型半導体メモリチップに関する。
第８図はこの種のＭＯＳ型半導体メモリチップの従来例
における電源供給線と接地配線の配置を示す説明図であ
る。
における電源供給線と接地配線の配置を示す説明図であ
る。
金属層で形成された電源供給線が接続される電源供給線
用ボンディングパッドＣ以下Ｖｃｃパッドと称する）９
がチップ上辺の周辺回路領域にあり、同様の金属層で形
成された接地配線が接続される接地配線用ボンディング
パッド（以下ＧＮＤバッドと亦する）１０がチップ下辺
の周辺回路領域に配置すれて、それぞれのパッドから電
源供給線５゜６と接地配線１．２．ａとが引き出されて
いる。
用ボンディングパッドＣ以下Ｖｃｃパッドと称する）９
がチップ上辺の周辺回路領域にあり、同様の金属層で形
成された接地配線が接続される接地配線用ボンディング
パッド（以下ＧＮＤバッドと亦する）１０がチップ下辺
の周辺回路領域に配置すれて、それぞれのパッドから電
源供給線５゜６と接地配線１．２．ａとが引き出されて
いる。
電源供給線５の一部はＶｃｃパッド９から引き出されて
最短距離で直近のスクライブ線に沿うサブ配線８に接続
されており、一方、ＶＣＣバッド９からチップ両側面を
通りＧＮＤパッド１０側の周辺回路領域へ電の供給線５
．６が配置されているため、Ｖｃｃパッド９側領域にお
いてこれら２本の電源供給線５．６よりサブ配線８寄り
に接地配線が必要な場合には、やはりチップ両側面を通
る各１本の接地配線】１．１２を設置していた。
最短距離で直近のスクライブ線に沿うサブ配線８に接続
されており、一方、ＶＣＣバッド９からチップ両側面を
通りＧＮＤパッド１０側の周辺回路領域へ電の供給線５
．６が配置されているため、Ｖｃｃパッド９側領域にお
いてこれら２本の電源供給線５．６よりサブ配線８寄り
に接地配線が必要な場合には、やはりチップ両側面を通
る各１本の接地配線】１．１２を設置していた。
上述した従来のＭＯＢ型半導体メモリチップの問題点と
して回路特性への電源供給線および接地配線の影響が挙
げられる。近年、ＭＯＳ型半導体メモリチップは高速化
が著しく、設計者は配線遅延を小さくするためチップを
縮小し、さらに高性能なトランジスタ素子を高密度に集
積してこれにとり載している。高性能トランジスタ素子
は一般に比較的大きな電力を消費するので、これらを密
に設置したとき接地配線の接地電位の浮きが問題となる
。接地′Ｍ位が浮くとトランジスタ素子のソース電位が
浮くことになり、高速動作にとり非常に犬き々障害とな
る。Ｍ ＯＳ型半導体メモリチップの場合、公知のよう
に入力アドレスビンはすべてＴＴＬレベルで入力する様
に設計されるので。
して回路特性への電源供給線および接地配線の影響が挙
げられる。近年、ＭＯＳ型半導体メモリチップは高速化
が著しく、設計者は配線遅延を小さくするためチップを
縮小し、さらに高性能なトランジスタ素子を高密度に集
積してこれにとり載している。高性能トランジスタ素子
は一般に比較的大きな電力を消費するので、これらを密
に設置したとき接地配線の接地電位の浮きが問題となる
。接地′Ｍ位が浮くとトランジスタ素子のソース電位が
浮くことになり、高速動作にとり非常に犬き々障害とな
る。Ｍ ＯＳ型半導体メモリチップの場合、公知のよう
に入力アドレスビンはすべてＴＴＬレベルで入力する様
に設計されるので。
入力アドレスビン初段Ｍｕｓトランジスタによるインバ
ータは、通常の＠１ｍもしくはハイレベルが５Ｖ、“０
”もしくはロウレベルが０■といういわゆるＭＯＳレベ
ル動作ではなく、２■前後のクリティカル＆ＴＴＬレベ
ルでの動作を強いられる。したがって、他の二段目以降
にあるＭＯＳレベル動作のトランジスタ以上にソースの
接地電位が重要であり、これが浮くことはそのまま装置
全体の誤動作につながる恐れがある。そこで特に初段ト
ランジスタへの接地配線は専用配線とすることが理想で
あるが、入力アドレスビンのボンディングパッドは通常
Ｖｃｃパッドの両側にレイアウトされるため、前述した
ようにＧＮＤパッドから接地線を左右独立に設置する必
要が生じる。このように初段トランジスタに対して専用
接地配線を用いず、他の比較的大き々電力を要するトラ
ンジスタと接地線を共用すると、回路特性上前述の様な
障害を引き起す。
ータは、通常の＠１ｍもしくはハイレベルが５Ｖ、“０
”もしくはロウレベルが０■といういわゆるＭＯＳレベ
ル動作ではなく、２■前後のクリティカル＆ＴＴＬレベ
ルでの動作を強いられる。したがって、他の二段目以降
にあるＭＯＳレベル動作のトランジスタ以上にソースの
接地電位が重要であり、これが浮くことはそのまま装置
全体の誤動作につながる恐れがある。そこで特に初段ト
ランジスタへの接地配線は専用配線とすることが理想で
あるが、入力アドレスビンのボンディングパッドは通常
Ｖｃｃパッドの両側にレイアウトされるため、前述した
ようにＧＮＤパッドから接地線を左右独立に設置する必
要が生じる。このように初段トランジスタに対して専用
接地配線を用いず、他の比較的大き々電力を要するトラ
ンジスタと接地線を共用すると、回路特性上前述の様な
障害を引き起す。
一方、上述のような左右の専用接地線をチップの両側に
配置するとチップの面積が増加するという問題点が発生
する。中央のアレイ領域を８つの周辺回路゛領域が挾み
込む形につくられたチップの場合、多くはＧＮＤパッド
からＶＣＣバッドの方向に長方形なので、アレイ領域の
側部に配線を設置するとその配線ピッチ分がそのままチ
ップ短辺サイズの増分となりチップ面積を著しく増大さ
せる。
配置するとチップの面積が増加するという問題点が発生
する。中央のアレイ領域を８つの周辺回路゛領域が挾み
込む形につくられたチップの場合、多くはＧＮＤパッド
からＶＣＣバッドの方向に長方形なので、アレイ領域の
側部に配線を設置するとその配線ピッチ分がそのままチ
ップ短辺サイズの増分となりチップ面積を著しく増大さ
せる。
ＶＣＣパッド側周辺回路領域から（’、ｒ Ｎ Ｄパッ
ド（［ｌ＋ 領域・＼向かう′解掠供給線、およびＧＮ
Ｄパッド側周辺回路領域からＶｃｃバッド側領域へ向か
う接地配線がアレイ領域の側部に設置される場合、その
品種によりやや差がある１、のの、通常、線幅２０〜５
０μｍ１間隔３〜５μｍ程度である。いま、短辺８０闘
、長辺８．０朋の半導体メモリチップを考えるとそのチ
ップ面積は２４．０−である、このチップのアレイ領域
両側部に幅５０μｍ１間隔２μｍの配置を各１本ずつ追
加すると、面積増分は（追加配線ピッチの和）×（長辺
サイズ）であるから（（５０＋２）Ｘ２Ｘ］０ ）龍
Ｘ ８．０１ｍ＝ ０．８８２．−となり、約８．５憾
もの増加でコスト高を招くという欠点があった。
ド（［ｌ＋ 領域・＼向かう′解掠供給線、およびＧＮ
Ｄパッド側周辺回路領域からＶｃｃバッド側領域へ向か
う接地配線がアレイ領域の側部に設置される場合、その
品種によりやや差がある１、のの、通常、線幅２０〜５
０μｍ１間隔３〜５μｍ程度である。いま、短辺８０闘
、長辺８．０朋の半導体メモリチップを考えるとそのチ
ップ面積は２４．０−である、このチップのアレイ領域
両側部に幅５０μｍ１間隔２μｍの配置を各１本ずつ追
加すると、面積増分は（追加配線ピッチの和）×（長辺
サイズ）であるから（（５０＋２）Ｘ２Ｘ］０ ）龍
Ｘ ８．０１ｍ＝ ０．８８２．−となり、約８．５憾
もの増加でコスト高を招くという欠点があった。
本発明のＭＯＳ型半導体メモリチップは、■源供給線用
ポ／ディングパッドから左右両側に引き出された電源供
給線の外側の周辺回路領域部分に連続している接地配線
と、該接地配線をさけて、電源を基板に接続する配線を
電源供給線に接続する接続部を有している。
ポ／ディングパッドから左右両側に引き出された電源供
給線の外側の周辺回路領域部分に連続している接地配線
と、該接地配線をさけて、電源を基板に接続する配線を
電源供給線に接続する接続部を有している。
このように、Ｖｃｃパッド側の周辺回路領域にある入力
アドレスビン初段トランジスタに対する専用接地配線に
は何の影響もなく、チップ側部の接地配線本数を減らす
ことができる。
アドレスビン初段トランジスタに対する専用接地配線に
は何の影響もなく、チップ側部の接地配線本数を減らす
ことができる。
本発明の実施例について図面を参照して説明する。
第１図は本発明のＭＯＳ型半導体メモリチップの一実施
例について′６源併給線と接地配線の配置を示す説明図
、第２図は本実施例の有する出力終段トランジスタの接
続関係を示す回路図である。
例について′６源併給線と接地配線の配置を示す説明図
、第２図は本実施例の有する出力終段トランジスタの接
続関係を示す回路図である。
主接地配線】ば、チップ下辺の周辺回路領域中央部にあ
るＧ Ｎ Ｄパッド１０から引き出されて途中から適宜
分岐し、ＧＮＤパッド１０側周辺回路領域とアレイ領域
とに接地電位を供給して、さらにアレイ領域の右側部を
通りＶＣＣＣＣバッド周辺回路領域に接地電位を供給し
ている。接地配′１ｉＡ２はデータ読み出し特に使用さ
れる出力終段トランジスタ専用の接地線である。接地配
線３．４ｔ−１いずり、も入カアドレスピンポンデイン
グパツ）”カ１−）の入力信号線を受ける初段トランジ
スタ用の接地配線であり、チップ上の配置を密に構成す
る都合上、初段以外のトランジスタの接地線としても使
用されるが、例えば比較的消費電力の大き々トランジス
タの接地＋１ｉ！は主接地配線１またはその分岐機を用
いることで初段トランジスタへの悪影響を軽減すること
ができる。特に、接地配ａ４はＧＮＤバッド１０から出
て右側周辺回路領域を通り、その領域にある初段トラン
ジスタの接地配線の役割を持つとともに、チップ右側部
およびＶｃｃパッド９の右側周辺回路領域を通り、さら
にサブ配線８とＶｃｃパッド９間を横切りＶＣＣパッド
９の左側周辺回路領域まで延長されて、Ｖｃｃパッド９
側周辺回路領域にある初段トランジスタの接地配線にも
なっている。電源供給線５はＶｃｃパッド９側周辺回路
領域左半面の電源供給線として機能するとともに、チッ
プ左側部を通りＧＮＤパッド９側周辺回路領域左半面の
電源供給線としても機能する。
るＧ Ｎ Ｄパッド１０から引き出されて途中から適宜
分岐し、ＧＮＤパッド１０側周辺回路領域とアレイ領域
とに接地電位を供給して、さらにアレイ領域の右側部を
通りＶＣＣＣＣバッド周辺回路領域に接地電位を供給し
ている。接地配′１ｉＡ２はデータ読み出し特に使用さ
れる出力終段トランジスタ専用の接地線である。接地配
線３．４ｔ−１いずり、も入カアドレスピンポンデイン
グパツ）”カ１−）の入力信号線を受ける初段トランジ
スタ用の接地配線であり、チップ上の配置を密に構成す
る都合上、初段以外のトランジスタの接地線としても使
用されるが、例えば比較的消費電力の大き々トランジス
タの接地＋１ｉ！は主接地配線１またはその分岐機を用
いることで初段トランジスタへの悪影響を軽減すること
ができる。特に、接地配ａ４はＧＮＤバッド１０から出
て右側周辺回路領域を通り、その領域にある初段トラン
ジスタの接地配線の役割を持つとともに、チップ右側部
およびＶｃｃパッド９の右側周辺回路領域を通り、さら
にサブ配線８とＶｃｃパッド９間を横切りＶＣＣパッド
９の左側周辺回路領域まで延長されて、Ｖｃｃパッド９
側周辺回路領域にある初段トランジスタの接地配線にも
なっている。電源供給線５はＶｃｃパッド９側周辺回路
領域左半面の電源供給線として機能するとともに、チッ
プ左側部を通りＧＮＤパッド９側周辺回路領域左半面の
電源供給線としても機能する。
電源供給線５から分岐した電源分岐供給線７は出力終段
トランジスタに配線される。出力終段トランジスタは第
２図のように各１個のＰチャテネルＭＯＳトランジスタ
とＮチャプネルＭＯＳトランジスタが対になっており、
ソース電位として一方が接地電位を、他方が電源電位を
使用する構成と々っている。すなわち、電源分岐供給線
７ｓは接地配線２よりもチップ外側を通って設置されて
、スクライブ線とＧＮＤパッド１０の間を横切る個所て
おいて、サブ配線８に接続されている。このほか、出力
終段トランジスタ以外のチップ右半面の電源は電源供給
線６により供給される。
トランジスタに配線される。出力終段トランジスタは第
２図のように各１個のＰチャテネルＭＯＳトランジスタ
とＮチャプネルＭＯＳトランジスタが対になっており、
ソース電位として一方が接地電位を、他方が電源電位を
使用する構成と々っている。すなわち、電源分岐供給線
７ｓは接地配線２よりもチップ外側を通って設置されて
、スクライブ線とＧＮＤパッド１０の間を横切る個所て
おいて、サブ配線８に接続されている。このほか、出力
終段トランジスタ以外のチップ右半面の電源は電源供給
線６により供給される。
次に、本実施例の動作を説明する。
いまメモリが読み出し状態にある場合、入力アドレスビ
ンの入力信号がハイからロウまたはロウからハイへ変化
してＭＯＳトランジスタのゲートが充放電される間、電
源供給線および接地配線を過渡的に・電流が流れる。こ
のとき、本実施例では、この初段トランジスタが接続さ
れている接地配線３、杢が前述の様な配ｍをされている
ため他のトランジスタの動作による接地電位の浮きや変
動の影響を受けにくく、また逆に、初段トランジスタの
動作による池のトランジスタに対する同様な影＃を与え
にくい。したがって、特に入力電圧マージン特性が優れ
たチップとなる。入力アドレスが初段トランジスタを含
む入力アドレスバッファ回路により決定されると、必要
なタイミングを外部制御ビンないしけ内部クロック発生
回路から供給することにより順次に内部のデコーダ、ク
ロックトライバが動作し、最終的に出力終段トランジス
タの論理状態が一意的に決定される。このとき、初段ト
ランジスタのときと同様に過渡的に電源供給分岐線７お
よび接地配線２を電流が流れるが、接地配線２はＧＮＤ
パッド１０からの配線距離が短く、また出力終段トラン
ジスタの専用接地線でもあるので、接地官位変動や浮き
知よる自他への影響は本質的に少々い。加えて、初段ト
ランジスタとは完全に接地配線が分離されているため、
初段トランジスタと出力終段トランジスタとの接地線を
介した干渉は非常に小さくなる。
ンの入力信号がハイからロウまたはロウからハイへ変化
してＭＯＳトランジスタのゲートが充放電される間、電
源供給線および接地配線を過渡的に・電流が流れる。こ
のとき、本実施例では、この初段トランジスタが接続さ
れている接地配線３、杢が前述の様な配ｍをされている
ため他のトランジスタの動作による接地電位の浮きや変
動の影響を受けにくく、また逆に、初段トランジスタの
動作による池のトランジスタに対する同様な影＃を与え
にくい。したがって、特に入力電圧マージン特性が優れ
たチップとなる。入力アドレスが初段トランジスタを含
む入力アドレスバッファ回路により決定されると、必要
なタイミングを外部制御ビンないしけ内部クロック発生
回路から供給することにより順次に内部のデコーダ、ク
ロックトライバが動作し、最終的に出力終段トランジス
タの論理状態が一意的に決定される。このとき、初段ト
ランジスタのときと同様に過渡的に電源供給分岐線７お
よび接地配線２を電流が流れるが、接地配線２はＧＮＤ
パッド１０からの配線距離が短く、また出力終段トラン
ジスタの専用接地線でもあるので、接地官位変動や浮き
知よる自他への影響は本質的に少々い。加えて、初段ト
ランジスタとは完全に接地配線が分離されているため、
初段トランジスタと出力終段トランジスタとの接地線を
介した干渉は非常に小さくなる。
このようにチップの性能に何の悪影響も与えること彦く
、チップ側部を通る接地配線を１本減らすことができる
。
、チップ側部を通る接地配線を１本減らすことができる
。
以上説明したように本発明は、電源供給線用ボンディン
グパッドから左右両側に引き出された′電源供給線より
外側の周辺回路領域部分に連続している接地配線と、該
接地配線をさけて、電源を基板に接続する配線を電源供
給線に接続する接続部を有することにより、入出力特性
に何の悪影響も与えることｈ〈チップ側部の接地配線本
数を減らすことが可能となり、チップ短辺サイズが必要
最小限に抑えられた優シｔたメモリチップが得られる効
果がある。
グパッドから左右両側に引き出された′電源供給線より
外側の周辺回路領域部分に連続している接地配線と、該
接地配線をさけて、電源を基板に接続する配線を電源供
給線に接続する接続部を有することにより、入出力特性
に何の悪影響も与えることｈ〈チップ側部の接地配線本
数を減らすことが可能となり、チップ短辺サイズが必要
最小限に抑えられた優シｔたメモリチップが得られる効
果がある。
第１図は本発明のＭＯＳ型半導体メモリチップの一実施
例について電源供給線と接地配線の配置を示す説明図、
第２図は本実施例の有する出力終段トランジスタの接続
関係を示す回路図、第３図１・・・主接地配線、２，８
．４・・・接地配線、５．６・・・電源供給線、７・・
・電源分岐供給線、８・・・サブ配線。 ９・・・電源供給線用ボンディングパッド（Ｖｃｃパツ
）”）、１０・・・接地配線用ボンディングパッド（Ｇ
ＮＤパッド）。
例について電源供給線と接地配線の配置を示す説明図、
第２図は本実施例の有する出力終段トランジスタの接続
関係を示す回路図、第３図１・・・主接地配線、２，８
．４・・・接地配線、５．６・・・電源供給線、７・・
・電源分岐供給線、８・・・サブ配線。 ９・・・電源供給線用ボンディングパッド（Ｖｃｃパツ
）”）、１０・・・接地配線用ボンディングパッド（Ｇ
ＮＤパッド）。
Claims (1)
- 【特許請求の範囲】 表面中央部にメモリセルマトリックスやデコーダなど
を含むアレイ領域を有し、その上下２辺の周辺部にそれ
ぞれ配置された周辺回路領域のうち、一方に電源供給線
用ボンディングパッドを、他方に接地配線用ボンディン
グパッドを、それぞれ少なくとも１個備え、電源を基板
に接続する一配線が前記領域すべての外周を囲んで配置
されたＭＯＳ型半導体メモリチップにおいて、 電源供給線用ボンディングパッドから左右両側に引き出
された電源供給線より外側の周辺回路領域部分に連続し
ている接地配線と、 該接地配線をさけて、電源を基板に接続する前記一配線
を電源供給線に接続する接続部を有することを特徴とす
るＭＯＳ型半導体メモリチップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61179684A JPS6334970A (ja) | 1986-07-29 | 1986-07-29 | Ｍｏｓ型半導体メモリチツプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61179684A JPS6334970A (ja) | 1986-07-29 | 1986-07-29 | Ｍｏｓ型半導体メモリチツプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6334970A true JPS6334970A (ja) | 1988-02-15 |
Family
ID=16070062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61179684A Pending JPS6334970A (ja) | 1986-07-29 | 1986-07-29 | Ｍｏｓ型半導体メモリチツプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6334970A (ja) |
-
1986
- 1986-07-29 JP JP61179684A patent/JPS6334970A/ja active Pending
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