JPH06302644A

JPH06302644A - 半導体装置

Info

Publication number: JPH06302644A
Application number: JP5112264A
Authority: JP
Inventors: Yasunori Yamaguchi; 泰紀山口
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-04-15
Filing date: 1993-04-15
Publication date: 1994-10-28

Abstract

(57)【要約】【目的】バスバーリードの利点を活かしつつ、ＬＯＣ
パッケージ形態を採るダイナミック型ＲＡＭ等のチップ
サイズを縮小し、その低コスト化を推進する。【構成】電源電圧供給用ボンディングパッドＰＶＣＣ
１〜ＰＶＣＣ５ならびに接地電位供給用ボンディングパ
ッドＰＶＳＳ１〜ＰＶＳＳ５を半導体基板面の中心線に
沿って配置し、電源電圧供給用バスバーリードＢＢＶ又
は接地電位供給用バスバーリードＢＢＧに最短距離をも
ってボンディングするとともに、電源電圧供給用及び接
地電位供給用ボンディングパッドを除く所定のボンディ
ングパッドを半導体基板面の外縁に沿って配置し、対応
するリードにボンディングする。これにより、電源ノイ
ズを抑制しパッケージのキャパビリティを高めつつ、半
導体基板面の中心部に配置されるパッドの数を削減し、
これらのパッドをまたぐ渡り配線を可能にして、Ｘアド
レスデコーダＸＤ００〜ＸＤ３１等の周辺回路を両側の
ワード線駆動回路つまりメモリアレイ等によって共有す
ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置に関し、例
えば、ＬＯＣ（ＬｅａｄＯｎＣｈｉｐ：リードオン
チップ）パッケージ形態を採るダイナミック型ＲＡＭ
（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ：ランダム
アクセスメモリ）ならびにその基板レイアウトに利用し
て特に有効な技術に関するものである。

【０００２】

【従来の技術】ボンディングパッドを半導体基板面の中
心線に沿って直線状に配置し、これらのパッドの両側に
近接して電源電圧供給用バスバーリード及び接地電位供
給用バスバーリードを配置するいわゆるＬＯＣパッケー
ジ形態があり、このＬＯＣパッケージ形態を採るダイナ
ミック型ＲＡＭ等の半導体装置がある。

【０００３】ＬＯＣパッケージ形態を採るダイナミック
型ＲＡＭについては、例えば、特開平３−２１４６６９
号公報等に記載されている。

【０００４】

【発明が解決しようとする課題】ＬＯＣパッケージ形態
を採る従来のダイナミック型ＲＡＭにおいて、電源電圧
供給用ボンディングパッドＰＶＣＣ１〜ＰＶＣＣ５なら
びに接地電位供給用ボンディングパッドＰＶＳＳ１〜Ｐ
ＶＳＳ５を含むボンディングパッドは、図６に例示され
るように、すべて半導体基板ＳＵＢの表面つまり半導体
基板面の縦の中心線に沿って直線状に配置される。これ
らのパッドの両側には、図７に例示されるように、金属
配線層からなる電源電圧供給用バスバーリードＢＢＶ及
び接地電位供給用バスバーリードＢＢＧが配置され、各
バスバーリードは、それぞれ最短距離をもって電源電圧
供給用ボンディングパッドＰＶＣＣ１〜ＰＶＣＣ５ある
いは接地電位供給用ボンディングパッドＰＶＳＳ１〜Ｐ
ＶＳＳ５にボンディングされる。これにより、ダイナミ
ック型ＲＡＭの電源インピーダンスを削減し、その電源
ノイズを抑制することができるとともに、パッド配置の
自由度を高め、パッケージとしてのキャパビリティつま
り収容能力を高めることができる。

【０００５】ところが、ダイナミック型ＲＡＭの大容量
化が進みその多ビット化が進むにしたがって、上記ＬＯ
Ｃパッケージ形態を採る従来のダイナミック型ＲＡＭに
は次のような問題点があることが本願発明者等によって
明らかとなった。すなわち、従来のダイナミック型ＲＡ
Ｍでは、前述のように、すべてのボンディングパッドが
半導体基板面の中心線に沿って配置されるが、ダイナミ
ック型ＲＡＭの大容量化及び多ビット化が進み必要とな
るボンディングパッドの数が増えるにしたがって、ボン
ディングパッドの複数列配置が必要となる。また、ボン
ディングパッドの所要数が増えることで、このパッド列
をまたぐ渡り配線が困難となり、本来なら両側のメモリ
アレイで共有できるＸアドレスデコーダＸＤ００〜Ｘ７
１等の周辺回路を二重に設けなくてはならなくなる。こ
の結果、ダイナミック型ＲＡＭのチップ面積が増大し、
その低コスト化が阻害されるものである。

【０００６】この発明の目的は、バスバーリードを用い
ることの利点を活かしつつ、ＬＯＣパッケージ形態を採
るダイナミック型ＲＡＭ等のチップサイズを縮小し、そ
の低コスト化を推進することにある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ＬＯＣパッケージ形態を採る
ダイナミック型ＲＡＭ等において、電源電圧供給用ボン
ディングパッド及び接地電位供給用ボンディングパッド
を半導体基板面の中心線に沿って配置し、これらのボン
ディングパッドに近接して配置される電源電圧供給用バ
スバーリード又は接地電位供給用バスバーリードに最短
距離をもってボンディングするとともに、電源電圧供給
用ボンディングパッド及び接地電位供給用ボンディング
パッドを除く所定のボンディングパッドを半導体基板面
の外縁に沿って配置し、半導体基板面外又は半導体基板
上の近接する位置まで延長されたリードにそれぞれボン
ディングする。

【０００９】

【作用】上記手段によれば、電源ノイズを抑制しパッケ
ージとしてのキャパビリティを高めつつ、半導体基板面
の中心線に沿って配置されるボンディングパッドの数を
削減し、これらのパッドをまたぐ渡り配線を可能にする
ことができるため、例えばＸアドレスデコーダ等の周辺
回路を中心線の両側に配置されたメモリアレイ等によっ
て共有することができる。この結果、バスバーリードを
用いることの利点を活かしつつ、ＬＯＣパッケージ形態
を採るダイナミック型ＲＡＭ等のチップサイズを縮小
し、その低コスト化を推進することができる。

【００１０】

【実施例】図１には、この発明が適用されたダイナミッ
ク型ＲＡＭの一実施例のブロック図が示されている。同
図により、まずこの実施例のダイナミック型ＲＡＭの構
成及び動作の概要ならびにその特徴について説明する。
なお、図１の各ブロックを構成する回路素子は、公知の
ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏ
ｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｃｔＴｒａｎｓ
ｉｓｔｏｒ：金属酸化物半導体型電界効果トランジス
タ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型
電界効果トランジスタの総称とする）集積回路の製造技
術により、単結晶シリコンのような１個の半導体基板上
に形成される。

【００１１】図１において、この実施例のダイナミック
型ＲＡＭは、半導体基板面の大半を占めて配置されるメ
モリアレイＭＡＲＹをその基本構成要素とする。メモリ
アレイＭＡＲＹは、特に制限されないが、同図の垂直方
向に平行して配置される実質４０９６本のワード線と、
水平方向に平行して配置される実質１６３８４組の相補
ビット線とを含む。これらのワード線及び相補ビット線
の交点には、情報蓄積キャパシタ及びアドレス選択ＭＯ
ＳＦＥＴからなる実質６７１０８８６４個のダイナミッ
ク型メモリセルが格子状に配置される。これにより、こ
の実施例のダイナミック型ＲＡＭは、実質６７１０８８
６４ビットつまりいわゆる６４メガビットの記憶容量を
有するものとされる。

【００１２】メモリアレイＭＡＲＹを構成する４０９６
本のワード線は、ワード線駆動回路ＷＤに結合され、択
一的に選択状態とされる。このワード線駆動回路ＷＤに
は、ＸアドレスデコーダＸＤから同数つまり４０９６ビ
ットのワード線選択信号が供給される。また、Ｘアドレ
スデコーダＸＤには、ＸアドレスバッファＸＢから１２
ビットの内部アドレス信号Ｘ０〜Ｘ１１が供給され、タ
イミング発生回路ＴＧから内部制御信号ＸＤＧが供給さ
れる。さらに、ＸアドレスバッファＸＢには、１２個の
アドレス入力端子Ａ０〜Ａ１１つまりはボンディングパ
ッドＰＡ０〜ＰＡ１１を介してＸアドレス信号ＡＸ０〜
ＡＸ１１が時分割的に供給され、タイミング発生回路Ｔ
Ｇから内部制御信号ＸＬが供給される。

【００１３】ＸアドレスバッファＸＢは、アドレス入力
端子Ａ０〜Ａ１１を介して供給されるＸアドレス信号Ａ
Ｘ０〜ＡＸ１１を内部制御信号ＸＬに従って取り込み、
保持するとともに、これらのＸアドレス信号をもとに内
部アドレス信号Ｘ０〜Ｘ１１を形成して、Ｘアドレスデ
コーダＸＤに供給する。また、ＸアドレスデコーダＸＤ
は、内部制御信号ＸＤＧのハイレベルを受けて選択的に
動作状態とされ、内部アドレス信号Ｘ０〜Ｘ１１をデコ
ードして、対応するワード線選択信号を択一的にハイレ
ベルとする。さらに、ワード線駆動回路ＷＤは、Ｘアド
レスデコーダＸＤから供給されるワード線選択信号のハ
イレベルを受けて、メモリアレイＭＡＲＹの対応するワ
ード線を択一的にハイレベルの選択状態とする。

【００１４】次に、メモリアレイＭＡＲＹを構成する１
６３８４組の相補ビット線は、センスアンプＳＡの対応
する単位回路に結合される。センスアンプＳＡには、Ｙ
アドレスデコーダＹＤから実質２０４８ビットのビット
線選択信号が供給され、タイミング発生回路ＴＧから内
部制御信号ＰＡが供給される。

【００１５】センスアンプＳＡは、メモリアレイＭＡＲ
Ｙの各相補ビット線に対応して設けられる実質１６３８
４個の単位回路を含み、これらの単位回路のそれぞれ
は、一対のＣＭＯＳインバータが交差接続されてなる単
位増幅回路と一対のスイッチＭＯＳＦＥＴとを含む。こ
のうち、各単位回路の単位増幅回路には、内部制御信号
ＰＡに従って選択的にオン状態とされる一対の駆動ＭＯ
ＳＦＥＴを介して、回路の電源電圧及び接地電位が選択
的に供給される。また、各単位回路のスイッチＭＯＳＦ
ＥＴのゲートは８対ごとにそれぞれ共通結合され、Ｙア
ドレスデコーダＹＤの対応する出力信号つまりビット線
選択信号が供給される。

【００１６】センスアンプＳＡの各単位回路を構成する
単位増幅回路は、内部制御信号ＰＡがハイレベルとされ
ることで選択的にかつ一斉に動作状態とされ、メモリア
レイＭＡＲＹの選択されたワード線に結合される１６３
８４個のメモリセルから対応する相補ビット線を介して
出力される微小読み出し信号を増幅して、ハイレベル又
はロウレベルの２値読み出し信号とする。一方、センス
アンプＳＡの各単位回路を構成するスイッチＭＯＳＦＥ
Ｔ対は、対応するビット線選択信号がハイレベルとされ
ることで８対ずつ選択的にオン状態とされ、メモリアレ
イＭＡＲＹの対応する８組の相補ビット線と相補共通デ
ータ線ＣＤ０＊〜ＣＤ７＊（ここで、例えば非反転共通
データ線ＣＤ０と反転共通データ線ＣＤ０Ｂとをあわせ
て相補ビット線ＣＤ０＊のように＊を付して表す。ま
た、それが有効とされるとき選択的にロウレベルとされ
るいわゆる反転信号等については、その名称の末尾にＢ
を付して表す。以下同様）との間を選択的に接続状態と
する。

【００１７】ＹアドレスデコーダＹＤには、Ｙアドレス
バッファＹＢから１１ビットの内部アドレス信号Ｙ０〜
Ｙ１０が供給され、タイミング発生回路ＴＧから内部制
御信号ＹＤＧが供給される。また、Ｙアドレスバッファ
ＹＢには、１１個のアドレス入力端子Ａ０〜Ａ１０を介
してＹアドレス信号ＡＹ０〜ＡＹ１０が時分割的に供給
され、タイミング発生回路ＴＧから内部制御信号ＹＬが
供給される。

【００１８】ＹアドレスバッファＹＢは、アドレス入力
端子Ａ０〜Ａ１０を介して供給されるＹアドレス信号Ａ
Ｙ０〜ＡＹ１０を内部制御信号ＹＬに従って取り込み、
保持するとともに、これらのＹアドレス信号をもとに内
部アドレス信号Ｙ０〜Ｙ１０を形成して、Ｙアドレスデ
コーダＹＤに供給する。ＹアドレスデコーダＹＤは、内
部制御信号ＹＤＧのハイレベルを受けて選択的に動作状
態とされ、内部アドレス信号Ｙ０〜Ｙ１０をデコードし
て、対応するビット線選択信号を択一的にハイレベルと
する。これらのビット選択信号は、前述のように、セン
スアンプＳＡの対応する８対のスイッチＭＯＳＦＥＴの
ゲートに供給される。

【００１９】この実施例において、センスアンプＳＡ
は、後述するように、実際には８個のセンスアンプＳＡ
０〜ＳＡ７に分割配置され、メモリアレイＭＡＲＹは、
センスアンプＳＡ０〜ＳＡ７をはさむべく８対のメモリ
アレイＭＡＲＹ００及びＭＡＲＹ０１ないしＭＡＲＹ７
０及びＭＡＲＹ７１に分割配置される。また、ワード線
駆動回路ＷＤは、メモリアレイＭＡＲＹ００及びＭＡＲ
Ｙ０１ないしＭＡＲＹ７０及びＭＡＲＹ７１に対応して
８対のワード線駆動回路ＷＤ００及びＷＤ０１ないしＷ
Ｄ７０及びＷＤ７１に分割配置され、Ｘアドレスデコー
ダＸＤは、それぞれ２個のメモリアレイＭＡＲＹ００及
びＭＡＲＹ１０，ＭＡＲＹ０１及びＭＡＲＹ１１，ＭＡ
ＲＹ２０及びＭＡＲＹ３０，ＭＡＲＹ２１及びＭＡＲＹ
３１，ＭＡＲＹ４０及びＭＡＲＹ５０，ＭＡＲＹ４１及
びＭＡＲＹ５１，ＭＡＲＹ６０及びＭＡＲＹ７０ならび
にＭＡＲＹ６１及びＭＡＲＹ７１に対応すべく８個のＸ
アドレスデコーダＸＤ００，ＸＤ０１，ＸＤ１０，ＸＤ
１１，ＸＤ２０，ＸＤ２１，ＸＤ３０及びＸＤ３１に分
割配置される。そして、ＹアドレスデコーダＹＤは、偶
数番号のセンスアンプＳＡ０，ＳＡ２，ＳＡ４及びＳＡ
６に対応するＹアドレスデコーダＹＤ０と、奇数番号の
センスアンプＳＡ１，ＳＡ３，ＳＡ５及びＳＡ７に対応
するＹアドレスデコーダＹＤ１とに分割配置される。

【００２０】メモリアレイＭＡＲＹの指定された８組の
相補ビット線が選択的に接続される相補共通データ線Ｃ
Ｄ０＊〜ＣＤ７＊は、データ入出力回路ＩＯに結合され
る。データ入出力回路ＩＯは、相補共通データ線ＣＤ０
＊〜ＣＤ７＊に対応して設けられるそれぞれ８個のライ
トアンプ及びメインアンプならびにデータ入力バッファ
及びデータ出力バッファを含む。このうち、各ライトア
ンプの出力端子及びメインアンプの入力端子は、対応す
る相補共通データ線ＣＤ０＊〜ＣＤ７＊にそれぞれ共通
結合される。また、各ライトアンプの入力端子は、対応
するデータ入力バッファの出力端子にそれぞれ結合さ
れ、各データ入力バッファの入力端子は、対応するデー
タ入出力端子Ｄ０〜Ｄ７つまりボンディングパッドＰＤ
０〜ＰＤ７にそれぞれ結合される。さらに、各メインア
ンプの出力端子は、対応するデータ出力バッファの入力
端子にそれぞれ結合され、各データ出力バッファの出力
端子は、対応するデータ入出力端子Ｄ０〜Ｄ７にそれぞ
れ結合される。

【００２１】データ入出力回路ＩＯの各データ入力バッ
ファは、ダイナミック型ＲＡＭが書き込みモードで選択
状態とされるとき、対応するデータ入出力端子Ｄ０〜Ｄ
７を介して供給される８ビットの書き込みデータを取り
込み、対応するライトアンプにそれぞれ伝達する。これ
らの書き込みデータは、対応するライトアンプによって
所定の相補書き込み信号とされた後、対応する相補共通
データ線ＣＤ０＊〜ＣＤ７＊を介してメモリアレイＭＡ
ＲＹの選択された８個のメモリセルに書き込まれる。一
方、データ入出力回路ＩＯの各メインアンプは、ダイナ
ミック型ＲＡＭが読み出しモードで選択状態とされると
き、メモリアレイＭＡＲＹの選択された８個のメモリセ
ルから対応する相補共通データ線ＣＤ０＊〜ＣＤ７＊を
介して出力される８ビットの２値読み出し信号をさらに
増幅して、対応するデータ出力バッファに伝達する。こ
れらの読み出しデータは、対応するデータ出力バッファ
からデータ入出力端子Ｄ０〜Ｄ７を介して外部送出され
る。

【００２２】これらの結果、この実施例のダイナミック
型ＲＡＭは、８ビットの記憶データを同時に入力又は出
力するいわゆる×８ビット構成のダイナミック型ＲＡＭ
とされ、８３８８６０８ワードつまりいわゆる８メガワ
ード×８ビットのワード構成を持つものとされる。

【００２３】タイミング発生回路ＴＧは、起動制御信号
入力端子ＲＡＳＢ及びＣＡＳＢならびにＷＥＢつまりは
ボンディングパッドＰＲＡＳＢ及びＰＣＡＳＢならびに
ＰＷＥＢを介して供給されるロウアドレスストローブ信
号ＲＡＳＢ，カラムアドレスストローブ信号ＣＡＳＢ及
びライトイネーブル信号ＷＥＢをもとに上記各種の内部
制御信号を選択的に形成し、ダイナミック型ＲＡＭの各
部に供給する。

【００２４】ところで、この実施例のダイナミック型Ｒ
ＡＭは、特に制限されないが、＋５Ｖのような正電位の
電源電圧ＶＣＣと０Ｖつまり接地電位ＶＳＳをその動作
電源とする。このうち、電源電圧ＶＣＣは、所定数の電
源電圧供給端子ＶＣＣから５個の電源電圧供給用ボンデ
ィングパッドＰＶＣＣ１〜ＰＶＣＣ５を介してダイナミ
ック型ＲＡＭの各部に供給され、接地電位ＶＳＳは、所
定数の接地電位供給端子ＶＳＳから５個の接地電位供給
用ボンディングパッドＰＶＳＳ１〜ＰＶＳＳ５を介して
ダイナミック型ＲＡＭの各部に供給される。

【００２５】この実施例において、ダイナミック型ＲＡ
Ｍは、後述するように、ＬＯＣパッケージ形態を採り、
所定数の電源電圧供給端子ＶＣＣと電源電圧供給用ボン
ディングパッドＰＶＣＣ１〜ＰＶＣＣ５との間ならびに
接地電位供給端子ＶＳＳと接地電位供給用ボンディング
パッドＰＶＳＳ１〜ＰＶＳＳ５との間の結合は、金属配
線層からなる電源電圧供給用バスバーリードＢＢＶ又は
接地電位供給用バスバーリードＢＢＧを介して行われ
る。また、電源電圧供給用ボンディングパッドＰＶＣＣ
１及びＰＶＣＣ２を介して得られる電源電圧ＶＣＣ１な
らびに接地電位供給用ボンディングパッドＰＶＳＳ１及
びＰＶＳＳ２を介して得られる接地電位ＶＳＳ１は、メ
モリアレイＭＡＲＹ及びその周辺回路の動作電源として
供給されるが、電源電圧供給用ボンディングパッドＰＶ
ＣＣ３及びＰＶＣＣ４を介して得られる電源電圧ＶＣＣ
２ならびに接地電位供給用ボンディングパッドＰＶＳＳ
３及びＰＶＳＳ４を介して得られる接地電位ＶＳＳ２
は、動作電流の変化が比較的大きなデータ入出力回路Ｉ
Ｏの動作電源として供給され、電源電圧供給用ボンディ
ングパッドＰＶＣＣ５を介して得られる電源電圧ＶＣＣ
３ならびに接地電位供給用ボンディングパッドＰＶＳＳ
５を介して得られる接地電位ＶＳＳ３は、図示されない
定電圧発生回路等の動作電源として供給される。これに
より、電源電圧ＶＣＣ及び接地電位ＶＳＳの供給径路が
用途ごとつまり回路ごとに分離されるとともに、これら
の電源供給径路のインピーダンスが削減され電源ノイズ
が抑制されて、ダイナミック型ＲＡＭの動作が安定化さ
れるものとなる。

【００２６】図２には、図１のダイナミック型ＲＡＭの
一実施例の基板配置図が示され、図３には、その一実施
例のリードフレーム接続図が示されている。これらの図
をもとに、この実施例のダイナミック型ＲＡＭの基板レ
イアウト及びリードフレーム接続の概要とその特徴につ
いて説明する。なお、以下のリードフレーム接続図にお
いて、ボンディングパッドの数及びそのレイアウト位置
は、基板配置図と必ずしも対応しない場合がある。ま
た、以下の説明では、各基板配置図及びリードフレーム
接続図の位置関係をもって半導体基板等の上下左右を表
す。

【００２７】図２において、ダイナミック型ＲＡＭを構
成するセンスアンプＳＡは、８個のセンスアンプＳＡ０
〜ＳＡ７に分割され、メモリアレイＭＡＲＹも、これら
のセンスアンプに対応して８対のメモリアレイＭＡＲＹ
００及びＭＡＲＹ０１ないしＭＡＲＹ７０及びＭＡＲＹ
７１に分割される。このうち、４対のメモリアレイＭＡ
ＲＹ００及びＭＡＲＹ０１，ＭＡＲＹ２０及びＭＡＲＹ
２１，ＭＡＲＹ４０及びＭＡＲＹ４１ならびにＭＡＲＹ
６０及びＭＡＲＹ６１は、半導体基板ＳＵＢの表面つま
り半導体基板面の縦の中心線の左側にそのワード線を同
図の水平方向に向ける形でいわゆる横積み配置され、各
対のメモリアレイの間には対応するセンスアンプＳＡ
０，ＳＡ２，ＳＡ４及びＳＡ６がそれぞれ配置される。
同様に、残り４対のメモリアレイＭＡＲＹ１０及びＭＡ
ＲＹ１１，ＭＡＲＹ３０及びＭＡＲＹ３１，ＭＡＲＹ５
０及びＭＡＲＹ５１ならびにＭＡＲＹ７０及びＭＡＲＹ
７１は、半導体基板面の縦の中心線の右側にそのワード
線を同図の水平方向に向ける形でやはり横積み配置さ
れ、各対のメモリアレイの間には対応するセンスアンプ
ＳＡ１，ＳＡ３，ＳＡ５及びＳＡ７がそれぞれ配置され
る。これにより、ダイナミック型ＲＡＭは、いわゆるシ
ェアドセンス方式を採るものとなり、センスアンプＳＡ
０〜ＳＡ７は、対応する一対のメモリアレイＭＡＲＹ０
０及びＭＡＲＹ０１ないしＭＡＲＹ７０及びＭＡＲＹ７
１によってそれぞれ共有される。

【００２８】メモリアレイＭＡＲＹ２１及びＭＡＲＹ４
０ならびにＭＡＲＹ３１及びＭＡＲＹ５０の中間には、
半導体基板面の横の中心線に沿って、２個に分割された
ＹアドレスデコーダＹＤ０及びＹＤ１がそれぞれ配置さ
れる。このうち、ＹアドレスデコーダＹＤ０は、半導体
基板面の縦の中心線の左側に配置される４個のセンスア
ンプＳＡ０，ＳＡ２，ＳＡ４及びＳＡ６によって共有さ
れ、ＹアドレスデコーダＹＤ１は、半導体基板面の縦の
中心線の右側に配置される４個のセンスアンプＳＡ１，
ＳＡ３，ＳＡ５及びＳＡ７によって共有される。

【００２９】一方、半導体基板面の縦の中心線をはさむ
２個のメモリアレイＭＡＲＹ００及びＭＡＲＹ１０ない
しＭＡＲＹ６１及びＭＡＲＹ７１の中間には、８個に分
割されたＸアドレスデコーダＸＤ００，ＸＤ０１，ＸＤ
１０，ＸＤ１１，ＸＤ２０，ＸＤ２１，ＸＤ３０及びＸ
Ｄ３１がそれぞれ配置される。また、これらのＸアドレ
スデコーダの両側には、合計１６個に分割されたワード
線駆動回路ＷＤ００及びＷＤ１０，ＷＤ０１及びＷＤ１
１，ＷＤ２０及びＷＤ３０，ＷＤ２１及びＷＤ３１，Ｗ
Ｄ４０及びＷＤ５０，ＷＤ４１及びＷＤ５１，ＷＤ６０
及びＷＤ７０ならびにＷＤ６１及びＷＤ７１がそれぞれ
配置される。これにより、ＸアドレスデコーダＸＤ００
〜ＸＤ３１は、その両側に配置される２個のワード線駆
動回路ＷＤ００及びＷＤ１０ないしＷＤ６１及びＷＤ７
１つまりは半導体基板面の縦の中心線をはさむ２個のメ
モリアレイＭＡＲＹ００及びＭＡＲＹ１０ないしＭＡＲ
Ｙ６１及びＭＡＲＹ７１によってそれぞれ共有される。

【００３０】半導体基板面の縦の中心線をはさむ２個の
センスアンプＳＡ０及びＳＡ１，ＳＡ２及びＳＡ３，Ｓ
Ａ４及びＳＡ５ならびにＳＡ６及びＳＡ７の中間の空き
スペースには、半導体基板面の縦の中心線に沿って、電
源電圧供給用及び接地電位供給用のボンディングパッド
ＰＶＣＣ１及びＰＶＳＳ１，ＰＶＣＣ２及びＰＶＳＳ
２，ＰＶＣＣ３及びＰＶＳＳ３，ＰＶＣＣ４及びＰＶＳ
Ｓ４ならびにＰＶＣＣ５及びＰＶＳＳ５がそれぞれ配置
される。また、メモリアレイＭＡＲＹ００及び０１ない
しＭＡＲＹ６０及びＭＡＲＹ６１の左側には、半導体基
板面の左の外縁に沿って、アドレス入力用のボンディン
グパッドＰＡ０〜ＰＡ１１が直線状に配置され、メモリ
アレイＭＡＲＹ１０及び１１ないしＭＡＲＹ７０及びＭ
ＡＲＹ７１の右側には、半導体基板面の右の外縁に沿っ
て、データ入出力用のボンディングパッドＰＤ０〜ＰＤ
７ならびに起動制御信号入力用のボンディングパッドＰ
ＲＡＳＢ，ＰＣＡＳＢ及びＰＷＥＢが直線状に配置され
る。

【００３１】この実施例において、ダイナミック型ＲＡ
ＭはＬＯＣパッケージ形態を採り、半導体基板ＳＵＢの
上層には、その左側から半導体基板面の縦の中心線の左
側を平行してアルミニウム等の金属配線層からなる電源
電圧供給用バスバーリードＢＢＶが配置され、その右側
から半導体基板面の縦の中心線の右側を平行してやはり
金属配線層からなる接地電位供給用バスバーリードＢＢ
Ｇが配置される。このうち、電源電圧供給用バスバーリ
ードＢＢＶには、それぞれ最短距離をもって電源電圧供
給用ボンディングパッドＰＶＣＣ１〜ＰＶＣＣ５がボン
ディングされ、接地電位供給用バスバーリードＢＢＧに
は、それぞれ最短距離をもって接地電位供給用ボンディ
ングパッドＰＶＳＳ１〜ＰＶＳＳ５がボンディングされ
る。これにより、電源供給径路におけるインピーダンス
が削減され電源ノイズが抑制されて、ダイナミック型Ｒ
ＡＭの動作が安定化されるとともに、電源電圧供給用及
び接地電位供給用ボンディングパッドに関するパッド配
置の自由度が高められ、パッケージのキャパビリティつ
まり収容能力が高められるものとなる。なお、電源電圧
供給用バスバーリードＢＢＶ及び接地電位供給用バスバ
ーリードＢＢＧは、絶縁性の接着フィルムを介して半導
体基板ＳＵＢに接着される。

【００３２】一方、半導体基板ＳＵＢの左側には、半導
体基板面外の対応するボンディングパッドＰＡ０〜ＰＡ
１１に近接する位置まで、アドレス入力端子Ａ１〜Ａ１
１に対応する１２本のリードＬＡ０〜ＬＡ１１がそれぞ
れ延長され、半導体基板ＳＵＢの右側には、半導体基板
面外の対応するボンディングパッドＰＤ０〜ＰＤ７なら
びにＰＲＡＳＢ，ＰＣＡＳＢ及びＰＷＥＢに近接する位
置まで、データ入出力端子Ｄ０〜Ｄ７ならびに起動制御
信号入力端子ＲＡＳＢ，ＣＡＳＢ及びＷＥＢに対応する
１１本のリードＬＤ０〜ＬＤ７ならびにＬＲＡＳＢ，Ｌ
ＣＡＳＢ及びＬＷＥＢがそれぞれ延長される。このう
ち、リードＬＡ０〜ＬＡ１１は、対応するボンディング
パッドＰＡ０〜ＰＡ１１にそれぞれボンディングされ、
リードＬＤ０〜ＬＤ７ならびにＬＲＡＳＢ，ＬＣＡＳＢ
及びＬＷＥＢは、対応するボンディングパッドＰＤ０〜
ＰＤ７ならびにＰＲＡＳＢ，ＰＣＡＳＢ及びＰＷＥＢに
それぞれボンディングされる。

【００３３】このように、この実施例のダイナミック型
ＲＡＭでは、電源電圧供給用及び接地電位供給用ボンデ
ィングパッドを除く他のボンディングパッドがすべて半
導体基板面の外縁に沿って配置され、言い換えるならば
半導体基板面の中心線に沿って配置されるボンディング
パッドが合計１０個の電源電圧供給用及び接地電位供給
用ボンディングパッドのみとされ、これらの電源電圧供
給用及び接地電位供給用ボンディングパッドの隙間をぬ
う渡り配線が可能となる。したがって、ＬＯＣパッケー
ジ形態を採る従来のダイナミック型ＲＡＭにおいて半導
体基板面の中心線の両側に二重配置されていたＸアドレ
スデコーダは、前記図２の説明からも明らかなように、
両側に配置された２個のワード線駆動回路ＷＤ００及び
ＷＤ１０ないしＷＤ６１及びＷＤ７１つまりは半導体基
板面の縦の中心線をはさむ２個のメモリアレイＭＡＲＹ
００及びＭＡＲＹ１０ないしＭＡＲＹ６１及びＭＡＲＹ
７１によってそれぞれ共有できるものとなる。この結
果、ダイナミック型ＲＡＭのチップサイズを縮小し、そ
の低コスト化を推進することができる。

【００３４】ところで、電源電圧供給用及び接地電位供
給用ボンディングパッドを除く他のボンディングパッド
に対応するリードＬＡ０〜ＬＡ１１，ＬＤ０〜ＬＤ７な
らびにＬＲＡＳＢ，ＬＣＡＳＢ及びＬＷＥＢは、図４に
示されるように、それぞれ対応する２個のボンディング
パッドを囲む形で、半導体基板面上の対応するボンディ
ングパッドに近接する位置まで延長できるし、図５に示
されるように、それぞれ対応する４個のボンディングパ
ッドを囲む形で、半導体基板面上の対応するボンディン
グパッドに近接する位置まで延長することができる。こ
れらの方法を採った場合、半導体基板面外におけるリー
ドの所要長を短縮でき、これによってパッケージサイズ
のさらなる小型化を推進することができる。

【００３５】以上の複数の実施例に示されるように、こ
の発明をＬＯＣパッケージ形態を採るダイナミック型Ｒ
ＡＭ等の半導体装置に適用することで、次のような作用
効果を得ることができる。すなわち、（１）ＬＯＣパッケージ形態を採るダイナミック型ＲＡ
Ｍ等において、電源電圧供給用ボンディングパッド及び
接地電位供給用ボンディングパッドを半導体基板面の中
心線に沿って配置し、これらのボンディングパッドに近
接して配置される電源電圧供給用バスバーリード又は接
地電位供給用バスバーリードに最短距離をもってボンデ
ィングするとともに、電源電圧供給用ボンディングパッ
ド及び接地電位供給用ボンディングパッドを除く所定の
ボンディングパッドを半導体基板面の外縁に沿って配置
し、半導体基板面外又は半導体基板上の近接する位置ま
で延長されたリードにそれぞれボンディングすること
で、電源ノイズを抑制しパッケージのキャパビリティを
高めつつ、半導体基板面の中心線に沿って配置されるボ
ンディングパッドの数を削減できるという効果が得られ
る。

【００３６】（２）上記（１）項により、半導体基板面
の中心線をまたぐ渡り配線を可能にすることができると
いう効果が得られる。（３）上記（１）項及び（２）項により、Ｘアドレスデ
コーダ等の周辺回路を中心線の両側に配置されたメモリ
アレイ等によって共有することができるという効果が得
られる。（４）上記（１）項ないし（３）項により、バスバーリ
ードを用いることの利点を活かしつつ、ＬＯＣパッケー
ジ形態を採るダイナミック型ＲＡＭ等のチップサイズを
縮小し、その低コスト化を推進できるという効果が得ら
れる。

【００３７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ダイナミック型ＲＡＭは、いわゆる
×１ビット又は×１６ビット構成等、任意のビット構成
及びワード構成を採ることができる。また、データ入出
力端子Ｄ０〜Ｄ７は、データ入力端子及びデータ出力端
子として専用化することができるし、アドレス入力端子
としていわゆるアドレスマルチプレックス方式を採るこ
とを必須条件ともしない。さらに、ダイナミック型ＲＡ
Ｍは任意のブロック構成を採りうるし、その記憶容量や
起動制御信号の組み合わせならびに電源電圧供給用及び
接地電位供給用ボンディングパッドの個数等は、種々の
実施形態を採りうる。

【００３８】図２において、メモリアレイならびにその
周辺回路は、任意の数に分割できるし、シェアドセンス
方式を採ることを必須条件ともしない。また、半導体基
板面の中心線に沿って配置されるボンディングパッド
は、電源電圧供給用及び接地電位供給用ボンディングパ
ッドに加えて、他の所定のボンディングパッドを含むこ
とができる。また、半導体基板面の中心線又は外縁に沿
って配置されるボンディングパッドは、例えば千鳥状に
配置できるし、複数列に配置してもよい。ダイナミック
型ＲＡＭは、各メモリアレイを構成するワード線が半導
体基板面の縦方向に延長されるいわゆる縦積み配置を採
ることができるし、テスト用のパッドを備えることもで
きる。さらに、ダイナミック型ＲＡＭの各部及びボンデ
ィングパッドの具体的なレイアウト位置や半導体基板Ｓ
ＵＢの形状ならびに図３ないし図５に示されるリードフ
レームの形状等は、種々の実施形態を採りうる。

【００３９】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、スタティック
型ＲＡＭ等の各種メモリ集積回路装置やシングルチップ
マイクロコンピュータ等の論理集積回路装置にも適用で
きる。この発明は、少なくとも複数のボンディングパッ
ドを備えかつＬＯＣパッケージ形態を採る半導体装置に
広く適用できる。

【００４０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ＬＯＣパッケージ形態を採
るダイナミック型ＲＡＭ等において、電源電圧供給用ボ
ンディングパッド及び接地電位供給用ボンディングパッ
ドを半導体基板面の中心線に沿って配置し、これらのボ
ンディングパッドに近接して配置される電源電圧供給用
バスバーリード又は接地電位供給用バスバーリードにそ
れぞれ最短距離をもってボンディングするとともに、電
源電圧供給用ボンディングパッド及び接地電位供給用ボ
ンディングパッドを除く所定のボンディングパッドを半
導体基板面の外縁に沿って配置し、半導体基板面外又は
半導体基板上の近接する位置まで延長されたリードにそ
れぞれボンディングすることで、電源ノイズを抑制しパ
ッケージとしてのキャパビリティを高めつつ、半導体基
板面の中心線に沿って配置されるボンディングパッドの
数を削減し、これらのパッドをまたぐ渡り配線を可能に
することができるため、例えばＸアドレスデコーダ等の
周辺回路を中心線の両側に配置されたメモリアレイ等に
よって共有することができる。この結果、バスバーリー
ドを用いることの利点を活かしつつ、ＬＯＣパッケージ
形態を採るダイナミック型ＲＡＭ等のチップサイズを縮
小し、その低コスト化を推進することができる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のダイナミック型ＲＡＭの一実施例を示す
基板配置図である。

【図３】図１のダイナミック型ＲＡＭの第１の実施例を
示すリードフレーム接続図である。

【図４】図１のダイナミック型ＲＡＭの第２の実施例を
示すリードフレーム接続図である。

【図５】図１のダイナミック型ＲＡＭの第３の実施例を
示すリードフレーム接続図である。

【図６】ＬＯＣパッケージ形態を採る従来のダイナミッ
ク型ＲＡＭの一例を示す基板配置図である。

【図７】図６のダイナミック型ＲＡＭの一例を示すリー
ドフレーム接続図である。

【符号の説明】

ＭＡＲＹ，ＭＡＲＹ００〜ＭＡＲＹ７１・・・メモリア
レイ、ＷＤ００〜ＷＤ７１・・・ワード線駆動回路、Ｘ
Ｄ，ＸＤ００〜ＸＤ７１・・・Ｘアドレスデコーダ、Ｘ
Ｂ・・・Ｘアドレスバッファ、ＳＡ，ＳＡ０〜ＳＡ７・
・・センスアンプ、ＹＤ，ＹＤ０〜ＹＤ１・・・Ｙアド
レスデコーダ、ＹＢ・・・Ｙアドレスバッファ、ＩＯ・
・・データ入出力回路、ＴＧ・・・タイミング発生回
路。ＳＵＢ・・・半導体基板、ＰＡ０〜ＰＡ１１，ＰＤ
０〜ＰＤ７，ＰＲＡＳＢ，ＰＣＡＳＢ，ＰＷＥＢ，ＰＶ
ＣＣ１〜ＰＶＣＣ５，ＰＶＳＳ１〜ＰＶＳＳ５・・・ボ
ンディングパッド。ＢＢＶ・・・電源電圧供給用バスバ
ーリード、ＢＢＧ・・・接地電位供給用バスバーリー
ド、ＬＡ０〜ＬＡ１１，ＬＤ０〜ＬＤ７，ＬＲＡＳＢ，
ＬＣＡＳＢ，ＬＷＥＢ・・・リード。

Claims

【特許請求の範囲】

【請求項１】電源電圧供給用ボンディングパッド及び
接地電位供給用ボンディングパッドを含む所定のボンデ
ィングパッドが半導体基板面の中心線に沿って配置さ
れ、電源電圧供給用ボンディングパッド及び接地電位供
給用ボンディングパッドを除く他の所定のボンディング
パッドが半導体基板面の外縁に沿って配置されることを
特徴とする半導体装置。
【請求項２】上記半導体装置は、ＬＯＣパッケージ形
態を採るものであって、かつ上記電源電圧供給用ボンデ
ィングパッド及び接地電位供給用ボンディングパッドに
それぞれ対応して設けられ半導体基板面の中心線の両側
に配置される電源電圧供給用バスバーリード及び接地電
位供給用バスバーリードと、上記電源電圧供給用ボンデ
ィングパッド及び接地電位供給用ボンディングパッドを
除く他の所定のボンディングパッドにそれぞれ対応して
設けられ半導体基板面外の対応するボンディングパッド
に近接する位置まで延長される複数のリードとを具備す
るものであることを特徴とする請求項１の半導体装置。
【請求項３】上記半導体装置は、ＬＯＣパッケージ形
態を採るものであって、かつ上記電源電圧供給用ボンデ
ィングパッド及び接地電位供給用ボンディングパッドに
それぞれ対応して設けられ半導体基板面の中心線の両側
に配置される電源電圧供給用バスバーリード及び接地電
位供給用バスバーリードと、上記電源電圧供給用ボンデ
ィングパッド及び接地電位供給用ボンディングパッドを
除く他の所定のボンディングパッドにそれぞれ対応して
設けられ半導体基板面上の対応するボンディングパッド
に近接する位置まで延長される複数のリードとを具備す
るものであることを特徴とする請求項１の半導体装置。