JPH04212779A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体メモリ装置に関
し、特にメモリセルアレイを構成するビット線と半導体
チップの周辺部に沿って設けられている共通データバス
とを接続するためのＩ／Ｏ線（インプット／アウトプッ
ト線）の配置に関する。

【０００２】

【従来の技術】半導体メモリ装置は、アレイ状に設けら
れた複数のメモリセルとそれらにそれぞれ接続した複数
のビット線およびワード線からなるメモリセルアレイを
有し、所定のメモリセルを選択するためのロウデコーダ
およびカラムデコーダがこのメモリセルアレイに隣接し
て配置されている。更に、これらのロウデコーダおよび
カラムデコーダにより選択されたメモリセルに対してデ
ータの読出しおよび書込みを行なうための経路としてＩ
／Ｏ線が配置されている。このＩ／Ｏ線は、その一端が
選択スイッチを介してビット線に接続され、他端がバッ
ファ回路およびＩ／Ｏ線選択回路を介して半導体チップ
の周辺部に設けられた入出力パッドに接続された共通デ
ータバスに接続されている。

【０００３】一般に半導体メモリ装置では、このような
メモリセルアレイを複数個配置することにより１つのチ
ップを構成している。例えば、４Ｍビットのダイナミッ
ク・ランダム・アクセス・メモリ（以下、ＤＲＡＭとい
う）の場合、２５６行×１０２４列からなるメモリセル
アレイ、すなわち２５６Ｋビットのメモリセルアレイを
１６個横一列に配置することにより、チップサイズが約
６×１５平方ミリメートルの４Ｍビットの半導体メモリ
装置としている。

【０００４】この例のように、メモリセルアレイを複数
個配列することによりビット線の長さを短かくして、ビ
ット線の容量を減少させることができ、データの読出し
および書込み動作の高速化を図っている。このような半
導体メモリ装置において、１つのメモリセルアレイは、
ワード線方向に平行な一辺の長さが、ビット線方向に平
行な一辺の長さに比べて長い形状となる。従って、この
ような形状のメモリセルアレイを多数個配置する場合に
は、メモリセルアレイのワード線方向の一辺が向い合う
ようにそれぞれのメモリセルアレイを配置することにな
る。

【０００５】更に、複数個のメモリセルアレイが設けら
れることにより、共通データバスとＩ／Ｏ線間に設けら
れるバッファ回路およびＩ／Ｏ線選択回路も、メモリセ
ルアレイの個数に応じて複数個、それぞれのメモリセル
アレイに隣接して設けられる。これら複数のバッファ回
路およびＩ／Ｏ線選択回路に対するそれぞれの制御信号
を供給する信号線は、信号の遅延および配線の容易性を
考慮して、なるべく少ない信号線で、しかも短かい配線
長にしたい。従って、バッファ回路およびＩ／Ｏ線選択
回路は、それぞれの共通制御信号線と接続しやすい位置
、具体的には半導体チップの長辺の一方の側にのみ配置
されている。

【０００６】このようなメモリセルアレイの配置によれ
ば、半導体チップの長辺方向がそれぞれのメモリセルア
レイのビット線方向となる。Ｉ／Ｏ線は、それぞれのメ
モリセルアレイに隣接してワード線と平行な方向に走り
、バッファ回路およびＩ／Ｏ選択回路が配置されている
方向、すなわち半導体チップの長辺の一方の側に引出さ
れる。共通データバスはこの長辺の一方に沿って走り、
引出されたＩ／Ｏ線は、バッファ回路およびＩ／Ｏ選択
回路を介して共通データバスと接続している。

【０００７】共通データバスは半導体チップの周辺に沿
って配置された入出力パッドに、入出力バッファ回路を
介して接続されている。この入出力パッドは、例えば１
Ｍワード×４ビット構成のＤＲＡＭにおいては、半導体
チップの異なる長辺沿いに２つずつ配置される。

【０００８】

【発明が解決しようとする課題】しかし、上述したよう
に、Ｉ／Ｏ線は半導体チップの一方の長辺に向って垂直
に引出されて配置されているため、他方の長辺側に配置
された入出力パッドと接続するための共通データバスは
半導体チップの長辺および短辺に沿って配置しなければ
ならず、非常に長いものとなってしまう。従って、共通
データバスの長さが入出力パッドの配置位置によって大
きく異なってしまう。

【０００９】このように従来は、入出力パットの配置位
置によって配線長の長い共通データバスが存在するため
、この最も配線長の長いデータバスによって半導体メモ
リ装置の性能が決定されてしまい、高速動作実現のため
の障害となっている。

【００１０】したがって、本発明の目的は、入出力パッ
ドの位置に影響してデータバスが長くなるのを防止し、
高速動作実現に寄与できる半導体メモリ装置を提供する
ことにある。

【００１１】

【課題を解決するための手段】本発明の半導体メモリ装
置は、アレイ状に設けられた複数のメモリセルとそれら
にそれぞれ接続した複数のビット線およびワード線から
なり一組のロウデコーダとカラムデコーダにより所定の
メモリセルが選択されるメモリセルアレイと、ワード線
と平行な方向に走り選択回路を介して複数のビット線の
所定の数のビット線と接続されるＩ／Ｏ線とを有し、こ
れら複数のビット線は、それぞれ所定本数の第１のビッ
ト線群と第２のビット線群とに分割され、Ｉ／Ｏ線は第
１のビット線群の所定の数のビット線に選択回路を介し
て接続する第１のＩ／Ｏ線と、第２のビット線群の所定
の数のビット線に選択回路を介して接続する第２のＩ／
Ｏ線とからなり、第１のＩ／Ｏ線と第２のＩ／Ｏ線とは
相反する向きに延在している。

【００１２】第１のＩ／Ｏ線と第２のＩ／Ｏ線は、それ
ぞれＩ／Ｏ線選択回路を介して第１の共通データバスお
よび第２の共通データバスに接続されている。

【００１３】第１の共通データバスおよび第２の共通デ
ータバスは半導体チップの２つの長辺のそれぞれの側に
配置される入出力パッドに接続されている。

【００１４】

【実施例】まず、本発明の第１の実施例による半導体メ
モリ装置全体の構成について図１を用いて説明する。こ
こでは、４ＭビットＤＲＡＭを一例に説明する。図１は
、１Ｍワード×４ビット構成のＤＲＡＭを２０ピンＳＯ
Ｊパッケージに搭載した半導体チップの平面図である。 ダイパッド１１上に約６×１５平方ミリメートルの半導
体チップ１が設けられ、半導体チップ１上の電極パッド
Ｐ１、Ｐ２、Ｐ３、…Ｐ２０がそれぞれ外部リード１３
とボンディングワイヤー１４により接続されている。こ
れら半導体チップ１、ダイパッド１１、外部リード１３
は樹脂封止され、約７×９平方ミリメートルのＳＯＪパ
ッケージ１２が形成されている。

【００１５】半導体チップ１内には、２５６行×１０２
４列、すなわち２５６Ｋビットのメモリセルアレイ４が
１６個、横一列に配置され、全体として４Ｍビットのメ
モリセルアレイを構成している。この１つのメモリセル
アレイ４に対してそれぞれ一組のロウデコーダ２および
カラムデコーダ３が設けられている。各メモリセルアレ
イ４は、ワード線方向に平行な一辺の長さが、ビット線
方向に平行な一辺の長さに比べて長い形状となる。従っ
て、メモリセルアレイはワード線方向の一辺が向い合う
ように配置されている。

【００１６】更に、１つのメモリセルアレイ４に対して
ロウデコーダ２およびカラムデコーダ３により選択され
たメモリセルに読出しおよび書込みを行なうためのデー
タの経路としてＩ／Ｏ線１０ａおよび１０ｂがワード線
と平行にメモリセルアレイ４に隣接して配置されている
。Ｉ／Ｏ線は、第１のＩ／Ｏ線１０ａと第２のＩ／Ｏ線
１０ｂからなり、半導体チップの２つの相対する長辺に
それぞれ向って相反する向きに延在している。これらＩ
／Ｏ線１０ａ、１０ｂは、セルアレイ領域内においてカ
ラムデコーダ３により制御される選択スイッチを介して
ビット線に接続され、セルアレイ領域外にの各長辺に近
い部分においてバッファ回路５およびＩ／Ｏ線選択回路
６を介して半導体チップ１のそれぞれの長辺に沿って設
けられた共通データバス２ａ、２ｂのいずれかに接続さ
れる。共通データバス２ａ、２ｂは半導体チップ１の異
なる長辺側に２つずつ配置された入出力パッドＤＱ１、
ＤＱ２とＤＱ３、ＤＱ４に入出力バッファ７−０、７−
１、７−２、７−３を介してそれぞれ接続される。

【００１７】次に、図２を参照して更に詳細に本実施例
を説明する。図２は図１に示す半導体メモリ装置の左右
両端の各２つのセルアレイの部分を詳細に示し、中央部
の１４のセルアレイの部分は省略した拡大平面図である
。図１と同じ構成部分には同じ符号を付してある。

【００１８】１つのメモリセルアレイ４を構成する複数
のビット線はそれぞれ所定本数（本実施例の場合、５１
２本づつ）に分割された第１のビット線群と第２のビッ
ト線群からなるため、メモリセルアレイ４は４ａと４ｂ
の２つの領域に分割される。Ｉ／Ｏ線もそれに対応して
第１のビット線群に接続する第１のＩ／Ｏ線１０ａと第
２のビット線群に接続する第２のＩ／Ｏ線１０ｂからな
る。第１のＩ／Ｏ線１０ａと第２のＩ／Ｏ線１０ｂはそ
れぞれ相補的関係にある２本の信号線を一組とするＩ／
Ｏ線対２組からなり、メモリセルアレイ４のワード線と
平行な一辺のほぼ中央部から相反する向きで、すなわち
半導体チップ１の２つの長辺に向ってそれぞれ延在し、
Ｉ／Ｏ線選択回路６ａまたは６ｂにそれぞれ接続される
。

【００１９】Ｉ／Ｏ線選択回路６ａ、６ｂは制御信号に
応じて一端の２組のＩ／Ｏ線対のうちの一方を他端の一
組のＩ／Ｏ線対に接続する。他端の１組のＩ／Ｏ線対は
バッファ回路５ａまたは５ｂに接続される。バッファ回
路５ａ、５ｂは、Ｉ／Ｏ線対の一方の電位を増幅すると
ともに、この増幅した電位を共通データバス２ａまたは
２ｂに供給するかどうかを制御する（読出しの場合）。 または共通データバス２ａ、２ｂから供給されたデータ
を増幅して、相補的な１組のデータとしてＩ／Ｏ線対に
送りこむ。

【００２０】共通データバス２ａ、２ｂはそれぞれ２本
の信号線からなり、半導体チップ１の２つの長辺に沿っ
てそれぞれ配置され、所定のバッファ回路５が複数接続
されている。

【００２１】本実施例のように４ビット出力の場合、外
部との間でデータの入出力を行なうための入出力パッド
は４つ必要となる。この入出力パッドＤＱ０、ＤＱ１、
ＤＱ２、ＤＱ３は半導体チップの長辺側に２つずつ配置
されている。入出力パッドＤＱ０は入出力バッファ７−
０を介して共通データバス２ｂの１本の信号線に接続さ
れ、入出力パッドＤＱ１は入出力バッファ７−１を介し
て共通データバス２ｂのもう１本の信号線に接続されて
いる。同様に入出力パッドＤＱ２は入出力バッファ７−
２を介して共通データバス２ａの１本の信号線に接続さ
れ、入出力パッドＤＱ３は入出力バッファ７−３を介し
て共通データバス２ａのもう１本の信号線に接続されて
いる。

【００２２】制御信号発生回路２１は半導体チップ１の
短辺の一方に配置され、半導体チップ１の２つの長辺側
にそれぞれ配置されたＩ／Ｏ線選択回路６ａ、６ｂの選
択動作のための制御信号およびバッファ回路５ａ、５ｂ
に対する活性化信号等の制御信号を供給している。

【００２３】このような構成とすることにより、ビット
線に接続されたＩ／Ｏ線１０ａ、１０ｂから入出力パッ
ドＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３に至るデータ書込み
・読出しのためのデータ線全体の長さが、不当に長くな
ることを防止できる。すなわち、メモリセルアレイ４か
ら半導体チップ１の一方の長辺側にある入出力パッドＤ
Ｑ２、ＤＱ３までのデータ線は、第１のビット線群に接
続された第１のＩ／Ｏ線１０ａから、共通データバス２
ａ、バッファ７−２、７−３、入出力パッドＤＱ２、Ｄ
Ｑ３に至る経路であり、一方、他方の長辺側にある入出
力パッドＤＱ０、ＤＱ１までのデータ線は、第２のビッ
ト線群に接続された第２のＩ／Ｏ線１０ｂから、共通デ
ータバス２ｂ、バッファ７−０、７−１から入出力パッ
ドＤＱ０、ＤＱ１に至る経路となる。この２つの経路か
らなるデータ線の配置パターンはメモリセルアレイ４ａ
と４ｂとの境界線を中心線として対称となるため、従来
のように、入出力パッドの一方のグループ（例えばＤＱ
２、ＤＱ３）に対するデータ線全体の長さが他方のグル
ープ（例えばＤＱ０、ＤＱ１）に比べて長くなることは
ない。又、Ｉ／Ｏ線１０ａ、１０ｂの長さもメモリセル
アレイ４のワード線方向の一辺の長さの半分となるため
、従来の半分の長さとなり、データ線の実質的な長さを
も短かくすることが可能となる。

【００２４】従って、ビット線に接続されたＩ／Ｏ線か
ら入出力パッドに至るデータ書込み・読出しのためのデ
ータ線全体の長さが短かくなり、このデータ線全体の容
量が減少するため、半導体メモリ装置の動作を高速化す
ることが可能となる。

【００２５】更に、Ｉ／Ｏ線は従来半導体チップの一方
の長辺に向ってすべて延在していたため、１つのメモリ
セルアレイに対して４組のＩ／Ｏ線対、いいかえれば８
本の信号線を配置するための領域の幅が必要とされてい
たが、本実施例によれば、それぞれ４本の信号線からな
る第１のＩ／Ｏ線１０ａと第２のＩ／Ｏ線１０ｂが相反
する向きに延在するため、Ｉ／Ｏ線を配置する領域の幅
が半分となり、半導体メモリ装置の集積化に寄与できる
。

【００２６】尚、本実施例では従来例に比べ、Ｉ／Ｏ線
選択回路およびバッファ回路が半導体チップ１の２つの
長辺側両方に存在するため、これらの回路を制御するた
めの制御信号を供給する配線が多くなるが、半導体メモ
リ装置の動作を決定するのは主にデータの読出しに関係
する時間であり、本実施例によりデータ線長を短かくし
て動作速度が早くなることに比べると、制御信号線が多
くなることは問題とならない。

【００２７】次に、図３および図４を参照して図２に示
した回路の一構成例を具体的に説明する。図３は図２に
示すメモリセルアレイ４、選択スイッチＳＥ、Ｉ／Ｏ線
１０ａ、１０ｂの具体的回路構成を示す回路図である。 図１および図２と同じ構成部分には同じ符号を付してあ
る。

【００２８】メモリセルアレイ４は、１つのＮチャネル
型ＭＯＳトランジスタおよび１つの容量素子からセルが
構成された、いわゆる１トランジスタ−１キャパシタ型
セルＭＳをアレイ状に配置して形成されている。１０２
４本のビット線は、５１２本ごとに第１のビット線群Ｂ
１、第２のビット線群Ｂ２に分割されるため、メモリセ
ルアレイ４は４ａと４ｂの２つの領域に分割される。各
ビット線群Ｂ１、Ｂ２において、ビット線ＢＬは２本を
１対として各１つのセンスアンプＳＡに接続されている
。ロウデコーダ２（図１、図２）は複数のワード線ＷＬ
のうち１本を選択する。カラムデコーダ３は各ビット線
群Ｂ１、Ｂ２のセンスアンプＳＡ各２つを選択するよう
に選択信号を選択回路ＳＥに供給する。すなわち、セン
スアンプ回路ＳＡ１つに対してそれぞれ２本のビット線
が接続された複数のビット線対のうち４対を選択スイッ
チＳＥで選択し、２対をＩ／Ｏ線１０ａに、他の２対を
Ｉ／Ｏ線１０ｂにそれぞれ接続する。選択スイッチＳＥ
は、ゲートにカラムデコーダからの選択信号を受け、ソ
ース・ドレイン路がセンアンプＳＡの入出力端とＩ／Ｏ
線１０ａ、１０ｂ間に設けられたトランジスタ群により
構成されている。カラムデコーダ３および選択スイッチ
ＳＥにより選択された４対のビット線対のうち２対が第
１のＩ／Ｏ線１０ａを構成する２対の信号線１０１ａ、
１０１ｂ、および１０２ａ、１０２ｂに接続され、他の
２対が第２のＩ／Ｏ線１０ｂに接続される。

【００２９】次に、図４を参照して第１のＩ／Ｏ線１０
ａ側を例にＩ／Ｏ線選択回路６ａ、バッファ回路５ａ、
入出力バッファ７−３の具体的回路構成について説明す
る。図１および図２と同じ構成部分には同じ符号を付し
てある。

【００３０】Ｉ／Ｏ線選択回路６ａは読出し時に動作す
るＩ／Ｏ線選択回路６ａ−１と、書込み時に動作するＩ
／Ｏ線選択回路６ａ−２とを含む。読出し時に動作する
Ｉ／Ｏ線選択回路６ａ−１は、ゲートに制御信号発生回
路２１（図２）からの制御信号ＳＬａを受け、ソース・
ドレイン路が信号線１０１ａと信号線１０３ａ間および
信号線１０１ｂと信号線１０３ｂ間にそれぞれ設けられ
たトランジスタＱ１およびＱ２と、ゲートに制御信号発
生回路２１からの制御信号ＳＬｂを受け、ソース・ドレ
イン路が信号線１０２ａと信号線１０３ａ間および信号
線１０２ｂと信号線１０３ｂ間にそれぞれ設けられたト
ランジスタＱ３およびＱ４を含み、制御信号ＳＬａ、Ｓ
Ｌｂに応じて第１のＩ／Ｏ線１０ａの２対の信号線１０
１ａ、１０１ｂと１０２ａ、１０２ｂのいずれか一方の
対を選択し、信号線１０３ａ、１０３ｂの対に接続する
。Ｉ／Ｏ線選択回路６ａはさらに、各信号線１０１ａ、
１０１ｂ、１０２ａ、１０２ｂに対するプルアップトラ
ンジスタＱ６１、Ｑ６２、Ｑ６３、Ｑ６４を含む。

【００３１】書込み時に動作するＩ／Ｏ線選択回路６ａ
−２は、ゲートに制御信号発生回路２１（図２）からの
制御信号ＳＬｃを受け、ソース・ドレイン路が信号線１
０１ａと信号線１０４ａ間および信号線１０１ｂと信号
線１０４ｂ間にそれぞれ設けられたトランジスタＱ６５
およびＱ６６と、ゲートに制御信号発生回路２１からの
制御信号ＳＬｄを受け、ソース・ドレイン路が信号線１
０２ａと信号線１０４ａ間および信号線１０２ｂと信号
線１０４ｂ間にそれぞれ設けられたトランジスタＱ６７
およびＱ６８を含み、制御信号ＳＬｃ、ＳＬｄに応じて
第１のＩ／Ｏ線１０ａの２対の信号線１０１ａ、１０１
ｂと１０２ａ、１０２ｂのいずれか一方の対を選択し、
信号線１０４ａ、１０４ｂの対に接続する。

【００３２】バッファ回路５ａは、読出し時に動作する
バッファ回路５ａ−１と、書込み時に動作するバッファ
回路５ａ−２を含む。バッファ回路５ａ−１は同一構成
をもつ２つの差動回路５１、５２と、３つのインバータ
５３、５４、５４とを含む。第１の差動回路５１は１対
の信号線１０３ａ、１０３ｂをそれぞれゲートに接続し
、差動対を形成するトランジスタＱ７およびＱ８の含み
、トランジスタＱ５とＱ６により構成されたカレントミ
ラー回路を負荷とし、制御信号発生回路２１から供給さ
れる活性化信号ＡＣにより活性化される。この第１の差
動回路５１に第２の差動回路５２をもう一段接続し、第
２の差動回路５２の一方の入出力端を３つの出力用イン
バータ回路５３、５４、５５を介してトランスファーゲ
ートＴＧの入力端に接続している。この入出力端を制御
信号ＳＬｃに応じて共通データバス２ａに接続するかど
うかを．トランスファーゲートＴＧ１により制御してい
る。

【００３３】一方、書込み時に動作するバッファ回路５
ａ−２は、ＮＡＮＤゲート５６、３つのインバータ５７
、５８、５９を含む。ＮＡＮＤゲート５６は、制御信号
発生回路２１から供給される制御信号ＳＬｆに応じて共
通データバス２ａに供給されている書込みデータを増幅
・反転させる。このＮＡＮＤゲート５６の出力の１つは
、インバータ５７、５７を介して信号線１０４ｂに出力
され、もう１つの出力はインバータ５９を介して信号線
１０５ａに出力される。これにより信号線１０４ａと１
０４ｂのレベルは相補的関係となる。

【００３４】共通データバス２ａはバッファ回路７−３
内の、出力バッファ７１および入力バッファ７２を介し
て入出力パッドＤＱ３に接続される。出力バッファ７１
においては、出力データ信号がインバータ７１、７２に
より更に増幅され、増幅された信号と制御信号発生回路
２１から供給される制御信号φ１とを入力とするＮＡＮ
Ｄゲート７４と、増幅された信号と制御信号φ１の反転
信号とを入力とするＮＡＮＤゲート７５により、２つの
相補的信号となる。この相補的信号が出力最終段のＣＭ
ＯＳ回路を構成するソース・ドレイン路が電源と出力端
間に接続されたＰチャネルトランジスタＱ１０のゲート
と、ソース・トレイン路が出力端と接地電位間接続され
たＮチャネルトランジスタＱ１１のゲートにそれぞれ印
加され、その出力信号が入出力パッドＤＱ３に供給され
る。出力バッファ７１の出力端はデータ読出し時以外は
、制御信号φ１によってハイインピーダンス状態とされ
、入出力パッドＤＱ３から分離される。

【００３５】入力バッファ７２においては、入出力パッ
ドＤＱ３に供給された書込みデータがインバータ７６、
７７により更に増幅され、この増幅された信号を制御信
号φ２に応じてインバータ７９、８０により構成された
ラッチ回路に接続するかどうかをトランスファーゲート
ＴＧ２により制御している。トランスファーゲートＴＧ
２が制御信号φ２により不導通状態となると、同じ制御
信号φ２により制御されるトランスファーゲートＴＧ３
が導通状態となり、書込みデータがラッチ回路によりラ
ッチされる。このラッチされた書込みデータは制御信号
φ３により出力が制御するＮＡＮＤゲート８１、インバ
ータ８２を介して更に増幅される。増幅された信号と制
御信号φ４とを入力とするＮＡＮＤゲート８４と、増幅
された信号と制御信号φ４の反転信号とを入力とするＮ
ＡＮＤゲート８５により、２つの相補的信号となる。こ
の相補的信号がＣＭＯＳ回路を構成するソース・ドレイ
ン路が電源と出力端間に接続されＰチャネルたトランジ
スタＱ１２のゲートと、ソース・トレイン路が出力端と
接地電位間接続されたＮチャネルトランジスタＱ１３の
ゲートにそれぞれ印加され、その出力信号が共通データ
バス２ａに供給される。出力バッファ７２の出力端はデ
ータ読出し時以外は、制御信号φ４によってハイインピ
ーダンス状態とされ、共通データバス２ａから分離され
る。

【００３６】他のバッファ回路７−０、７−１、７−２
はバッファ回路７−３と同一の構成を有し、各々の入出
力端が半導体チップの長辺側に２つずつ配置されている
入出力パッドＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３にそれぞ
れ接続されている。

【００３７】次に、図５を参照して本発明の第２の実施
例を説明する。本実施例と図２に示す第１の実施例との
違いは、共通データバスが３０、３１、３２、３３の４
組に分類され、各組が相補的信号線対が２つ、すなわち
４本の信号線からなっていること、それぞれの共通デー
タバスに信号を供給するバッファ回路３５ａ、３５ｂの
出力信号が相補データ、すなわち２出力となること、お
よびそれぞれの共通データバス３０、３１、３２、３３
に共通データバス選択回路９を設けた点である。共通デ
ータバス選択回路９はそれに接続される２対の共通デー
タバスのうちの一対を選択し、選択した共通データバス
の信号の一方を増幅してバッファ回路７に送るかまたは
バッファ回路７からの書込みデータを増幅して相補デー
タとし、選択した一対の共通データバスに送る。その他
の構成は図１乃至図４と同様である。

【００３８】バッファ回路３５ａ、３５ｂの回路構成は
、公知の双方向バッファとすればよい。また、共通デー
タバス選択回路９の回路構成は、例えば、図４に示すＩ
／Ｏ線選択回路６ａ−１とバッファ回路５ａ−１との両
方と同様な構成として、２対の信号線対のうち１つを選
択し、それを増幅する構成とすればよい。

【００３９】本実施例のような構成とすることにより、
各入出力パッドＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３に属す
るメモリセルアレイが明確に区分できるため、読出し時
の隣接ノイズ等の対策が容易であるという利点がある。

【００４０】尚、以上の実施例ではＤＲＡＭを例に説明
したが、本発明はＤＲＡＭに対するＩ／Ｏ回路に限らず
、例えば、ＳＲＡＭ（ｓｔａｔｉｃ　　ＲＡＭ）のＩ／
Ｏ回路、ＰＲＯＭ（ｐｒｏｇｒａｍｍａｂｌｅ　　ｒｅ
ａｄｏｎｌｙ　　ｍｅｍｏｒｙ）、ＥＰＲＯＭ（ｅｒａ
ｓａｂｌｅ　　ＰＲＯＭ）、ＥＥＰＲＯＭ（ｅｌｅｃｔ
ｒｉｃａｌｌｙｅｒａｓａｂｌｅ　　ＰＲＯＭ）読出し
用回路でも適用可能である。

【００４１】

【発明の効果】以上説明したように、本発明の半導体メ
モリ装置は、ビット線に接続されたＩ／Ｏ線から入出力
パッドに至るデータ書込み・読出しのためのデータ線全
体の長さが、不当に長くなることを防止できる。又、Ｉ
／Ｏ線の長さもメモリセルアレイのワード線方向の一辺
の長さの半分となるため、従来の半分の長さとなり、デ
ータ線の実質的な長さをも短かくすることが可能となる
。

【００４２】従って、ビット線に接続されたＩ／Ｏ線か
ら入出力パッドに至るデータ書込み・読出しのためのデ
ータ線全体の長さが短かくなり、このデータ線全体の容
量が減少するため、半導体メモリ装置の動作を高速化す
ることが可能となる。

【００４３】更に、第１のＩ／Ｏ線と第２のＩ／Ｏ線が
相反する向きに延在するため、Ｉ／Ｏ線を配置する領域
の幅が半分となり、半導体メモリ装置の集積化に寄与で
きる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における半導体メモリ装
置の全体の構成を示す平面図である。

【図２】図１に示す半導体メモリ装置の一部の構成を更
に詳細に示す平面図である。

【図３】図２に示す半導体メモリ装置の一部回路構成を
示す回路図である。

【図４】図２に示す半導体メモリ装置の一部回路構成を
示す回路図である。

【図５】本発明の第２の実施例による半導体メモリ装置
の一部構成を示す平面図である。

【符号の説明】

１　　　　半導体チップ ２ａ、２ｂ　　　　共通データバス ４ａ、４ｂ　　　　メモリセルアレイ １０ａ　　　　第１のＩ／Ｏ線 １０ｂ　　　　第２のＩ／Ｏ線

Claims (10)

【特許請求の範囲】
1. 【請求項１】　　アレイ状に設けられた複数のメモリセ
   ルとそれらにそれぞれ接続した複数のビット線およびワ
   ード線からなるメモリセルアレイと、前記ワード線と平
   行な方向に走り選択回路を介して前記複数のビット線の
   所定の数のビット線と接続されるＩ／Ｏ線とを有し、前
   記複数のビット線はそれぞれ所定本数の第１のビット線
   群と第２のビット線群とに分割され、前記Ｉ／Ｏ線は前
   記第１のビット線群の所定の数に前記選択回路を介して
   接続する第１のＩ／Ｏ線と前記第２のビット線群の所定
   の数に前記選択回路を介して接続する第２のＩ／Ｏ線と
   からなり、前記第１のＩ／Ｏ線と前記第２のＩ／Ｏ線と
   は相反する向きに延在していることを特徴とする半導体
   メモリ装置。
2. 【請求項２】　　前記第１のＩ／Ｏ線と前記第２のＩ／
   Ｏ線はそれぞれ２本で一対となす信号線対を２対有して
   いることを特徴とする請求項１記載の半導体メモリ装置
   。
3. 【請求項３】　　前記第１のＩ／Ｏ線と前記第２のＩ／
   Ｏ線がそれぞれＩ／Ｏ線選択回路を介して第１の共通デ
   ータバスおよび第２の共通データバスに接続されている
   ことを特徴とする請求項１記載の半導体メモリ装置。
4. 【請求項４】　　前記第１の共通データバスおよび前記
   第２の共通データバスは半導体チップの２つの長辺のそ
   れぞれの側に配置される入出力パッドに接続されている
   ことを特徴とする請求項３記載の半導体メモリ装置。
5. 【請求項５】　　前記入出力パッドは同数づつ前記半導
   体チップの２つの長辺にそれぞれに配置されることを特
   徴とする請求項４記載の半導体メモリ装置。
6. 【請求項６】　　前記第１のビット線群と前記第２のビ
   ット線群が同数のビット線であることを特徴とする請第
   項１記載の半導体メモリ装置。
7. 【請求項７】　　前記第１の共通データバスおよび前記
   第２の共通データバスはそれぞれ前記一方の長辺側に配
   置されている入出力パッドの数と同数である信号線から
   なることを特徴とする請求項４または５記載の半導体メ
   モリ装置。
8. 【請求項８】　　前記第１の共通データバスおよび前記
   第２の共通データバスはそれぞれ前記一方の長辺側に配
   置されている入出力パッドの数と２本で一対となす信号
   線対と同数であることを特徴とする請求項４または５記
   載の半導体メモリ装置。
9. 【請求項９】　　複数の前記メモリセルアレイがそのワ
   ード線方向の一辺が向い合うように配置され、それぞれ
   のメモリセルアレイに接続された前記第１のＩ／Ｏ線と
   前記第２のＩ／Ｏ線がそれぞれＩ／Ｏ線選択回路を介し
   て第１の共通データバスおよび第２の共通データバスに
   接続されていることを特徴とする請求項３記載の半導体
   メモリ装置。
10. 【請求項１０】　　複数の前記メモリセルアレイがその
    ワード線方向の一辺が向い合うように配置され、所定数
    のメモリセルアレイに接続された前記第１のＩ／Ｏ線が
    Ｉ／Ｏ線選択回路を介して第１の共通データバスと接続
    され、それ以外のメモリセルアレイに接続された前記第
    １のＩ／Ｏ線がＩ／Ｏ線選択回路を介して第２の共通デ
    ータバスと接続され、前記所定数のメモリセルアレイに
    接続された前記第２のＩ／Ｏ線がＩ／Ｏ線選択回路を介
    して第３の共通データバスと接続され、それ以外の前記
    メモリセルアレイに接続された前記第２のＩ／Ｏ線がＩ
    ／Ｏ線選択回路を介して第４の共通データバスと接続さ
    れていることを特徴とする請求項３記載の半導体メモリ
    装置。