KR20090110206A - 방열 부재 테이프, 방열부재를 구비한 씨오에프(cof)형 반도체 패키지 및 이를 적용한 전자장치 - Google Patents

방열 부재 테이프, 방열부재를 구비한 씨오에프(cof)형 반도체 패키지 및 이를 적용한 전자장치 Download PDF

Info

Publication number
KR20090110206A
KR20090110206A KR1020080095518A KR20080095518A KR20090110206A KR 20090110206 A KR20090110206 A KR 20090110206A KR 1020080095518 A KR1020080095518 A KR 1020080095518A KR 20080095518 A KR20080095518 A KR 20080095518A KR 20090110206 A KR20090110206 A KR 20090110206A
Authority
KR
South Korea
Prior art keywords
heat dissipation
insulating substrate
dissipation member
semiconductor package
type semiconductor
Prior art date
Application number
KR1020080095518A
Other languages
English (en)
Other versions
KR101493869B1 (ko
Inventor
최경세
김병서
주영재
정예정
조경순
이상희
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR20080095518A priority Critical patent/KR101493869B1/ko
Priority to TW098112534A priority patent/TWI501360B/zh
Priority to CN 200910130468 priority patent/CN101692443B/zh
Priority to JP2009101131A priority patent/JP5207477B2/ja
Priority to US12/385,731 priority patent/US7915727B2/en
Publication of KR20090110206A publication Critical patent/KR20090110206A/ko
Priority to US13/033,307 priority patent/US8222089B2/en
Application granted granted Critical
Publication of KR101493869B1 publication Critical patent/KR101493869B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

방열 효과가 향상되며, 방열 부재들이 전자장치에 장기간 안정적으로 고정 유지될 수 있는 COF형 반도체 패키지가 개시된다. 상기 반도체 패키지는 유연성을 갖는 절연 기판과, 상기 절연 기판의 상부면에 배치된 반도체 소자와, 상기 절연 기판의 하부면에 배치된 방열 부재 및 상기 절연 기판의 하부면과 상기 방열 부재 사이를 접착시키는 접착 부재를 포함하며, 상기 절연 기판의 하부면과 상기 방열 부재 사이에는 외부 압력을 흡수할 수 있는 압력 흡수 영역이 형성되어 있다.
COF, 패키지, 방열, 분리, 섀시, 압력, 흡수

Description

방열 부재 테이프, 방열부재를 구비한 씨오에프(COF)형 반도체 패키지 및 이를 적용한 전자장치{Tape for heat dissipating member, COF type semiconductor package having heat dissipating member and electronic apparatus thereof }
본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는 반도체 소자가 유연성을 가진 필름상에 부착된 씨오에프(Chip On Film; COF)형 반도체 패키지에 관한 것이다. 또한 본 발명은 방열 부재를 이송할 수 있는 방열 부재 테이프에 관한 것이며, 또한 본 발명은 상기 COF형 반도체 패키지가 적용된 전자장치에 관한 것이다.
액정표시장치(Liquid Crystal Display; LCD)가 시장 영역을 확대하기 위해 저가화, 대형화 및 고성능화를 추진함에 따라 작은 영역 안에 갈수록 더 많은 픽셀들이 자리잡아야 하는 상황 때문에 LCD 내에서 개개의 픽셀들을 제어하는 구동 칩의 리드 피치가 점점 미세화 가면서 패키징 방법도 다양하게 개발되어 왔습니다.
LCD 분야에서 주로 사용되는 패키징 방법은, TCP(Tape Carrier Package), COG(Chip On Glass), COF(Chip On Film) 등이 있다. TCP 기술은 1980년대 말 고해상도 모니터의 대량 생산을 위해 도입되어 이후 LCD 시장에서 가장 선호하는 패키 징 방법이었으나, 미세 피치화에 따른 공정가 저감 및 수율 향상을 도모하기 위해 1990년대 말부터 COF 기술이 패키지 시장에서 차지하는 비율이 점차 증가하게 되었다.
COF 기술은 통신기기의 경박단소화 추세와 함께 LCD 드라이버-IC(Driver IC)에서 이에 대응하기 위해 개발된 새로운 형태의 패키지이다. COF 기술에서는 고해상도를 갖는 디스플레이 장치를 실현하기 위하여, TV 및 모니터의 구동 주파수가 60 헬쯔(Hz)에서 120 Hz로 증가하면서 드라이버-IC의 구동 부하가 상승하였고, 이로 인하여 IC(Integrated Circuit)의 발열 문제가 심각하게 대두되고 있다.
이러한 발열 문제를 해결하기 위해, 절연 기판의 상부면 상에 형성되는 반도체 소자에서 발생되는 열을 외부로 방열하기 위해 절연 기판의 하부면 상에 방열판을 형성하는 기술이 일본 특허등록번호 제4014591호에 개시되어 있다.
COF형 반도체 패키지의 적용 예로서, 이러한 COF형 반도체 패키지는LCD(Liquid Crystal Display) 패널과 같은 전자장치의 기판의 가장 자리 표면에 접착제에 의해 부착된 후 기판의 측면으로 휘어지도록 배치되며, 전자장치의 섀시(chassis)에 의해 가압 고정된다.
그러나 COF형 반도체 패키지가 섀시에 의해 가압 고정된 종래 기술에서는 전자장치를 장시간 사용함에 따라 섀시가 기판에 대하여 상하방향 및 좌우방향 등 여러 방향으로 외력을 받게 되면서 섀시와 방열판이 접촉하는 부근들에서 방열판이 절연 기판으로부터 분리되는 일이 종종 발생한다. 이러한 분리는 반도체 소자에서 발생된 열이 절연 기판, 방열판 및 섀시를 거쳐 방열되는 방열 경로를 방해하여 방열 효과를 반감시키는 작용을 하며, 심지어 COF형 반도체 패키지가 전자장치로부터 이탈되기도 한다.
본 발명이 이루고자 하는 기술적 과제는, 상기 종래기술의 문제점을 해결하기위한 것으로서, 방열 효과가 향상된 COF형 반도체 패키지를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 방열 효과가 향상되는 동시에 COF형 반도체 패키지를 전자장치에 부착하여 장시간 사용하여도 안정적으로 고정 유지할 수 있는 COF형 반도체 패키지를 제공하는 데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는, 본 발명의 COF형 반도체 패키지를 제조하기 위해 사용되는 방열 부재 테이프를 제공하는 데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는, 본 발명의 COF형 반도체 패키지를 적용한 전자장치를 제공하는 데 있다.
상기 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 씨오에프(COF)형 반도체 패키지는, 유연성을 갖는 절연 기판과, 상기 절연 기판의 상부면에 배치된 반도체 소자와, 상기 절연 기판의 하부면에 배치된 방열 부재, 및 상기 절연 기판의 하부면과 상기 방열 부재 사이에 형성된 공간을 포함한다.
본 발명의 다른 실시예에 따른 COF형 반도체 패키지는, 유연성을 갖는 절연 기판과, 상기 절연 기판의 상부면에 배치된 반도체 소자와, 상기 절연 기판의 하부면에 배치된 방열 부재 및 상기 절연 기판의 하부면과 상기 방열 부재 사이를 접착시키는 접착 부재를 포함하며, 상기 절연 기판의 하부면과 상기 방열 부재 사이에 는 외부 압력을 흡수할 수 있는 압력 흡수 영역이 형성되어 있는 것을 특징으로 한다.
바람직하게는, 상기 압력 흡수 영역은 빈 공간으로 이루어지며, 대안적으로외부 압력을 흡수할 수 있는 압력 흡수재를 포함할 수도 있다. 상기 압력 흡수재는 외부에서 가해지는 압력에 대하여 상기 접착 부재보다 압력 흡수의 효과가 큰 물질로 이루어질 수 있다.
한편, 상기 압력 흡수 영역은 하나의 상기 방열 부재에 대응하여 하나만 형성되거나 복수개의 위치에 복수개로 형성될 수도 있다.
또한, 상기 압력 흡수 영역은 상기 절연 기판, 상기 방열 부재 및 상기 접착 부재에 의해 외부와 차단되도록 밀폐되거나, 외부와 연통되도록 개방될 수도 있다.
한편, 상기 압력 흡수 영역은 상기 절연 기판의 하부면과 상기 방열 부재 사이의 상기 접착 부재의 일부가 제거되어 관통된 공간으로 이루어질 수 있으며, 상기 절연 기판의 하부면과 상기 방열 부재 사이의 상기 접착 부재의 일부가 부분적으로 제거되어 형성된 공간으로 이루어질 수 있다. 이 경우 상기 절연 기판의 하부면과 접하는 접착 부재의 상부면의 일부가 부분적으로 제거되거나, 상기 방열 부재와 접하는 접착 부재의 하부면의 일부가 부분적으로 제거되거나, 접착부재의 중간이 제거될 수 있다.
한편, 상기 압력 흡수 영역은 상기 절연 기판의 하부면과 상기 방열 부재 사이에서 상기 접착 부재가 제거되지 않고 형성된 공간으로 이루어질 수도 있다. 이때 상기 압력 흡수 영역은 상기 절연 기판의 하부면으로부터 상기 접착 부재가 물 리적으로 떨어짐으로서 형성된 공간으로 이루어지거나, 상기 접착 부재와 상기 방열 부재 사이에서 형성된 공간으로 이루어질 수 있다.
대안적으로, 상기 압력 흡수 영역은 상기 접착 부재의 표면 일부는 제거되지않고 상기 접착 부재와 접하는 상기 방열 부재의 표면 일부가 부분적으로 제거되어 형성된 공간으로 이루어질 수 있으며, 서로 접하는 상기 접착 부재의 표면일부와 상기 방열 부재의 표면 일부가 모두 부분적으로 제거되어 형성될 수도 있다.
한편, 상기 접착 부재와 상기 방열 부재의 평면적 형상은 동일하게 형성할 수 있으며, 상기 접착 부재와 상기 방열 부재는 모서리 부분이 모따기된 또는 라운드진 사각형 형상일 수 있다. 이외에도 원형, 다각형 등 다양한 형상을 할 수 있다. 또한, 상기 접착 부재와 상기 방열 부재의 평면적 형상은 반드시 동일할 필요는 없다.
또한 상기 압력 흡수 영역은 높이가 50 내지 300 nm로 형성되는 것이 바람직하다.
한편, 상기 본 발명의 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 방열 부재 테이프는, 캐리어 테이프와, 상기 캐리어 테이프 상에 부착된 방열 부재와, 상기 캐리어 테이프와 상기 방열 부재 사이를 접착시키는 접착 부재를 포함하며, 상기 캐리어 테이프의 상부면과 상기 방열 부재 사이에는 외부 압력을 흡수할 수 있는 압력 흡수 영역 형성되어 있는 것을 특징으로 한다.
한편, 상기 본 발명의 또다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 전자장치는, 전자장치용 기판과, 상기 전자장치용 기판의 일 면상에 부착된 COF형 반도체 패키지와, 상기 전자장치용 기판에 부착된 상기 COF형 반도체 패키지를 가압하여 고정하는 섀시를 포함한다. 상기 COF형 반도체 패키지는, 유연성을 갖는 절연 기판과, 상기 절연 기판의 상부면에 배치된 반도체 소자와 상기 절연 기판의 하부면에 배치된 방열 부재와, 상기 절연 기판의 하부면과 상기 방열 부재 사이를 접착시키는 접착 부재를 포함하며, 상기 절연 기판의 하부면과 상기 방열 부재 사이에는 외부 압력을 흡수할 수 있는 압력 흡수 영역이 형성되어 있는 것을 특징으로 한다.
바람직하게는, 상기 섀시는 상기 방열 부재와 접촉하며, 상기 압력 흡수 영역은 상기 섀시와 상기 방열 부재가 접촉하는 위치에 형성된다.
상술한 본 발명에 의하면, 전도성을 갖는 방열 부재에 의하여 방열이 효과적으로 수행될 수 있으며, 나아가 외부의 압력을 충분히 흡수할 수 있기 때문에 방열 부재와 접촉 부재가 서로 분리되지 않고 장시간 안정적으로 고정되어 충분한 방열 경로를 확보할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도1a는 본 발명의 일 실시예에 따라 방열 부재(17)를 구비한 COF형 반도체 장치로서, 예를 들어 COF형 반도체 패키지의 개략적인 단면도이며, 도1b는 도1a의 저면도이다.
도1a 및 도1b를 참조하면, COF형 반도체 패키지에서 유연성(flexible)을 갖는 필름 형태의 절연 기판(13) 상에 반도체 집적회로가 구현된 반도체 소자(11)가 배치되어 있다. 상기 절연 기판(13)은 예를 들어, 폴리이미드와 같은 유연성을 갖는 필름 형태로 구성된다. 상기 절연 기판(13) 상에는 일정한 패턴을 갖는 도전성의 리드들(14)이 복수개 형성되며, 리드(14)는 예를 들어 구리로 구성된다. 상기 리드(14) 상에는 표면 절연층(15)이 형성되며, 상기 표면 절연층(15)은 예를 들어 SR층(Surface Resist layer 또는 Solder Resist layer)으로 구성된다. 평면적으로 보면, 상기 절연 기판(13) 상에서 복수개의 리드들(14)이 서로 분리되도록 배치되며, 리드들(14)의 내부 말단들이 중앙에 집중되도록 배치된다. 표면 절연층(15)은 상기 각 리드들(14)의 내부 말단의 일부를 노출시키면서 상기 각 리드들(14)을 피복하고 있다.
말단의 일부가 노출된 리드(12)들의 상부면상에는 반도체 소자(11)가 범프(12)를 개재하여 부착되며, 반도체 소자(11)가 부착된 주변에는 밀봉 부재(16)가 형성되어 반도체 소자(11)를 절연 기판(13) 상에 안정적으로 고정한다.
상기 반도체 소자(11)는 접합형 트랜지스터 및 전계효과형 트랜지스터 등의 트랜지스터, 정류 다이오드, 발광 다이오드, 포토 다이오드 등의 다이오드, 기억 소자, 집적 회로 등의 능동소자일 수 있다. 또한 상기 반도체 소자(11)는 콘덴서, 저항 또는 코일과 같은 수동소자일 수도 있다.
상기 범프(12)와 상기 리드(14)들은 Au-Sn 또는 Au-Au의 합금 접합에 의해 접속될 수 있다. 상기 밀봉 부재(16)는 예를 들어, 몰딩 수지로 형성할 수 있다.
한편, 상기 절연 기판(13)의 하부면상에는 방열 부재(17)가 접착 부재(18)에 의해 부착된다. 상기 방열 부재(17)는 반도체 소자(11)의 동작에 의해 발생되는 열을 밀봉 부재(16) 및 리드(14)등을 통하여 하측 방향으로 전달된 후 외측으로 효과적으로 방열하기 위한 것으로서, 바람직하게는 전도성이 절연 기판(13) 보다 큰 다양한 물질, 예를 들어 알루미늄 등의 금속류로 구성할 수 있다. 한편, 상기 방열 부재(17)는 예를 들어 아크릴계의 접착 부재(18)에 의해 상기 절연 기판(13)에 부착될 수 있다.
상기 유연성을 갖는 필름 형태의 절연 기판(13)의 하부면과 상기 방열 부재(17)의 상부면 사이에는 외부로부터 인가되는 압력을 흡수할 수 있는 압력 흡수 영역(19)이 형성된다. 상기 압력 흡수 영역(19)은 접착 부재(18)의 일부가 제거되어 관통된 공간이며, 상기 압력 흡수 영역(19)은 공기로 채워지거나 외부의 압력을 완화시켜줄 수 있는 압력 흡수재가 채워진 공간일 수 있다. 본 실시예에서는 상기 압력 흡수 영역(19)은 절연 기판(13), 방열 부재(17) 및 접착 부재(18)에 의해 밀폐된 공간을 이룬다. 상기 압력 흡수 영역(19)의 높이는 예를 들어 50 내지 300 nm의 범위로 형성되는 것이 방열 효과 및 압력 흡수 효과 측면을 고려하여 바람직하 다.
도1c는 본 발명의 다른 실시예에 관한 것으로서 도1b와 비교하여 방열 부재(17)가 상기 절연 기판(13)의 하부면 가장자리로 연장된 돌출부(17a)를 포함한다는 점을 제외하고 동일하다. 상기 돌출부(17a)는 외부의 방열부품(도시안됨)과 접속되어 방열 효과를 향상시킬 수 있다는 점에서 바람직하다.
도2a는 본 발명의 다른 실시예에 따라 방열 부재(17)를 구비한 COF형 반도체 패키지의 개략적인 단면도이며, 도2b는 도2a의 저면도이다. 도2a 및 도2b에서와 동일한 구성 요소는 동일한 참조 번호를 사용하며, 그 구체적인 설명은 생략한다.
도2a 및 도2b를 참조하면, 상기 절연 기판(13)의 하부면과 상기 접착 부재(18)의 상부면 사이에 공간이 존재하는 형태이며, 이 공간이 외부로부터 인가되는 압력을 흡수할 수 있는 압력 흡수 영역(19)으로 된다. 본 실시예에서는 접착 부재(18)는 일부 제거된 부분이 없이 전체적으로 동일한 두께를 갖는다.
보다 구체적으로, 본 실시예에서의 압력 흡수 영역(19)은 접착 부재(18)가 절연 기판(13)의 하부면으로부터 물리적으로 떨어짐으로서 형성된 공간일 수 있다. 상기 압력 흡수 영역(19)의 높이는 예를 들어 50 내지 300 nm의 범위로 형성되는 것이 방열 효과 및 압력 흡수 효과 측면을 고려하여 바람직하다.
도3은 본 발명의 다른 실시예에 따라 방열 부재(17)를 구비한 COF형 반도체 패키지의 개략적인 단면도이다. 도1a 및 도1b에서와 동일한 구성 요소는 동일한 참조 번호를 사용하며, 그 구체적인 설명은 생략한다.
도3을 참조하면, 상기 절연 기판(13)의 하부면과 접촉하는 상기 접착 부 재(18)의 상부면의 일부가 부분적으로 제거되어 상기 절연 기판(13)의 하부면과 상기 접착 부재(18) 사이에 공간이 존재하는 형태이며, 이 공간이 외부로부터 인가되는 압력을 흡수할 수 있는 압력 흡수 영역(19)으로 된다.
도4는 본 발명의 또다른 실시예에 따라 방열 부재(17)를 구비한 COF형 반도체 패키지의 개략적인 단면도로서, 도4를 참조하면, 상기 방열 부재(17)의 상부면과 접촉하는 상기 접착 부재(18)의 하부면의 일부가 부분적으로 제거되어 상기 접착 부재(18)의 하부면과 상기 방열 부재(17) 사이에 공간이 존재하는 형태이며, 이 공간이 외부로부터 인가되는 압력을 흡수할 수 있는 압력 흡수 영역(19)으로 된다.
도5는 본 발명의 또다른 실시예에 따라 방열 부재(17)를 구비한 COF형 반도체 패키지의 개략적인 단면도로서, 상기 접착 부재(18)의 중앙에 공간이 존재하는 형태이며, 이 공간이 외부로부터 인가되는 압력을 흡수할 수 있는 압력 흡수 영역(19)으로 된다.
도6은 본 발명의 또다른 실시예에 따라 방열 부재(17)를 구비한 COF형 반도체 패키지의 개략적인 단면도로서, 상기 접착 부재(18)는 부분적으로 제거되지 않고 이와 접하는 상기 방열 부재(17)의 상부면의 일부가 부분적으로 제거되어 상기 접착 부재(18)의 하부면과 상기 방열 부재(17) 사이에 공간이 존재하는 형태이며, 이 공간이 외부로부터 인가되는 압력을 흡수할 수 있는 압력 흡수 영역(19)으로 된다. 도시되지 않았지만, 서로 접하는 접착 부재(18)와 방열 부재(17)의 표면 일부가 모두 부분적으로 제거되어 압력 흡수 영역으로 작용할 공간을 형성할 수도 있다.
도7a 내지 도9b는 본 발명의 실시예에 적용할 수 있는 다양한 형태의 접착 부재(18)의 형상을 나타내는 도면들이다.
도7a 내지 도7f는 접착 부재(18)의 일부가 제거되어 관통된 예들을 나타내며, 도1a에 대응하는 실시예들이다.
도7a를 참조하면, 접착 부재(18)의 중앙 일부가 제거되어 관통된 것을 나타낸다. 제거된 부분이 압력 흡수 영역(19)이 된다. 본 실시예의 접착 부재(18)를 적용하는 경우 절연 기판(13)과 방열 부재(17) 및 접착 부재(18)에 의해 외부와 차단된 밀폐된 압력 흡수 영역이 형성된다. 본 실시예에서 관통된 부분은 사각형을 이루지만 이에 한정되지 않고 원형, 타원형, 다각형 등 다양한 형태로 형성될 수 있다.
도7b를 참조하면, 접착 부재(18) 내에 복수개의 관통된 압력 흡수 영역(19)이 형성된다. 관통된 압력 흡수 영역(19)의 수는 다양하게 할 수 있으며, 위치도 규칙적으로 또는 불규칙적으로 배치될 수 있도록 다양하게 선택할 수 있다.
도7c를 참조하면, 접착 부재(18) 내에 스트라이프 형태의 밀폐된 복수개의 관통된 압력 흡수 영역(19)이 형성된다.
도7d를 참조하면, 도7a와 비교하여 하나의 접착 부재(18)에 대응하여 외부와 개방된 하나의 압력 흡수 영역(19)이 형성된 실시예를 나타낸다.
도7e를 참조하면, 도7c의 스트라이프 형태의 압력 흡수 영역(19)이 연장되어 접착 부재(18)가 복수개로 분리되도록 함으로써 복수개의 관통된 압력 흡수 영역(19)이 형성된다. 이를 적용할 경우 상기 압력 흡수 영역(19)은 외부와 연통되도 록 개방된다.
도7f를 참조하며, 접촉 부재(18)의 모서리 부분이 사각형인 도7a의 경우 이러한 모서리 부분에서 스트레스가 많이 작용하여 접착 부재(18)가 이탈되는 것을 완화하기 위해 모서리 부분이 라운드진다. 이외에도 모서리 부분에서의 스트레스를 완화시키기 위해 모서리 부분이 모따기되어질 수 있다.
도8a 내지 도8c는 접착 부재(18)의 일부가 표면으로부터 일부만이 제거되고 관통되지 않은 예들을 나타내며, 도3에 대응하는 실시예들이다. 압력 흡수 영역(19)의 형상은 비록 접착 부재(18)가 관통되지 않지만 도7a 내지 도7f에 대응하여 다양한 형태로 적용할 수 있다.
도9a 및 도9b는 접착 부재(18)가 부분적으로 제거됨이 없이 동일한 두께를 유지하면서 일정한 위치에서 볼록 또는 오목한 압력 흡수 영역(19)을 갖는 예들로써, 도2a에 대응하는 실시예들이다. 도9a에서는 하나의 접착 부재(18)에 대응하여 하나의 압력 흡수 영역(19)이 형성된 예이며, 도9b에서는 하나의 접착 부재(18)에 대응하여 복수개의 압력 흡수 영역(19)이 형성된 예를 보여준다.
도10은 본 발명의 실시예들에 따른 COF형 반도체 패키지를 LCD 패널등의 전자장치에 적용한 예를 나타내는 개략도이다.
도10을 참조하면, 전자장치 기판(20)의 상부면 가장자리에 예를 들어, 도3a에 대응하는 COF형 반도체 패키지의 일단을 접착제(22)에 의해 접착시키고 섀시(21)로 고정시킨 것을 나타낸다.
도10을 참조하면, 표면 절연층(15)의 일부가 전자장치 기판(20)과 접촉되도 록 부착하며, 섀시(21)가 방열 부재(17)와 접촉하면서 가압하여 고정시킨다. 이때 섀시(21)와 접촉하는 방열 부재(17)의 부근에 압력 흡수 영역(19)들이 존재하기 때문에 기판(20)에 대하여 섀시(21)가 가하는 압력이 증대하거나, 섀시(21)가 기판(20)에 대하여 상하방향 또는 좌우방향 등 여러 방향으로 힘이나 충격을 가하더라도 압력 흡수 영역(19)이 이러한 힘이나 충격을 완충시켜 방열 부재(17)가 절연 기판(13)으로부터 분리되는 것을 방지할 수 있다.
도11a는 본 발명에서 사용하는 방열 부재(17)을 운반하기 위한 방열 부재 테이프를 개략적으로 도시한 도면이며, 도11b는 도11a에서 가로 방향으로 절단한 단면도이다.
도11a 및 도11b를 참조하면, 폴리이미드와 같은 와인딩이 가능한 캐리어 테이프(25) 상에 방열 부재(17)가 접착 부재(18)를 개재하여 부착되어 있다. 방열 부재(17) 위로는 폴리이미드와 같은 보호용 테이프(26)가 더 형성될 수 있다. 접착 부재(18)는 전술한 바와 같은 본 발명의 다양한 형태에 따른 것을 적용할 수 있다.
본 발명의 실시예에 따른 COF형 반도체 패키지를 제작함에 있어서 상기 캐리어 테이프(25)는 최종적을 제거되는 부품이며, 보호용 테이프(26)는 최종적으로 제거되거나 그대로 두고 사용될 수 있다.
도1a의 COF형 반도체 패키지를 제조하는 과정을 간단히 살펴보면, 리드(14) 및 표면 절연층(15)이 일정한 패턴을 가지며 미리 형성된 절연 기판(13) 상에 칩 형태의 반도체 소자(11)를 범프(12)와 밀봉 부재(16)를 개재하여 본딩한다. 이어서, 도11a의 방열 부재 테이프로부터 캐리어 테이프(25)를 제거해 버린 후 노출된 접착 부재(18)가 절연 기판(13)의 하부면 상에 접착하도록 방열 부재(17)를 부착함으로써 본 발명에 따른 반도체 패키지가 제작된다.
이상에서는 본 발명을 여러 가지 실시예를 들어 설명하였으나, 본 발명은 상기한 실시예들에 한정되지 않으며 본 발명이 속하는 기술적 사상 내에서 당분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.
도1a는 본 발명의 하나의 실시예에 따른 방열부재를 구비한 COF형 반도체 패키지의 개략적인 단면도이며, 도1b는 도1a의 저면도이다.
도1c는 다른 형태의 방열부재 및 접착 부재를 구비한 반도체 패키지에서 도1b에 대응하는 저면도이다.
도2a는 본 발명의 다른 실시예에 따른 방열부재를 구비한 COF형 반도체 패키지의 개략적인 단면도이며, 도2b는 도2a의 저면도이다.
도3은 본 발명의 또다른 실시예에 따른 방열 부재를 구비한 COF형 반도체 패키지의 개략적인 단면도이다.
도4는 본 발명의 또다른 실시예에 따른 방열 부재를 구비한 COF형 반도체 패키지의 개략적인 단면도이다.
도5는 본 발명의 또다른 실시예에 따른 방열 부재를 구비한 COF형 반도체 패키지의 개략적인 단면도이다.
도6은 본 발명의 또다른 실시예에 따른 방열 부재를 구비한 COF형 반도체 패키지의 개략적인 단면도이다.
도7a 내지 도7f, 도8a 내지 도8c, 도9a 내지 도9b는 본 발명의 실시예들에 사용할 수 있는 다양한 형태의 접착 부재를 나타내는 도면들이다.
도10은 도2a의 본 발명의 실시예에 따른 반도체 패키지를 적용한 전자장치의 개략적인 도면이다.
도11a는 본 발명의 실시예에 따른 방열 부재 테이프의 개략적인 평면도이다.
도11b는 본 발명의 실시예에 따른 방열 부재 테이프의 개략적인 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
11 ; 반도체 소자 12 ; 범프
13 ; 유연성 절연 기판 14 ; 도전성 리드
15 ; 표면 절연층 16 ; 밀봉 부재
17 ; 방열 부재 18 ; 접착 부재
19 ; 압력 흡수 영역 20 ; 전자 기기
21 ; 섀시(chassis) 25 ; 캐리어 테이프
26 ; 보호용 테이프

Claims (29)

  1. 유연성을 갖는 절연 기판;
    상기 절연 기판의 상부면에 배치된 반도체 소자;
    상기 절연 기판의 하부면에 배치된 방열 부재; 및
    상기 절연 기판의 하부면과 상기 방열 부재 사이에 형성된 공간;
    을 포함하는 씨오에프(COF)형 반도체 패키지.
  2. 제1항에 있어서, 상기 절연 기판의 하부면과 상기 방열 부재를 접착시키는 영역을 갖는 접착 부재를 더 포함하는 것을 특징으로 하는 씨오에프(COF)형 반도체 패키지.
  3. 유연성을 갖는 절연 기판;
    상기 절연 기판의 상부면에 배치된 반도체 소자;
    상기 절연 기판의 하부면에 배치된 방열 부재; 및
    상기 절연 기판의 하부면과 상기 방열 부재 사이를 접착시키는 접착 부재;를 포함하며,
    상기 절연 기판의 하부면과 상기 방열 부재 사이에는 외부 압력을 흡수할 수 있는 압력 흡수 영역이 형성되어 있는 것을 특징으로 하는 씨오에프(COF)형 반도체 패키지.
  4. 제3항에 있어서, 상기 압력 흡수 영역은 빈 공간으로 이루어진 것을 특징으로 하는 씨오에프(COF)형 반도체 패키지.
  5. 제3항에 있어서, 상기 압력 흡수 영역은 외부 압력을 흡수할 수 있는 압력 흡수재를 포함하는 것을 특징으로 하는 씨오에프(COF)형 반도체 패키지.
  6. 제3항에 있어서, 상기 압력 흡수 영역은 하나의 상기 방열 부재에 대응하여 적어도 하나의 위치에 형성된 것을 특징으로 하는 씨오에프(COF)형 반도체 패키지.
  7. 제3항에 있어서, 상기 압력 흡수 영역은 상기 절연 기판, 상기 방열 부재 및상기 접착 부재에 의해 외부와 차단되도록 밀폐되는 것을 특징으로 하는 씨오에프(COF)형 반도체 패키지.
  8. 제3항에 있어서, 상기 압력 흡수 영역은 외부와 연통되도록 개방되는 것을 특징으로 하는 씨오에프(COF)형 반도체 패키지.
  9. 제3항에 있어서, 상기 압력 흡수 영역은 상기 절연 기판의 하부면과 상기 방열 부재 사이의 상기 접착 부재의 일부가 제거되어 관통된 공간으로 이루어진 것을 특징으로 하는 씨오에프(COF)형 반도체 패키지.
  10. 제3항에 있어서, 상기 압력 흡수 영역은 상기 절연 기판의 하부면과 상기 방열 부재 사이의 상기 접착 부재의 일부가 부분적으로 제거되어 형성된 공간으로 이루어진 것을 특징으로 하는 씨오에프(COF)형 반도체 패키지.
  11. 제3항에 있어서, 상기 압력 흡수 영역은 상기 절연 기판의 하부면과 상기 방열 부재 사이에서 상기 접착 부재가 제거되지 않고 형성된 공간으로 이루어진 것을 특징으로 하는 씨오에프(COF)형 반도체 패키지.
  12. 제11항에 있어서, 상기 압력 흡수 영역은 상기 절연 기판의 하부면으로부터상기 접착 부재가 물리적으로 떨어짐으로서 형성된 공간으로 이루어진 것을 특징으로 하는 씨오에프(COF)형 반도체 패키지.
  13. 제11항에 있어서, 상기 압력 흡수 영역은 상기 접착 부재와 상기 방열 부재 사이에서 형성된 공간으로 이루어진 것을 특징으로 하는 씨오에프(COF)형 반도체 패키지.
  14. 제3항에 있어서, 상기 압력 흡수 영역은 상기 접착 부재와 접하는 상기 방열 부재의 표면 일부가 부분적으로 제거되어 형성된 공간으로 이루어진 것을 특징으로 하는 씨오에프(COF)형 반도체 패키지.
  15. 제3항에 있어서, 상기 접착 부재는 비도전성인 것을 특징으로 하는 씨오에프(COF)형 반도체 패키지.
  16. 제3항에 있어서, 상기 접착 부재와 상기 방열 부재의 평면적 형상은 동일한 것을 특징으로 하는 씨오에프(COF)형 반도체 패키지.
  17. 제13항에 있어서, 상기 접착 부재와 상기 방열 부재는 모서리 부분이 모따기된 또는 라운드진 사각형 형상인 것을 특징으로 하는 씨오에프(COF)형 반도체 패키지.
  18. 제3항에 있어서, 상기 압력 흡수 영역의 높이는 50 내지 300 nm인 것을 특징으로 하는 씨오에프(COF)형 반도체 패키지.
  19. 캐리어 테이프;
    상기 캐리어 테이프 상에 부착된 방열 부재; 및
    상기 캐리어 테이프와 상기 방열 부재 사이를 접착시키는 접착 부재;를 포함하며,
    상기 캐리어 테이프의 상부면과 상기 방열 부재 사이에는 외부 압력을 흡수할 수 있는 압력 흡수 영역 형성되어 있는 것을 특징으로 하는 방열 부재 테이프.
  20. 제19항에 있어서, 상기 압력 흡수 영역은 하나의 상기 방열 부재에 대응하여 적어도 하나의 위치에 형성된 것을 특징으로 하는 방열 부재 테이프.
  21. 제19항에 있어서, 상기 압력 흡수 영역은 상기 캐리어 테이프, 상기 방열 부재 및 상기 접착 부재에 의해 외부와 차단되도록 밀폐되는 것을 특징으로 하는 방열 부재 테이프.
  22. 제19항에 있어서, 상기 압력 흡수 영역은 외부와 연통되도록 개방되는 것을 특징으로 하는 방열 부재 테이프.
  23. 제19항에 있어서, 상기 압력 흡수 영역은 상기 캐리어 테이프의 상부면과 상기 방열 부재 사이의 상기 접착 부재의 일부가 제거되어 관통된 공간으로 이루어진 것을 특징으로 하는 방열 부재 테이프.
  24. 제19항에 있어서, 상기 압력 흡수 영역은 상기 캐리어 테이프의 상부면과 상기 방열 부재 사이의 상기 접착 부재의 일부가 부분적으로 제거되어 형성된 공간으로 이루어진 것을 특징으로 하는 방열 부재 테이프.
  25. 제19항에 있어서, 상기 방열 부재 위로 보호용 테이프가 더 형성된 것을 특징으로 하는 방열 부재 테이프.
  26. 전자장치용 기판;
    상기 전자장치용 기판의 일 면상에 부착된 씨오에프(COF)형 반도체 패키지; 및
    상기 전자장치용 기판에 부착된 상기 COF형 반도체 패키지를 가압하여 고정하는 섀시;를 포함하며,
    상기 COF형 반도체 패키지는,
    유연성을 갖는 절연 기판;
    상기 절연 기판의 상부면에 배치된 반도체 소자;
    상기 절연 기판의 하부면에 배치된 방열 부재; 및
    상기 절연 기판의 하부면과 상기 방열 부재 사이를 접착시키는 접착 부재;를 포함하며,
    상기 절연 기판의 하부면과 상기 방열 부재 사이에는 외부 압력을 흡수할 수 있는 압력 흡수 영역이 형성되어 있는 것을 특징으로 하는 전자장치.
  27. 제26항에 있어서, 상기 섀시는 상기 방열 부재와 접촉하며, 상기 압력 흡수 영역은 상기 섀시와 상기 방열 부재가 접촉하는 위치에 형성되는 것을 특징으로 하는 전자장치.
  28. 제26항에 있어서, 상기 압력 흡수 영역은 상기 절연 기판, 상기 방열 부재 및 상기 접착 부재에 의해 외부와 차단되도록 밀폐되는 것을 특징으로 하는 전자장치.
  29. 제26항에 있어서, 상기 압력 흡수 영역은 외부와 연통되도록 개방되는 것을 특징으로 하는 전자장치.
KR20080095518A 2007-07-20 2008-09-29 방열 부재 테이프, 방열부재를 구비한 씨오에프(cof)형 반도체 패키지 및 이를 적용한 전자장치 KR101493869B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR20080095518A KR101493869B1 (ko) 2008-04-17 2008-09-29 방열 부재 테이프, 방열부재를 구비한 씨오에프(cof)형 반도체 패키지 및 이를 적용한 전자장치
TW098112534A TWI501360B (zh) 2008-04-17 2009-04-15 散熱構件用膠帶、包含散熱構件之薄膜上晶片型半導體封裝以及包含該封裝之電子裝置
CN 200910130468 CN101692443B (zh) 2008-04-17 2009-04-17 薄膜覆晶型半导体封装及显示装置
JP2009101131A JP5207477B2 (ja) 2008-04-17 2009-04-17 放熱部材を具備したcof型半導体パッケージ
US12/385,731 US7915727B2 (en) 2007-07-20 2009-04-17 Tape for heat dissipating member, chip on film type semiconductor package including heat dissipating member, and electronic apparatus including the same
US13/033,307 US8222089B2 (en) 2007-07-20 2011-02-23 Tape for heat dissipating member, chip on film type semiconductor package including heat dissipating member, and electronic apparatus including the same

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR20080035821 2008-04-17
KR1020080035821 2008-04-17
KR20080095518A KR101493869B1 (ko) 2008-04-17 2008-09-29 방열 부재 테이프, 방열부재를 구비한 씨오에프(cof)형 반도체 패키지 및 이를 적용한 전자장치

Publications (2)

Publication Number Publication Date
KR20090110206A true KR20090110206A (ko) 2009-10-21
KR101493869B1 KR101493869B1 (ko) 2015-02-23

Family

ID=41538061

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20080095518A KR101493869B1 (ko) 2007-07-20 2008-09-29 방열 부재 테이프, 방열부재를 구비한 씨오에프(cof)형 반도체 패키지 및 이를 적용한 전자장치

Country Status (1)

Country Link
KR (1) KR101493869B1 (ko)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8283774B2 (en) 2009-10-30 2012-10-09 Magnachip Semiconductor, Ltd. Chip on film type semiconductor package
KR101429514B1 (ko) * 2009-12-28 2014-08-12 삼성테크윈 주식회사 회로 기판
KR101451568B1 (ko) * 2013-03-27 2014-10-22 주식회사 엘 앤 에프 방열구조를 갖는 인쇄회로기판
KR20140125673A (ko) * 2013-04-19 2014-10-29 삼성디스플레이 주식회사 Cof 패키지 및 이를 포함하는 표시 장치
WO2015163527A1 (ko) * 2014-04-24 2015-10-29 주식회사 동부하이텍 반도체 소자들을 패키징하는 방법 및 이를 수행하기 위한 장치
WO2015170800A1 (ko) * 2014-05-09 2015-11-12 주식회사 동부하이텍 반도체 소자들을 패키징하는 방법 및 이를 수행하기 위한 장치
WO2015170792A1 (ko) * 2014-05-09 2015-11-12 주식회사 동부하이텍 반도체 소자들을 패키징하는 방법 및 이를 수행하기 위한 장치
KR20180049822A (ko) * 2018-04-27 2018-05-11 매그나칩 반도체 유한회사 칩온필름형 반도체 패키지
US11903119B2 (en) 2020-08-04 2024-02-13 Lg Innotek Co., Ltd. Flexible circuit board and chip package having a chip mounting region

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220008105A (ko) * 2020-07-13 2022-01-20 삼성전자주식회사 반도체 패키지
KR20220012676A (ko) 2020-07-23 2022-02-04 삼성전자주식회사 칩 온 필름 패키지 및 이를 포함하는 디스플레이 장치

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4014591B2 (ja) 2004-10-05 2007-11-28 シャープ株式会社 半導体装置および電子機器

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8283774B2 (en) 2009-10-30 2012-10-09 Magnachip Semiconductor, Ltd. Chip on film type semiconductor package
KR101429514B1 (ko) * 2009-12-28 2014-08-12 삼성테크윈 주식회사 회로 기판
KR101451568B1 (ko) * 2013-03-27 2014-10-22 주식회사 엘 앤 에프 방열구조를 갖는 인쇄회로기판
KR20140125673A (ko) * 2013-04-19 2014-10-29 삼성디스플레이 주식회사 Cof 패키지 및 이를 포함하는 표시 장치
WO2015163527A1 (ko) * 2014-04-24 2015-10-29 주식회사 동부하이텍 반도체 소자들을 패키징하는 방법 및 이를 수행하기 위한 장치
WO2015170800A1 (ko) * 2014-05-09 2015-11-12 주식회사 동부하이텍 반도체 소자들을 패키징하는 방법 및 이를 수행하기 위한 장치
WO2015170792A1 (ko) * 2014-05-09 2015-11-12 주식회사 동부하이텍 반도체 소자들을 패키징하는 방법 및 이를 수행하기 위한 장치
KR20150128212A (ko) * 2014-05-09 2015-11-18 주식회사 동부하이텍 반도체 소자들을 패키징하는 방법 및 이를 수행하기 위한 장치
KR20150128213A (ko) * 2014-05-09 2015-11-18 주식회사 동부하이텍 반도체 소자들을 패키징하는 방법 및 이를 수행하기 위한 장치
KR20180049822A (ko) * 2018-04-27 2018-05-11 매그나칩 반도체 유한회사 칩온필름형 반도체 패키지
US11903119B2 (en) 2020-08-04 2024-02-13 Lg Innotek Co., Ltd. Flexible circuit board and chip package having a chip mounting region

Also Published As

Publication number Publication date
KR101493869B1 (ko) 2015-02-23

Similar Documents

Publication Publication Date Title
US7915727B2 (en) Tape for heat dissipating member, chip on film type semiconductor package including heat dissipating member, and electronic apparatus including the same
KR20090110206A (ko) 방열 부재 테이프, 방열부재를 구비한 씨오에프(cof)형 반도체 패키지 및 이를 적용한 전자장치
TWI501360B (zh) 散熱構件用膠帶、包含散熱構件之薄膜上晶片型半導體封裝以及包含該封裝之電子裝置
JP5179014B2 (ja) デュアル金属層を有するテープ配線基板及びそれを用いたチップオンフィルムパッケージ
JP3150351B2 (ja) 電子装置及びその製造方法
US7435914B2 (en) Tape substrate, tape package and flat panel display using same
JP4998985B2 (ja) 熱放出型テープパッケージ
KR100771890B1 (ko) 씨오에프(cof)형 반도체 패키지
KR101166069B1 (ko) 씨오에프형 반도체 패키지 및 이를 위한 테이프 배선 기판
TWI509756B (zh) 薄膜覆晶封裝結構
US7906374B2 (en) COF packaging structure, method of manufacturing the COF packaging structure, and method for assembling a driver IC and the COF packaging structure thereof
KR101369300B1 (ko) 방열성을 향상시킨 칩 온 필름 패키지
CN114520197A (zh) 挠性半导体封装构造
JP2007042736A (ja) 半導体装置及び電子モジュール、並びに、電子モジュールの製造方法
US7247936B2 (en) Tape circuit substrate having wavy beam leads and semiconductor chip package using the same
KR101279469B1 (ko) 방열성을 향상시킨 칩 온 필름 패키지
JP5078631B2 (ja) 半導体装置
KR101370445B1 (ko) 방열성을 향상시킨 칩 온 필름 패키지
JP2008166711A (ja) 半導体装置およびその製造方法並びに半導体装置の実装構造
JP2006245396A (ja) 半導体装置及びその製造方法
KR101369279B1 (ko) 방열성을 향상시킨 칩 온 필름 패키지
KR20070039732A (ko) 연결된 더미 배선 패턴을 갖는 테이프 배선기판 및 그를이용한 테이프 패키지
CN117038607A (zh) 具有散热结构的芯片封装件及其制造方法
KR20230040450A (ko) 반도체 패키지 및 그의 제조 방법
KR20130107780A (ko) 방열성을 향상시킨 칩 온 필름 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
FPAY Annual fee payment

Payment date: 20200131

Year of fee payment: 6