JP4998985B2 - 熱放出型テープパッケージ - Google Patents

熱放出型テープパッケージ Download PDF

Info

Publication number
JP4998985B2
JP4998985B2 JP2006291738A JP2006291738A JP4998985B2 JP 4998985 B2 JP4998985 B2 JP 4998985B2 JP 2006291738 A JP2006291738 A JP 2006291738A JP 2006291738 A JP2006291738 A JP 2006291738A JP 4998985 B2 JP4998985 B2 JP 4998985B2
Authority
JP
Japan
Prior art keywords
pad
wiring pattern
input
pads
ground
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2006291738A
Other languages
English (en)
Other versions
JP2007184544A5 (ja
JP2007184544A (ja
Inventor
暎 相 趙
東 漢 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2007184544A publication Critical patent/JP2007184544A/ja
Publication of JP2007184544A5 publication Critical patent/JP2007184544A5/ja
Application granted granted Critical
Publication of JP4998985B2 publication Critical patent/JP4998985B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

本発明は、熱放出型テープパッケージに関し、詳しくは半導体チップから発生する熱を外部に効果的に放出することのできる熱放出型テープパッケージに関する。
携帯電話用ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）、コンピュータ用ＴＦＴ／ＬＣＤ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ ＬＣＤ）、家庭用ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）など、平板表示装置産業の発達により、平板表示装置の部品であるテープパッケージもさらに発展しつつある。近年、平板表示装置の小型化傾向に伴うテープパッケージの配線パターンにも微細ピッチが求められている。
このようなテープパッケージには、テープ配線基板を用いた半導体パッケージとして、テープキャリアパッケージ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ；ＴＣＰ）とチップオンフィルム（ＣＯＦ）パッケージとに大別される。ＴＣＰは、テープ配線基板のウインドウから露出したインナーリード（ｉｎｎｅｒ ｌｅａｄ）に半導体チップがインナーリード接続（Ｉｎｎｅｒ Ｌｅａｄ Ｂｏｎｄｉｎｇ；ＩＬＢ）方式で実装される構造を有する。ＣＯＦパッケージは、ウインドウのないテープ配線基板に、半導体チップが接続工程で実装される構造を有する。
ＣＯＦパッケージにおいて、外部接続端子で半田ボールの代りにテープ配線基板上に形成された入力配線パターン及び出力配線パターンを用い、入力配線パターン及び出力配線パターンの末端が印刷回路基板又はディスプレイパネルに直接取り付けられる。
図１は、従来技術によるテープパッケージを示す平面図であり、図２は、図１のＩＩ−ＩＩ線に沿った断面図である。図３は、図１のテープパッケージの半導体チップを示す平面図である。
従来技術によるテープパッケージ１００は、図１乃至図３に示すように、ＣＯＦパッケージであり、テープ配線基板２０の上部面に、半導体チップ１０がバンプ１８を介して接続される。そして、接続された部分は、アンダーフィル（ｕｎｄｅｒｆｉｌｌ）工程によって充填されたカプセル材料３０により封止される。その際、テープ配線基板２０の入力配線パターン２３及び出力配線パターン２８にバンプ１８を介して半導体チップ１０が接続される。
半導体チップ１０は、活性面１１の周縁部に沿って複数の入力パッド１２及び出力パッド１６が形成されており、活性面１１の中心領域に複数のロジックセルが分布している。入力パッド１２は、半導体チップ１０の一側の長辺に沿って形成され、複数の信号パッド１３を初めとする電源パッド１４と接地パッド１５とを含む。半導体チップ１０全体に所定の電源及び接地を提供するために、複数の電源パッド１４及び接地パッド１５が分散配置されている。
図４は、図１のテープパッケージ１００の、作動中に発生する熱による温度分布図である。ロジックセルが半導体チップ１０の中心領域に分布しているため、図４に示すように、半導体チップ１０の中心領域から熱が最も多く発生することが確認できる。テープパッケージ１００の半導体チップ１０から発生する熱は、半導体チップ１０に接合された入力配線パターン２３及び出力配線パターン２８を経由して印刷回路基板４０とパネル５０へ放出される。
ところで、入力配線パターン２３及び出力配線パターン２８は、熱の移動経路とは関係なく、同じピッチかつ幅でパターニングされるため、半導体チップ１０の中心領域から発生する熱を効果的に外部へ放出させるのには限界がある。そして、熱が多く発生する電源パッド１４及び接地パッド１５は、入力パッド１２内で分散されているため、熱の移動経路である入力配線パターン２３の長さが長くなり熱放射を減らす。すなわち、一般に、入力配線パターン２３は、半導体チップ１０の中心領域から外周部へ近づくほど、その長さが次弟に長くなる。ところが、入力パッド１２に含まれる電源パッド１４及び接地パッド１５が、分散されているため、電源パッド１４及び接地パッド１５に接続された入力配線パターン２３は中心領域に配置された入力配線パターン２３に比べて長さが長い。従って、電源パッド１４及び接地パッド１５に接続された入力配線パターン２３を通した熱の移動経路が長くなるので、熱放射性が劣るようになる。しかも、半導体チップ１０の動作周波数及び使用電圧の急速な増加傾向によって動作中に多量の熱が発生するという問題点がある。
そこで、本発明は上記従来のテープパッケージにおける問題点に鑑みてなされたものであって、本発明の目的は、半導体チップから発生する熱を外部に効果的に放出することのできる熱放出型テープパッケージを提供することにある。
上記目的を達成するためになされた本発明による熱放出型テープパッケージは、活性面の周縁部の少なくとも一辺に配置されている、電源パッド、接地パッド、及び信号パッドを含む複数の入力パッドと、該入力パッドの外側の活性面の周縁部に沿って配置される複数の出力パッドと、を備え、前記電源パッド及び前記接地パッドが前記一辺の中心領域のみに配置される半導体チップと、一面に前記半導体チップが実装されるチップ実装領域を有するベースフィルムと、前記半導体チップの入力パッド及び出力パッドがそれぞれバンプを介して接続され、前記チップ実装領域からベースフィルムの一側へ延びる入力配線パターンと、他側へ延びる出力配線パターンとを含むテープ配線基板と、前記電源パッド及び前記接地パッドに接続される入力配線パターンの長さが、前記信号パッドに接続される入力配線パターンの長さよりも短く形成され、前記入力配線パターン及び出力配線パターンの両端部が露出するように該入力配線パターン及び出力配線パターン部分を覆う保持層と、前記半導体チップと前記テープ配線基板とが接続された部分を封止するカプセル材料と、を備えることを特徴とする。
本発明に係る熱放出型テープパッケージによれば、半導体チップの入力パッドの中、電源パッド及び接地パッドを一側の長辺の中心領域に配置形成し、電源パッド及び接地パッドに接続する電源配線パターン及び接地配線パターンの長さを最大に短くかつ幅が広く形成することにより、半導体チップから発生する熱を電源パッド及び接地パッドに接続された電源配線パターン及び接地配線パターンを通じて外部へ速かに排出させ得るという効果がある。
また、電源パッド及び接地パッドは、使用電圧に従ってグループを成して形成され、グループのうち、少なくとも一つのグループに属する入力パッドに接続された入力配線パターンの中間部、又は基板パッドを一体に形成することにより、半導体チップから発生する熱をさらに効果的に外部へ放出させ得る。
次に、本発明に係る熱放出型テープパッケージを実施するための最良の形態の具体例を図面を参照しながら詳細に説明する。
ここに説明される実施形態は、本発明の属する技術分野における当業者が、本発明を十分に実施できるように例示するだけであり、本発明の範囲を制限するわけではない。実施形態を説明するにおいて、一部構造や製造工程についてはその説明を省略し、あるいは図面の図示を省略する。これは、本発明の特徴的な構成をより明確に示すためである。同様の理由で図面に図示された一部の構成要素は、折々、誇張しあるいは概略的に示し、各構成要素の大きさが実際の大きさを全面的に反映するものではない。
図５は、本発明の第１実施形態によるテープパッケージ用熱放出型半導体チップ１１０を示す平面図である。図６は、図５の「Ａ」部分の拡大図である。一方、図５では図面を簡略に表示するために、電源パッド１１４及び接地パッド１１５を一つずつだけ示しているが、実質的には、図６に示すように４つが一つのグループで形成される。
図５及び図６に示すように、本発明の第１実施形態によるテープパッケージ用半導体チップ１１０は、活性面１１１の周縁部に沿って複数の入力パッド１１２と出力パッド１１６とが配置されており、入力パッド１１２は活性面１１１の周縁部の一辺に配置される。
特に、入力パッド１１２の中、電源パッド１１４及び接地パッド１１５は、一辺の中心領域に配置される。何故ならば、活性面１１１の一辺の中心領域に配置される入力パッド１１２と接続するテープ配線基板の入力配線パターンの長さが短いため、半導体チップ１１０の中心領域から発生する熱を速かに外部へ放出させ得るのである。
半導体チップ１１０は、活性面１１１が長方形であり、信号パッド１１３、電源パッド１１４、及び接地パッド１１５を含む入力パッド１１２は、活性面１１１の一側の長辺に配置される。電源パッド１１４と接地パッド１１５は、一側の長辺の中心領域に配置され、信号パッド１１３は電源パッド１１４及び接地パッド１１５の両側に配置される。
そして、各々電源パッド１１４と接地パッド１１５は、使用電圧に従ってグループを成して形成される。例えば、半導体チップ１１０が使用電圧で１．５ボルトＶ１と５ボルトＶ２を用いる場合、１．５ボルトを用いる電源パッド１１４ａと接地パッド１１５ａがそれぞれのグループＶＤＤ１、ＶＳＳ１を成して形成され、５ボルトを用いる電源パッド１１４ｂと接地パッド１１５ｂがそれぞれグループＶＤＤ２、ＶＳＳ２を成して形成される。
その際、ＶＤＤ１とＶＳＳ１が隣接して配置され、ＶＤＤ２とＶＳＳ２が隣接して配置される。４つのグループは、ＶＤＤ１、ＶＳＳ１、ＶＤＤ２、ＶＳＳ２の順に配置されてもよく、ＶＤＤ１、ＶＳＳ１、ＶＳＳ２、ＶＤＤ２の順に配置されてもよい。また、ＶＳＳ１、ＶＤＤ１、ＶＳＳ２、ＶＤＤ２の順に配置されてもよく、ＶＤＤ２、ＶＳＳ２、ＶＤＤ１、ＶＳＳ１の順に配置されてもよい。さらには、ＶＤＤ２、ＶＳＳ２、ＶＳＳ１、ＶＤＤ１の順に配置されてもよく、ＶＳＳ２、ＶＤＤ２、ＶＳＳ１、ＶＤＤ１の順に配置されてもよい。本実施形態では４つのグループがＶＤＤ１、ＶＳＳ１、ＶＤＤ２、ＶＳＳ２の順に配置された例を開示した。そして、電源パッド（または接地パッド）４つが一つのグループに形成された例を開示したが、これに限定されるものではない。
そして、出力パッド１１６は、入力パッド１１２が配置された部分を除いた活性面１１１の周縁部に沿って形成される。一方、本実施形態では、活性面１１１の４辺に複数の入力パッド１１２及び出力パッド１１６が形成された例を開示したが、これに限られるわけではなく、活性面１１１の２つの長辺にそれぞれ入力パッド１１２と出力パッド１１６が分離されて形成することもできる。
本発明の第１実施形態による半導体チップ１１０が実装されたテープパッケージ２００の第１実施形態を図７及び図８に示す。
図７及び図８に示すように、本発明の第１実施形態によるテープパッケージ２００は、半導体チップ１１０がバンプ１１８を介してテープ配線基板１２０の上部面に接続され、接続された部分は、半導体チップ１１０とテープ配線基板１２０間に充填されたカプセル材料１３０により封止されるＣＯＦパッケージの一種である。その際、半導体チップ１１０がテープ配線基板１２０に接続されるため、半導体チップ１１０の背面に遮られて半導体チップ１１０の入力パッド１１２及び出力パッド１１６と入力配線パターン１２３及び出力配線パターン１２８の一端部が見えないが、図７では、これを開示して入力パッド１１２及び出力パッド１１６と入力配線パターン１２３及び出力配線パターン１２８の一端部が接続された状態を図示した。
テープ配線基板１２０は、ベースフィルム１２１の上部面に金属層をパターニングして形成された入力配線パターン１２３及び出力配線パターン１２８を含む。ベースフィルム１２１は、その中心領域に半導体チップ１１０が実装されるチップ実装領域を形成しており、ベースフィルム１２１の両側の周縁部に沿って所定間隔を開けてスプロケット孔１２２が形成されている。その際、チップ実装領域はスプロケット孔１２２が配置された方向に対し垂直に形成される。ベースフィルム１２１の素材として絶縁性の合成樹脂が用いられ、例えば、ポリイミド樹脂、アクリル樹脂、ポリエーテルニトリル樹脂、ポリエーテルスルホン樹脂、ポリエチレンテレフタルレート樹脂、ポリエチレンナフタルレート樹脂、又は、ポリ塩化ビニル樹脂、などの合成樹脂が用いられる。好ましくは、ベースフィルム１２１の素材としてポリイミド樹脂を用いる。一方、テープパッケージ２００が実装環境で用いられる場合には、スプロケット孔１２２が形成されたベースフィルム１２１の周縁部は除去され、スプロケット孔１２２の内側のパッケージ領域がテープパッケージ２００用ベースフィルム１２１として用いられる。
入力配線パターン１２３及び出力配線パターン１２８は、ベースフィルム１２１の上部面に金属層の銅箔（ＣｕＦｏｉｌ）を付着させた後、写真工程でパターニングして形成する。入力配線パターン１２３及び出力配線パターン１２８は、一端に入力パッド１１２及び出力パッド１１６がそれぞれバンプ１１８を介して接続され、一端と接続された複数の他端は、チップ実装領域の外へ延びている入力配線パターン１２３及び出力配線パターン１２８を含む。その際、入力配線パターン１２３及び出力配線パターン１２８の一端は、入力パッド１１２及び出力パッド１１６が接続できるようにチップ実装領域の周縁部に沿って形成され、入力配線パターン１２３の他端は、半導体チップ１１０を中心にベースフィルム１２１の一側へ延び、出力配線パターン１２８の他端は、ベースフィルム１２１の他側へ延びている。入力配線パターン１２３と出力配線パターン１２８は、スプロケット孔１２２が形成された方向に並んで延びている。入力配線パターン１２３の他端は、印刷回路基板に接続され、出力配線パターン１２８の他端は、パネルにそれぞれ接続される。
そして、入力配線パターン１２３は、電源パッド１１４にそれぞれ接続する電源配線パターン１２５と、接地パッド１１５にそれぞれ接続する接地配線パターン１２６と、信号パッド１１３にそれぞれ接続する信号配線パターン１２４とを含む。その際、電源配線パターン１２５及び接地配線パターン１２６は、ベースフィルム１２１の中心領域に形成されるため、信号配線パターン１２４に比べて長さが短く形成される。
入力配線パターン１２３及び出力配線パターン１２８の素材として、銅を初めとする良好な電気伝導性を有するニッケル（Ｎｉ）、金（Ａｕ）、半田、又は、これらの材料の合金などが用いられる。一方、第１実施形態では、入力配線パターン１２３及び出力配線パターン１２８がベースフィルム１２１の上部面にのみ形成された例を開示したが、下部面にも共に形成することができる。
そして、ベースフィルム１２１の上部面に形成された入力配線パターン１２３及び出力配線パターン１２８は、半田レジストのような保持層１２９で保持され、半導体チップ１１０の入力パッド１１２及び出力パッド１１６、印刷回路基板及びパネルに接続される入力配線パターン１２３及び出力配線パターン１２８の両端は、保持層１２９の外へ露出している。
その際、入力配線パターン１２３は、基板パッド１２３ａ、中間部１２３ｂ、及び接続パッド１２３ｃからなる。基板パッド１２３ａは、入力パッド１１２にバンプ１１８を介して接続される。中間部１２３ｂは、基板パッド１２３ａから延び、保持層１２９で覆われている。さらに、接続パッド１２３ｃは、中間部１２３ｂから延び、保持層１２９の外へ露出して印刷回路基板に接続される。ここで、入力配線パターン１２３の接続パッド１２３ｃは、保持層１２９の開放部１２９ａを通して一括に露出できる。一方、出力配線パターン１２８もまた、入力配線パターン１２３と同様に基板パッド、中間部及び接続パッドからなる。
従って、本発明の第１実施形態によれば、半導体チップ１１０は、活性面の一辺の中心領域に電源パッド１１４及び接地パッド１１５が配置され、電源パッド１１４及び接地パッド１１５に長さの短い電源配線パターン１２５及び接地配線パターン１２６が接続されるため、半導体チップ１１０の中心領域から発生する熱は、電源配線パターン１２５及び接地配線パターン１２６を通じて速かに外部へ放出させ得る。一方、本発明の第１実施形態では、テープパッケージ２００としてＣＯＦパッケージを開示したが、ＴＣＰにもそのまま適用できることは言うまでもない。
本発明の第１実施形態による半導体チップ１１０が実装されたテープパッケージ３００の第２実施形態を図９に示す。ここで、テープ配線基板２２０の出力配線パターンは、第１実施形態のテープパッケージと略同様に形成されるので省略し、図９を含む以後の図面では、テープパッケージの入力配線パターン部分を中心に示した。
図９を示すように、第２実施形態によるテープパッケージ３００は、電源配線パターン２２５及び接地配線パターン２２６を通じて熱がさらに効果的に外部へ放出できるように、電源配線パターン２２５及び接地配線パターン２２６は略直線状に形成される。
その理由は、半導体チップ１１０から発生する熱の移動は距離と関わるため、電源配線パターン２２５及び接地配線パターン２２６を最も直線状になるように形成することが好ましい。すなわち、保持層２２９の開放部２２９ａへ露出して所定間隔で接続パッド２２５ｃ、２２６ｃに供えられる直前まで、電源配線パターン２２５及び接地配線パターン２２６は最も直線状になるように形成される。その際、電源配線パターン２２５及び接地配線パターン２２６はベースフィルム２２１の中心領域に形成されるため、最も直線状になるように形成することが可能である。その他、複数の信号配線パターン２２４もまた、略直線状に形成することが好ましい。
本発明の第１実施形態による半導体チップ１１０が実装されたテープパッケージ４００の第３実施形態を図１０及び図１１に示す。図１０及び図１１に示すように、第３実施形態によるテープパッケージ４００は、電源配線パターン３２５及び接地配線パターン３２６を通じて熱がさらに効果的に外部へ放出できるように、電源配線パターン３２５及び接地配線パターン３２６は、信号配線パターン３２４に比べて幅が広く形成される。その理由は、半導体チップ１１０から発生する熱の移動は面積と関わるため、電源配線パターン３２５及び接地配線パターン３２６を最大限広く形成することが好ましい。
尚、電源配線パターン３２５及び接地配線パターン３２６の基板パッド３２５ａ、３２６ａは、半導体チップ１１０の電源パッド１１４及び接地パッド１１５との接合性のため、幅を広げるのに制限があるものの、保持層３２９で覆われた中間部３２５ｂ、３２６ｂの場合は、拡大が可能である。従って、電源配線パターン３２５及び接地配線パターン３２６の中間部３２５ｂ、３２６ｂの幅が、電源配線パターン３２５及び接地配線パターン３２６の基板パッド３２５ａ、３２６ａの幅より広く形成される。さらに、保持層３２９は、実質的に基準面３２９ｂに対して±１５０μｍの公差（ｄ）を有して形成されるため、中間部３２５ｂ、３２６ｂの幅の拡大は、保持層３２９の基準面３２９ｂから約１５０μｍ内側から始まる。
その他、可能であれば、信号配線パターン３２４もまた、中間部の幅が基板パッドの幅より広く形成されることが好ましい。
本発明の第１実施形態による半導体チップ１１０が実装されたテープパッケージ５００の第４実施形態を図１２に示す。図１２に示すように、第４実施形態によるテープパッケージ５００は、電源配線パターン４２５及び接地配線パターン４２６を通じて熱がさらに効果的に外部へ放出できるように、グループに属する電源配線パターン４２５及び接地配線パターン４２６がそれぞれ一体に形成される。上述したように、半導体チップ１１０の電源パッド１１４と接地パッド１１５は、使用電圧に従ってグループを成して形成される。従って、グループのうち、少なくとも一つのグループに属する入力パッドに接続された入力配線パターンの中間部を一体に形成する。ここで、入力パッドは、電源パッド１１４、あるいは接地パッド１１５であり、入力配線パターンは、電源配線パターン４２５、あるいは接地配線パターン４２６である。この場合、これらはグループ単位で所定間隔隔てられるように形成される。本実施形態では、電源配線パターン４２５の中間部４２５ｂが一体に形成された例を開示した。その際、電源配線パターン４２５の中間部４２５ｂに対して隣接する接地配線パターン４２６の中間部４２６ｂは、分離されている。
図１２の第４実施形態では、グループに属する電源配線パターンの中間部を一体に形成した例を開示したが、図１３に示すように、接続パッド５２５ｃを一体に形成することができる。図１３に示すように、第５実施形態によるテープパッケージ６００は、グループに属する電源配線パターン５２５の接続パッド５２５ｃを一体に形成することにより、半導体チップ１１０から発生する熱を電源配線パターン５２５及び接地配線パターン５２６を通じてさらに効果的に外部へ放出させ得る。
本実施形態では、電源配線パターン５２５の接続パッド５２５ｃが一体に形成された例を開示したが、これに限られるものではない。その際、電源配線パターン５２５の接続パッド５２５ｃに隣接する接地配線パターン５２６の接続パッド５２６ｃは、分離されている。
或いは、図１４の第６実施形態に示すように、グループに属する電源配線パターン６２５の中間部６２５ｂと接続パッド６２５ｃを一体に形成することができる。本実施形態によるテープパッケージ７００では、電源配線パターン６２５の中間部６２５ｂ及び接続パッド６２５ｃが一体に形成された例を開示したが、これに限られるものではない。その際、電源配線パターン６２５の中間部６２５ｂと接続パッド６２５ｃに対して隣接する接地配線パターン６２６の中間部６２６ｂと接続パッド６２６ｃは、分離されている。
図１５は、本発明の第２実施形態による半導体チップ２１０が実装されたテープパッケージ８００を示す平面図である。図１５に示すように、本発明の第２実施形態による半導体チップ２１０が実装された半導体パッケージ８００は、半導体チップ２１０がテープ配線基板７２０に接続された構造を有する。
第２実施形態による半導体チップ２１０の入力パッドは、電源パッド２１４及び接地パッド２１５が形成された長辺の中心領域から所定間隔隔てられた位置に形成された少なくとも一つ以上の電源分散用パッド２１７をさらに含む。その際、電源分散用パッド２１７は電源パッド２１４及び接地パッド２１５を中心に両側に形成することができる。
電源分散用パッド２１７は、チップ実装領域内に形成された入力配線パターンの内部配線パターン７２７を通して電源パッド２１４に接続し、チップ実装領域の外へ入力配線パターンがパターニングされない。すなわち、内部配線パターン７２７は、一端が電源配線パターン７２５の基板パッド７２５ａと接続されてチップ実装領域の内側に形成され、一端と接続された他端が、電源分散用パッド２１７にバンプを介して接続される。内部配線パターン７２７の両端を除いた部分は、保持層で覆うことができる。
このとき、内部配線パターン７２７は、電源パッド２１４を通して供給された電源を電源分散用パッド２１７へ供給することで、活性面２１１の周縁部へ電源を安定的に供給できる。さらに、電源分散用パッド２１７から発生する熱は、内部配線パターン７２７を経由し電源配線パターン７２５に速かに排出させ得る。また、内部配線パターン７２７を除いたテープ配線基板７２０部分は、図７乃至図１４に開示されたテープ配線基板と同じ構造で具現できる。
尚、本明細書と図面に開示された本発明の実施形態は、理解を助けるために特定例を提示したに過ぎず、本発明の範囲を限定するものではない。ここに開示された実施形態の他にも本発明の技術的思想に基づき他の変形例が実施可能であることは自明である。
従来技術によるテープパッケージを示す平面図である。 図１のＩＩ−ＩＩ線に沿った断面図である。 図１のテープパッケージの半導体チップを示す平面図である。 図１のテープパッケージの、作動中に発生する熱による温度分布図である。 本発明の第１実施形態によるテープパッケージ用熱放出型半導体チップを示す平面図である。 図５の「Ａ」部分の拡大図である。 図５の半導体チップが実装されたテープパッケージの第１実施形態を示す平面図である。 図７のＶＩＩ−ＶＩＩ線に沿った断面図である。 図５の半導体チップが実装されたテープパッケージの第２実施形態を示す平面図である。 図５の半導体チップが実装されたテープパッケージの第３実施形態を示す平図である。 図１０の電源・接地配線パターンを示す拡大図である。 図５の半導体チップが実装されたテープパッケージの第４実施形態を示す拡大図である。 図５の半導体チップが実装されたテープパッケージの第５実施形態を示す拡大図である。 図５の半導体チップが実装されたテープパッケージの第６実施形態を示す拡大図である。 本発明の第２実施形態による半導体チップが実装されたテープパッケージを示す平面図である。
符号の説明
１０、１１０、２１０ 半導体チップ
１１、１１１、２１１ 活性面
１２、１１２ 入力パッド
１３、１１３ 信号パッド
１４、１１４、２１４ 電源パッド
１５、１１５、２１５ 接地パッド
１６、１１６ 出力パッド
１８、１１８ バンプ
２０、１２０、２２０、３２０、７２０ テープ配線基板
２３、１２３ 入力配線パターン
２８、１２８ 出力配線パターン
３０、１３０ カプセル材料
４０ 印刷回路基板
５０ パネル
１００ テープパッケージ
１２１、２２１ ベースフィルム
１２２ スプロケット孔
１２３ 入力配線パターン
１２４，２２４、３２４ 信号配線パターン
１２５、２２５、３２５、４２５、５２５、６２５、７２５ 電源配線パターン
１２６、２２６、３２６、４２６、５２６、６２６ 接地配線パターン
１２９、２２９、３２９ 保持層
２００、３００、４００、５００、６００、７００、８００ テープパッケージ
２１７ 電源分散用パッド
７２７ 内部配線パターン

Claims (11)

  1. 活性面の周縁部の少なくとも一辺に配置されている、電源パッド、接地パッド、及び信号パッドを含む複数の入力パッドと、該入力パッドの外側の活性面の周縁部に沿って配置される複数の出力パッドと、を備え、前記電源パッド及び前記接地パッドが前記一辺の中心領域のみに配置される半導体チップと、
    一面に前記半導体チップが実装されるチップ実装領域を有するベースフィルムと、前記半導体チップの入力パッド及び出力パッドがそれぞれバンプを介して接続され、前記チップ実装領域からベースフィルムの一側へ延びる入力配線パターンと、他側へ延びる出力配線パターンとを含むテープ配線基板と、
    前記電源パッド及び前記接地パッドに接続される入力配線パターンの長さが、前記信号パッドに接続される入力配線パターンの長さよりも短く形成され、
    前記入力配線パターン及び出力配線パターンの両端部が露出するように該入力配線パターン及び出力配線パターン部分を覆う保持層と、
    前記半導体チップと前記テープ配線基板とが接続された部分を封止するカプセル材料と、を備えることを特徴とする熱放出型テープパッケージ。
  2. 前記入力パッドは、少なくとも一つ以上の信号パッドを含み、該信号パッドは、前記電源パッド及び前記接地パッドの両側に配置されることを特徴とする請求項１に記載の熱放出型テープパッケージ。
  3. 前記入力配線パターンは、前記電源パッドにそれぞれ接続される複数の電源配線パターンと、前記接地パッドにそれぞれ接続される複数の接地配線パターンと、前記信号パッドにそれぞれ接続される複数の信号配線パターンと、を含み、
    前記電源配線パターン及び接地配線パターンは、折れ線状に延長して形成されることを特徴とする請求項２に記載の熱放出型テープパッケージ。
  4. 前記入力配線パターンは、前記入力パッドが前記バンプを介して接続される基板パッドと、該基板パッドと接続されて前記保持層で覆われる中間部と、該中間部と接続され、前記保持層から露出されて印刷回路基板に接続される接続パッドと、を含み、
    中心領域に配置された前記入力配線パターンの中間部の幅は、基板パッドの幅より広く形成されることを特徴とする請求項３に記載の熱放出型テープパッケージ。
  5. 前記電源配線パターン及び接地配線パターンの中間部の幅は、該電源配線パターン及び接地配線パターンの基板パッドの幅より広いことを特徴とする請求項４に記載の熱放出型テープパッケージ。
  6. 前記電源パッド及び接地パッドは、単数又は複数の使用電圧に従ってグループを成して形成されることを特徴とする請求項４に記載の熱放出型テープパッケージ。
  7. 前記グループの中、少なくとも一つのグループに属する入力パッドに接続された入力配線パターンの中間部が一体に形成される、ことを特徴とする請求項６に熱放出型テープパッケージ。
  8. 前記グループの中、少なくとも一つのグループに属する入力パッドに接続された入力配線パターンの接続パッドが一体に形成されることを特徴とする請求項６に記載の熱放出型テープパッケージ。
  9. 前記グループの中、少なくとも一つのグループに属する入力パッドに接続された入力配線パターンの中間部と接続パッドとが一体に形成されることを特徴とする請求項６に記載の熱放出型テープパッケージ。
  10. 前記入力パッドは、前記電源パッド及び接地パッドが形成された前記一辺の中心領域から前記信号パッドを介して離隔して形成される少なくとも一つ以上の電源分散用パッドをさらに含み、
    前記入力配線パターンは、前記チップ実装領域の内側に形成されて一端が前記電源配線パターンの基板パッドと接続され、該一端と接続された他端に前記電源分散用パッドがバンプを介して接続される内部配線パターンをさらに含む、ことを特徴とする請求項４に記載の熱放出型テープパッケージ。
  11. 前記電源分散用パッドは、前記一辺の中心領域の両側に形成されることを特徴とする請求項１０に記載の熱放出型テープパッケージ。
JP2006291738A 2005-12-29 2006-10-26 熱放出型テープパッケージ Active JP4998985B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2005-0133623 2005-12-29
KR1020050133623A KR100681398B1 (ko) 2005-12-29 2005-12-29 열방출형 반도체 칩과 테이프 배선기판 및 그를 이용한테이프 패키지

Publications (3)

Publication Number Publication Date
JP2007184544A JP2007184544A (ja) 2007-07-19
JP2007184544A5 JP2007184544A5 (ja) 2009-12-03
JP4998985B2 true JP4998985B2 (ja) 2012-08-15

Family

ID=38106092

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006291738A Active JP4998985B2 (ja) 2005-12-29 2006-10-26 熱放出型テープパッケージ

Country Status (4)

Country Link
US (1) US7589421B2 (ja)
JP (1) JP4998985B2 (ja)
KR (1) KR100681398B1 (ja)
CN (1) CN1992247B (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100763549B1 (ko) * 2006-10-12 2007-10-04 삼성전자주식회사 반도체 패키지
JP2009019743A (ja) 2007-07-13 2009-01-29 Ｇｋｎ ドライブライン トルクテクノロジー株式会社 動力伝達装置
KR101535223B1 (ko) * 2008-08-18 2015-07-09 삼성전자주식회사 테이프 배선 기판, 칩-온-필름 패키지 및 장치 어셈블리
JP5325684B2 (ja) * 2009-07-15 2013-10-23 ルネサスエレクトロニクス株式会社 半導体装置
KR101450950B1 (ko) 2011-10-04 2014-10-16 엘지디스플레이 주식회사 드라이버 패키지
US8665407B2 (en) 2011-11-16 2014-03-04 Shenzhen China Star Optoelectronics Technology Co., Ltd. Chip-on-film structure for liquid crystal panel
CN102508369B (zh) * 2011-11-16 2014-06-25 深圳市华星光电技术有限公司 用于液晶面板的软板上芯片构造
KR101633373B1 (ko) * 2012-01-09 2016-06-24 삼성전자 주식회사 Ｃｏｆ 패키지 및 이를 포함하는 반도체 장치
KR101900738B1 (ko) * 2012-08-23 2018-09-20 삼성전자주식회사 칩 온 필름
KR20140038823A (ko) * 2012-09-21 2014-03-31 삼성디스플레이 주식회사 표시 패널 및 이의 제조 방법
KR102466918B1 (ko) * 2017-12-27 2022-11-15 삼성디스플레이 주식회사 칩 온 필름 패키지 및 칩 온 필름 패키지를 포함하는 표시 장치
KR102582066B1 (ko) * 2018-04-17 2023-09-25 삼성디스플레이 주식회사 칩 온 필름 패키지 및 칩 온 필름 패키지를 포함하는 표시 장치

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01191433A (ja) * 1988-01-26 1989-08-01 Fujitsu Ltd 集積回路素子
JPH03218062A (ja) * 1990-01-23 1991-09-25 Mitsubishi Electric Corp 半導体装置
US5291043A (en) 1990-02-07 1994-03-01 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device having gate array
JP2518569B2 (ja) * 1991-09-19 1996-07-24 三菱電機株式会社 半導体装置
JP2520225B2 (ja) * 1994-01-26 1996-07-31 富士通株式会社 半導体集積回路装置
JPH07253591A (ja) 1995-03-22 1995-10-03 Seiko Epson Corp 液晶パネル駆動用ｉｃ
JP3294490B2 (ja) * 1995-11-29 2002-06-24 株式会社日立製作所 Ｂｇａ型半導体装置
JP3207743B2 (ja) 1996-03-22 2001-09-10 シャープ株式会社 フレキシブル配線基板の端子構造およびそれを用いたｉｃチップの実装構造
JPH09258249A (ja) 1996-03-26 1997-10-03 Citizen Watch Co Ltd 半導体集積回路
JPH1092857A (ja) * 1996-09-10 1998-04-10 Mitsubishi Electric Corp 半導体パッケージ
JPH1098068A (ja) 1996-09-24 1998-04-14 Fujitsu Ltd 半導体集積回路装置
US6057596A (en) * 1998-10-19 2000-05-02 Silicon Integrated Systems Corp. Chip carrier having a specific power join distribution structure
US6403896B1 (en) * 2000-09-27 2002-06-11 Advanced Semiconductor Engineering, Inc. Substrate having specific pad distribution
JP4746770B2 (ja) * 2001-06-19 2011-08-10 ルネサスエレクトロニクス株式会社 半導体装置
JP3803050B2 (ja) * 2001-10-29 2006-08-02 株式会社ルネサステクノロジ 半導体記憶装置、ダイナミックランダムアクセスメモリおよび半導体装置
TW511193B (en) * 2001-12-13 2002-11-21 Acer Labs Inc Inner circuit structure of array type bonding pad chip and its manufacturing method
KR100654338B1 (ko) * 2003-10-04 2006-12-07 삼성전자주식회사 테이프 배선 기판과 그를 이용한 반도체 칩 패키지

Also Published As

Publication number Publication date
JP2007184544A (ja) 2007-07-19
US20070152329A1 (en) 2007-07-05
CN1992247B (zh) 2012-03-14
CN1992247A (zh) 2007-07-04
US7589421B2 (en) 2009-09-15
KR100681398B1 (ko) 2007-02-15

Similar Documents

Publication Publication Date Title
JP4998985B2 (ja) 熱放出型テープパッケージ
JP5179014B2 (ja) デュアル金属層を有するテープ配線基板及びそれを用いたチップオンフィルムパッケージ
JP4109707B1 (ja) 半導体装置およびその製造方法、ならびにディスプレイ装置およびその製造方法
KR100987479B1 (ko) 반도체 칩 및 이를 이용한 반도체 칩 패키지
US7915727B2 (en) Tape for heat dissipating member, chip on film type semiconductor package including heat dissipating member, and electronic apparatus including the same
US6559524B2 (en) COF-use tape carrier and COF-structured semiconductor device using the same
TWI501360B (zh) 散熱構件用膠帶、包含散熱構件之薄膜上晶片型半導體封裝以及包含該封裝之電子裝置
US8373262B2 (en) Source driver, method for manufacturing same, and liquid crystal module
JP2007158001A (ja) テープキャリアパッケージ及びそれを搭載した表示装置
KR20090110206A (ko) 방열 부재 테이프, 방열부재를 구비한 씨오에프(ｃｏｆ)형 반도체 패키지 및 이를 적용한 전자장치
JP2008205142A (ja) Ｃｏｆ用配線基板とその製造方法、並びに半導体装置
JP2005079581A (ja) テープ基板、及びテープ基板を用いた半導体チップパッケージ、及び半導体チップパッケージを用いたｌｃｄ装置
KR100658442B1 (ko) 열분산형 테이프 패키지 및 그를 이용한 평판 표시 장치
TWI509756B (zh) 薄膜覆晶封裝結構
US8102046B2 (en) Semiconductor device and method of manufacturing the same
KR101369300B1 (ko) 방열성을 향상시킨 칩 온 필름 패키지
TWI700786B (zh) 薄膜覆晶封裝結構
KR101279469B1 (ko) 방열성을 향상시킨 칩 온 필름 패키지
JP3867796B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP5078631B2 (ja) 半導体装置
KR102250825B1 (ko) Ｃｏｆ 패키지
KR102616317B1 (ko) Cof 패키지
JP2006245187A (ja) 半導体装置の製造方法
TW202203412A (zh) 半導體封裝
TW202046466A (zh) 散熱薄膜覆晶封裝

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091019

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20091019

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100402

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110405

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110705

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120417

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120510

R150 Certificate of patent or registration of utility model

Ref document number: 4998985

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150525

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250