JPH01191433A - 集積回路素子 - Google Patents

集積回路素子

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JPH01191433A
JPH01191433A JP63016584A JP1658488A JPH01191433A JP H01191433 A JPH01191433 A JP H01191433A JP 63016584 A JP63016584 A JP 63016584A JP 1658488 A JP1658488 A JP 1658488A JP H01191433 A JPH01191433 A JP H01191433A
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JP
Japan
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pad
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ground
power source
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JP63016584A
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Yutaka Isoda
豊 磯田
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Fujitsu Ltd
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Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔（既　　要〕 本発明は集積回路素子の内部構造に関し、特に出力切換
時に発生するノイズ量が全ての出力信号で均等化された
集積回路素子の提供を目的とし、 出力回路パッドに対する電源・グランドパッドの設置率
を、電源・グランドパッド配線パターンの長さ、即ち配
線パターンのインダクタンスと逆比例させた構成とする
。
〔産業上の利用分野〕
本発明は集積回路素子の内部構造に係り、特に出力切換
時に発生するノイズ量が全ての出力信号で均一化された
集積回路素子に関する。
〔従来の技術〕
第２図は従来の集積回路素子の内部構成例を示す要部平
面図である。
第２図に示すように、従来の集積回路素子は、出力回路
パッド２　（図中、空白の部分）、および電源・グラン
ドパッドト（図中、斜線を施した部分）が各縁辺部１１
に形成されたＬＳＩチップ１０と、該出力回路パッド２
．および電源・グランドパッド１に対応する配線パター
ン３を装備したＬＳＩパッケージ２０とによって構成さ
れている。そして、出力回路バッド２および電源・グラ
ンドパッド１と配線パターン３とは、それぞれボンディ
ングワイヤ４によって電気的に結合されている。
但し、従来のＬＳＩチップ１０は第２図で明らかなよう
に、出力回路バッド２の数に対する電源・グランドパッ
ド１の設置率が、配線パターン３の長さ（Ｌｌ＜Ｌ３）
とは無関係に全く同じ設置率（この例では、三個の出力
回路バッド２に対して電源・グランドパッド１が一個の
割合）になっている。
なお、図中、Ｇ、は配線パターン３が最も短い縁辺部１
１の中央部分７挺おける電源・グランドパッド１と出力
回路バッド２のグループを示し、Ｇ３は配線パターン３
が最も長い縁辺部１１の端部βにおける電源・グランド
パッド１と出力回路バッド２のグループを示す。
〔発明が解決しようとする問題点〕
このように従来の集積回路素子は、配線パターン３の長
さ、即ち配線パターン３のインダクタンスの大小とは無
関係に、−個の電源・グランドパッド１に対応する出力
回路バッド２の数が決められているため、出力信号切換
時に出力回路の出力電圧に重畳される電源・グランドノ
イズ■８は、縁辺部１１の中央部分αからの信号では小
さく、縁辺部１１の端部βからの信号では大きい、とい
うアンバランスを現象を生じる。
本発明は従来の集積回路素子に見られる上記問題点を解
決するためになされたものである。
なお、出力信号切換時において出力回路の出力電圧に重
畳される電源・グランドノイズ■８は以下の式で表せる
。
Ｖ、　＝　ｎ　ｘ　Ｌ　Ｘｄｉ／ｄｔ　−−−−−（１
）ここで、 ■、４：出力信号に重畳されるノイズ量ｎ　　ニー個の
電源・グランドパッド当たりの出力回路バッド２の数 Ｌ　　：配線パターンのインダクタンス値ｄｉ／ｄｔニ
ーつの出力信号が切り換わる際に発生する電流の変化量 〔問題点を解決するための手段〕 本発明による集積回路素子は、第１図の実施例に示すよ
うに、出力回路バッド２に対する電源・グランドパッド
１の設置率を、配線パターン３の長さ、即ち配線パター
ン３のインピーダンス値の大小に対応して変化させた形
になっている。
〔作　用〕
このように、配線パターン３の長さに対応して出力回路
バッド２に対する電源・グランドパッド１の設置率を変
化させた本発明の集積回路素子に　。
よれば、出力切換時に発生するノイズ量を全出力信号で
均一化することが可能となる。
〔実施例〕
以下実施例図に基づいて本発明の詳細な説明する。
第１図は本発明の一実施例を示す要部平面図であるが、
前記第２図と同一部分には同一符号を付している。
第１図に示すように、本発明による集積回路素子は、中
央部分αと端部βとで出力回路バッド２に対する電源・
グランドパッド１の配置数が異なっている。即ち中央部
分αにおけるグループＧ、では三個の出力回路パッド２
に対して一個の、またこれと隣接する部分のグループＧ
２では二個の出力回路バッド２に対して一個の、そして
端部βにおけるグループＧ３では一個の出力回路バッド
２に対して一個の電源・グランドパッド１がそれぞれ配
置されている。
このように、配線パターン３の長さが、Ｌｌ−Ｌｘ→Ｌ
、と変化する（長くなる）のと逆比例して出力回路バッ
ド２に対する電源・グランドパッド１の配置率が三個−
二個−−個と変化する本発明の集積回路素子は、各出力
回路の出力電圧に重畳される電源・グランドノイズｖ、
４〔第４頁の（１）式を参照〕が全て均一化される。
なお、本実施例は、出力回路パッド２と電源・グランド
パッド１のグループをＧＩ＋　ＧＺ＋　ｃ：ｌの３グル
ープに分類した場合について説明したが、これをさらに
細かく分類するようにすれば、より高精度に電源・グラ
ンドノイズを均一化することができる。
〔発明の効果〕
以上の説明から明らかなように本発明によれば、出力切
換時に発生するノイズ憧を全出力信号で均一化すること
ができるため、最適なノイズマージン設計が可能となる
、という著しい工業的効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例を示す要部平面図、第２図は
従来の集積回路素子の構成例を示す要部平面図である。 図中、１は電源・グランドパッド、 ２は出力回路パッド、 ３は配線パターン、 ４はボンディングワイヤ、 １０はＬＳＩチップ、 １１は縁辺部、 ２０はＬＳＩパッケージ、 をそれぞれ示す。 ＼２゜“１５４，７ ＬＳＩ千、７′ へ′Ｔ−シ゛ 、づ≦発ロＷ／Ｉ−ｔノイ崎イン°ゴｒンゴ＠　１　図 従来め菓ｎ口寥参稟了の力りへ４列ｉフ第２図

Claims (1)

  1. 【特許請求の範囲】 　出力回路パッド（２）と電源・グランドパッド（１）
    とが各縁辺部（１１）に形成されて成るＬＳＩチップ（
    １０）と、前記パッド（１）対応に配線パターン（３）
    が形成されて成るＬＳＩパッケージ（２０）とによって
    構成された集積回路素子において、 前記出力回路パッド（２）に対する前記電源・グランド
    パッド（１）の設置率を、前記配線パターン（３）の長
    さと逆比例させるようにしたことを特徴とする集積回路
    素子。
JP63016584A 1988-01-26 1988-01-26 集積回路素子 Pending JPH01191433A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03102747U (ja) * 1990-02-09 1991-10-25
US5895977A (en) * 1996-08-08 1999-04-20 Intel Corporation Bond pad functional layout on die to improve package manufacturability and assembly
KR100681398B1 (ko) * 2005-12-29 2007-02-15 삼성전자주식회사 열방출형 반도체 칩과 테이프 배선기판 및 그를 이용한테이프 패키지

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