JP2007042736A - 半導体装置及び電子モジュール、並びに、電子モジュールの製造方法 - Google Patents

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Abstract

【課題】 実装性の高い半導体装置及び信頼性の高い電子モジュール、並びに、電子モジュールの製造方法を提供する。
【解決手段】 半導体装置は、電極14を有する半導体チップ10と、半導体チップ10の電極14が形成された面に形成された複数の樹脂突起20と、電極14と電気的に接続されてなり、いずれかの前記樹脂突起上に形成された配線30とを含む。樹脂突起20は、半導体チップ10の電極14が形成された面の中央から離れて配置されたものほど高さが高くなるように形成されてなる。
【選択図】 図1

Description

本発明は、半導体装置及び電子モジュール、並びに、電子モジュールの製造方法に関する。
配線基板に半導体装置が実装されたタイプの電子モジュールが知られている。信頼性の高い電子モジュールを製造するためには、配線基板の配線パターンと半導体装置の配線とを、確実に電気的に接続させることが重要である。
本発明の目的は、実装性の高い半導体装置及び信頼性の高い電子モジュール、並びに、電子モジュールの製造方法を提供することにある。
特開平2−272737号公報
(1)本発明に係る半導体装置は、電極を有する半導体チップと、
前記半導体チップの前記電極が形成された面に形成された複数の樹脂突起と、
前記電極と電気的に接続されてなり、いずれかの前記樹脂突起上に形成された配線と、
を含み、
前記樹脂突起は、前記半導体チップの前記電極が形成された面の中央から離れて配置されたものほど高さが高くなるように形成されてなる。本発明によると、実装性に優れた半導体装置を提供することができる。
(2)この半導体装置において、
前記半導体チップは、前記電極が形成された面が凸曲面になるように反っていてもよい。
(3)本発明に係る電子モジュールは、電極を有する半導体チップと、前記半導体チップの前記電極が形成された面に形成された複数の樹脂突起と、前記電極と電気的に接続されてなり、いずれかの前記樹脂突起上に形成された配線と、を含む半導体装置と、
前記半導体装置が搭載された、配線パターンを有する配線基板と、
を含み、
前記半導体装置は、前記配線基板に、前記配線における前記樹脂突起とオーバーラップする部分が、前記配線パターンの電気的接続部と接触して電気的に接続されるように搭載されてなり、
前記樹脂突起は、前記半導体チップの前記電極が形成された面の中央から離れて配置されたものほど高さが高くなるように形成されてなり、
前記配線基板は、前記電気的接続部が形成された面が凸曲面になるように反ってなる。本発明によると、電気的な接続信頼性の高い電子モジュールを提供することができる。
(4)この電子モジュールにおいて、
前記半導体チップは、前記電極が形成された面が凸曲面になるように反っていてもよい。
(5)本発明に係る電子モジュールは、電極を有する半導体チップと、前記半導体チップの前記電極が形成された面に形成された複数の樹脂突起と、前記電極と電気的に接続されてなり、いずれかの前記樹脂突起上に形成された配線と、を含む半導体装置と、
前記半導体装置が搭載された、配線パターンを有する配線基板と、
を含み、
前記半導体装置は、前記配線基板に、前記配線における前記樹脂突起とオーバーラップする部分が、前記配線パターンの電気的接続部と接触して電気的に接続されるように搭載されてなり、
前記樹脂突起は、前記半導体チップの前記電極が形成された面の中央から離れて配置されたものほど高さが高くなるように形成されてなり、
前記半導体チップは、前記電極が形成された面が凸曲面になるように反ってなる。本発明によると、電気的な接続信頼性の高い電子モジュールを提供することができる。
(6)本発明に係る電子モジュールの製造方法は、電極を有する半導体チップと、前記半導体チップの前記電極が形成された面に形成された複数の樹脂突起と、前記電極と電気的に接続されてなり、いずれかの前記樹脂突起上に形成された配線と、を含む半導体装置を用意する工程と、
配線パターンを有し、前記配線パターンの電気的接続部が形成された面が凸曲面になるように反った配線基板を用意する工程と、
前記半導体装置を前記配線基板に搭載して、前記配線における前記樹脂突起とオーバーラップする部分と前記電気的接続部とを接触させて電気的に接続する工程と、
を含み、
前記樹脂突起は、前記半導体チップの前記電極が形成された面の中央から離れて配置されたものほど高さが高くなるように形成されてなる。本発明によると、信頼性の高い電子モジュールを効率よく製造することができる。
(7)この電子モジュールの製造方法において、
前記半導体チップは、前記電極が形成された面が凸曲面になるように反っていてもよい。
(8)本発明に係る電子モジュールの製造方法は、電極を有する半導体チップと、前記半導体チップの前記電極が形成された面に形成された複数の樹脂突起と、前記電極と電気的に接続されてなり、いずれかの前記樹脂突起上に形成された配線と、を含む半導体装置を用意する工程と、
配線パターンを有する配線基板を用意する工程と、
前記半導体装置を前記配線基板に搭載して、前記配線における前記樹脂突起とオーバーラップする部分と前記配線パターンの電気的接続部とを接触させて電気的に接続する工程と、
を含み、
前記半導体チップは、前記電極が形成された面が凸曲面になるように反ってなり、
前記樹脂突起は、前記半導体チップの前記電極が形成された面の中央から離れて配置されたものほど高さが高くなるように形成されてなる。本発明によると、信頼性の高い電子モジュールを効率よく製造することができる。
(9)本発明に係る半導体装置は、電極を有する半導体チップと、
前記半導体チップの前記電極が形成された面に形成された第1の樹脂突起と、
前記半導体チップの前記電極が形成された面であって、前記第1の樹脂突起よりも前記半導体チップの前記電極が形成された面の中央から離れた位置に配置された第2の樹脂突起と、
前記電極と電気的に接続されてなり、少なくとも前記第1または第2の樹脂突起のいずれかの上に形成された配線と、
を含み、
前記第1の樹脂突起の高さよりも前記第2の樹脂突起の高さの方が高い。本発明によると、実装性に優れた半導体装置を提供することができる。
以下、本発明を適用した実施の形態について図面を参照して説明する。ただし、本発明は以下の実施の形態に限定されるものではない。なお、本発明は、以下のいずれかの実施の形態及び変形例を自由に組み合わせたものを含むものとする。
(半導体装置及びその製造方法)
以下、図面を参照して、本発明を適用した実施の形態に係る半導体装置について説明する。なお、図1(A)〜図1(C)は、本発明を適用した実施の形態に係る半導体装置について説明するための図である。ここで、図1(A)は、半導体装置100の上視図である。また、図1(B)は図1(A)のIB−IB線断面図であり、図1(C)は図1(A)のIC−IC線断面図である。
本実施の形態に係る半導体装置は、図1(A)〜図1(C)に示すように、半導体チップ10を含む。半導体チップ10は、例えばシリコン基板であってもよい。半導体チップ10には、集積回路12が形成されていてもよい(図1(C)参照)。集積回路12の構成は特に限定されないが、例えば、トランジスタ等の能動素子や、抵抗、コイル、コンデンサ等の受動素子を含んでいてもよい。半導体チップ10の集積回路12が形成された面(能動面)は長方形をなしていてもよい。ただし、半導体チップ10の能動面は、正方形をなしていてもよい(図示せず)。
半導体チップ10は、図1(A)及び図1(C)に示すように、電極14を有する。電極14は、半導体チップ10の内部と電気的に接続されていてもよい。電極14は、集積回路12と電気的に接続されていてもよい。あるいは、集積回路12に電気的に接続されていない導電体を含めて、電極14と称してもよい。電極14は、半導体チップの内部配線の一部であってもよい。このとき、電極14は、半導体チップの内部配線のうち、外部との電気的な接続に利用される部分であってもよい。電極14は、アルミニウム又は銅等の金属で形成されていてもよい。電極14は、半導体チップ10の能動面の1つの辺に沿って配列されていてもよい。
半導体チップ10は、図1(B)及び図1(C)に示すように、パッシベーション膜16を有していてもよい。パッシベーション膜16は、電極14を露出させるように形成されていてもよい。パッシベーション膜16は、電極14を露出させる開口を有していてもよい。パッシベーション膜16は、電極14を部分的に覆うように形成されていてもよい。このとき、パッシベーション膜16は、電極14の周囲を覆うように形成されていてもよい。パッシベーション膜は、例えば、SiOやSiN等の無機絶縁膜であってもよい。あるいは、パッシベーション膜16は、ポリイミド樹脂などの有機絶縁膜であってもよい。
なお、半導体チップ10の電極14が形成された面は平坦面であってもよい。あるいは、半導体チップ10は、電極14が形成された面が凸曲面になるように反っていてもよい(図示せず)。
本実施の形態に係る半導体装置は、図1(A)〜図1(C)に示すように、半導体チップ10上に形成された複数の樹脂突起20を含む。樹脂突起20は、半導体チップ10の電極14が形成された面に形成されてなる。樹脂突起20は、パッシベーション膜16上に形成されていてもよい。樹脂突起20の材料は特に限定されず、既に公知となっているいずれかの材料を適用してもよい。例えば、樹脂突起20は、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、ベンゾシクロブテン(BCB;benzocyclobutene)、ポリベンゾオキサゾール(PBO;polybenzoxazole)、フェノール樹脂等の樹脂で形成されていてもよい。
樹脂突起20は、半導体チップ10の電極14が形成された面の中央から離れて配置されたものほど、高さが高くなるように形成されてなる。すなわち、樹脂突起20は、第1の樹脂突起と、第1の樹脂突起よりも電極14が形成された面の中央から離れた位置に配置された、第1の樹脂突起よりも高さが高い第2の樹脂突起を含んでいると言ってもよい。このとき、半導体チップ10の電極14が形成された面の1つの辺(当該面が長方形である場合には、その長辺であってもよい)に沿って配列された複数の樹脂突起20は、当該辺の端部に近い位置に配置されたものほど、高さが高くなるように形成されていてもよい。なお、「樹脂突起20の高さ」とは、樹脂突起20のうち、半導体チップ10の電極14が形成された面を基準として、最も高い部分の高さを指していてもよい。また、樹脂突起20の形状は特に限定されるものではないが、半球状をなしていてもよい。このとき、樹脂突起20は、上視図において、円形をなしていてもよい(図1(A)参照)。
樹脂突起20は、また、半導体チップ10の電極14が形成された面の中央領域から離れて配置されたものほど、基端部の断面積が大きくなるように形成されていてもよい。言い換えると、高さが高い樹脂突起20ほど、基端部の底面(半導体チップ10と対向する面)が大きくなっていてもよい。
本実施の形態に係る半導体装置は、図1(A)〜図1(C)に示すように、配線30を含む。配線30は、電極14と電気的に接続されてなる。配線30は、電極14上から、樹脂突起20上に至るように形成されてなる。配線30は、樹脂突起20の上端を通るように形成されていてもよい。配線30は、樹脂突起20上に形成されてなると言ってもよい。図1(A)及び図1(B)に示すように、1つの配線30が、1つの樹脂突起20上に至るように形成されていてもよい。言い換えると、1つの樹脂突起20には、1つの配線30のみが形成されていてもよい。このとき、配線30は、樹脂突起20の最も高い部分を通るように形成されていてもよい。ただし、これとは別に、1つの樹脂突起20上には、複数の配線30が形成されていてもよい(図示せず)。配線30の構造及び材料は、特に限定されるものではない。例えば、配線30は、単層で形成されていてもよい。あるいは、配線30は、複数層で形成されていてもよい。このとき、配線30は、チタンタングステンによって形成された第1の層と、金によって形成された第2の層とを含んでいてもよい(図示せず)。
半導体装置100は、以上の構成をなしていてもよい。この半導体装置100によると、実装性に優れた半導体装置を提供することができる。その効果や、半導体装置100の実装工程については、後の、電子モジュール及びその製造方法の中で詳しく説明する。
以下、半導体装置100を製造する方法について説明する。図2〜図3(B)は、半導体装置100を製造する方法について説明するための図である。
半導体装置100の製造方法は、半導体基板18を用意することを含んでいてもよい。半導体基板18は、図2に示すように、ウエハ状をなしていてもよい。ウエハ状の半導体基板18は、複数の半導体装置(半導体チップ10)となる領域19を含んでいてもよい。すなわち、半導体基板18は、複数の半導体チップが一体となった構造をなしていてもよい。ただし、半導体基板としてチップ状の半導体基板を利用してもよい。
半導体装置の製造方法は、半導体基板18に、複数の樹脂突起20を形成することを含む。樹脂突起20は、それぞれの領域19の電極14が形成された面の中央から離れて配置されたものほど高さが高くなるように形成する。樹脂突起20を形成する方法は特に限定されない。例えば、樹脂突起20は、半導体基板18に樹脂材料22を設け、これを硬化させることによって形成してもよい。このとき、樹脂材料22は、複数箇所に、互いに接触しないように設けてもよい。また、樹脂材料の量を調整することで、樹脂突起20の高さ(大きさ)を制御してもよい。すなわち、樹脂突起20の高さは、利用する樹脂材料の量によって制御してもよい。例えば、図3(A)に示すように、領域19の中央から離れるほど、一つの樹脂突起20を形成するために利用する樹脂の量が増えるように樹脂材料を設けてもよい。これにより、図3(B)に示すように、領域19の中央から離れて配置された樹脂突起20を、領域19の中央側に配置された樹脂突起20よりも高くなるように形成することができる。また、これにより、高さが高い樹脂突起20ほど、基端部の底面が大きくなるように形成してもよい。なお、樹脂材料22は、一定の高さになるように設けてもよい(図3(A)参照)。高さが一定になるように樹脂材料を設けた場合には、これを溶融させた後に硬化させることによって、樹脂突起の高さを変化させてもよい。あるいは、樹脂材料の硬化収縮反応を利用して、樹脂突起の高さを変化させてもよい。ただし、樹脂材料の高さを変化させることによって、その量を調整してもよい。
半導体装置100の製造方法は、電極14と電気的に接続された配線30を形成することを含む。配線30は、樹脂突起20上に至るように形成する。配線30は、既に公知となっているいずれかの方法で形成してもよい。
そして、半導体基板18を切断して領域19ごとに分割することによって、半導体装置100を形成してもよい(図1(A)〜図1(C)参照)。
(電子モジュール及びその製造方法)
以下、図4(A)〜図5を参照して、本発明を適用した実施の形態に係る電子モジュールの製造方法について説明する。
本実施の形態に係る電子モジュールの製造方法は、半導体装置100を用意することを含む。半導体装置100は、既に説明したいずれかの構造をなしていてもよい。
本実施の形態に係る電子モジュールの製造方法は、配線基板40を用意することを含む(図4(A)参照)。配線基板40は、ベース基板42と配線パターン44とを含んでいてもよい。配線パターン44は、電気的接続部45を含む。電気的接続部45は、配線パターン44のうち、他の部材との電気的な接続に利用される部分である。配線基板40は、配線パターン44の電気的接続部45が形成された面が凸曲面になるように反っている。言い換えると、配線基板40は、半導体装置100と対向する面(半導体装置100が搭載される面)が凸曲面になるように反っていると言える。なお、配線基板40は、配線基板40に半導体装置100を搭載する工程を行う際に、上記のように反った形状をなしていてもよい。ベース基板42がリジッド基板である場合、ベース基板42自体の反りによって、配線基板40を上記のように反った形状としてもよい。また、ベース基板42がフレキシブル基板である場合、配線基板40に半導体装置100を搭載する工程で配線基板40を支持する支持具によって、配線基板40を上記のように反った形状としてもよい。
ベース基板42の材料は特に限定されず、有機系又は無機系のいずれの材料であってもよく、これらの複合構造からなるものであってもよい。ベース基板42として、無機系の材料から形成された基板を利用してもよい。このとき、ベース基板42は、セラミックス基板やガラス基板であってもよい。ベース基板42がガラス基板である場合、配線基板40は、電気光学パネル(液晶パネル・エレクトロルミネッセンスパネル等)の一部であってもよい。配線パターン44は、ITO(Indium Tin Oxide)、Cr、Alなどの金属膜、金属化合物膜、又は、それらの複合膜によって形成されていてもよい。このとき、配線パターン44は、液晶を駆動する電極(走査電極、信号電極、対向電極等)に電気的に接続されていてもよい。あるいは、ベース基板42は、ポリエチレンテレフタレート(PET)からなる基板又はフィルムであってもよい。あるいは、ベース基板42としてポリイミド樹脂からなるフレキシブル基板を使用してもよい。フレキシブル基板としてFPC(Flexible Printed Circuit)や、TAB(Tape Automated Bonding)技術で使用されるテープを使用してもよい。このとき、配線パターン44は、例えば、銅(Cu)、クロム(Cr)、チタン(Ti)、ニッケル(Ni)、チタンタングステン(Ti−W)のうちのいずれかを積層して形成されていてもよい。また、配線パターン44は、その一部がベース基板42の内側を通るように形成されていてもよい。
本実施の形態に係る電子モジュールの製造方法は、半導体装置100を配線基板40に搭載することを含む。本工程によって、配線30における樹脂突起20とオーバーラップする部分と配線パターン44の電気的接続部45とを接触させて電気的に接続する。半導体装置100を配線基板40に搭載する方法は特に限定されないが、図4(A)〜図4(C)を参照して、半導体装置100を配線基板40に搭載する方法の一例について説明する。はじめに、図4(A)に示すように、半導体装置100を配線基板40上に配置して、半導体装置100の配線30(樹脂突起20)と配線基板40の配線パターン44(電気的接続部45)とが対向するように位置合わせをする。その後、図4(B)に示すように、半導体装置100と配線基板40とを押圧して、配線30と配線パターン44(電気的接続部45)とを接触させる。このとき、半導体チップ10と配線基板40とによって樹脂突起20を押しつぶして、樹脂突起20を弾性変形させてもよい。これにより、樹脂突起20の弾性力によって、配線30と電気的接続部45(配線パターン44)とを押し付けることができるため、電気的な接続信頼性の高い電子モジュールを提供することができる。
なお、本工程では、予め、半導体装置100と配線基板40との間に接着剤50を設けておいてもよい。接着剤50は、図4(A)に示すように、配線基板40上に設けてもよい。接着剤50は、例えば、フィルム状の接着剤を利用してもよい。接着剤50は、絶縁性の接着剤であってもよい。そして、半導体装置100を配線基板40に搭載する工程の後に、接着剤50を硬化させて、接着層52を形成してもよい。接着層52によって、半導体チップ10と配線基板40との間隔を維持してもよい。すなわち、接着層52によって、樹脂突起20が弾性変形した状態を維持してもよい。例えば、樹脂突起20を押しつぶした状態で接着剤50を硬化させることで、樹脂突起20が弾性変形した状態を維持することができる。
以上の工程によって、あるいは、検査工程や切り出し工程を経て、電子モジュール1を製造してもよい。
先に説明したように、半導体装置100では、樹脂突起20は、半導体チップ10の電極14が形成された面の中央から離れて配置されたものほど高さが高くなるように形成されてなる。これによると、配線基板40が、電気的接続部45が形成された面が凸曲面になるように反っている場合にも、信頼性の高い電子モジュールを製造することが可能になる。以下、これについて詳述する。
配線基板には反りが生じることがある。例えば、配線基板を真空吸着して運搬する工程や、配線基板を真空吸着によってボンディングステージに固定する工程で、不均一な力が加えられ、配線基板に反りが生じることがあった。また、配線基板は加熱されることがあるが、このときに、配線基板の表裏面での組成の不均一さが原因となって、配線基板が反ることがあった。特に、一方の面に電気的接続部45が形成されている配線基板40では、電気的接続部45が形成された面が凸曲面になるように反りが生じることがあった。この場合にも、配線30と電気的接続部45とを接触させることができれば、信頼性の高い電子モジュールを製造することが可能になる。
ところで、先に説明したように、半導体装置100では、樹脂突起20は、半導体チップ10の電極14が形成された面の中心から離れて配置されたものほど高さが高くなるように形成されてなる。これによると、樹脂突起20の上面を結んで形成される面を、配線基板40の面(電気的接続部45が形成された面)と類似した形状とすることができる。そのため、すべての配線30と電気的接続部45とを接触させることが可能になる。
このことから、本実施の形態に係る電子モジュールの製造方法によると、電気的接続部45が形成された面が凸曲面になるように反った配線基板40を利用した場合にも、信頼性の高い電子モジュールを製造することが可能になる。そのため、配線基板40を、反利が生じないように取り扱う必要がなくなるため、電子モジュールを効率よく製造することが可能になる。また、半導体装置100によると、反りが生じている配線基板に実装することが可能な、実装性の高い半導体装置を提供することができる。
なお、半導体装置100の半導体チップ10が、電極14が形成された面が凸曲面になるように反っている場合(図6(A)参照)でも、樹脂突起20の高さを調整することで、樹脂突起20の上面を結んで形成される面を、配線基板40の面(電気的接続部45が形成された面)と類似した形状とすることが可能になる。そのため、すべての配線30と電気的接続部45とを接触させることができ、信頼性の高い電子モジュールを製造することができる。
電子モジュール1は、半導体装置100を含む。電子モジュール1は、配線パターン44を有する配線基板40を含む。配線基板40には半導体装置100が搭載されてなる。半導体装置100は、配線基板40に、配線30における樹脂突起20とオーバーラップする部分が、配線パターン44の電気的接続部45と接触して電気的に接続されるように搭載されてなる。配線基板40は、電気的接続部45が形成された面が凸曲面になるように反ってなる。
電子モジュール1によると、配線基板40が屈曲しているにも拘らず、すべての配線30と電気的接続部45とが、適正荷重で押圧された電子モジュールを提供することができる。すなわち、電子モジュール1によると、電気的な接続信頼性の高い電子モジュールを提供することができる。
図5には、電子モジュール1の一例として、表示デバイス1000を示す。表示デバイス1000は、例えば液晶表示デバイスやEL(Electrical Luminescence)表示デバイスであってもよい。そして、半導体装置100は、表示デバイス1000を制御するドライバICであってもよい。
(変形例)
以下、本発明を適用した実施の形態の変形例について説明する。
図6(A)及び図6(B)は、本発明を適用した実施の形態の変形例に係る半導体装置について説明するための図である。なお、図6(A)は、半導体装置101の断面図である。また、図6(B)は、半導体装置101が、平坦な配線基板41に実装された様子を示す図である。
本実施の形態に係る半導体装置は、半導体チップ11を含む。半導体チップ11は、図6(A)に示すように、電極14が形成された面が凸曲面になるように反っている。すなわち、半導体チップ11は、電極14が形成された面の中央部がその端部よりも突出するように反っていてもよい。このとき、半導体チップ11の電極14が形成された面の辺は、中央部がその端部よりも、電極14が形成された面が向く方向に突出するように湾曲していてもよい。また、半導体チップ11の電極14が形成された面の外形が長方形をなす場合、半導体チップ11は、その2つの長辺の中央部が突出するように湾曲していてもよい。
本実施の形態に係る半導体装置は、樹脂突起20を含む。樹脂突起20は、半導体チップ11の電極14が形成された面の中央から離れて配置されたものほど高さが高くなるように形成されてなる。このとき、樹脂突起20は、上端が、1つの平面上に配置されるように形成されていてもよい。
本実施の形態に係る半導体装置は、配線30を含む。配線30は、電極14と電気的に接続されてなる。配線30は、樹脂突起20上に至るように形成されてなる。
半導体装置101は、以上の構成をなしていてもよい。半導体装置101によると、実装性に優れた半導体装置を提供することができる。
一般的に、半導体チップには反りが生じることがある。その原因として、例えば、集積回路12やパッシベーション膜が半導体チップの一方の面のみに形成されることにより、半導体チップの表裏面で組成が異なることが考えられる。この場合に、すべての樹脂突起20が同じ高さをしていると、樹脂突起20の上端の位置にばらつきが生じることになる。樹脂突起20の上端の位置がばらついている場合、半導体装置を、平坦な配線基板41に実装することが難しくなる。
しかし、半導体装置101では、樹脂突起20は、半導体チップ11の電極14が形成された面の中心から離れて配置されたものほど高さが高くなるように形成されてなる。これによると、半導体チップ11が、電極14が形成された面が凸曲面になるように反っている場合に、樹脂突起20の上端の位置のばらつきを軽減することができる。すなわち、半導体チップ11が反っている場合にも、樹脂突起20の上端面(配線30)を結んで形成される平面を、平坦面に近い形状にすることができる。そのため、半導体チップ11が反っている場合にも、図6(B)に示すように、平坦な配線基板41に実装することが可能な、実装性に優れた半導体装置を提供することができる。
なお、樹脂突起20が1つの仮想平面上に配置されるように形成されている場合には、平坦な配線基板41の電気的接続部に対して、すべての配線30を均一な荷重で押し付けることができるため、さらに実装性に優れた半導体装置を提供することができる。
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成(例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
図1(A)〜図1(C)は、本発明を適用した実施の形態に係る半導体装置について説明するための図である。 図2は、本発明を適用した実施の形態に係る半導体装置の製造方法を説明するための図である。 図3(A)及び図3(B)は、本発明を適用した実施の形態に係る半導体装置の製造方法を説明するための図である。 図4(A)〜図4(C)は、本発明を適用した実施の形態に係る電子モジュールの製造方法を説明するための図である。 図5は、本発明を適用した実施の形態に係る電子モジュールについて説明するための図である。 図6(A)及び図6(B)は、本発明を適用した実施の形態の変形例について説明するための図である。
符号の説明
1…電子モジュール、 10…半導体チップ、 11…半導体チップ、 12…集積回路、 14…電極、 16…パッシベーション膜、 18…半導体基板、 19…領域、 20…樹脂突起、 22…樹脂材料、 30…配線、 40…配線基板、 41…配線基板、 42…ベース基板、 44…配線パターン、 45…電気的接続部、 50…接着剤、 52…接着層、 100…半導体装置、 101…半導体装置

Claims (9)

  1. 電極を有する半導体チップと、
    前記半導体チップの前記電極が形成された面に形成された複数の樹脂突起と、
    前記電極と電気的に接続されてなり、いずれかの前記樹脂突起上に形成された配線と、
    を含み、
    前記樹脂突起は、前記半導体チップの前記電極が形成された面の中央から離れて配置されたものほど高さが高くなるように形成されてなる半導体装置。
  2. 請求項1記載の半導体装置において、
    前記半導体チップは、前記電極が形成された面が凸曲面になるように反ってなる半導体装置。
  3. 電極を有する半導体チップと、前記半導体チップの前記電極が形成された面に形成された複数の樹脂突起と、前記電極と電気的に接続されてなり、いずれかの前記樹脂突起上に形成された配線と、を含む半導体装置と、
    前記半導体装置が搭載された、配線パターンを有する配線基板と、
    を含み、
    前記半導体装置は、前記配線基板に、前記配線における前記樹脂突起とオーバーラップする部分が、前記配線パターンの電気的接続部と接触して電気的に接続されるように搭載されてなり、
    前記樹脂突起は、前記半導体チップの前記電極が形成された面の中央から離れて配置されたものほど高さが高くなるように形成されてなり、
    前記配線基板は、前記電気的接続部が形成された面が凸曲面になるように反ってなる電子モジュール。
  4. 請求項3記載の電子モジュールにおいて、
    前記半導体チップは、前記電極が形成された面が凸曲面になるように反ってなる電子モジュール。
  5. 電極を有する半導体チップと、前記半導体チップの前記電極が形成された面に形成された複数の樹脂突起と、前記電極と電気的に接続されてなり、いずれかの前記樹脂突起上に形成された配線と、を含む半導体装置と、
    前記半導体装置が搭載された、配線パターンを有する配線基板と、
    を含み、
    前記半導体装置は、前記配線基板に、前記配線における前記樹脂突起とオーバーラップする部分が、前記配線パターンの電気的接続部と接触して電気的に接続されるように搭載されてなり、
    前記樹脂突起は、前記半導体チップの前記電極が形成された面の中央から離れて配置されたものほど高さが高くなるように形成されてなり、
    前記半導体チップは、前記電極が形成された面が凸曲面になるように反ってなる電子モジュール。
  6. 電極を有する半導体チップと、前記半導体チップの前記電極が形成された面に形成された複数の樹脂突起と、前記電極と電気的に接続されてなり、いずれかの前記樹脂突起上に形成された配線と、を含む半導体装置を用意する工程と、
    配線パターンを有し、前記配線パターンの電気的接続部が形成された面が凸曲面になるように反った配線基板を用意する工程と、
    前記半導体装置を前記配線基板に搭載して、前記配線における前記樹脂突起とオーバーラップする部分と前記電気的接続部とを接触させて電気的に接続する工程と、
    を含み、
    前記樹脂突起は、前記半導体チップの前記電極が形成された面の中央から離れて配置されたものほど高さが高くなるように形成されてなる電子モジュールの製造方法。
  7. 請求項6記載の電子モジュールの製造方法において、
    前記半導体チップは、前記電極が形成された面が凸曲面になるように反ってなる電子モジュールの製造方法。
  8. 電極を有する半導体チップと、前記半導体チップの前記電極が形成された面に形成された複数の樹脂突起と、前記電極と電気的に接続されてなり、いずれかの前記樹脂突起上に形成された配線と、を含む半導体装置を用意する工程と、
    配線パターンを有する配線基板を用意する工程と、
    前記半導体装置を前記配線基板に搭載して、前記配線における前記樹脂突起とオーバーラップする部分と前記配線パターンの電気的接続部とを接触させて電気的に接続する工程と、
    を含み、
    前記半導体チップは、前記電極が形成された面が凸曲面になるように反ってなり、
    前記樹脂突起は、前記半導体チップの前記電極が形成された面の中央から離れて配置されたものほど高さが高くなるように形成されてなる電子モジュールの製造方法。
  9. 電極を有する半導体チップと、
    前記半導体チップの前記電極が形成された面に形成された第1の樹脂突起と、
    前記半導体チップの前記電極が形成された面であって、前記第1の樹脂突起よりも前記半導体チップの前記電極が形成された面の中央から離れた位置に配置された第2の樹脂突起と、
    前記電極と電気的に接続されてなり、少なくとも前記第1または第2の樹脂突起のいずれかの上に形成された配線と、
    を含み、
    前記第1の樹脂突起の高さよりも前記第2の樹脂突起の高さの方が高い半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009279803A (ja) * 2008-05-21 2009-12-03 Seiko Epson Corp サーマルヘッドおよびサーマルプリンタ
US8018057B2 (en) 2007-02-21 2011-09-13 Seiko Epson Corporation Semiconductor device with resin layers and wirings and method for manufacturing the same

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007266111A (ja) * 2006-03-27 2007-10-11 Sharp Corp 半導体装置、それを用いた積層型半導体装置、ベース基板、および半導体装置の製造方法
US8053336B2 (en) * 2008-11-12 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method for reducing chip warpage
EP2782606B1 (en) * 2011-11-21 2021-01-20 3M Innovative Properties Company Systems, devices, and methods for identifying portions of a wound filler left at a tissue site
US10072975B2 (en) * 2015-09-04 2018-09-11 Stella Wearables, Inc. Wearable to monitor exposure to UV radiation

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02272737A (ja) 1989-04-14 1990-11-07 Citizen Watch Co Ltd 半導体の突起電極構造及び突起電極形成方法
JP3349058B2 (ja) * 1997-03-21 2002-11-20 ローム株式会社 複数のicチップを備えた半導体装置の構造
US5936304A (en) * 1997-12-10 1999-08-10 Intel Corporation C4 package die backside coating
JP2004253544A (ja) 2003-02-19 2004-09-09 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP4096774B2 (ja) * 2003-03-24 2008-06-04 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器、半導体装置の製造方法及び電子デバイスの製造方法
JP2004335660A (ja) 2003-05-06 2004-11-25 Sony Corp 半導体装置及びその製造方法、並びに配線基板及びその製造方法
JP2005101527A (ja) * 2003-08-21 2005-04-14 Seiko Epson Corp 電子部品の実装構造、電気光学装置、電子機器及び電子部品の実装方法
JP4218622B2 (ja) 2003-10-09 2009-02-04 セイコーエプソン株式会社 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8018057B2 (en) 2007-02-21 2011-09-13 Seiko Epson Corporation Semiconductor device with resin layers and wirings and method for manufacturing the same
JP2009279803A (ja) * 2008-05-21 2009-12-03 Seiko Epson Corp サーマルヘッドおよびサーマルプリンタ

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