JP2004253544A - 半導体装置の製造方法 - Google Patents

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和弘 石川
Tadaaki Mimura
忠昭 三村
Kenji Ueda
賢治 植田
Yasushi Takemura
康司 竹村
Noriyuki Nagai
紀行 永井
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Abstract

【課題】エリアパッド構造に適用可能で、且つ高密度実装を可能にする小型化で多ピン化が図れ、ショート不良や信頼性試験でのリーク不良を防止する。
【解決手段】半導体素子１上にマトリックス状に形成された複数の電極にバンプ３を形成し、半導体素子１を支持する半導体キャリア基板４の配線電極６とバンプ３とが、半田あるいは導電性接着剤５を介して接続し、かつ半導体素子１と半導体キャリア基板４との間を封止樹脂７で充填している半導体装置であって、バンプ３を１段または２段以上に積み上げて形成した。これにより、半導体キャリア基板４の凹凸形状の反りうねりに応じて、半導体素子１上の複数の電極上に形成したバンプの高さ（段数）を可変させることができるバンプ積層構造を実現でき、マトリックス配列にある全てのエリア端子の電気的な接続性とその信頼性を確保できる実装構造を有するものである。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
この発明は、マトリックス型に形成された複数の素子上電極パッドを有する半導体素子を用いたフリップチップ実装工法で実装した半導体装置に関するものであり、特に、移動体通信や光通信機器などのセット製品における高密度実装化や高速伝送化を図る分野に必要不可欠な、小型で且つ多ピン化への対応が可能である半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
益々、光ディスクや移動体通信機器などのセット製品における高機能化、高速伝送化、高密度実装化に関する要求が高まっている。その中、従来の半導体装置では、高機能化に伴う半導体素子の多ピン化により、半導体装置は益々、技術的に大型化してしまう状況にあり、セット製品への要望に回答できない大きな技術課題があった。そこで、従来の外側周辺だけの電極パッド（ペリフェラル構造）から、ペリフェラル構造内部のマトリックス型に形成された複数の電極パッドを形成したエリアパッド構造にすることにより、半導体装置の多ピン化で小型化を図ることが可能である。しかし、実際ＰＯＥ（Ｐａｄ Ｏｎ Ｅｌｅｍｅｎｔ）半導体素子を支持する半導体キャリア基板は、従来の外側周辺だけの電極パッドを有するペリフェラル構造に関しては、半導体キャリア基板の実装全面の反りうねりは、１０μｍ以下であったが、エリアパッド構造により、約５０〜６０μｍ程度と外側周辺だけの電極パッドより大きくなる。従って、ユーザ要望に回答できる製品化への実用化は技術的には、非常に困難であった。
【０００３】
以下、図面を参照して従来の半導体装置の構造を説明する。図９と図１０はそれぞれ従来のペリフェラル構造の半導体装置を示す断面図である。図９に示すように、表面の電極パッド１にＡｕ等のバンプ３が形成された半導体素子１が、その主面側を下にして、支持体であるセラミックを絶縁基体とした多層回路基板よりなる半導体キャリア基板４に接続されている。半導体素子１上に形成されたバンプ３と半導体キャリア基板４上の複数の配線電極部６とが半田或いは導電性接着剤５により接合されている。そして、接合された半導体素子１と半導体キャリア基板４との隙間には、エポキシ系の液状封止樹脂７が充填被覆されている半導体装置である。
【０００４】
次に、もうひとつの従来の半導体装置の例について図面を参照しながら、以下説明する。図９同様、図１０に示すように、電極パッド２にＡｕ等のバンプ３が形成された半導体素子１が、その主面側を下にして、支持体であるセラミックを絶縁基体とした多層回路基板よりなる半導体キャリア基板４に接続されている。半導体素子１上に形成されたバンプ３と半導体キャリア４上の複数の配線電極部６とが半田或いは導電性ペースト５を介さずダイレクトにボンディング接合され、シール状のエポキシ系封止樹脂７−１を介して、電気的に接続されているもう一つの従来の半導体装置である。
【０００５】
なお、図９と図１０に示す半導体キャリア基板４は、その裏面に外部端子８を有し、配線電極部６と外部端子８とは半導体キャリア基板４内に形成されたビア９により内部接続されているものである。
【０００６】
以上これら従来の半導体装置は、半導体素子１の外側周辺（ペリフェラル構造）に設けられた電極パッド２のみのフリップ接続の実装方法である。
【０００７】
一方、ペリフェラル構造内部のマトリックス型に形成された複数の電極パッドを形成したエリアパッド構造にした場合の従来構造を図１１（ａ）と図１１（ｂ）及び図１２に示す。以下、図面を参照しながら説明する。図１１（ａ）に示すように、半導体素子１上にマトリックス型に形成された複数の電極パッド２があり、それぞれの電極パッド２上にＡｕ等のバンプ３が形成された半導体素子１が、その主面側を下にして、支持体であるセラミックを絶縁基体とした多層回路基板よりなる半導体キャリア基板４（凹形に反っている）に接続されている。半導体素子１上に形成されたバンプ３と半導体キャリア基板４上の複数の配線電極部６とが半田或いは導電性接着剤５により接合されている。しかし、マトリックス配列した外側部のみ接続されているが、反りうねりが大きい中央部は完全に接続されずにオープン不良になっている状況にある。この状態で半導体素子１と半導体キャリア基板４との隙間には、エポキシ系の液状封止樹脂７が充填被覆されている半導体装置である。
【０００８】
また、図１１（ｂ）に示すように、半導体素子１上にマトリックス型に形成された複数の電極パッド２があり、それぞれの電極パッド２上にＡｕ等のバンプ３が形成された半導体素子１が、その主面側を下にして、支持体であるセラミックを絶縁基体とした多層回路基板よりなる半導体キャリア基板４（凸形に反っている）に接続されている。半導体素子１上に形成されたバンプ３と半導体キャリア基板４上の複数の配線電極部６とが半田或いは導電性接着剤５により接合されている。しかし、マトリックス配列した中央部のみ接続されているが、反りうねりが大きい外側部は完全に接続されずにオープン不良になっている状況にある。この状態で半導体素子１と半導体キャリア基板４との隙間には、エポキシ系の液状封止樹脂７が充填被覆されている半導体装置である。
【０００９】
次に、図１２に示すように、半導体素子１上にマトリックス型に形成された複数の電極パッド２があり、それぞれの電極パッド２上にＡｕ等のバンプ３が形成された半導体素子１が、その主面側を下にして、支持体であるセラミックを絶縁基体とした多層回路基板よりなる半導体キャリア基板４（凹形に反っている）に接続されている。半導体素子１上に形成されたバンプ３と半導体キャリア４上の複数の配線電極部５とが半田或いは導電性ペースト５を介さずダイレクトにボンディング接合され、シール状のエポキシ系封止樹脂７−１を介して、電気的に接続されているもう一つの従来の半導体装置である。しかし、この構造においては、半導体キャリア基板の大きな反りうねりを緩和させるために、従来よりかなり高い温度や高荷重を印加することにより、フリップ実装の位置ずれや、半導体素子への致命的なダメージを与えるだけでなく、一旦、電気的に接続されるが、製品の応力負荷が発生し、信頼性試験への寿命も短く、すぐにマトリックス配列の中央部がオープンする不良が多発してしまうという大きな技術的課題があった。さらに、高機能化（多ピン化）に伴い、さらに高い放熱性が必要であり、従来のエリアパッド構造ではデバイス破壊という致命的な不具合が発生し、エリアパッド構造を有する半導体装置の実現化は非常に困難であった。
【００１０】
【特許文献１】
特開平２−１５９０４７号公報（第３，４，６頁）
【００１１】
【発明が解決しようとする課題】
上記のように前記従来の半導体装置の構造では、半導体装置の更なる小型化・高機能化に対応してゆくため、半導体素子の電極パッド数を増加させたが、半導体素子サイズがそれに伴い大きくなり、半導体装置の小型化が図れなくなるという技術的な課題があった。また、半導体装置の大型化を阻止するために、従来の半導体素子の外側周辺だけの電極パッド（ペリフェラル）構造から、ペリフェラル構造内部のマトリックス型に形成された複数の電極パッドを形成したエリアパッド構造にしたが、エリア中央部を含めた半導体キャリア基板の反りうねり量は、従来のペリフェラル構造（１０μｍ以下）よりも大きく、約５０〜６０μｍであり、特に、反りうねり量が最大であるエリア中央部周辺でフリップ実装後、オープン不良が多発している状況にあった。また、高温と高荷重を同時に印加させるもう一つの従来技術における半導体装置については、半導体キャリア基板の大きな反りうねりを緩和させるために、従来のペリフェラル構造の場合よりも更に、高い温度や荷重を印加することにより、フリップ実装の位置ずれや、半導体素子への致命的なダメージを与えるだけでなく、一旦、電気的に接続されるが、製品の応力負荷が発生し、信頼性試験への寿命も短く、すぐにマトリックス配列の中央部がオープンする不良が多発していた。そのため、半導体素子を大きくさせずに、多ピン化が図れる半導体装置を可能にするためには、この反りうねりに対応できる新たな接続手段の確立が必要不可欠であった。
【００１２】
したがって、この発明の目的は、前記従来の半導体装置の課題を解決するもので、ＰＯＥ構造を有するエリアパッド構造に適用可能（低コスト化）で、且つ高密度実装を可能にする小型化で多ピン化が図れことはもちろん、マトリックス形状に有る複数の隣接端子とのショート不良を防止することができ、また製品に大きな負荷を加える信頼性試験において発生するオープン不良やリーク不良をも防止或いは無くすることができる半導体装置およびその製造方法を提供することである。
【００１３】
【課題を解決するための手段】
上記課題を解決するためにこの発明の請求項１記載の半導体装置は、半導体素子上にマトリックス状に形成された複数の電極にバンプを形成し、前記半導体素子を支持する半導体キャリア基板の配線電極と前記バンプとが、半田あるいは導電性接着剤を介して接続し、かつ前記半導体素子と前記半導体キャリア基板との間を封止樹脂で充填している半導体装置であって、前記バンプを１段または２段以上に積み上げて形成した。
【００１４】
このように、半田あるいは導電性接着剤を介して半導体素子を半導体キャリア基板に接続する構成において、バンプを１段または２段以上に積み上げて形成したので、半導体キャリア基板の凹凸形状の反りうねりに応じて、半導体素子上の複数の電極上に形成したバンプの高さ（段数）を可変させることができるバンプ積層構造を実現できる。例えば半導体キャリア基板の反りうねりが凹形の場合、半導体素子上のマトリックス配列のエリア中央部にバンプを２段以上に積み上げ、半導体キャリア基板の反りうねりの小さい最外周部は従来通りの１段バンプで対応可能である。このように、マトリックス配列にある全てのエリア端子の電気的な接続性とその信頼性を確保できる実装構造を有するものである。
【００１５】
請求項２記載の半導体装置は、半導体素子上にマトリックス状に形成された複数の電極にバンプを形成し、前記半導体素子を支持する半導体キャリア基板の配線電極と前記バンプとが電気的に接続され、かつ前記半導体素子と前記半導体キャリア基板との間にシール状封止樹脂が形成されている半導体装置であって、前記バンプを１段または２段以上に積み上げて形成した。
【００１６】
このように、半田あるいは導電性接着剤を介さず半導体素子を半導体キャリア基板に接続する構成において、バンプを１段または２段以上に積み上げて形成したので、半導体キャリア基板の凹凸形状の反りうねりに応じて、半導体素子上の複数の電極上に形成したバンプの高さ（段数）を可変させることができるバンプ積層構造を実現できる。例えば半導体キャリア基板の反りうねりが凹形の場合、半導体素子上のマトリックス配列のエリア中央部にバンプを２段以上に積み上げ、半導体キャリア基板の反りうねりの小さい最外周部は従来通りの１段バンプで対応可能である。このように、マトリックス配列にある全てのエリア端子の電気的な接続性とその信頼性を確保できる実装構造を有するものである。
【００１７】
請求項３記載の半導体装置は、請求項１または２記載の半導体装置において、半導体キャリア基板の反りうねりの形状に応じて、半導体素子と前記半導体キャリア基板との間隔が広くなる位置ほど、積み上げるバンプの段数を多くした。このように、半導体キャリア基板の反りうねりの形状に応じて、半導体素子と半導体キャリア基板との間隔が広くなる位置ほど、積み上げるバンプの段数を多くしたので、半導体素子の中央部の電極に２段以上のバンプを、また外側周辺に１段のバンプを形成するように、半導体キャリア基板の反りうねりの形状に応じて、積み上げるバンプの段数を可変させることで、格子配列された全ての端子の接続性を確保できる。
【００１８】
請求項４記載の半導体装置は、請求項１または２記載の半導体装置において、半導体素子の電極にバンプが１段または２段以上に、バンプの段数が均一に形成されている。このように、半導体素子の電極にバンプが１段または２段以上に、バンプの段数が均一に形成されているので、半導体キャリア基板の表面層の凹凸が小さい場合にバンプ高さを均一にして接続することができる。
【００１９】
請求項５記載の半導体装置は、請求項１または２記載の半導体装置において、半導体素子の電極のうち少なくとも二つ以上に共通化された電極グループと、この電極グループとリンクする冗長性を持たせた半導体キャリア基板の配線電極とが電気的に接続されている。このように、半導体素子の電極のうち少なくとも二つ以上に共通化された電極グループと、この電極グループとリンクする冗長性を持たせた半導体キャリア基板の配線電極とが電気的に接続されているので、凹凸が大きい半導体キャリア基板に対しても、電気的接続性を十分確保でき、電気的な接続性の更なる向上を図ることができる。
【００２０】
請求項６記載の半導体装置は、請求項５記載の半導体装置において、半導体素子上の電極に形成するバンプの段数は、均一化、あるいは前記半導体素子の中央部と外周部で異なる構成とした。このように、半導体素子上の電極に形成するバンプの段数は、均一化、あるいは半導体素子の中央部と外周部で異なる構成としたので、半導体キャリア基板の凹凸形状に応じて、半導体素子の中央部のみや外周部のみにバンプを積層するランダム化した構成だけでなく、全面部への均一化したバンプの積層をも可能となる。
【００２１】
請求項７記載の半導体装置の製造方法は、半導体素子上にマトリックス状に形成された複数の電極と半導体キャリア基板の配線電極とをバンプにより接続する半導体装置の製造方法であって、前記複数の電極にバンプを形成する工程と、前記バンプの中央部に凹み部を形成する工程と、２段目のバンプの先端部を前記凹み部に挿入し、２段目のバンプ形成を行う工程とを含む。
【００２２】
このように、複数の電極にバンプを形成する工程と、バンプの中央部に凹み部を形成する工程と、２段目のバンプの先端部を凹み部に挿入し、２段目のバンプ形成を行う工程とを含むので、バンプ高さを確保し、マトリックス状に配置された隣接するエリア端子とのショート不良を防止することができる。また、製品に大きな負荷を加える信頼性試験において発生するオープン不良やリーク不良をも防止することができる。そのため、高密度実装を可能にする小型で多ピン化が図れる高機能な半導体装置を実現できる。
【００２３】
請求項８記載の半導体装置の製造方法は、請求項７記載の半導体装置の製造方法において、バンプの中央部に凹み部を形成する前に、バンプを平坦化するレベリング工程を行う。このように、バンプの中央部に凹み部を形成する前に、バンプを平坦化するレベリング工程を行うので、凹み部を精度良く形成することができる。
【００２４】
請求項９記載の半導体装置の製造方法は、請求項７または８記載の半導体装置の製造方法において、３段目以上のバンプ形成を２段目と同様に行う工程を含む。このように、３段目以上のバンプ形成を２段目と同様に行う工程を含むので、３段目以上のバンプ形成に関して、バンプ積み上げ製造工程に準じて形成することができ、バンプの積層ずれを防止することができる。
【００２５】
【発明の実施の形態】
この発明の第１の実施の形態を図１に基づいて説明する。図１（ａ）はこの発明の第１の実施形態における半導体装置を示す断面図、（ｂ）は第１の実施形態の変形例を示す断面図である。
【００２６】
図１に示すように、半導体素子１上に形成された複数のＡｌ等の電極パッド２は、半導体素子１の周辺にペリフェラル状に配列された部分のみではなく、半導体素子内部にも複数の電極パッド２がエリア状にマトリックス配列された格子配列になっている。また、半導体素子１を支持する半導体キャリア基板４の凹凸形状の反りうねりに応じて、半導体素子１上の複数の電極パッド２上に形成したバンプ３の高さ（段数）を１段または２段以上に可変させることができるバンプ積層構造を有している。
【００２７】
半導体キャリア基板４が凹形の場合を図１（ａ）に示す。図１（ａ）に示すように、半導体素子１上にマトリックス型にエリア配列された複数の電極パッド２に、Ａｕ等のバンプ３を形成する。この場合、半導体キャリア基板４の表層面は凹形であるため、半導体素子１と半導体キャリア基板４との間隔が広くなる半導体素子１のエリア中央部を中心にバンプ高さを高くするため、２段から３段にバンプ３を積層している。一方、エリアパッドの最外周部においては、反りうねりが小さいため、従来通りの１段バンプを形成している。
【００２８】
次に、エリア配列にある電極パッド２に形成したバンプ３を下にして、半田或いは導電性接着剤５を介して半導体キャリア基板４の上層面にあるエリア状にマトリックス配列された複数の配線電極部６と接着されており、半導体素子１と半導体キャリア４基板間にはエポキシ系の封止樹脂７で充填被覆されている構造である。
【００２９】
また、半導体キャリア基板４が凸形の場合を図１（ｂ）に示す。図１（ｂ）に示すように、半導体キャリア基板４の表層面は凸形であるため、半導体素子１と半導体キャリア基板４との間隔が広くなる半導体素子１のエリアパッドの最外周部を中心にバンプ３の高さを高くする必要があるため、２段から３段にバンプ３を積層している接続構造を有している。一方、エリア中央部は逆に、反りうねりが小さいため、従来通りの１段バンプを形成している構造である。
【００３０】
なお、図１（ａ）、（ｂ）に示す半導体キャリア基板４は、その裏面に外部端子８を有し、配線電極部６と外部端子８とは半導体キャリア基板４内に形成されたビア９により内部接続されている。
【００３１】
この発明の第２の実施の形態を図２に基づいて説明する。図２（ａ）はこの発明の第２の実施形態における半導体装置を示す断面図、（ｂ）は第２の実施形態の変形例を示す断面図である。
【００３２】
図２に示すように、半導体素子１上に形成された複数のＡｌ等の電極パッド２は、半導体素子１の周辺にペリフェラル状に配列された部分のみではなく、半導体素子内部にも複数の電極パッド２がエリア状にマトリックス配列された格子配列になっている。また、半導体素子１を支持する半導体キャリア基板４の凹凸形状の反りうねりに応じて、半導体素子１上の複数の電極パッド２上に形成したバンプ３の高さ（段数）を１段または２段以上に可変させることができるバンプ積層構造を有している。
【００３３】
半導体キャリア基板４が凹形の場合を図２（ａ）に示す。図２（ａ）に示すように、半導体素子１上にマトリックス型にエリア配列された複数の電極パッド２に、Ａｕ等のバンプ３を形成する。この場合、半導体キャリア基板４の表層面は凹形であるため、半導体素子１と半導体キャリア基板４との間隔が広くなる半導体素子１のエリア中央部を中心にバンプ高さを高くするため、２段から３段にバンプ３を積層している。一方、エリアパッドの最外周部においては、反りうねりが小さいため、従来通りの１段バンプを形成している。この半導体装置においては、半導体キャリア基板４の上層面にあるエリア状にマトリックス配列された複数の配線電極部６とバンプ３とが、半導体キャリア基板４に貼付けられたシール状のエポキシ系の封止樹脂７ー１を押し広げて、ダイレクトに接続された構造である。
【００３４】
また、半導体キャリア基板４が凸形の場合を図２（ｂ）に示す。図２（ｂ）に示すように、半導体キャリア基板４の表層面は凸形であるため、半導体素子１と半導体キャリア基板４との間隔が広くなる半導体素子１のエリアパッドの最外周部を中心にバンプ３の高さを高くする必要があり、２段から３段にバンプ３を積層している接続構造を有している。一方、エリア中央部は逆に、反りうねりが小さいため、従来通りの１段バンプを形成している構造である。
【００３５】
なお、図２（ａ）、（ｂ）に示す半導体キャリア基板４は、その裏面に外部端子８を有し、配線電極部６と外部端子８とは半導体キャリア基板４内に形成されたビア９により内部接続されている。
【００３６】
この発明の第３の実施の形態を図３および図４に基づいて説明する。図３はこの発明の第３の実施形態における半導体装置を示す断面図、図４は第３の実施形態の変形例を示す断面図である。
【００３７】
図３（ａ）に示すように、半導体素子１上にマトリックス状に形成された複数の電極２にバンプ３を形成し、半導体素子１を支持する半導体キャリア基板４の配線電極６とバンプ３とが、半田あるいは導電性接着剤５を介して接続し、かつ半導体素子１と半導体キャリア基板４との間を封止樹脂７で充填している構成において、半導体素子１上のエリア状にあるマトリックス型の電極パッド２のうち、少なくとも二つ以上に共通化された電極パッド２と、半導体キャリア基板４の配線電極部６とが、冗長性を持った構造を有している。
【００３８】
この場合、半導体素子１上にある電極パッド２のうち、二つ以上の電極パッドとして、冗長性を持たせた電極パッドグループ２−１と、半導体キャリア基板４上にあるマトリックス型の配線電極部６のうち、前記半導体素子１の冗長性を持たせた電極パッドグループ２−１（図３（ｂ））とリンクする冗長性を持たせた配線電極部グループ６ー１（図３（ｃ））とを有している。この状態において、電極パッド２に形成したバンプ３と半導体キャリア基板４上の配線電極部６（６−１含む）が、半田或いは導電性接着剤５を介して電気的に接続されている。また、半導体素子１と半導体キャリア基板４との間にはエポキシ系の封止樹脂７が充填被覆されている構造である。
【００３９】
また、図４に示すように、半導体素子１上にマトリックス状に形成された複数の電極２にバンプ３を形成し、半導体素子１を支持する半導体キャリア基板４の配線電極６とバンプ３とが電気的に接続され、かつ半導体素子１と半導体キャリア基板４との間にシール状封止樹脂７ー１が形成されている構成において、半導体素子１上のエリア状にあるマトリックス型の電極パッド２のうち、少なくとも二つ以上に共通化された電極パッド２と、半導体キャリア基板４の配線電極部６とが、冗長性を持った構造を有している。図４において、Ａの拡大図は図３（ｂ）、Ｂの拡大図は図３（ｃ）と同様である。
【００４０】
この場合、半導体素子１上にある電極パッド２のうち、二つ以上の電極パッドとして、例えば三つの電極パッドグループ２−１と、半導体キャリア基板４上にあるマトリックス型の配線電極部６のうち、前記半導体素子１の三つの電極パッドグループ２−１とリンクする３つの配線電極部グループ６−１とを有している。この状態において、電極パッド２に形成したバンプ３と半導体キャリア基板４上の配線電極部６（６−１含む）が、シール状のエポキシ系の封止樹脂７−１を押し広げて、ダイレクトに接続された構造である。
【００４１】
なお、図３および図４において、半導体素子１上の電極パッド２に形成するバンプ３の段数は均一化しているが、第１，２の実施形態と同様に半導体素子１の中央部と外周部で異なる構成としてもよい。
【００４２】
また、図３，４に示す半導体キャリア基板４は、その裏面に外部端子８を有し、配線電極部６と外部端子８とは半導体キャリア基板４内に形成されたビア９により内部接続されている。
【００４３】
次に、第１〜３の実施形態において、バンプ高さを確保するためのバンプ積層に関する製造方法を図５および図６に基づいて説明する。図５（ａ）〜（ｄ）はこの発明の実施形態のバンプ積層接続技術に関する製造方法を示す断面図である。
【００４４】
図５（ａ）に示すように、半導体素子１上のマトリックス型に形成された複数の電極パッド２上に、バンプ３を形成し、図５（ｂ）に示すように形成したバンプ３をレベリングツール１０で平坦化する。次に、図５（ｃ）に示すように、平坦化したレベリング済みバンプ３の中央部に、Ｖ字形などの凸形ツール１１を用いて、Ｖ字形などの凹み部１２を形成する工程を有している。また、図５（ｄ）、（ｅ）に示すように、２段目のバンプ３−１の頭頂部（先端部）１３を前記平坦化されたバンプ３の中央部に形成した凹み部１２を狙って挿入し、２段目のバンプ形成を行い、レベリングツール１０で２段目のバンプ３−１を平坦化させる。その後、３段目のバンプ形成に関しても前記に示した図５（ａ）〜（ｅ）のように形成することができ、バンプの積層ばらつきをかなり小さくすることが可能である。これにより、エリア状にマトリックス配列されたバンプの積層ずれを完全に防止することができ、隣接するエリア状のバンプ間でのショート不良を完全に防止できる高い信頼性を確保したバンプを積層することができる。
【００４５】
また、図６（ａ）、（ｂ）はエリア状にマトリックス型に配列した積層バンプの先端部に、半田或いは導電性接着剤５を転写塗布する場合の転写製造方法を示す断面図である。
【００４６】
図６（ａ）に示すように、半導体キャリア基板４が凹形の場合においては、バンプ形成した半導体素子１のバンプ積層形状は凸状であり、凹形の転写台１４の凹み部分１５にある半田或いは導電性接着剤５を転写塗布する方法で転写塗布工程を実施する。また、図６（ｂ）に示すように、半導体キャリア基板４が凸形の場合においては、バンプ形成した半導体素子１のバンプ積層形状は凹状であり、凸形の転写台１６の凸部１７に塗布された半田或いは導電性接着剤５を転写させることもできるものである。
【００４７】
本実施形態の積層ばらつきを抑えることができる製造方法においてバンプを積み上げる積層バンプ技術や、半導体素子１と半導体キャリア基板４とが冗長性を持たせた構造を有していることにより、隣接する電極パッド２間でのショート不良の防止や信頼性試験でのリーク不良の防止ができるだけでなく、製品の組立歩留（％）を急激に向上させることができるものである。なお、レベリング工程を行わずにバンプ３の中央部に凹み部１２を形成してもよい。
【００４８】
前記に示した図５（ａ）〜（ｅ）に示したバンプ積層製造方法を用いて、バンプの高さを２段、または３段以上に、エリア状に全面バンプ高さを均一に形成した構造を有することもできる。その実施の形態を図７および図８に示している。
【００４９】
図７および図８はそれぞれこの発明の第４，５の実施の形態の半導体装置を示す断面図である。図７（ａ）、図８（ａ）にはバンプ高さを２段にエリア状に均一にして接続させた場合を示す。また図７（ｂ）、図８（ｂ）にはバンプ高さを３段にエリア状に均一にして接続させた場合を示す。
【００５０】
まず、第４の実施形態では、図７（ａ）、（ｂ）に示すように、半導体素子１上にマトリックス型にエリア配列された複数の電極パッド２に、Ａｕ等のバンプ３を形成する。この場合、半導体キャリア基板４の表層面は凹凸が小さいため、半導体素子１のエリア中央部とエリアパッドの最外周部においては、２段（図７（ａ））または、３段（図７（ｂ））を均一にバンプをエリア全面に積層している。そして、エリア配列にある電極パッド２に形成したバンプ３を下にして、半田或いは導電性接着剤５を介して半導体キャリア基板４の上層面にあるエリア状にマトリックス配列された複数の配線電極部６と接着されており、半導体素子１と半導体キャリア基板４間にはエポキシ系の封止樹脂７で充填被覆されている構造である。
【００５１】
次に、第５の実施形態では、図８（ａ）、（ｂ）に示すように、半導体素子１上にマトリックス型にエリア配列された複数の電極パッド２に、Ａｕ等のバンプ３を形成する。この場合も、半導体キャリア基板４の表層面は凹凸が小さいため、半導体素子１のエリア中央部とエリアパッドの最外周部においては、２段（図８（ａ））、３段（図８（ｂ））にバンプをエリア全面に積層している。次に、エリア配列にある電極パッド２に形成したバンプ３と半導体キャリア基板４の上層面にあるエリア状にマトリックス配列された複数の配線電極部６とが、シール状のエポキシ系の封止樹脂７−１を押し広げて、ダイレクトに接続された構造である。
【００５２】
なお、図７（ａ）と図７（ｂ）及び図８（ａ）と図８（ｂ）に示す半導体キャリア基板４は、その裏面に外部端子８を有している。
【００５３】
以上説明した本実施形態における半導体装置は、半導体素子１上にあるエリア状の複数の電極パッド２を形成したＰＯＥ（Ｐａｄ Ｏｎ Ｅｌｅｍｅｎｔ）構造を有した半導体素子１（特にエリアパッド構造を有する）と、それを支持する半導体キャリア基板４（反りうねりが大きい）とが、積層したバンプ３等を介してフリップチップ接続している構造を有していることから、半導体キャリア基板４の反りうねりが大きい場合に対しても、必要以上な荷重や応力を負荷させることなく、確実に接続特性を確保することができる。
【００５４】
また、多ピンで小型化が図れる半導体製品の組立歩留（％）を従来の約１０％から、約９８．５％程度に、急激に向上させることもできる。更に、半導体素子１とそれを支持する半導体キャリア基板４とはそれぞれ、冗長性を持たせた構造を有していることから、凹凸が大きい半導体キャリア基板に対しても、電気的接続性を十分確保できるものである。また、本発明の実施形態の半導体装置に使用している、バンプ積層技術においては、平坦化したバンプ面上に、Ｖ字形などの凹み部１２を形成することにより、バンプ３を積み上げる際の積層ばらつきを十分に抑えることができる製造方法であり、マトリックス状に隣接する積層バンプ間での接触（ショート）不良や信頼性試験でのリーク不良の防止もできるものである。
【００５５】
また、マトリックス状に配列されたエリアパッド配列構造を有していることから、高密度実装を可能にする小型化で且つ多ピン化が図れる高機能な半導体装置の実現はもちろん、発熱体である半導体素子からの熱をマトリックス状のエリアバンプの端子部からそれぞれ放熱することにより、従来のペリフェラル構造に比べて熱抵抗は１７ｍｍ□（チップ１０ｍｍ角）のパッケージにおいては、実装基板上においては、約３０℃／Ｗであったが、マトリックス型のエリアパッド構造にすることにより、熱抵抗は約２４℃／Ｗ程度に大きく減少させることもができる。すなわち、熱抵抗値は、従来比で約２０％と大きく減少させることができるものであり、高放熱性を有するセット製品への商品展開の拡大化も実施することができるものである。
【００５６】
【発明の効果】
この発明の請求項１記載の半導体装置によれば、半田あるいは導電性接着剤を介して半導体素子を半導体キャリア基板に接続する構成において、バンプを１段または２段以上に積み上げて形成したので、半導体キャリア基板の凹凸形状の反りうねりに応じて、半導体素子上の複数の電極上に形成したバンプの高さ（段数）を可変させることができるバンプ積層構造を実現できる。例えば半導体キャリア基板の反りうねりが凹形の場合、半導体素子上のマトリックス配列のエリア中央部にバンプを２段以上に積み上げ、半導体キャリア基板の反りうねりの小さい最外周部は従来通りの１段バンプで対応可能である。このように、マトリックス配列にある全てのエリア端子の電気的な接続性とその信頼性を確保できる実装構造を有するものである。その結果、半導体キャリア基板の反りうねりが大きい場合に対しても、必要以上の荷重や応力を負荷させることなく、確実に接続特性を確保することができる。具体的には、多ピンで小型化が図れる半導体製品の組立歩留りを従来の約１０％から、約９８．５％程度に、急激に向上させることができる。
【００５７】
この発明の請求項２記載の半導体装置によれば、半田あるいは導電性接着剤を介さず半導体素子を半導体キャリア基板に接続する構成において、バンプを１段または２段以上に積み上げて形成したので、半導体キャリア基板の凹凸形状の反りうねりに応じて、半導体素子上の複数の電極上に形成したバンプの高さ（段数）を可変させることができるバンプ積層構造を実現できる。例えば半導体キャリア基板の反りうねりが凹形の場合、半導体素子上のマトリックス配列のエリア中央部にバンプを２段以上に積み上げ、半導体キャリア基板の反りうねりの小さい最外周部は従来通りの１段バンプで対応可能である。このように、マトリックス配列にある全てのエリア端子の電気的な接続性とその信頼性を確保できる実装構造を有するものである。その結果、半導体キャリア基板の反りうねりが大きい場合に対しても、必要以上の荷重や応力を負荷させることなく、確実に接続特性を確保することができる。具体的には、多ピンで小型化が図れる半導体製品の組立歩留りを従来の約１０％から、約９８．５％程度に、急激に向上させることができる。
【００５８】
請求項３では、半導体キャリア基板の反りうねりの形状に応じて、半導体素子と半導体キャリア基板との間隔が広くなる位置ほど、積み上げるバンプの段数を多くしたので、半導体素子の中央部の電極に２段以上のバンプを、また外側周辺に１段のバンプを形成するように、半導体キャリア基板の反りうねりの形状に応じて、積み上げるバンプの段数を可変させることで、格子配列された全ての端子の接続性を確保できる。
【００５９】
請求項４では、半導体素子の電極にバンプが１段または２段以上に、バンプの段数が均一に形成されているので、半導体キャリア基板の表面層の凹凸が小さい場合にバンプ高さを均一にして接続することができる。
【００６０】
請求項５では、半導体素子の電極のうち少なくとも二つ以上に共通化された電極グループと、この電極グループとリンクする冗長性を持たせた半導体キャリア基板の配線電極とが電気的に接続されているので、凹凸が大きい半導体キャリア基板に対しても、電気的接続性を十分確保でき、電気的な接続性の更なる向上を図ることができる。
【００６１】
請求項６では、半導体素子上の電極に形成するバンプの段数は、均一化、あるいは半導体素子の中央部と外周部で異なる構成としたので、半導体キャリア基板の凹凸形状に応じて、半導体素子の中央部のみや外周部のみにバンプを積層するランダム化した構成だけでなく、全面部への均一化したバンプの積層をも可能となる。
【００６２】
この発明の請求項７記載の半導体装置の製造方法によれば、複数の電極にバンプを形成する工程と、バンプの中央部に凹み部を形成する工程と、２段目のバンプの先端部を凹み部に挿入し、２段目のバンプ形成を行う工程とを含むので、バンプ高さを確保し、マトリックス状に配置された隣接するエリア端子とのショート不良を防止することができる。また、製品に大きな負荷を加える信頼性試験において発生するオープン不良やリーク不良をも防止することができる。そのため、高密度実装を可能にする小型で多ピン化が図れる高機能な半導体装置を実現できる。
【００６３】
請求項８では、バンプの中央部に凹み部を形成する前に、バンプを平坦化するレベリング工程を行うので、凹み部を精度良く形成することができる。
【００６４】
請求項９では、３段目以上のバンプ形成を２段目と同様に行う工程を含むので、３段目以上のバンプ形成に関して、バンプ積み上げ製造工程に準じて形成することができ、バンプの積層ずれを防止することができる。
【図面の簡単な説明】
【図１】（ａ）はこの発明の第１の実施形態における半導体装置を示す断面図、（ｂ）は第１の実施形態の変形例を示す断面図である。
【図２】（ａ）はこの発明の第２の実施形態における半導体装置を示す断面図、（ｂ）は第２の実施形態の変形例を示す断面図である。
【図３】この発明の第３の実施形態における半導体装置を示す断面図である。
【図４】第３の実施形態の変形例を示す断面図である。
【図５】（ａ）〜（ｄ）はこの発明の実施形態のバンプ積層接続技術に関する製造方法を示す断面図である。
【図６】（ａ）、（ｂ）は半田或いは導電性接着剤を転写塗布する場合の転写製造方法を示す断面図である。
【図７】この発明の第４の実施の形態の半導体装置を示す断面図である。
【図８】この発明の第５の実施の形態の半導体装置を示す断面図である。
【図９】（ａ）は従来の半導体装置を示す断面図、（ｂ）は半導体素子の平面図である。
【図１０】（ａ）は従来の半導体装置を示す断面図、（ｂ）は半導体素子の平面図である。
【図１１】（ａ）、（ｂ）は従来のエリアパッド構造の半導体装置を示す断面図である。
【図１２】従来のエリアパッド構造の半導体装置を示す断面図である。
【符号の説明】
１ 半導体素子
２ 電極パッド
２−１ 冗長性を有した電極パッドグループ
３ Ａｕ等のバンプ
３−１ 二段目のバンプ
４ 半導体キャリア基板
５ 半田或いは導電性接着剤
６ 半導体キャリア基板上に有る配線電極部
６−１ 冗長性を有した配線電極グループ
７ エポキシ系の液状封止樹脂
７−１ シール状の封止樹脂
８ 外部端子
９ ビア
１０ レベリングツール
１１ Ｖ字形などの凸形ツール
１２ Ｖ字形などの凹み部
１３ バンプ頭頂部
１４ 半田或いは導電性接着剤が塗布された凹形転写台
１５ 凹形転写台の凹み部分
１６ 半田或いは導電性接着剤が塗布された凸形転写台
１７ 凸形転写台の凸の部分

Claims (9)

  1. 半導体素子上にマトリックス状に形成された複数の電極にバンプを形成し、前記半導体素子を支持する半導体キャリア基板の配線電極と前記バンプとが、半田あるいは導電性接着剤を介して接続し、かつ前記半導体素子と前記半導体キャリア基板との間を封止樹脂で充填している半導体装置であって、前記バンプを１段または２段以上に積み上げて形成したことを特徴とする半導体装置。
  2. 半導体素子上にマトリックス状に形成された複数の電極にバンプを形成し、前記半導体素子を支持する半導体キャリア基板の配線電極と前記バンプとが電気的に接続され、かつ前記半導体素子と前記半導体キャリア基板との間にシール状封止樹脂が形成されている半導体装置であって、前記バンプを１段または２段以上に積み上げて形成したことを特徴とする半導体装置。
  3. 半導体キャリア基板の反りうねりの形状に応じて、半導体素子と前記半導体キャリア基板との間隔が広くなる位置ほど、積み上げるバンプの段数を多くした請求項１または２記載の半導体装置。
  4. 半導体素子の電極にバンプが１段または２段以上に、バンプの段数が均一に形成されている請求項１または２記載の半導体装置。
  5. 半導体素子の電極のうち少なくとも二つ以上に共通化された電極グループと、この電極グループとリンクする冗長性を持たせた半導体キャリア基板の配線電極とが電気的に接続されている請求項１または２記載の半導体装置。
  6. 半導体素子上の電極に形成するバンプの段数は、均一化、あるいは前記半導体素子の中央部と外周部で異なる構成とした請求項５記載の半導体装置。
  7. 半導体素子上にマトリックス状に形成された複数の電極と半導体キャリア基板の配線電極とをバンプにより接続する半導体装置の製造方法であって、前記複数の電極にバンプを形成する工程と、前記バンプの中央部に凹み部を形成する工程と、２段目のバンプの先端部を前記凹み部に挿入し、２段目のバンプ形成を行う工程とを含む半導体装置の製造方法。
  8. バンプの中央部に凹み部を形成する前に、前記バンプを平坦化するレベリング工程を行う請求項７記載の半導体装置の製造方法。
  9. ３段目以上のバンプ形成を２段目と同様に行う工程を含む請求項７または８記載の半導体装置の製造方法。
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