JP4602139B2 - 高周波回路基板 - Google Patents

高周波回路基板 Download PDF

Info

Publication number
JP4602139B2
JP4602139B2 JP2005099080A JP2005099080A JP4602139B2 JP 4602139 B2 JP4602139 B2 JP 4602139B2 JP 2005099080 A JP2005099080 A JP 2005099080A JP 2005099080 A JP2005099080 A JP 2005099080A JP 4602139 B2 JP4602139 B2 JP 4602139B2
Authority
JP
Japan
Prior art keywords
substrate
ceramic substrate
solder
multilayer ceramic
waveguide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005099080A
Other languages
English (en)
Other versions
JP2006278943A (ja
Inventor
実 橋本
達也 金子
洋介 近藤
憲彦 金塚
清 石田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2005099080A priority Critical patent/JP4602139B2/ja
Publication of JP2006278943A publication Critical patent/JP2006278943A/ja
Application granted granted Critical
Publication of JP4602139B2 publication Critical patent/JP4602139B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item

Landscapes

  • Structure Of Printed Boards (AREA)

Description

本発明は、電波を送受信する回路が搭載されたセラミック基板と、該セラミック基板が送受信する電波を通過させるための導波管孔を有し前記セラミック基板を保持するキャリアとを備える高周波回路基板に関し、更に詳しくはセラミック基板とキャリアとの接合構造に関するものである。
レーダなどの高周波回路には、電波を送受信する回路が搭載されたセラミック基板と、該セラミック基板が送受信する電波を通過させるための導波管孔を有し該セラミック基板を保持するキャリアとから構成される高周波回路基板が用いられることが多い。これらセラミック基板とキャリアとは、従来、ろう材としての板状はんだによって接合されていたが、板状はんだの場合は、板状はんだが溶融、硬化される際に、空気が閉じこめられたボイドが形成されて、導波管部のアイソレーションが確保できないことが多いという問題がある。
このような問題を解決するために、特許文献1においては、セラミック基板の裏面、すなわちキャリアとの接合面に格子状に配列された複数のパッド部を設け、さらにこれら複数のパッド部に高温はんだで形成した一定高さのバンプを設けてキャリアと所定の間隔を得るためのスペーサとするとともに、キャリア側には低温はんだを供給し、低温はんだが溶融し高温はんだが溶融しない温度で加熱することで、セラミック基板およびキャリアを接合するようにしている。
特開2003−68930号公報
セラミック基板の面状態は一般に平坦ではないが、ICを搭載するための凹み(キャビティ)をセラミック基板の表面に形成する場合には、セラミック基板の厚みの変化により焼成状態が不均一となるために、キャリアとの接合面にはより顕著な反りやうねりが生じることが多い。また、キャリアについても、プレス加工によって安価に形成する場合には、部品に反りが生じる。このように、反りがある部品同士をはんだ付けで接合する場合には、特許文献1のように一定高さのバンプを設けるようにしていたのでは、隙間が大きい箇所においてはんだ量が不足するために、はんだフィレット幅の細過ぎや、フィレットが繋がっていない等の欠陥が生じ、これらの欠陥が導波管の周囲に生じた場合には、欠陥部から電波が漏れて、通過損失の増加や、隣接する他のポートへの漏れ込みによりアイソレーション特性が劣化するなどの問題が生じる。このように、セラミック基板およびキャリア間の隙間管理は、正常なフィレット形状を得る上で、非常に重要である。なお、セラミック基板やキャリアの反りを修正する方法として、表面を研磨する方法もあるが、部品のコストアップに繋がるため、有効とはいえない。
本発明は、上記に鑑みてなされたものであって、セラミック基板あるいはキャリアに反りやうねりが生じている場合においてもセラミック基板およびキャリアをろう材で確実に接合し、導波管部からの電波の漏れを防ぐことができる高周波回路基板を得ることを目的とする。
上述した課題を解決し、目的を達成するために、本発明は、第2の基板との接合面に複数のパッド部が形成され、電波を送受信する回路が搭載された第1の基板と、前記回路が送受信する電波を通過させるための導波管孔を有し前記第1の基板を保持する第2の基板とを備え、前記第1の基板の複数のパッド部に高温はんだでバンプをそれぞれ形成し、これら複数バンプと第2の基板とを前記バンプよりも溶融温度が低い低温はんだで接合することにより、第1の基板及び第2の基板を接合するようにした高周波回路基板において、前記バンプを、第2の基板の面形状に倣うように高さが異なるよう形成したことを特徴とする。
この発明によれば、各バンプの高さが、第2の基板の面形状に倣うように形成される。
この発明によれば、第1の基板に形成されるバンプの高さを第1の基板の面形状に倣うように異ならせているので、第1あるいは第2の基板に反りやうねりがある場合でも、ろう材としての低温はんだを安定的に接合することが可能となり、はんだ不足やはんだ過剰によるフィレットの形状異常を防ぐことが可能となる。これにより、導波管周囲の接合状態も安定させることが可能となり、電波の漏れを防止することができ、通過特性、アイソレーション特性を向上させることができる。
以下に、本発明にかかる高周波回路基板およびその製造方法の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
実施の形態1.
図1〜図6にしたがってこの発明の実施の形態1について説明する。図1は、多層セラミック基板1およびキャリア基板2によって構成される高周波回路基板を示すものであり、図2は、多層セラミック基板1の一部を省略した状態の高周波回路基板を示すものであり、図3は、多層セラミック基板1の表面側を示すものであり、図4は、多層セラミック基板1の裏面側を示すものであり、図5は、キャリア基板2を示すものである。
図1〜図3に示すように、多層セラミック基板(特許請求の範囲で云うところの第1の基板)1の表面側の中央部には、半導体実装エリアとしての凹部であるIC搭載凹部(キャビティ)4が形成されており、このIC搭載凹部4に、電波を送受信する回路などを含む半導体電子部品5が搭載されている。電子部品5間および電子部品5−多層セラミック基板1間は、配線ワイヤ6によって接続されている。
一方、多層セラミック基板1の裏面側には、図4に示すように、はんだ濡れ性の良い材料で形成された複数のパッド部8が格子状に配列されている。これらパッド部8上には、多層セラミック基板1とキャリア基板2との距離を確保するために、高温はんだによるバンプが形成される。このような格子状のパッド部8を採用した場合、バンプ形成時に、パッド部8間の溝にフラックスなどの不純物が流出するという利点がある。また、多層セラミック基板1の裏面側において、キャリア基板2に形成された導波管孔7に対向する部位には、多層セラミック基板1に形成された誘電体導波管の入出力部として機能する導波管開口部9が形成されている。導波管開口部9においては、セラミック面が露出されており、その周囲に、他の部分よりも小さな面積として形成された複数のパッド部8aが配置されている。
キャリア基板2(特許請求の範囲で云うところの第2の基板)は、金属で構成されており、図2、図5に示すように、多層セラミック基板1を支持する。キャリア基板2には、複数の導波管孔7が形成されている。この場合、キャリア基板2の四隅には、キャリア基板2を図示しない別部品に固定するためのネジ孔20が形成されている。
図6は、多層セラミック基板1およびキャリア基板2をろう材としてのはんだで接合したときの断面を示すものである。この場合は、多層セラミック基板1には上凸状の反りが、キャリア基板2には、下凸状の反りが発生している。実施の形態1においては、各パッド部8,8a上に高温はんだによって形成するバンプ10a,10bがキャリア基板2の面形状に倣うように、別言すれば多層セラミック基板1とキャリア基板2の隙間が大きい箇所ではバンプ高さが高くなるように、該隙間が小さい箇所ではバンプ高さが低くなるように、各バンプ10a,10bの高さを異ならせている。図6においては、10aは高さが高めのバンプを示しており、10bは高さが低めのバンプを示している。そして、これら高さが異なるバンプ10a,10bとキャリア基板2とをバンプ10a,10bよりも溶融温度が低い低温はんだ11で接合することにより、多層セラミック基板1とキャリア基板2を接合している。
このような高周波回路基板を製造するに当たっては、まず、多層セラミック基板1のキャリア基板2との接合面に、図4に示すような、格子状のパッド部8,8aを形成し、これらパッド部8,8aに高温はんだによって高さの異なるバンプ10a,10bを形成する。多層セラミック基板1とキャリア基板2を接合した際に、両部品間の隙間の変化を予め確認しておき、隙間に応じてバンプ高さを異ならせることで、各バンプ高さがキャリア基板2の面形状に倣うようにする。
多層セラミック基板1の反りやうねりの状態は、IC搭載凹部4の形状や焼成条件によって変化するが、製品によっては形状や条件の確定後は概ね同一の傾向が得られることがある。また、キャリア基板2においても、反りの方向を板金加工などによって故意に統一させることによって、両部品の隙間が最大となる位置や隙間量を定量化することが可能である。
高さの異なるバンプは、多層セラミック基板1の格子状のパッド部8,8a毎に、はんだの供給量を増減することで、形成することができる。はんだをスクリーン印刷等で供給する場合には、はんだの供給厚みは印刷マスク(ステンシル)の厚さに依存するため、場所毎に可変することはできないが、印刷マスクの開口部を多層セラミック基板1の格子状のパッド部8,8aのパターンに合わせて配置し、各パッド部8,8aに対する印刷マスクの開口面積を可変することで、はんだ供給量を増減させることができる。また、はんだをディスペンサーで供給する場合には、各パッド部8,8a毎に、ディスペンサーのはんだ吐出量を増減することで、任意の箇所におけるバンプ高さを変化させることができる。すなわち、はんだの供給量が多い箇所ほど、バンプ高さは高くなる。
このようにして、多層セラミック基板1に高さの異なるバンプが形成されると、キャリア基板2における多層セラミック基板1のパッド部8,8aに対応する部位に、低温はんだ11を供給する。キャリア基板2側への低温はんだの供給は、例えば通常のスクリーン印刷によって行う。したがって、低温はんだ11の厚さは一定となる。
つぎに、多層セラミック基板1をキャリア基板2上に位置決めした後、全体をバンプの溶融温度よりも低く低温はんだの溶融温度よりも高い温度で加熱して、低温はんだを溶融させて、バンプ及びキャリア基板2を接合するはんだ接合部としてのはんだフィレットを形成する。
このようにこの実施の形態1においては、多層セラミック基板1側のはんだバンプ10a,10bの高さをキャリア基板2の面形状に倣うように異ならせているので、セラミック基板やキャリアに反りやうねりがある場合でも、ろう材としての低温はんだを安定的に接合することが可能となり、はんだ不足やはんだ過剰によるフィレットの形状異常を防ぐことが可能となる。そして、電波の送受信機能を有したセラミック基板や導波管付きキャリア基板を接合する構成においては、特性に影響を及ぼす導波管周囲の接合状態も安定させることが可能であり、電波の漏れを防止することができ、通過特性、アイソレーション特性を向上させることができる。
実施の形態2.
図7を用いてこの発明の実施の形態2について説明する。この実施の形態2においては、キャリア基板2に形成された導波管孔7と対向する位置に形成された導波管開口部9の周囲のパッド部8a(図4参照)上に高温はんだによって形成するバンプの高さを、それ以外のパッド部上に形成するバンプの高さよりも高く形成するようにしている。
このように実施の形態2においては、導波管開口部9の周囲のパッド部8a上に形成するバンプの高さを、それ以外のパッド部上に形成するバンプの高さよりも高く形成するようにしているので、導波管開口部9の周囲が常にキャリア基板2と接触する状態を得ることができ、低温はんだによるキャリア基板2との接合において、導波管開口部9の周囲のはんだ接合状態を安定させることが可能となる。したがって、導波管部からの電波の漏れを防止することができ、導波管部の通過特性、アイソレーション特性を向上させることができる。
因みに、特許文献1に示された従来技術においては、図8に示すように、高温はんだによるバンプ10の高さを一定に形成するようにしていたので、図9に示すように、多層セラミック基板1やキャリア基板2に反りやうねりがある場合、隙間が大きい箇所においてはんだ量が不足するために、はんだフィレット幅の細過ぎや、フィレットが繋がっていない等の欠陥が生じ、これらの欠陥が導波管の周囲に生じた場合には、欠陥部から電波が漏れて、通過損失の増加や、アイソレーション特性が劣化するなどの問題が生じていた。
実施の形態3.
つぎに、図10〜図12を用いてこの発明の実施の形態3について説明する。図10は、多層セラミック基板1およびキャリア基板3によって構成される高周波回路基板を示すものであり、多層セラミック基板1の一部は省略されている。図11は、キャリア基板3を示すものであり、図12は、多層セラミック基板1およびキャリア基板3をろう材としてのはんだで接合したときの断面を示すものである。図10〜図12において、先の実施の形態のものと同一機能を有する構成要素については同一符号を付しており、重複する説明は省略する。
この実施の形態3においては、先の実施の形態のように、二種類(高温はんだ及び低温はんだ)のはんだを使用するのではなく、一種類のはんだ12のみを使用する。また、キャリア基板3における少なくとも導波管孔7の近傍に、多層セラミック基板1を支えるための突起であるスペーサ13を設けるようにしている。
スペーサ13は、先の実施の形態1,2で用いたバンプとは異なり、配設位置を最適にする必要がある。導波管部におけるはんだの状態を安定化させるためには、導波管孔7の位置における多層セラミック基板1とキャリア基板2間のギャップを一定にすることが効果的であるため、スペーサ13は導波管の位置に形成することが理想的であるが、現実には以下の制約があるために、導波管孔7から離れた位置に配置することになる。
・導波管孔7上にスペーサを配置することはできない。
・電磁波漏れを防ぐため導波管孔7の周囲ははんだで覆わなければならないため、導波管孔7に隣接する箇所にもスペーサは配置できない。
・製品によっては、はんだの外周にチョーク構造が必要となる場合もあり、その領域においてもスペーサ13を配置することができない。
このようにスペーサ方式では、ギャップばらつきを抑制したい導波管部の位置と、スペーサ13の位置が離れてしまうという問題がある。実施の形態3では、多層セラミック基板1の反りがばらついても、導波管位置のギャップばらつきを抑制することで、導波管孔7の周囲のはんだ接合状態を安定させることが可能なスペーサ配置を選ぶようにしている。
そこで、本実施の形態3においては、スペーサ13は、図10,図11に示すように、導波管孔7の周囲であって、かつ多層セラミック基板1の反り形状の極点(極大点あるいは極小点)に近い側に設けるようにしている。図12に示す高周波回路基板においては、多層セラミック基板1は上凸形状でありその極大点はほぼ中央部にある。したがって、この場合は、導波管孔7の周囲における中央部寄りにスペーサ13を設けるようにしている。
つぎに、図13〜図16を用いて、スペーサ13を導波管孔7から極点に遠い側ではなく近い側に配置したほうが有利であることを証明する。図13および図14は多層セラミック基板1の1/2モデルであり、平面形状についての2つの状態を示すものである。図13および図14において、図示していないキャリア基板2は横軸xと平行な直線である。以下では簡単のためキャリア基板2=反り0mmと仮定して、多層セラミック基板1の反り量が変化した場合について説明している。平面度Pの規格を0≦P≦P0とした場合において、図13は平面度P=0mm(理想的な平面状態)の多層セラミック基板1を示すものであり、図14は平面度P=P0mm(規格内最大反り状態)を示すものである。縦軸yは、多層セラミック基板1の高さを示し、横軸xは多層セラミック基板1の中心部(原点)からの水平方向距離を示すものである。図14においては、説明しやすいように便宜的に反り形状を円弧近似した時の曲率半径の中心を原点にしている。よって、反り形状の極点(この場合極大点)は、x=0の縦軸(y軸)上にある。
横軸上のXWGは導波管孔7が配設される位置、XinはXWGから中心側に所定距離δだけ離れた位置、XoutはXWGから外側側に所定距離δだけ離れた位置を示している。Ginは位置Xinにスペーサ13を配置した場合における、位置Xinでの多層セラミック基板1の高さ位置と、導波管孔7の位置XWGでの多層セラミック基板1の高さ位置との差を示す値である。また、Goutは位置Xoutにスペーサ13を配置した場合における、位置Xoutでの多層セラミック基板1の高さ位置と、導波管孔7の位置XWGでの多層セラミック基板1の高さ位置との差を示す値である。P0は、極大点から多層セラミック基板1の端部までの高さ距離であり、Lは極大点から導波管孔7の位置XWGまでの距離である。
したがって、GinおよびGoutのうちの値の小さい方が、平面度ばらつきに対して導波管孔7の位置XWGでの高さばらつきが小さいと言える。このため、Gin<Goutを証明することができれば、スペーサ13を導波管孔7から極点に遠い側ではなく近い側に配置したほうが有利であることを証明することができる。
inおよびGoutの大小は、図15に示すように、点Xinと点XWGとの中間点での傾きqinと点Xoutと点XWGとの中間点での傾きqoutの大小と等価である。傾きqin,qoutとは、各点での多層セラミック基板1の形状曲線に対する接線である。図15が正確に描けていれば、qin<qoutは明らかであるが、図示が正しいことを式で説明する。
基板の反りを円弧近似して説明する。曲率半径をRとすると、基板の反りは、
2+y2=R2
である。これをyについて解くと、
y=√(R2−x2) …(1)
となる。上式の両辺をxで微分すると
y´=(1/2)*(1/√(R2−x2))*(-2x)
=-x/√(R2−x2) …(2)
となる。
R=1として、式(2)をグラフ化すると図16のようになる。y´は多層セラミック基板1の各点での接線の傾きであるが、この図16によれば、極大点(この場合はx=0)から遠ざかるにつれてy´が大きくなることが確認できる。すなわち、qin<qoutであり、したがって、Gin<Goutである。
ここで具体的な数値で検証する。例えば、反り規定の最大値P0=0.2mm,多層セラミック基板1のx方向の全幅W=20mm,基板1の中心から導波管孔7までの距離L=7mm,スペーサ13と導波管孔7との距離δ=2mmとした場合、Gin=0.048mmとなり、Gout=0.064mmとなる。すなわち、基板1の平面度Pが0≦P≦0.2mmの範囲でばらつくとき、導波管孔7の位置XWGの近傍のギャップ寸法は、極点に近い側にスペーサ13を配置した方が、遠い側に配置する場合よりも30%ばらつきが小さくなる。このように、スペーサ13を導波管孔7から極点に近い側に配置した場合は、スペーサ13を導波管孔7から極点に遠い側に配置した場合に比べ、基板の反りが規格値以下でばらついた場合でも、導波管孔7の位置XWGの近傍のギャップ寸法のばらつきを抑制することができる。
ところで、多層セラミック基板1の外周部側には、焼成時に反りが発生することが多い。このため、スペーサ13を導波管孔7の周囲における外側ではなく内側(中央部側)に設けると、これら反りに影響されることなく、多層セラミック基板1およびキャリア基板3間の隙間を常に一定に確保することができる。
実施の形態3において、両部品を接合するためのはんだ12は、多層セラミック基板1側に供給するようにしてもよいが、スペーサ13が形成されたキャリア基板3側に供給するようにしてもよい。キャリア基板3側に供給する場合、スペーサ13の突起高さよりも厚い印刷マスクを用いる場合には、印刷マスクにおけるスペーサ13が干渉する部位に開口を設けることで、スペーサ13がない場合と同様に印刷でのはんだ供給が可能となる。
このように実施の形態3によれば、導波管孔7の近傍にスペーサ13を形成するようにしているので、導波管孔7の近傍における多層セラミック基板1およびキャリア基板3間の隙間を常に一定に確保することができ、これにより導波管孔周囲のはんだ接合状態を安定化させることができ、導波管の近傍部におけるはんだ不足によるフィレット幅の細すぎ、はんだ過剰によるフィレットの導波管孔7への落ち込みなどのフィレット形状異常を防ぐことが可能となる。したがって、導波管部からの電波の漏れを防止することができ、通過特性、アイソレーション特性を向上させることができる。
因みに、スペーサ13を、両部品の外周に近い位置に形成した場合は、図17に示すように、導波管孔7の近傍箇所において両部品間の隙間が大きい場合は、はんだの不足に伴うフィレット形状の欠陥が生じたり、図18に示すように、導波管孔7の近傍箇所において両部品間の隙間が大きい場合は、はんだ量が過多となり余剰はんだが導波管孔に溢れ出りして、通過損失が増加したり、アイソレーション特性が悪化したりする問題がある。
また、実施の形態3においては、一種類のはんだを使用するために、実施の形態1,2の手法では制約となっていた、はんだ溶融温度の上限を解消でき、鉛フリーはんだの選定や加熱温度の管理が容易となる。すなわち、高温はんだでバンプを形成する構造においては、低温はんだを溶融する際の加熱温度を両はんだの融点温度の範囲内で制御する必要があるため、温度制御を容易化するには、両はんだの溶融温度差が大きくなるはんだの組合わせが必要となる。環境保護対応として最近では鉛フリーはんだを選定する必要性が高まっているが、鉛入りはんだの場合には溶融温度の異なる多数のはんだが存在するため、温度範囲の広い組合わせを容易に選定できるが、鉛フリーはんだでは溶融温度の異なるはんだの種類が少ないために、鉛入りはんだよりも溶融温度差が狭くなることから、加熱温度のバラツキによって、高温はんだの溶け出しや低温はんだが未溶融となる問題が生じ易く、厳しい温度管理が必要とされるのである。
なお、実施の形態3においては、スペーサ13をキャリア基板3と一体的に設けるようにしたが、例えば、ボンディング用ワイヤ等の別部品としてのスペーサを、多層セラミック基板1またはキャリア基板3に取り付けるようにしてもよい。また、下凸形状のキャリア基板2,3を採用した場合、キャリア基板2,3を四方のネジ孔20を介して下側のアンテナ基板等の別部品にねじ固定する際に、中央部に位置する導波管孔7が下の別部品に確実に接触されるという利点がある。
以上のように、本発明にかかる高周波回路基板は、高周波を通過させる導波管が形成されたキャリア基板および高周波を送受信する回路が搭載された多層セラミック基板から構成される高周波回路基板に有用である。
高周波回路基板の外観構成を示す斜視図である。 多層セラミック基板の一部を省略した状態の高周波回路基板の外観構成を示す斜視図である。 多層セラミック基板の表面側の外観構成を示す斜視図である。 多層セラミック基板の裏面側の外観構成を示す斜視図である。 キャリア基板の外観構成を示す斜視図である。 実施の形態1の高周波回路基板における多層セラミック基板とキャリア基板との接合構造を示す断面図である。 実施の形態2の高周波回路基板における多層セラミック基板とキャリア基板との接合構造を示す断面図である。 従来技術を示す断面図である。 従来技術を示す断面図である。 実施の形態3の高周波回路基板の外観構成を示す斜視図である。 実施の形態3の高周波回路基板に用いるキャリア基板の外観構成を示す斜視図である。 実施の形態3の高周波回路基板における多層セラミック基板とキャリア基板との接合構造を示す断面図である。 理想的な平面状態における多層セラミック基板の位置とギャップとの関係を示す図である。 規格内最大反り状態における多層セラミック基板の位置とギャップとの関係を示す図である。 導波管部内側および外側での基板の傾きを示す図である。 基板の傾きと水平位置との関係を示す図である。 スペーサを外周部に配置した接合構造を示す断面図である。 スペーサを外周部に配置した接合構造を示す断面図である。
符号の説明
1 多層セラミック基板
2 キャリア基板
3 キャリア基板
4 IC搭載凹部
5 半導体電子部品
6 配線ワイヤ
7 導波管孔
8,8a パッド部
9 導波管開口部
10,10a,10b バンプ
11 低温はんだ
12 はんだ
13 スペーサ
20 ネジ孔

Claims (2)

  1. 電波を送受信する回路が搭載され、反り形状の極大部が基板のほぼ中央に1つ形成された上凸形状の反りを有する第1の基板と、前記回路が送受信する電波を通過させるための導波管孔を有し前記第1の基板を保持する第2の基板とを備え、前記第1の基板および第2の基板をろう材で接合するようにした高周波回路基板において、
    前記第2の基板における前記導波管孔と第1の基板の上凸形状の反りの極大部との間に、前記第1の基板を支えるためのスペーサを設けるようにしたことを特徴とする高周波回路基板。
  2. 電波を送受信する回路が搭載され、反り形状の極小部が基板のほぼ中央に1つ形成された下凸形状の反りを有する第1の基板と、前記回路が送受信する電波を通過させるための導波管孔を有し前記第1の基板を保持する第2の基板とを備え、前記第1の基板および第2の基板をろう材で接合するようにした高周波回路基板において、
    前記第2の基板における前記導波管孔と第1の基板の下凸形状の反りの極小部との間に、前記第1の基板を支えるためのスペーサを設けるようにしたことを特徴とする高周波回路基板。
JP2005099080A 2005-03-30 2005-03-30 高周波回路基板 Expired - Fee Related JP4602139B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005099080A JP4602139B2 (ja) 2005-03-30 2005-03-30 高周波回路基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005099080A JP4602139B2 (ja) 2005-03-30 2005-03-30 高周波回路基板

Publications (2)

Publication Number Publication Date
JP2006278943A JP2006278943A (ja) 2006-10-12
JP4602139B2 true JP4602139B2 (ja) 2010-12-22

Family

ID=37213333

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005099080A Expired - Fee Related JP4602139B2 (ja) 2005-03-30 2005-03-30 高周波回路基板

Country Status (1)

Country Link
JP (1) JP4602139B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5072968B2 (ja) * 2007-08-02 2012-11-14 三菱電機株式会社 導波管の接続構造
JP5268994B2 (ja) * 2010-05-31 2013-08-21 三菱電機株式会社 半導体モジュールとその製造方法
JP6230520B2 (ja) 2014-10-29 2017-11-15 キヤノン株式会社 プリント回路板及び電子機器
WO2020000414A1 (en) * 2018-06-29 2020-01-02 Intel Corporation Coupling mechanisms for substrates, semiconductor packages, and/or printed circuit boards

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10247700A (ja) * 1997-03-05 1998-09-14 Canon Inc 電子部品及びその実装方法並びにマスク
JP2001094002A (ja) * 1999-09-21 2001-04-06 Nec Corp Bga実装方法およびその実装構造
JP2002164465A (ja) * 2000-11-28 2002-06-07 Kyocera Corp 配線基板、配線ボード、それらの実装構造、ならびにマルチチップモジュール
JP2002185203A (ja) * 2000-10-06 2002-06-28 Mitsubishi Electric Corp 導波管接続部
JP2003068930A (ja) * 2001-08-27 2003-03-07 Mitsubishi Electric Corp 基板の接合構造およびその製造方法
JP2004253544A (ja) * 2003-02-19 2004-09-09 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2004327488A (ja) * 2003-04-21 2004-11-18 Mitsubishi Electric Corp 電子部品の電極端子構造

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10247700A (ja) * 1997-03-05 1998-09-14 Canon Inc 電子部品及びその実装方法並びにマスク
JP2001094002A (ja) * 1999-09-21 2001-04-06 Nec Corp Bga実装方法およびその実装構造
JP2002185203A (ja) * 2000-10-06 2002-06-28 Mitsubishi Electric Corp 導波管接続部
JP2002164465A (ja) * 2000-11-28 2002-06-07 Kyocera Corp 配線基板、配線ボード、それらの実装構造、ならびにマルチチップモジュール
JP2003068930A (ja) * 2001-08-27 2003-03-07 Mitsubishi Electric Corp 基板の接合構造およびその製造方法
JP2004253544A (ja) * 2003-02-19 2004-09-09 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2004327488A (ja) * 2003-04-21 2004-11-18 Mitsubishi Electric Corp 電子部品の電極端子構造

Also Published As

Publication number Publication date
JP2006278943A (ja) 2006-10-12

Similar Documents

Publication Publication Date Title
KR100959866B1 (ko) 패키지 기판용 리드핀
US7665648B2 (en) Fabrication method and structure of PCB assembly, and tool for assembly thereof
KR101114647B1 (ko) 프린트판, 프린트판 실장 구조, 및 프린트판 실장 방법
JP4602139B2 (ja) 高周波回路基板
KR100246654B1 (ko) 고주파 전력 증폭 모듈
JP2010212318A (ja) プリント配線基板および部品実装構造体
US20090211794A1 (en) Wiring board and manufacturing method therefor
JP5893351B2 (ja) プリント回路板
JP4545615B2 (ja) 組立部品、モジュール基板、モジュール基板製造方法、電子回路装置および電子機器
JP2790272B2 (ja) 高周波電力増幅モジュール
JP5105053B2 (ja) 支持体、該支持体を用いた電気部品搭載プリント配線基板、該電気部品搭載プリント配線基板の製造方法
JP4519102B2 (ja) 導波管接続構造とその製造方法
JP6259564B2 (ja) 電子部品
JP6432629B2 (ja) 電子部品の実装構造
JP2013179192A (ja) 基板及び実装方法
JP6962095B2 (ja) 電子装置および接合方法
KR940000669B1 (ko) 프린트 회로기판 및 회로부품 설치방법
JP2009224697A (ja) プリント基板及び電子部品実装基板
JP2009038119A (ja) 電気機器
CN102056405B (zh) 表面贴装结构及具有该表面贴装结构的电路板
KR102336286B1 (ko) 반도체칩 실장방법
JP7267089B2 (ja) 半導体装置
JP7050718B2 (ja) はんだ付け用位置決め治具
JP2008210825A (ja) 電子部品の実装構造及びその実装方法
JP4744293B2 (ja) 半導体素子が直交配置された回路基板の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070727

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20071227

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100706

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100903

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100928

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100929

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131008

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees