CN1251239C - 能适应多种封装形式的半导体存储装置 - Google Patents

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Abstract

焊盘列沿东带和西带(E/W带)配置在芯片的周边。因即使是周边配置也能适应TSOP，故VDD焊盘(11)和VSS焊盘(12)配置在北带和南带(N/S带)的中央部附近的端部。进而，考虑TSOP时的结构设计，焊盘列端部的一部分焊盘按和引脚排列相反的顺序配置。此外，对不需要考虑结构设计的封装，进而配置和引脚排列顺序相同的VDDQ焊盘(19)和VSSQ焊盘(20)。另一方面，考虑使用BAG封装的情况，在焊盘列的最端部分别成对地配置VDD焊盘(17)和VSS焊盘(18)。结果，半导体存储装置能适应多种多样的封装形式。

Description

能适应多种封装形式的半导体存储装置
技术领域
本发明涉及半导体存储装置，特别涉及具有能适应多种封装形式的焊盘配置、电路配置和电路结构的半导体存储装置。
背景技术
近年来，为了实现大容量和封装的小型化，采用BGA(Ball GridArray)封装或MCP(多芯片封装)等高密度封装形式。
半导体存储装置上的焊盘配置在使用BGA封装形式进行封装时，考虑到BGA的结构，可以采用周边焊盘配置的结构。此外，当使用MCP封装时，考虑到积层半导体芯片的结构，可以采用和BGA封装相同的周边焊盘配置的结构。
另一方面，当使用TSOP(薄而小的外形封装)封装时，因使用引线框，故若采用周边焊盘配置，则引线框的设计困难，可以采用使用了LOC(引导芯片)结构的中央焊盘配置的结构。
图28是表示x32位结构的DRAM(动态随机存取存储器)的TSOP的引脚配置的图。在该引脚配置中，电源引脚(由VDD、VSS、VDDQ、VSSQ表示的引脚)、数据引脚(由DQi表示的引脚)、地址引脚(由Ai表示的引脚)和控制信号引脚(由CLK、CKE、WE、RAS、CAS、CS等表示的引脚)等沿两边配置。关于符号13A将在后面叙述。
此外，图29是表示图28所示的与TSOP对应的先有的x32位DRAM的焊盘配置的图。该DRAM为了与TSOP对应，焊盘排列在中央部，且与封装引脚排列的顺序相同。
另一方面，象过去那样，半导体存储装置的焊盘配置的结构因半导体装置的封装方法而异，关于这一点，若从削减制造成本和适应多种多样的产品品种等方面来看，它不是我们所希望的。
此外，若从半导体存储装置的命令结构的观点来看，当想要用周边焊盘配置实现例如x32位结构的TSOP时，多引脚的x32位的结构为了确保引线框的空间而存在整个装置变大的问题。
另一方面，对于x16位以下的情况，引脚数少，若考虑x16位结构的BGA封装或MCP，则希望是周边焊盘配置，若考虑MCP，最好只配置在两边。
关于这一问题，虽然在上面分别对x16位和x32位定义了“少引脚数”和“多引脚数”，但在将来，当微细化技术发展时，对于x32位和x64位甚至更多位的结构，会存在同样的问题。
而且，近年来，伴随高密度封装的进展，半导体装置必须能适用多种多样的封装形式，同时，还必须能适应封装的小型化。
发明内容
因此，本发明是为了解决上述问题而提出的，其目的在于提供一种能适应各种各样的封装的半导体存储装置。
此外，本发明的另一个目的在于提供一种能适应不同的命令结构的半导体存储装置。
进而，本发明的又一个目的在于提供一种既能达到上述目的又能实现小型化封装的半导体存储装置。
根据本发明，半导体存储装置是能适应多种封装形式的矩形半导体存储装置，具有存储从外部输入的数据的存储元件和用来使存储元件与外部接通电源和交换数据及信号的多个焊盘，在与该半导体存储装置相对的两个边的中央部附近配置第1电源焊盘和第1接地焊盘，在分别沿与所述两边不同的另外两边的周边部排列包含第2电源焊盘和第2接地焊盘的其余的焊盘。
当该半导体存储装置利用TSOP封装时，第1电源焊盘最好与供给外部电源的引线框连在一起使用，第1接地焊盘最好与已接地的引线框连在一起使用，当该半导体存储装置利用BGA封装或多芯片封装时，第2电源焊盘最好与供给外部电源的引线框连在一起使用，第2接地焊盘最好与已接地的引线框连在一起使用。
半导体存储装置最好具有第1命令结构和比第1命令结构大的第2命令结构而且能够在两者之间进行切换，当该半导体存储装置使用第1命令结构时，第2电源焊盘与供给外部电源的引线框连在一起使用，第2接地焊盘与已接地的引线框连在一起使用，当该半导体存储装置使用第2命令结构时，第1电源焊盘与供给外部电源的引线框连在一起使用，第1接地焊盘与已接地的引线框连在一起使用。
存储元件最好包括包含多个存储单元的存储单元阵列、与焊盘中的数据输入输出焊盘连接与外部进行数据的输入输出的输入输出电路以及在存储单元阵列和输入输出电路之间进行数据传送的数据总线，存储单元阵列由4个存储体构成，该4个存储体分别配置在从中央沿纵横方向将该半导体存储装置分割形成的4个区域中，输入输出电路与焊盘列一起配置在沿其余两个边的周边部，数据总线沿各存储体之间和其余两个边配置，各存储体与配置在与其余两个边平行的存储体之间的中央数据总线连接。
此外，根据本发明，半导体存储装置是能切换使用内部电源电压和外接电压的半导体存储装置，具有产生切换到内部电源电压的第1切换信号的第1切换信号发生电路、产生切换到外接电压的第2切换信号的第2切换信号发生电路、与第1切换信号对应将外部电源电压变换成规定的内部电源电压再输出给内部电源节点的内部电源发生电路和与第2切换信号对应切换到决定外部输入信号的逻辑电平的电压的阈值的输入电路，第1切换信号发生电路包含第1焊盘，与向第1焊盘供给规定的电位的导线是否接通对应产生第1切换信号，第2切换信号发生电路包含第2焊盘，与向第2焊盘供给规定的电位的导线是否接通对应产生第2切换信号。
如上所述，若按照本发明的半导体存储装置，因焊盘配置是周边焊盘配置，是能适应TSOP的配置结构，故能适应多种多样的封装形式，包括过去采用周边焊盘配置结构的BGA封装和MCP。
此外，因是能适应第1命令结构和比第1命令结构大的第2命令结构的周边焊盘配置的结构，故能进一步适应多种多样的封装形式。
此外，若按照本发明的半导体存储装置，因降压电路也是与周边焊盘配置对应的周边配置，而且，尽可能配置在电源焊盘的附近，故能适应周边焊盘配置的多种多样的封装形式，又不会降低电源特性。
进而，因对于功耗比第2命令结构小的第1命令结构，将降压电路的能力调整到最佳状态，故在第1命令结构时能实现低功耗。
此外，若按照本发明的半导体存储装置，因进而具有必需要的最低限度的接通电源电路，故在电源接通后能尽快地工作，同时，又能省电，进而，通过省去不必要的埋，可以使整个装置实现小型化。
此外，若按照本发明的半导体存储装置，因进而在周边焊盘配置中实现最佳数据总线的结构，故能适应多种多样的封装形式，而且，能够避免因数据传送延迟而使半导体存储装置的特性下降。
进而，因在数据总线的各处配置补偿电路，故能够防止数据传送时数据的延迟。
此外，若按照本发明的半导体存储装置，因进而配置与周边焊盘配置对应的降压电路，故能够由此实现装置的小型化。
进而，因可以使降压电路分散配置在读出放大器带上，故能够进一步实现装置的小型化，同时，可以进一步强化外部电源线。
此外，若按照本发明的半导体存储装置，因进而具有各种规格的工作电压和外接电压且能通过选择连接选项去切换。故在安装工序中能制作出不同类型的产品，容易控制生产流程。
进而，因除连接选项之外，还通过熔丝是否被激光熔断来切换各种规格的电压，故即使某种手段难以实现也能够可靠地制作出不同类型的产品。
附图说明：
图1是用来说明本发明的半导体存储装置的功能的概略方框图。
图2是表示本发明实施形态1的半导体存储装置的焊盘配置的图。
图3是表示本发明实施形态2的半导体存储装置的焊盘配置的图。
图4是表示本发明实施形态2的半导体存储装置使用TSOP封装时的引线框的布局图。
图5是表示本发明实施形态3的半导体存储装置的焊盘配置的图。
图6是表示本发明实施形态4的半导体存储装置的焊盘配置的图。
图7是表示本发明实施形态5的半导体存储装置的焊盘配置的图。
图8是表示本发明实施形态6的半导体存储装置的焊盘配置的图。
图9是表示本发明的半导体存储装置的VDCS电路和VDCP电路的配置布局的图。
图10是本发明实施形态8的VDCS电路的电路图。
图11是本发明实施形态9的VDCS电路的电路图。
图12是概略说明本发明的ALIVE电路的功能的方块图。
图13是表示图12所示的ALIVE电路的电路图。
图14是输入从图12所示的ALIVE电路输出的信号来工作的VDCS电路的电路图。
图15是表示中央焊盘配置时的数据总线的布局的图。
图16是表示本发明实施形态11的半导体存储装置的数据总线的布局的图。
图17是表示本发明实施形态12的半导体存储装置的数据总线的布局的图。
图18是表示本发明实施形态13的半导体存储装置的数据总线的布局的图。
图19是表示本发明实施形态14的半导体存储装置的数据总线的布局的图。
图20是表示本发明实施形态15的半导体存储装置的数据总线的布局的图。
图21是表示中央焊盘配置时的VDC电路的配置的图。
图22是表示本发明实施形态16的半导体存储装置的VDC电路的配置的图。
图23是表示本发明实施形态17的半导体存储装置的VDC电路的配置的图。
图24是表示本发明实施形态18的半导体存储装置的VDC电路的配置的图。
图25是本发明的工作电压模式切换电路的电路图。
图26是本发明的外接电压模式切换电路的电路图。
图27是本发明实施形态20的切换信号发生电路的电路图。
图28是表示x32位结构的DRAM的TSOP的引脚配置的图。
图29是表示x32位结构的DRAM的TSOP时的先有的焊盘配置的图。
发明的具体实施方式
下面，参照附图详细说明本发明的实施形态。对图中相同或相当的部分附加同一符号，不重复进行说明。
图1是用来说明本发明的半导体存储装置的功能的概略方框图。
图1的半导体存储装置具有存储单元阵列1、时钟控制电路2、地址缓冲器3、输入输出缓冲器4、行地址译码器5、列地址译码器6、读出放大器/输入输控制电路7和降压电路8(Voltage DownConverter，以下称作VDC电路)。
存储器单元阵列1包含接配置成行列形式的多个存储单元、连接各存储单元和行地址译码器5的多根字线和连接各存储单元和读出放大器/输入输出控制电路7的多根位线对。
地址缓冲器3锁存从外部接收的地址信号A0～An，与从时钟控制电路2接收的时钟信号CLK同步输出地址信号。
时钟控制电路2从外部接收包含时钟信号CLK、时钟使能信号CKE、行地址选通信号/RAS、列地址选通信号/CAS和写使能信号/WE的信号。而且，时钟控制电路2与行地址选通信号/RAS和列地址选通信号/CAS的各控制信号的逻辑电平的变化对应判断地址缓冲器3取入的地址信号A0～An是行地址还是列地址。接着，当时钟控制电路2判断地址信号A0～An是行地址信号时，与时钟信号CLK同步向行地址译码器5输出激活行地址译码器5的信号。
当行地址译码器5被从时钟控制电路2接收来的信号激活时，根据从地址缓冲器3取入的地址信号A0～An，通过字线驱动器(未图示)激活存储器单元阵列1的规定的字线。
另一方面，当时钟控制电路2判断地址信号A0～An是列地址信号时，与时钟信号CLK同步向列地址译码器6输出激活列地址译码器6的信号。
当列地址译码器6被从时钟控制电路2接收来的信号激活时，根据从地址缓冲器3取入的地址信号A0～An，激活存储器单元阵列1的规定的位线对。
接着，若是数据读出时，读出放大器/输入输出控制电路7便放大已激活的位线上的信号，再经I/O线输出给输入输出缓冲器4。
这样一来，与地址信号A0～An对应的存储单元阵列1的存储单元被激活，进行数据的输入输出。
输入输出缓冲器4在数据输出时，利用读出放大器/输入输出控制电路7接收从存储单元阵列1的位线对读出的内部数据IDQ，与从时钟控制电路2接收的时钟信号CLK同步，使数据DQ1～DQi向外部输出。
此外，输入输出缓冲器4在数据输入时，从外部输入数据DQ1～DQi，与时钟信号CLK同步，将内部数据IDQ输出给读出放大器/输入输出控制电路7。
接着，读出放大器/输入输出控制电路7通过读出放大器，将内部数据IDQ输出给存储单元阵列1的位线对。
上述时钟控制电路2、地址缓冲器3、输入输出缓冲器4、行地址译码器5、列地址译码器6和读出放大器/输入输出控制电路7的各电路受从VDC电路8来的内部电源int.VDD的驱动而工作。VDC电路8是使外部电源ext.VDD的电压降低到规定的内部电源int.VDD的电压再供给半导体存储装置内的各电路的电路。
(焊盘配置)
【实施形态1】
图2是表示本发明实施形态1的半导体存储装置的焊盘配置的图。参照图2，焊盘排列在沿和半导体存储装置相对的2个边的周边部(以下，将沿焊盘排列的2个边的周边区域称作EAST/WEST带，进而简称为E/W带)。此外，过去，作为配置在焊盘列的最端部的电源焊盘的VDD焊盘11和VSS焊盘12配置在没有排列焊盘的其余2个边的中央部附近(以下，将沿不是AST/WEST带的2个边的周边区域称作NORTH/SOUTH带，进而简称为N/S带)。
若按照实施形态1，因焊盘配置在半导体存储装置的周边的E/W带，最端部的电源焊盘配置在N/S带的中央部附近，故在使用了引线框TSOP中，通过有效地利用N/S带外侧的空间，可以进行引线框的设计，可以实现过去难以实现的周边焊盘配置。
因此，实施形态1的半导体存储装置既是周边焊盘结构又能适应TSOP，可以适应多种多样的封装形式，包括过去一直使用的采用周边焊盘配置结构的BGA封装或MCP。
【实施形态2】
在实施形态2中，在实施形态1的基础上进而使排列在E/W带上的焊盘列的端部焊盘按和封装的引脚排列相反的顺序配置。
图3是表示本发明实施形态2的半导体存储装置的焊盘配置的图。由符号13～16表示的一群焊盘的各焊盘按和封装的引脚排列相反的顺序配置。即，若只看由符号13表示的焊盘，与封入该半导体存储装置的封装的符号13对应的引脚的配置由图28示出的符号13A表示。符号13A的引脚配置从端部一方开始，按顺序依次是DQ0、VDDQ、DQ1、DQ2、VSSQ、DQ3。
另一方面，再参照图3，符号13的焊盘配置从端部一方开始，按顺序依次是DQ3、VSSQ、DQ2、DQ1、VDDQ、DQ0，和符号13A的引脚配置的顺序相反。
该焊盘的正反配置对其它符号14～16也一样。
图4是表示实施形态2的半导体存储装置使用TSOP封装时的引线框的布局图。图4是将封装和半导体存储装置的1个角放大后示出的图，其余各个角的布局一样。如图4所示，对于端部的焊盘，因是从N/S带一侧延伸到引线框的结构，故该半导体存储装置能以周边焊盘配置去适应TSOP。
若按照实施形态2，半导体存储装置采用周边焊盘配置，最端部的电源焊盘配置在N/S带，同时，焊盘列的端部的排列顺序与封装引脚的排列顺序相反，所以，容易实现引线框的设计布局。
而且，实施形态2的半导体存储装置既是周边焊盘结构，又能适应TSOP，可以适应多种多样的封装形式，包括过去一直使用的采用周边焊盘配置结构的BGA封装或MCP。
【实施形态3】
参照图5，在实施形态3中，在实施形态2的基础上进而在排列在E/W带上的焊盘列的最端部配置当该半导体存储装置作为x16位器件使用时使用的VDD焊盘17和VSS焊盘18。而且，在实施形态2中已说明的VDD焊盘11和VSS焊盘12当做半导体存储装置作为x16位器件使用时的电源焊盘使用。
当半导体存储装置作为x16位器件使用时，因引脚数少，故即使只是E/W带周边焊盘配置，也能与TSOP适应。
此外，即使对于BGA封装，当作为x16位器件使用时，不使用VDD焊盘11和VSS焊盘12而使用配置在E/W带的VDD焊盘17和VSS焊盘18，更能使封装小型化。
进而，同样，对于多数是作为x16位器件使用的MCP，因MCP是将半导体存储装置积层后再封装的结构，所以只在2个边配置焊盘的结构容易设计一些。
由上述可知，若按照实施形态3，配置在N/S带的VDD焊盘11和VSS焊盘12在作为x32位时使用，此外，象作为x16位时使用那样，在排列在E/W带的焊盘列的最端部进配置VDD焊盘17和VSS焊盘18，所以，半导体存储装置能够适应TSOP、BGA封装和MCP等多种多样的封装形式。
【实施形态4】
参照图6，在实施形态4中，在排列在E/W带的焊盘列的最端部成对地配置VDD焊盘17和VSS焊盘18。
在BGA封装中，因各焊盘列的最端部可以相互连接，故该实施形态4的半导体存储装置可以与其对应。
若按照实施形态4，半导体存储装置除了可以适应各种各样的封装形式之外，因在排列在E/W带的各焊盘列的最端部成对配置VDD焊盘17和VSS焊盘18，故在BGA封装中，可以通过富余的电源来强化电源系统。
【实施形态5】
在实施形态5中，在排列在E/W带的焊盘列的最端部，对配置在DQ焊盘间的VDDQ焊盘和VSSQ焊盘设置x16位用的和x32位用的焊盘。
这里，VDD焊盘和VSS焊盘与VDD焊盘和VSS焊盘一样，是从外部供给电源的电源焊盘。此外，DQ焊盘是对外部输入输出数据的焊盘。
参照图7，半导体存储装置在排列在E/W带的各焊盘列的端部分别具有x16位用的VDDQ焊盘19和VSSQ焊盘20以及x32位用的VDDQ焊盘21和VSSQ焊盘22。而且，VDDQ焊盘21和VSSQ焊盘22按和封装引脚相反的顺序配置。
因在x32位时变成多引脚结构，故象上述那样从封装的引脚到焊盘列原封不动地延长引线框很困难，对排列在E/W带的焊盘列的端部的焊盘，如图4那样，引线框可以设计成使引线框从N/S带迂回。
这里，对于作为由DQ输入输出的数据信号的DQi，因只要改变信号定义家可以改变信号顺序，故焊盘的配置顺序可以调换，但对于电源，电源和接地不能调换。
因此，如图7所示，通过x32位用和x16位用来划分VDDQ焊盘和VSSQ焊盘，使x32位用的VDDQ焊盘21和VSSQ焊盘22按和引脚相反的顺序配置，通过图4所示的引线框的结构，从封装外部看，VDDQ和VSSQ的排列顺序相同。
另一方面，在x16位时，因引脚数少，故不必是图4所示的引线框的布局，相反，因这样一来半导体存储装置变大故不使引线框迂回。因此，作为x16位用的VDDQ焊盘19和VSSQ焊盘20，可以按和引脚排列顺序相同的顺序配置。
若按照实施形态5，半导体存储装置因不管是x16位用还是x32位用，都可以使VDDQ引脚和VSSQ引脚的排列顺序从外部看相同，所以，除了能适应多种多样的封装形式之外，进而可以适应x16位器件和x32位器件。
【实施形态6】
实施形态6能实现实施形态1～5中说明了的所有焊盘结构。
参照图8，在半导体存储装置中，在沿各E/W带的周边部配置焊盘。而且，x32位用的VDD焊盘11和VSS焊盘12配置在N/S带的中央部附近。此外，焊盘列端部的焊盘12按和引脚排列相反的顺序配置。此外，进而，包含在相反配置的焊盘中的VDDQ焊盘21和VSSQ焊盘22作为x32位时使用，x16位用的VDDQ焊盘19和VSSQ焊盘20按和引脚排列相反的顺序配置。此外，在各焊盘列的最端部成对地配置x16位用的VDD17焊盘和VSS焊盘18。
若按照实施形态6，半导体存储装置可以适应BGA封装、MCP和TSOP中的任何一种封装，进而，无论作为x16位用还是作为x32位用都能够适应。
(VDC电路)
【实施形态7】
在实施形态7中，和实施形态1～6一样，焊盘配置在各E/W带上，以前，配置在焊盘列的最端部的VDD焊盘和VSS焊盘配置在N/S带的中央部附近。而且，在实施形态7中，与这些焊盘的配置对应，VDC电路配置在电源焊盘的附近。VDC电路具有存储单元阵列用的VDCS电路和周边电路用的VDCP电路。
图9是表示实施形态7的VDCS电路和VDCP电路的配置布局的图。在各E/W带上，分别配置各2个主要是BGA封装和MCP时使用的VDCS电路81和VDCP电路82。此外，在N/S带的中央部配置主要是TSOP时使用的VDCS电路83和VDCP电路84。
再有，配置在E/W带上的各VDCS电路81和VDCP电路82可以作为x16位时使用，配置在N/S带上的各VDCS电路83和VDCP电路84可以作为x32位时使用。
此外，VDCS电路81、83和VDCP电路82、84可以与电源使用的内部电路的容量对应配置必要的个数，而不必受图9所示的个数的限制。
若按照实施形态7，与周边焊盘配置对应，VDCS电路和VDCP电路也可以是周边配置，而且，尽可能配置在电源焊盘的附近，所以，半导体存储装置可以适应周边焊盘配置的多种多样的封装形式，而不会使电源特性变差。
【实施形态8】
在实施形态8中，对在实施形态7中已说明的VDCS电路81、83或VDCP电路82、84切换半导体存储装置在x16位使用时和在x32位使用时的驱动能力。即，在x16位时，与x32位时相比能够以较小的功率工作，所以，可以适当降低VDC电路的驱动能力以达到降低功耗的目的。
因VDCS电路81、83和VDCP电路82、84的结构完全相同，故下面只说明VDCS电路81。
参照图10，VDCS电路81包含差动放大电路811、驱动电路812、切换电路813、内部节点814、815、外部电源节点816和内部电源节点817。
差动放大电路811包含P沟道MOS晶体管8111、8112和N沟道MOS晶体管8113、8114。N沟道MOS晶体管8113将作为VDCS电路81的输出的内部电源电位int.VDD作为驱动电位输入。此外，N沟道MOS晶体管8114将作为内部电源电位int.VDD的目标电位的基准电位VREF作为驱动电位输入。
而且，差动放大电路811将把内部电源电位int.VDD和基准电位VREF的电位差放大后的输出电位输出给内部节点814。
驱动电路812包含P沟道MOS晶体管8121、8122。P沟道MOS晶体管8121将差动放大电路811的输出电位作为驱动电位输入。P沟道MOS晶体管8122将后述的切换电路813的输出电位作为驱动电位输入。
而且，驱动电路812与差动放大电路811和切换电路813的输出电位对应，将从外部电源节点816供给的外部电源电位exe.VDD降到内部电源电位int.VDD后输出给内部电源节点817。
切换电路813包含反相器8131～8133、P沟道MOS晶体管8134、8135和N沟道MOS晶体管8136。输入到反相器8131的信号在该半导体存储装置作为x16位使用时为H(逻辑高)电平的信号，在该半导体存储装置作为x32位使用时为L(逻辑低)电平的信号。P沟道MOS晶体管8134将反相器8132的输出作为驱动电位输入。N沟道MOS晶体管8136和P沟道MOS晶体管8135将反相器8133的输出作为驱动电位输入。此外，P沟道MOS晶体管8135的漏极与外部电源节点816连接。
而且，当输入到反相器8131中的信号为H电平时，即是x16位时，切换电路813经P沟道MOS晶体管8135将内部节点815充电到外部电源电位ext.VDD。
另一方面，当输入到反相器8131中的信号为L电平时，即是x32位时，切换电路813将内部节点814的电位直接输出给内部节点815。
现在，说明x32位时的动作，当内部电源int.VDD比基准电位VREF高时，向内部节点814输出的差动放大电路811的输出电位变成H电平，驱动电路812中的P沟道MOS晶体管8121、8122同时截止，停止向内部电源节点817供给电流。因此，内部电源电位int.VDD下降。
另一方面，当内部电源int.VDD比基准电位VREF低时，向内部节点814输出的差动放大电路811的输出电位变成L电平，驱动电路812中的P沟道MOS晶体管8121、8122同时导通，经P沟道MOS晶体管8121、8122，从外部电源节点816向内部电源节点817供给电流。因此，内部电源电位int.VDD上升。
其次，说明x16位时的动作，这时，如上所述，内部节点815的电位电平是H电平，驱动电路812的P沟道MOS晶体管8122平时截止。当内部电源int.VDD比基准电位VREF高时，向内部节点814输出的差动放大电路811的输出电位变成H电平，驱动电路812中的P沟道MOS晶体管8121截止，停止向内部电源节点817供给电流。因此，内部电源电位int.VDD下降。
另一方面，当内部电源int.VDD比基准电位VREF低时，向内部节点814输出的差动放大电路811的输出电位变成L电平，驱动电路812中的P沟道MOS晶体管8121导通，经P沟道MOS晶体管8121，从外部电源节点816向内部电源节点817供给电流。因此，内部电源电位int.VDD上升。但是，因P沟道MOS晶体管8122截止，故向驱动电路812的内部电源节点817供给电流的能力只有x32位时的一半，驱动能力减小。
这样，若按照实施形态8，因在功耗比x32位小的x16位时适当调整VDC电路的驱动能力，故能在x16位时降低功耗。
【实施形态9】
在实施形态8中，在x16位时降低驱动电路812的驱动能力，但在实施形态9中，通过降低差动放大电路811的驱动能力，可以得到和实施形态8同样的效果。
在实施形态9中，使用VDCS电路81A、83A和VDCP电路82A、84A分别代替VDCS电路81、83和VDCP电路82、84。因VDCS电路81A、83A和VDCP电路82A、84A的结构都相同，故以下只说明VDCS电路81A。
参照图11，VDCS电路81A包含差动放大电路811A、驱动电路812A、内部节点814、外部电源节点816和内部电源节点817。
差动放大电路811A在实施形态8的差动放大电路811的基础上进而包含反相器8115和N沟道MOS晶体管8116、8117。
输入到反相器8115的信号在该半导体存储装置作为x16位使用时为H电平的信号，作为x32位使用时为L电平的信号。N沟道MOS晶体管8116将反相器8115的输出作为驱动电位输入。N沟道MOS晶体管8117平时受H电平的驱动而导通。
而且，差动放大电路811A将把内部电源电位int.VDD和基准电位VREF的电位差放大后的输出电位输出给内部节点814，且与输入到反相器8115的信号对应，向输出节点814输出不同的电位电平。
当输入到反相器8115的信号为H电平时，即是x16位时，因N沟道MOS晶体管8116截止，故和N沟道MOS晶体管8116是导通状态的x32位时相比，内部节点814的电位电平相对高一些。
另一方面，驱动电路812A只由P沟道MOS晶体管8121构成。P沟道MOS晶体管8121把加给内部节点814的电位作为驱动电位，使从外部电源节点816供给的外部电源电位exe.VDD降到内部电源电位int.VDD，再输出给内部电源节点817。
由以上可知，在VDCS电路81A中，因x16位时与x32位时相比，内部节点814的电位电平相对高些，故在驱动电路812A中，能减小从外部电源节点816向内部电源节点817供给的电流。即，在x16位时，与x32位时相比，VDCS电路81A的驱动能力减小了。
这样，若按照实施形态9，和实施形态8一样，因在功耗比x32位小的x16位时适当调整VDC电路的驱动能力，故能在x16位时降低功耗。
(ALIVE电路)
【实施形态10】
在实施形态10中，使实施形态7的配置在E/W带上的x16位用的VDCS电路81的某一个电路与作为接通电源电路的ALIVE电路连接。
ALIVE电路是象图12所示那样连接在VDC电路中，在半导体存储装置的电源接通之后而内部电源电位int.VDD还没有完全建立时，产生用来提高VDC电路的驱动能力的信号/ALIVE再输出到VDC电路的电路。
而且，VDC电路在接收信号/ALIVE后便增加对内部电源节点的电流供给，以便尽快建立起内部电源电位int.VDD。
图13是表示ALIVE电路的电路构成的图。ALIVE电路100包含N沟道MOS晶体管101～106、P沟道MOS晶体管107～110、电阻111、112、内部节点118～122、反相器123和输出节点124。
现在，设初始状态是所有电源关闭的状态，外部电源电位ext.VDD和内部电源电位int.VDD都是低电平。当电源接通时，外部电源电位ext.VDD变成H电平，但内部电源电位int.VDD因向多个内部电路供给电源，故在电源刚接通后不会马上上升到H电平。
作为这时ALIVE电路100的内部状态，外部电源节点113～115是H电平，内部电源节点116、117是L电平，内部节点118与内部电源节点116对应，为L电平，内部节点119与内部电源节点117对应，为L电平，内部节点120是L电平，内部节点121因外部电源节点114是H电平，内部节点120是L电平，故变成H电平。因此，内部节点122变成L电平，经反相器123向输出节点124输出的信号/ALIVE变成H电平。
而且，当内部电源电位int.VDD建立后，ALIVE电路100的内部状态如下变化。即，因内部电源节点116、117的内部电源电位int.VDD变成H电平，故内部节点121变成L电平。因此，内部节点122变成H电平，经反相器123向输出节点124输出的信号/ALIVE变成L电平。此外，内部节点119因内部电源节点116是H电平故为L电平，内部节点120因外部电源节点113是H电平，内部电源节点121是L电平，故为H电平。因此，外部电源节点114不向节点121供给电流，保持L电平不变，向输出节点124输出的信号/ALIVE龅L电平。
其次，说明输入信号/ALIVE的VDCS电路的电路结构。参照图14，输入信号/ALIVE的VDCS电路81B在VDCS电路81的基础上进而包含N沟道MOS晶体管8118、8119。
N沟道MOS晶体管8118在从ALIVE电路100输出的信号/ALIVE的驱动下工作。N沟道MOS晶体管8119在激活VDCS电路81B的信号ACT的驱动下工作。在以下的动作说明中，设信号ACT平时接通，因此，N沟道MOS晶体管8119平时处于导通状态。
在电源刚接通后，因信号/ALIVE是H电平，N沟道MOS晶体管8118导通，内部节点814的电位电平与通常工作时相比相对低一些。因此，驱动电路812使从外部电源节点816向内部电源节点817供给更多的电流，促使向内部电源节点817的充电。即，VDCS电路81B使内部电源电位int.VDD尽快地建立。
而且，当内部电源电位int.VDD建立后，信号/ALIVE变成L电平，N沟道MOS晶体管8118截止。从差动放大器电路811输出的内部节点814的电位电平回到通常的电平。
再有，在图14中，说明了在实施形态8中已说明的信号/ALIVE输入到VDCS电路81的情况，但在实施形态9中已说明的VDCS电路81A中，也可以采用同样的构成来输入信号/ALIVE。
再有，上面就VDCS电路进行了说明，但对VDCP电路也一样，使实施形态7的配置在E/W带上的x16位用的VDCP电路82的某一个电路与作为接通电源电路的ALIVE电路连接。
此外，当VDCP电路82A配置在E/W带上时，也可以使VDCP电路82的某一个电路与LIVE电路100连接。
这里，一般，VDCS电路和VDCP电路分别配置多个，所有的VDCS电路的输出连接成1个，此外，所有的VDCP电路的输出也连接成1个。
在实施形态10中，使在E/W带上至少配置1个以上的x16位用的VDCS电路81(或VDCS电路81A)的某一个电路与ALIVE电路100连接，配置在N/S带上的x32位用的VDCS电路83(或VDCS电路83A)没有ALIVE电路。此外，对VDCP电路也一样，使在E/W带上至少配置1个以上的x16位用的VDCP电路82(或VDCP电路82A)的某一个电路与ALIVE电路100连接，配置在N/S带上的x32位用的VDCP电路84(或VDCP电路84A)没有ALIVE电路。
如上所述，若按照实施形态10，因半导体存储装置具有最小限度的必需要的ALIVE电路100，故可以使装置尽早建立工作电压，同时，能实现低功耗，进而，通过不设置不必要的ALIVE电路，可以实现装置的小型化。
(数据总线的构成)
【实施形态11】
在实施形态11中，构成与周边焊盘配置对应的最合适的数据总线。首先，作为比较，图15示出TSOP封装时的先有的的中央焊盘配置中的数据总线的布局图。
图15是概念性地示出半导体存储装置的数据传送的图，半导体存储装置包含存储体201～204、DQ焊盘205、局部I/O线206和数据总线207。
存储体201～204是包含多个存储单元的存储单元阵列。DQ焊盘205是与外部进行信号交换的端子。
局部I/O线206(以下称作LIO线206)是进行各存储体201～204和数据总线207的数据交换的I/O线，图中，包括连接各存储体和数据总线的所有带箭头的线。
数据总线207是在半导体存储装置上进行布线的数据总线。
中央焊盘配置时，因在芯片中央配置DQ焊盘205，在其附近配置输入输出电路(未图示)，故经LIO线206从各存储体201～204读出的数据经布设在芯片中央部且与各存储体201～204连接的数据总线207，向输入输出电路和DQ焊盘205输出。
图16示出该实施形态11的数据总线的布局图。DQ205与周边焊盘配置对应配置在E/W带。数据总线207在各存储体之间和E/W带的存储体的端部布线。此外，数据从各存储体向用符号2071示出的中央数据总线读出。
在周边焊盘配置时，因在E/W带配置DQ焊盘205，在其附近配置输入输出电路(未图示)，故有必要将经LIO线206从各存储体201～204读出的数据传送到DQ焊盘205。因此，在实施形态11中，从各存储体读出数据通过中央数据总线207进行，并将数据传送到经由存储体间而配置在E/W带上的输入输出电路和DQ焊盘。再有，写入时的信号路径也一样。
这里，将各存储体翻转使LIO线206面向芯片外端并将数据读出到在E/W带上布线的数据总线207上的方法与图16所示的布局相比，数据的最长路径变长了。所以，这不是所希望的。
若按照实施形态11，如上所述，因是周边焊盘配置时的最佳数据总线结构，故能够实现既能适应多种多样的封装形式又能避免因数据传送延迟而使特性变差的半导体存储装置。
【实施形态12】
在实施形态12中，在实施形态11的数据总线的各处配置补偿电路。数据总线由互补数据线(对线)构成。而且，实施形态11示出的数据总线的结构虽然对周边焊盘配置的情况是最佳的数据总线结构，但与过去的中央焊盘配置相比，数据的最长路径变长了。因此，在数据总线的各处配置补偿电路，以防止数据的延迟。
图17是表示在图16所示的数据总线207的各处配置补偿电路208的例子的图。补偿电路208本身是连接在构成数据总线207的对线上的N沟道MOS晶体管，按规定的时序使N沟道MOS晶体管导通，对线的电位电平相同。
若按照实施形态12，因在数据总线207的各处配置补偿电路208，故可以防止数据传送时的数据变差。
【实施形态13】
图18示出该实施形态13的数据总线207的布局。在实施形态13中，数据总线207在作为从在中央区布线的数据总线2071到配置在E/W带上的DQ焊盘205的通路的N/S带上进行布线。该实施形态13的数据最长路径和实施形态11所示的情况相等。
若按照实施形态13，和实施形态11一样，因是周边焊盘配置时的最佳数据总线结构，故能够实现既能适应多种多样的封装形式又能避免因数据传送延迟而使特性变差的半导体存储装置。
【实施形态14】
在实施形态14中，构成分层I/O结构的存储单元阵列时的最佳数据总线。图19示出该实施形态14的数据总线207的布局。在分层I/O结构中，数据经公共(global)I/O线209(图中，包括所有的连接各存储体和数据总线207的带箭头的线)与E/W带平行从各存储体输入输出。因此，在实施形态14中，从各存储体来的数据由中央数据总线2072读出，并传送到配置在E/W带的输入输出电路和DQ焊盘上。
若按照实施形态14，因在分层I/O结构的存储单元阵列时是周边焊盘配置的最佳数据总线结构，故能够实现即使是分层I/O结构也能适应多种多样的封装形式的半导体存储装置。
【实施形态15】
在实施形态15中，以缩短周边焊盘配置时的数据总线的长度为目的，将各存储体分割开来，数据总线在已分割的存储体之间布线。参照图20，在半导体存储装置中，各存储体201～204分别在N/S方向分割成存储体2011、2012、存储体2021、2022、存储体2031、2032和存储体2041、2042。而且，存储体2012和存储体2042交换配置，存储体2022和存储体2032交换配置。数据总线2073、2074在由分割产生的空间内布线，经各存储体和LIO线206进行数据的交换。
如图20所示，通过分割存储体，可以大幅度缩短数据总线的长度。
若按照实施形态15，通过分割存储体并交换一部分存储体的配置，不进行从北向南的数据传送，所以，即使是周边焊盘配置也能缩短数据总线的长度，可以实现能避免因数据传送延迟而使特性变差的半导体存储装置。
(VDC电路的配置)
【实施形态16】
在实施形态16中，配置在N/S带的VDC电路配置在作为在沿N/S带布线的内部电源线的VDD线的下部。首先，作为比较，图21示出中央焊盘配置时的VDC电路的配置例。因图21只示出半导体存储装置的北侧(南侧也一样)，故作为内部电源线的VDDS线在北端布线，在存储体之间配置VDD焊盘11和VDC电路8。
图22是表示实施形态16的周边焊盘配置时的VDC电路8的配置的图。图22也和图21一样，只示出半导体存储装置的北侧。VDD焊盘11和VDC电路8不在存储体之间而沿北端配置，VDC电路8配置在VDDS线的下部。
若按照实施形态16，因与周边焊盘配置对应，将VDC电路8配置在从存储体之间到N/S带的地方，故可以使存储体之间的区域变窄，能够实现芯片的小型化。
【实施形态17】
实施形态17因将小型的VDC电路分散配置故能使装置进一步小型化。参照图23，VDC电路8A使用小型化电路，分散配置在作为向N/S带延伸的外部电源线的VDD线的下部。
再有，在构成VDC电路的电路中，因驱动电路的结构大，差动放大电路小，故也可以只使VDC电路中的驱动电路分散配置，不使差动放大电路分散。但是，这时，从差动放大电路到驱动电路的路径变长，必须考虑噪声的影响。
或者，也可以使分散配置的几个驱动电路同时拥有1个差动放大电路。若2个驱动电路配1个差动放大电路，则可以缩短差动放大电路和驱动电路的距离，抗噪声的性能不会变差。
这样，若按照实施形态17，因使小型VDC电路8A沿N/S带分散配置，故可以使装置进一步小型化。
【实施形态18】
在实施形态18中，为了使装置更加小型化，使小型VDC电路8B分散配置在存储单元阵列的读出放大器带上。
参照图24，VDC电路8B使用小型化电路，分散配置在存储单元阵列的读出放大器带上。作为外部电源线的VDD线在N/S带上布线，进而从这里分开来，在存储单元阵列上布线。一般，因VDD线与作为内部电源线的VDDS线相比线的根数少，故一处断线对电路的影响大，这就意味着该实施形态18使整个VDD线的强度比过去的高。
如上所述，若按照实施形态18，因将VDC电路分散配置在读出放大器带上，故不必在N/S端设置VDC电路用的空间，可以使装置进一步小型化，进而，可以强化外部电源线。
(电压模式切换电路)
【实施形态19】
在实施形态19中，半导体存储装置构成为能适应多种多样的封装形式，同时可以切换工作电压，进而能以1个芯片适应多种多样的使用状态。
在该恕实施形态19中，工作电源电压可以切换为通常的3.3V电压工作和低电压的2.5V电压工作，此外，接口标准可以切换为通常的TTL接口标准和1.8V接口标准。切换通过选择连接项进行。
图25是表示本实施形态19的工作电压模式切换电路的电路构成的图。参照图25，工作电压模式切换电路301由切换信号发生电路311、差动放大电路312、驱动电路313、反相器314、N沟道MOS晶体管315、内部节点316、外部电源节点317和内部电源节点318构成。
切换信号发生电路311由电压选择焊盘3111、反相器3112、电阻3113和输出节点3114构成。输出信号/φLV在安装工序中，通过是否使电压选择焊盘3111与VDD焊盘连接来进行切换。即，当工作电源电压的规格是3.3V时，通过使电压选择焊盘3111不与任何焊盘连接，切换信号发生电路311可以向输出节点3114输出H电平的/φLV。当工作电源电压的规格是2.5V时，通过使电压选择焊盘3111与VDD焊盘连接，切换信号发生电路311可以向输出节点3114输出L电平的/φLV。
差动放大电路312由P沟道MOD晶体管3121、3122和N沟道MOS晶体管3123～3125构成。N沟道MOS晶体管3123在将内部电源电位int.VDD作为驱动电位输入后开始工作，N沟道MOS晶体管3124在将基准电位VREF作为驱动电位输入后开始工作。基准电位VREF是通常电压时的内部电源电位int.VDD的目标电压，可以任意设定。N沟道MOS晶体管3125将从切换信号发生电路311来的输出/φLV作为驱动电位输入。
差动放大电路312在/φLV为H电平时，将内部电源电位int.VDD和基准电位VREF的电位差放大后输出给内部节点316。此外，差动放大电路312在/φLV为L电平时不工作。当/φLV为L电平时，因N沟道MOS晶体管315导通，故内部节点316的电位电平平时是L电平。
驱动电路313由P沟道MOS晶体管3131构成。P沟道MOS晶体管3131将内部节点316的电位作为驱动电位输入后再工作。P沟道MOS晶体管3131在内部节点316为L电平时导通，从外部电源节点317向内部电源节点318充电，在内部节点316为H电平时截止，不对内部电源节点318进行充电。
现在，当半导体存储装置是3.3V规格时，在安装工序中，电压选择焊盘3111不与任何焊盘连接。因此，切换信号发生电路311输出H电平的/φLV。差动放大电路312在/φLV为H电平时，将内部电源电位int.VDD和基准电位VREF的电位差放大后输出给内部节点316。另一方面，因N沟道MOS晶体管315截止，故N沟道MOS晶体管315对内部节点316的电位电平不产生影响。驱动电路313与内部节点316的电位电平对应，使P沟道MOS晶体管3131导通截止，调整从外部电源节点317向内部电源节点318的电流供给。因此，外部电源节点317的电位3.3V在内部电源节点318中降到基准电位VREF。
另一方面，当半导体存储装置是2.5V规格时，在安装工序中，电压选择焊盘3111与VDD焊盘连接。因此，切换信号发生电路311输出L电平的/φLV。差动放大电路312在/φLV为L电平时，因N沟道MOS晶体管3125截止故不工作。另一方面，因N沟道MOS晶体管315导通，故内部节点316平时为L电平。因此，在驱动电路313中，因P沟道MOS晶体管3131平时是导通状态，固内部电源节点318的内部电源电位int.VDD变成外部电源电位的2.5V。
图26是表示本实施形态19的接口电压模式切换电路的电路构成的图。参照图26，接口电压模式切换电路302包含切换信号发生电路321、TTL接口用输入电路322、1.8V接口用输入电路323、与非电路324和反相器325～328。
切换信号发生电路321由电压选择焊盘3211、反相器3212、电阻3213和输出节点3214构成。输出信号/φIO在安装工序中，通过是否使电压选择焊盘3111与VDD焊盘连接来进行切换。即，当接口规格是TTL接口时，通过使电压选择焊盘3211不与任何焊盘连接，切换信号发生电路321可以向输出节点3214输出H电平的输出信号/φIO。此外，当工作电源电压的规格是2.5V时，通过使电压选择焊盘3111与VDD焊盘连接，切换信号发生电路311可以向输出节点3114输出L电平的/φLV。当接口规格是1.8V接口时，通过使电压选择焊盘3211与VDD焊盘连接，切换信号发生电路321可以向输出节点3214输出L电平的输出信号/φIO。
TTL接口用输入电路322和1.8V接口用输入电路323是对各输入信号的阈值不同的或非电路。
现在，当输出信号/φIO是H电平时，节点330便固定在H电平。另一方面，因输入到TTL接口用输入电路322的输出信号/φIO是L电平，TTL接口用输入电路322根据从外部输入端子331输入的外部输入信号(例如，地址信号ext.Add等)动作。因此，外部输入信号根据TTL接口用输入电路322的阈值决定逻辑电平，经反相器325、与非电路324和反相器327向电路内部输出。
此外，当输出信号/φIO是L电平时，1.8V接口用输入电路323根据从外部输入端子331输入的外部输入信号动作。另一方面，因输入到TTL接口用输入电路322的输出信号/φIO是H电平，故节点329固定为H电平。因此，外部输入信号根据1.8V接口用输入电路323的阈值决定逻辑电平，经反相器326、与非电路324和反相器327向电路内部输出。
如上所述，若按照实施形态19，因通过选择连接选项来切换工作电压和接口电压的规格，故在安装工序中可以制造不同类型的产品，容易进行生产控制。
【实施形态20】
实施形态20分别使用切换信号发生电路311A、321A去代替在实施形态19中已说明的切换信号发生电路311、321。
因切换信号发生电路311A和321A的结构相同，故下面只说明切换信号发生电路311A。
切换信号发生电路311A具有焊盘和熔丝，用来产生切换信号。参照图27，切换信号发生电路311A在切换信号发生电路311的基础上增加了熔丝3115。输出信号/φIO根据电压选择焊盘3111是否与VDD焊盘连接和熔丝是否被激光烧断来进行切换。
当是BGA封装等小型封装或x32位等多引脚结构时，有时因熔丝的问题焊盘的连接有困难。这时，可以通过熔丝3115是否被激光烧断来实现切换信号发生电路311A的输出信号/φIO的切换。
此外，在可以采用连接和激光烧断方式的情况下，当发生激光误烧断时，该实施形态20可以使用连接使其恢复。
若按照实施形态20，因产品规格切换方式包括连接和激光烧断2种方式，所以，即使在某一种方式遇到困难的情况下，也能够可靠地制造不同类型的产品。
这次公开的实施形态仅仅是一些例子，对本发明的应用不构成任何限制。本发明的范围不是上述说明的实施形态，而是权利要求的范围。该权利要求的范围包含和权利要求的范围同等意义上的范围内的所有的变更。

Claims (13)

1、一种半导体存储装置，是能适应多种封装形式的矩形半导体存储装置，其特征在于：
具有存储从外部输入的数据的存储元件和用来使上述存储元件与外部分别交换电源、数据及信号的多个焊盘，
在与该半导体存储装置相对的两个边的各中央部附近配置第1电源焊盘和第1接地焊盘，
在分别沿与所述两边不同的另外两边的周边部排列包含第2电源焊盘和第2接地焊盘的其余的焊盘。
2、权利要求1记载的半导体存储装置，其特征在于：
当该半导体存储装置利用TSOP封装时，上述第1电源焊盘与供给外部电源的引线框连在一起使用，上述第1接地焊盘与已接地的引线框连在一起使用，
当该半导体存储装置利用BGA封装或多芯片封装之一时，上述第2电源焊盘与供给外部电源的引线框连在一起使用，上述第2接地焊盘与已接地的引线框连在一起使用。
3、权利要求1记载的半导体存储装置，其特征在于：
该半导体存储装置能够在上述数据输入输出的命令结构为第1命令结构时和比上述第1命令结构大的第2命令结构时使用，
当该半导体存储装置在上述第1命令结构被使用时，上述第2电源焊盘与供给外部电源的引线框连在一起使用，上述第2接地焊盘与已接地的引线框连在一起使用，
当该半导体存储装置在上述第2命令结构被使用时，上述第1电源焊盘与供给外部电源的引线框连在一起使用，上述第1接地焊盘与已接地的引线框连在一起使用。
4、权利要求3记载的半导体存储装置，其特征在于：上述第2电源焊盘和第2接地焊盘分别配置在分别沿上述另外两边排列的焊盘列的最端部。
5、权利要求1记载的半导体存储装置，其特征在于：
还具有将由上述第1电源焊盘供给的外部电源电位变换成内部电源电位的第1降压电路和将由上述第2电源焊盘供给的外部电源电位变换成内部电源电位的第2降压电路，
上述第1降压电路配置在上述第1电源焊盘和第1接地焊盘的附近，
上述第2降压电路配置在上述第2电源焊盘和第2接地焊盘的附近。
6、权利要求5记载的半导体存储装置，其特征在于：
上述第1降压电路和上述第2降压电路分别包含向该半导体存储装置的内部电路供给内部电源电位的内部电源节点、供给外部电源电位的外部电源节点和将上述外部电源电位变换成上述内部电源电位再向上述内部电源节点供给的内部电源发生电路，
该半导体存储装置能够在上述数据输入输出的命令结构为第1命令结构时和比上述第1命令结构大的第2命令结构时使用，
上述内部电源发生电路在该半导体存储装置在上述第1命令结构被使用时，抑制从上述外部电源节点向上述内部电源节点供给的电流量。
7、权利要求6记载的半导体存储装置，其特征在于：
还具有在外部电源接通后上述内部电源电位达到规定的电位为止产生激活信号的接通电源电路，
上述接通电源电路至少与至少具有1个以上的上述第2降压电路中的1个连接，
连接上述接通电源电路的上述第2降压电路与从上述接通电源电路接收的上述激活信号对应，使从上述外部电源节点向上述内部电源节点供给的电流量增加。
8、权利要求5记载的半导体存储装置，其特征在于：
上述第1降压电路是供给存储单元阵列的电源的降压电路，配置在沿该半导体存储装置的外缘布线的内部电源线的下部。
9、权利要求1记载的半导体存储装置，其特征在于：
分别配置在分别沿上述另外两个边排列的焊盘列的端部的多个焊盘按和该半导体存储装置封入的封装的引脚排列相反的顺序配置。
10、权利要求9记载的半导体存储装置，其特征在于：
该半导体存储装置能够在上述数据输入输出的命令结构为第1命令结构时和比上述第1命令结构大的第2命令结构时使用，
分别沿上述另外两个边排列的焊盘列至少包含各自1对以上的上述命令结构为上述第1命令结构时所使用的第3电源焊盘和第3接地焊盘对及上述命令结构为上述第2命令结构时所使用的第4电源焊盘和第4接地焊盘对，
上述第3电源焊盘和第3接地焊盘对及上述第4电源焊盘和第4接地焊盘对中的各自分别配置在分别沿上述另外两个边排列的焊盘列的上述端部，
上述第3电源焊盘和第3接地焊盘按和该半导体存储装置封入的封装的引脚排列相同的顺序配置，
上述第4电源焊盘和第4接地焊盘按和该半导体存储装置封入的封装的引脚排列相反的顺序配置。
11、权利要求1记载的半导体存储装置，其特征在于：
上述存储元件包括包含多个存储单元的存储单元阵列、与上述焊盘中包含的数据输入输出焊盘连接来与外部进行数据的输入输出的输入输出电路以及在上述存储单元阵列和上述输入输出电路之间进行数据传送的数据总线，
上述存储单元阵列由4个存储体构成，该4个存储体分别配置在以该半导体存储装置为中央沿纵横方向分割形成的4个区域中，
上述输入输出电路与上述焊盘列一起配置在沿上述另外两个边的周边部，
上述数据总线沿上述各存储体之间和上述另外两个边配置，
上述各存储体与配置在与上述另外两个边平行的上述存储体之间的中央数据总线连接。
12、权利要求11记载的半导体存储装置，其特征在于：
进而具有将上述数据总线设定在规定的期间和规定的电位上的补偿电路，
上述补偿电路在连接上述输入输出电路和上述各存储体的上述数据总线的数据路径上至少配置1个以上。
13、权利要求1记载的半导体存储装置，其特征在于：
上述存储元件包括包含多个存储单元的存储单元阵列和将由上述第1电源焊盘供给的外部电源电位变换成内部电源电位再供给上述存储单元阵列电源的降压电路，
上述降压电路小型化后配置在上述存储单元阵列的各读出放大器带上，经与上述第1电源焊盘连接并分别沿上述两个边布线的第1外部电源线和与上述第1外部电源线连接并在上述存储单元阵列上布设多根线的第2外部电源线，从上述第1电源焊盘供给上述外部电源电位。
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