CN1873986A - 半导体存储装置 - Google Patents

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CN1873986A
CN1873986A CNA200610093028XA CN200610093028A CN1873986A CN 1873986 A CN1873986 A CN 1873986A CN A200610093028X A CNA200610093028X A CN A200610093028XA CN 200610093028 A CN200610093028 A CN 200610093028A CN 1873986 A CN1873986 A CN 1873986A
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Abstract

在存储单元(MC)内，通过内部金属布线(9b)使驱动器晶体管源极触点(DV1、DV2)短路。该金属布线(9b)与相邻列的存储单元隔离，在存储单元列方向上呈锯齿状延伸。可按各列分别配置向驱动器晶体管传送源极电压的线，即使在单端口存储单元结构中，亦能够以存储单元列为单位对驱动器晶体管源极电压进行调整。

Description

半导体存储装置
技术领域
本发明涉及半导体存储装置，特别涉及存储单元具有触发器结构的静态型半导体存储装置。特别地，本发明涉及用于降低静态型半导体存储装置的功耗的存储单元的版面设计。
背景技术
伴随细微化的进展，可实现称为系统LSI(大规模集成电路)或者系统芯片(SOC)等的高功能的半导体集成电路装置。在这样的半导体集成电路装置中，将执行处理器等的处理的逻辑电路与存储该逻辑电路所使用的数据以及程序信息的存储器集成在同一半导体芯片上。这样的大规模集成电路可以使用于图像处理或者通信处理等中。在图像处理以及通信处理中，要求高速处理大量的数据，对于搭载在该集成电路装置中的存储器，也要求增大其存储容量。
在增大存储器(半导体存储装置)的存储容量的情况下，从抑制成本上升以及与上一代装置的互换性等观点来看，要求不增加芯片版面设计面积、以高密度配置存储单元。在专利文献1(特开2002-043441号公报)、专利文献2(特开2003-297953号公报)、专利文献3(特开2003-060089号公报)以及专利文献4(特开2001-028401号公报)中公开了如下结构：为高密度地配置存储单元，在列方向使配置存储单元晶体管的衬底区域(阱区域)直线延伸，将存储单元的扩散区域配置成直线的矩形形状。
在这些专利文献1到4所示的存储单元的版面设计中，P阱内配置由n沟道MOS晶体管(绝缘栅型场效应管)构成的存取晶体管或驱动器晶体管，在与该P阱相邻形成的N阱内配置由p沟道MOS晶体管构成的负载晶体管。在列方向与各阱区域平行地配置位线、电源线以及接地线，电源线以及接地线分别与对应列的存储单元的负载晶体管源极节点以及驱动器晶体管源极节点耦合。使阱区域直线延伸，从而较容易地进行布线版面设计，并可细微化，同时可以缩短晶体管的栅极长或存储单元的存取晶体管与位线之间的距离，由此可以谋求降低布线电阻。
在实现大存储容量的存储器装置的情况下，从发热以及电池寿命(便携设备用的情况)等观点看，要求尽量抑制功耗。在非专利文献1(信学技報第104卷第66号“高集積·低電力を実現した90nmテクノロジ-のSoC向けデユアルポ-トSRAMの開発”、ニイ等)以及非专利文献2(ISSCC2004ダイジエスト·オブ·テクニカルペ-パ-ズ、ニイ等“ダイナミツク制御型コラムバイアス方式を用いた2.04μm28T薄膜セルを用いた90nmデユアルポ-トSRAMA”A 90nm Dual-portSRAM with 2.04μm2 8T-Thin Cell Using Dynamically-ControlledColumn Bias Scheme”)中公开了如下结构：谋求减少待机时的消费电流以及动作时的功耗。
这些非专利文献1以及2公开同一内容，在双端口SRAM中，对以存储单元列为单位与驱动器晶体管耦合的源极线(接地线)的电压进行控制。即，非选择存储单元列的驱动器晶体管的源极电压VSL设定为例如0.4V的高电压电平，另一方面，选择列的存储单元的驱动器晶体管的源极电压被驱动为接地电压电平。将非选择存储单元的驱动器晶体管的栅极-源极间偏压设为反向偏压状态，作为更深的截止状态，降低亚阈值(sub-threshold)漏电流以及栅极漏电流，这样可降低待机时的消费电流。
对于选择列并选择行的存储单元来说，驱动器晶体管的源极线是接地电压电平，读出时按照存储数据使位线电位放电。在选择列且非选择行的存储单元中只流过比列电流小的漏电流，与动作电流相比，可以忽略。并且，在选择行且非选择列的存储单元中，驱动器晶体管设定为栅极-源极间为反向偏压状态，几乎不进行位线的放电，抑制列电流，降低动作时的消费电流。
在专利文献1、2以及4所示结构的布线面板设计中，在存储单元区域的中央部配置电源线，在位线外部配置接地线。因此，接地线由相邻列的存储单元共用，不能以各列为单位进行接地电压的控制，不能应用降低待机电流以及动作电流的如上所述的非专利文献1以及非专利文献2的结构。
在专利文献3中，在图7中示出了在存储单元中央部配置接地线、在位线外部配置电源线的布线版面设计。在该布线版面设计中，以各列为单位配置接地线，按照各列调整接地线的电位。但是，在配置于存储单元区域中央部的P阱上，使形成2个存取晶体管以及2个驱动器晶体管的活性区域形成为在列方向延伸的矩形形状。在该活性区域内，4个晶体管在列方向上排列配置。这些晶体管的栅极在行方向延伸，布线版面设计较为容易，但是，存储单元列方向的间距为4个晶体管的间距，在存储单元区域中央部，与配置一对负载晶体管的存储单元版面设计相比，产生列方向的存储单元尺寸增大的问题。
此外，在如上所述的非专利文献1以及非专利文献2中，在双端口SRAM中，在各端口的位线对之间配置接地线，在不同端口的位线之间配置电源线。因此，可以将电源线以及接地线作为针对位线的屏蔽层加以利用，此外，可以以各列为单位调整接地线的电压电平。但是，对于该结构来说，在存储单元区域的中央部的N阱上配置负载晶体管，在两侧的P阱上在各个端口配置同一端口的存取晶体管对和1个驱动器晶体管，其它端口的位线对关于中央部对置配置。因此，该接地线的配置利用双端口SRAM的存储单元结构，对于单端口SRAM不能只原样地使用非专利文献1以及非专利文献2的接地线的配置。
在面向图像处理以及通信处理的SOC等中，要求从2个端口同时存取并进行处理的情况较多，可以使用这样的双端口SRAM存储器实现并列处理。但是，现状是在高速缓冲存储器等的用途中，一般使用双端口SRAM，在单端口SRAM中也要求不增大存储单元的尺寸、以各列为单位对控制驱动器晶体管的源极线电位进行控制的结构。在非专利文献1以及非专利文献2中，只对双端口SRAM进行了讨论，没有对单端口SRAM进行讨论。
发明内容
本发明的目的在于提供一种可以抑制存储单元尺寸的增大并可降低动作时以及待机时的功耗的半导体存储装置。
本发明的另一目的在于提供一种在单端口以及多端口的任意一种结构中也能够以各存储单元列为单位设定低侧源极线电位的静态型半导体存储装置。
本发明的半导体存储装置包括：以行列状排列的多个存储单元；各存储单元行对应地配置，分别连接有对应行的存储单元的多条字线；分别连接有对应列的存储单元的多条位线、供给第2电源电压的第2电源线。
各存储单元包括：第2导电型的1对负载晶体管元件，形成在第1导电型的第1衬底区域上，并且各第1导通节点与供给第1电源电压的电源节点相耦合；以及第1导电型的驱动器晶体管元件，形成在分别配置于该第1导电型的第1衬底区域两侧的各个第2导电型的第2衬底区域上，与负载晶体管连接以构成触发器并具有相互连接以接收第2电源电压的第1导通节点。第2电源线按各列在列方向连续延伸配置，以按各存储单元横跨第1衬底区域的方式形成，并供给第2电源电压，同时相互连接对应的存储单元的驱动器晶体管元件的第1导通节点。
在各存储单元中，通过供给第2电源电压的第2电源线连接驱动器晶体管元件的源极节点。该第2电源线以横穿配置有负载晶体管元件的第1衬底区域的方式形成。因此，可按各存储单元列分别配置第2电源线，可以以存储单元列为单位动态地进行低侧源极线的电压控制，这样，可降低待机时以及动作时的功耗。
此外，在各存储单元中，通过第2电源线使驱动器晶体管元件的低侧源极节点短路，可将驱动器晶体管元件的低侧源极电位之差抑制到最小限度，并可以增大针对存储单元的稳定动作的裕度。
本发明的如上所述以及其它的目的、特征、情况以及优点，可通过与附图相关联来理解的本发明的以下详细说明而明确。
附图说明
图1是概要地表示本发明实施方式1的到存储单元的触点之布线版面设计的图。
图2是表示图1所示的触点以及共用触点的剖面结构的图。
图3是表示图1所示的布线版面设计的晶体管的连接的图。
图4是表示图1所示的布线版面设计上层的布线版面设计的图。
图5是表示图4所示的布线版面设计的再上层的第2金属布线之版面设计的图。
图6是表示图5所示布线版面设计的晶体管的电气连接的图。
图7是表示图5所示的布线版面设计的再上一层的第3金属布线之版面设计的图。
图8是概要表示沿图7所示的线L8-L8的剖面结构的图。
图9是概要表示沿图7所示的线L9-L9的剖面结构的图。
图10是表示本发明实施方式1的半导体存储装置的多行多列的存储单元之第2金属布线的版面设计的图。
图11是概要地表示本发明实施方式2的到存储单元的触点之版面设计的图。
图12是表示图11所示的布线版面设计的晶体管的电气连接。
图13是概要地表示图11所示的布线版面设计的上层的第1金属布线之版面设计的图。
图14是表示图13所示的布线版面设计的晶体管的电气连接的图。
图15是概要地表示图13所示的上层的第2金属布线之版面设计的图。
图16是表示图15所示布线版面设计的晶体管的电气连接的图。
图17是表示图15所示的布线版面设计的再上层的第3以及第4金属布线的版面设计的图。
图18是表示本发明实施方式2的VSS源极线针对多个存储单元的布线版面设计的图。
图19是概要地表示按照发明实施方式3的存储单元的布线版面设计的图。
图20是概要地表示图19所示的本地互连布线的剖面结构的图。
图21是概要地表示图19所示的布线版面设计的上层的第1金属布线以及通道(vias)的版面设计的图。
图22是概要地表示图21所示的布线版面设计的针对多个存储单元的VSS源极线的版面设计的图。
图23是概要地表示图21所示的布线版面设计上层的第2以及第3金属布线的版面设计的图。
与24是概要地表示本发明实施方式4的到存储单元的触点之布线版面设计的图。
图25是概要地表示图24所示的公共源极/阱触点的剖面结构的图。
图26是概要地表示图24所示的布线版面设计上层的第1金属布线的版面设计的图。
图27是概要地表示图24所示的布线版面设计上层的第2金属布线的版面设计的图。
图28是概要地表示本发明实施方式4的第2金属布线的针对多个存储单元的版面设计的图。
图29是概要地表示设置在本发明实施方式4上的公共源极/阱触点的变更例的版面设计的图。
图30是概要地表示沿图29的线L30-L30的剖面结构的图。
图31是概要地表示设置在本发明实施方式4上的公共源极/阱触点的其它变更例的版面设计的图。
图32是概要地表示本发明实施方式4的半导体存储装置的主要部分结构的图。
图33是概要地表示图32所示的源极电压控制电路的一例结构的图。
图34是概要地表示图33所示的源极线电压切换栅极的平面版面设计的图。
具体实施方式
图1是概要地表示本发明实施方式1的半导体存储装置的存储单元的版面设计的图。在图1中，概要地示出形成晶体管的活性区域、多晶硅层以及触点的版面设计。图1所示的存储单元MC是单端口存储单元，存储1位的信息。
在图1中，n型的半导体衬底区域(N阱)NW在Y方向直线延伸配置，在N阱NW的两侧，配置p型衬底区域(P阱)PW1以及PW2。在N阱NW上形成负载晶体管，在P阱PW1及PW2上分别配置存取晶体管以及驱动器晶体管。这些阱NW、PW1以及PW2在列方向连续地延伸配置，在这些阱NW、PW1以及PW2上形成排列为1列的存储单元。
在P阱PW1上形成在Y方向延伸的矩形形状的活性区域1a。以与活性区域1a交叉的方式在X方向配置构成字线的多晶硅布线2a以及2b。多晶硅布线2a配置在P阱PW1上(延伸到相邻列的存储单元区域内)，多晶硅布线2b延伸到N阱NW内。
在多晶硅布线2a以及2b之间配置形成存储节点用的触点NC1。在多晶硅布线2a外侧的活性区域1a的区域，配置用于获得针对位线BL的接触的位线触点BC1，在活性区域1a的对置的端部，与活性区域1a相对，形成用于获得针对低侧电源(源极)线(VSS源极线)的接触的源极触点GC1。
在N阱NW上，隔开并在Y方向上错开位置形成沿Y方向延伸的矩形形状的活性区域1b以及1c。以横跨活性区域1b的方式在X方向延伸配置多晶硅布线2b。对于活性区域1c，也配置沿X方向上延伸的多晶硅布线2c。对于活性区域1b来说，在一个端部区域形成用于获得针对高侧电源线(VDD源极线)的接触的电源触点VC1。在关于活性区域1b的多晶硅布线2b对置的端部，形成相对于多晶硅布线2c公共接触的共用触点(shared contact)SC1。通过利用共用触点SC1，从而可以由1个触点对活性区域1b以及多晶硅布线2c二者进行电连接。
同样，在活性区域1c，在多晶硅布线2c的外部也形成用于获得针对VDD源极线的接触的电源触点VC2，在活性区域1c的与多晶硅布线2c对置的区域上设置共用触点SC2，电连接活性区域1c以及多晶硅布线2b。
在P阱PW2上，与P阱PW1同样，设置沿Y方向延伸的矩形形状的活性区域1d。对于活性区域1d，在与活性区域1a对称的位置上形成针对VSS源极线的源极触点GC2以及针对位线/BL的位线触点BC2。此外，形成存储节点用的触点NC2形成在活性区域1d的Y方向的中央区域(在1个存储单元内)。在触点BC2以及NC2之间形成沿X方向延伸的多晶硅布线2d。该多晶硅布线2d在P阱PW2内延伸(延伸到相邻列，但未示出相邻列的存储单元)。在触点NC2以及GC2之间，从N阱的共用触点SC1连续地沿X方向延伸并配置多晶硅布线2c。
对于多晶硅布线2d，形成用于获得针对字线WL的接触的触点WC2。
图2是概要地表示沿图1中虚线L2-L2所示的活性区域1b的Y方向之剖面结构的图。在图2中，在p型半导体衬底SUB上形成N阱NW，在该N阱NW的表面形成活性区域1b。在活性区域1b上，在其一个端部形成元件隔离膜(场绝缘膜)5，并与其它晶体管的活性区域隔离。在活性区域1b上，隔开形成高浓度的杂质区域1ba以及1bb。在这些杂质区域1ba以及1bb之间的N阱NW的表面上配置多晶硅布线2b。杂质区域1ba与电源触点VC1电连接。该杂质区域1ba与在Y方向上相邻的存储单元共用，不对该杂质区域1ba形成元件隔离膜。
通常，在触点VC1和杂质区域1ba之间形成硅化钴CoSi或者硅化镍NiSi等的硅化膜作为阻挡层，但是，在图2中未示出该硅化膜。对于杂质区域1b也同样。
在元件隔离膜5上配置多晶硅布线2c。对于该多晶硅布线2c，电连接与杂质区域1bb电连接的共用触点SC1。因此，通过共用触点SC1，电连接杂质区域1bb以及多晶硅布线2c。不需要用于电连接杂质区域1bb和多晶硅布线2c的其他布线层的布线，简化布线版面设计，此外，在上层的布线层，可以充裕地进行布线版面设计。此外，通过使用共用触点SC1以及SC2，可以在与其它触点相同的制造步骤中形成各触点(只有共用触点SC1以及SC2其平面形状与其它的触点不同)。
并且，在多晶硅布线2b下部的N阱NW的表面区域，可通过MOS晶体管的阈值电压调整用的反掺杂(counter-doping)等进行杂质注入。
图3是表示图1所示存储单元的晶体管的配置的电气等效电路图。在图3中，在P阱PW1上，在活性区域1a内形成驱动器晶体管DQ1以及存取晶体管AQ1。驱动器晶体管DQ1的源极节点与触点GC1连接，驱动器晶体管DQ1的漏极节点与触点NC1连接，其栅极由多晶硅布线2b形成。存取晶体管AQ1配置在触点NC1与位线触点BC1之间，并且，其栅极由与触点WC1连接的多晶硅布线2a形成。
在N阱NW上，在活性区域1b内，形成由p沟道MOS晶体管构成的负载晶体管LQ1，在活性区域1c内，形成由p沟道MOS晶体管构成的负载晶体管LQ2。负载晶体管LQ1的源极节点与电源触点VC1连接，并且，漏极节点通过共用触点SC1与多晶硅布线2c连接。负载晶体管LQ1的栅极由多晶硅布线2b形成。多晶硅布线2b通过共用触点SC2与负载晶体管LQ2的漏极节点连接。负载晶体管LQ2的源极节点与电源触点VC2连接，其栅极由多晶硅布线2d形成。
在P阱PW2中，在活性区域1d内，分别形成由N沟道MOS晶体管构成的存取晶体管AQ2以及驱动器晶体管DQ2。存取晶体管AQ2其栅极由多晶硅布线2d形成，该多晶硅布线2d与触点WC2连接。存取晶体管AQ2的两个导通节点分别与触点BC2以及触点NC2连接。驱动器晶体管DQ2配置在触点GC2与触点NC2之间，并且，其栅极由多晶硅布线2c形成。
因此，在各P阱PW1以及PW2中，排列2个N沟道MOS晶体管并形成在活性区域1a以及1d内。在N阱NW中，负载晶体管LQ1以及LQ2分别形成在所设置的活性区域1b以及1c内。因此，Y方向的存储单元的间距是相当于2个晶体管的间距，并抑制Y方向的存储单元尺寸增大。
图4是概要地表示针对图1的存储单元MC的版面设计的触点以及上侧的第1金属布线之版面设计的图。在图4中，与图1所示的触点相同的触点付以相同的参照符号，省略其详细说明。
对于触点WC1，第1金属布线7a形成为在Y方向延伸的矩形形状。对于该第1金属布线7a形成通道WV1。对于触点GC1配置第1金属布线7b。对于该金属布线7b以几乎与触点GC1重合的方式形成通道GV1。对于触点NC1，形成沿X方向延伸到共用触点SC1的矩形形状的第1金属布线7d。
对触点BC1设置第1金属布线7c。以平面地与该触点BC1部分重合的方式对第1金属布线7c形成通道BV1。
对电源触点VC1设置第1金属布线7e。对该第1金属布线7e以与触点VC1部分重合的方式形成通道VV1。
对触点VC2形成第1金属布线7f。对第1金属布线7f以与触点VC2重合的方式形成通道VV2。对于共用触点SC2以及触点NC2，第1金属布线7g形成为在X方向延伸的矩形形状。
对触点BC2形成第1金属布线7h，在该金属布线7h上部以与触点BC2部分重合的方式形成通道BV2。
对触点GC2形成第1金属布线7i，此外，对该第1金属布线7i以与触点GC2重合的方式形成通道GV2。
对于触点WC2，以Y方向具有长边的矩形形状形成第1金属布线7j。对该第1金属布线7j设置通道WV2。这些通道WV1、WV2、BV1、BY2、GV1、GV2、VV1、以及VV2，是为了获得与形成在这些第1金属布线上的第2金属布线电接触而设置的。
图4所示的第1金属布线7a-7j只在存储单元内部延伸，作为获得内部存储节点的电连接或获得与上层布线的连接用的中间布线加以利用。
即，通过第1金属布线7a-7j，在图3所示的电气等效电路中，节点NC1与共用节点SC1耦合，负载晶体管LQ2以及驱动器晶体管DQ2的栅极共同与内部节点(存储节点；触点NC1)连接，此外，触点NC2与共用触点SC2连接，另一存储节点与驱动器晶体管DQ1以及负载晶体管LQ1的栅极连接。
第1金属布线7b以及7i分别与VSS源极线(低侧电源线)连接，但是，并不与在X方向上相邻的存储单元共用。存储单元关于存储单元的边界线(在X方向以及Y方向两个方向)配置为镜像对称。但是，对于该第1金属布线7b以及7i来说，与相邻存储单元的对应的第1金属布线设置了缝隙，在镜像对称配置时，与相邻列的存储单元的对应的第1金属布线隔离。
图5是概要地表示针对图4所示存储单元的布线版面设计的上层的布线版面设计的图。在图5中，示出第2金属布线以及对应的通道的位置，此外，对与图4所示的触点相同的触点付以相同的参考符号，并省略其详细说明。
在图5中，相对于触点WV1，配置矩形形状的第2金属布线9a，其在存储单元内沿Y方向延伸。对该第2金属布线9a以与通道WV1部分重合的方式形成第2通道WWV1。对通道BV1设置第2金属布线9c。对第2金属布线9c以与通道BV1重合的方式设置第2通道BBV2。对通道VV1设置第2金属布线9d。此外，对通道VV2设置第2金属布线9e。对第2金属布线9d以及9e分别在沿Y方向排列的位置上设置第2通道VVV1以及VVV2。
对通道BV2设置第2金属布线9f，在该金属布线9f上部设置第2通道BBV2。
对通道WV2设置第2金属布线9g。对该第2金属布线9g设置第2通道WWV2，该第2通道WWV2在X方向上与针对第2金属布线9a的第2通道WWV1直线对准。
在通道GV1以及GV2之间以台阶状连续地延伸的方式形成第2金属布线9b。该第2金属布线9b具有在X方向以及Y方向直线延伸的部分，具有关于中心部点对称的L字形状，在其两端与通道GV1以及GV2连接。
因此，在存储单元MC中，通过第2金属布线9b使连接到2个驱动器晶体管的VSS源极线上的节点短路。使存储单元MC内的N阱(图5中未示出)以横跨X方向的方式延伸，第2金属布线9b只在存储单元内使驱动器晶体管的源极节点短路。即，第2金属布线9b直线地在Y方向以及X方向延伸，以最短距离电连接对应于驱动器晶体管的源极节点的通道GV1以及GV2。第2金属布线9b只在存储单元MC内延伸，与在X方向相邻的存储单元内的对应的第2金属布线9b相互隔离。
图6是表示图5所示触点的版面设计完成时存储单元中的晶体管的连接的电气等效电路图。在图6中，通过图4所示的第1金属布线7d，内部节点NC1与共用节点触点SC1连接，通过第1金属布线7g，内部节点NC2与共用节点SC2连接。通过第1金属布线7d，晶体管LQ2以及驱动器晶体管DQ2的栅极与存储节点所对应的触点NC1连接，此外，负载晶体管LQ1以及驱动器晶体管DQ1的栅极与其它的存储节点所对应的触点NC2连接。
驱动器晶体管DQ1的源极节点通过通道GV1以及第2金属布线9b与驱动器晶体管DQ2的VSS源极节点的通道GV2连接。第2金属布线9b是比第1金属布线7d以及7g更上层的布线，如图5所示，以在平面图上看起来相互重合的方式配置这些金属布线9b、7d以及7g。
并且，存取晶体管AQ1以及AQ2的各个栅极节点、一个导通节点、以及负载晶体管LQ1、LQ2的源极节点分别借助于通道而连接，但是，如图5所示，这些通道由获得针对上层布线的连接用的通道构成，在图6中，因为这些节点的连接地点还未形成，故未特别明确地示出。
如图6所示，在存储单元内，以在X方向横跨N阱NW的方式以台阶状的直线形状形成第2金属布线层9b，由此，能够以最短距离使驱动器晶体管DQ1以及DQ2的源极节点短路，可以抑制在存储单元内的驱动器晶体管的VSS源极节点上产生电位差。
图7是概要地表示配置在图5所示的布线版面设计的更上层的第3以及第4金属布线之版面设计的图。在图7中，对通道WWV1，在存储单元MC内设置沿Y方向延伸的矩形形状的第3金属布线10a。对第2通道BBV1，设置沿Y方向连续地延伸的第3金属布线10b，通过该第3金属布线10b实现位线BL。
对通道VVV1以及VVV2设置第3金属布线10c。该第3金属布线10c在Y方向连续地延伸，向配置于对应的列上的存储单元供给高侧源极电压(电源电压)VDD。
对位线通道BBV2设置沿Y方向上连续延伸的第3金属布线10d，通过该第3金属布线10d实现位线/BL。对通道WWV2设置矩形形状的第3金属布线10e，该第3金属布线10e在存储单元MC内沿Y方向上延伸。对第3金属布线10a以及10e设置沿X方向上连续延伸的第4金属布线11。第4金属布线11通过通道VA1以及VA2分别与第3金属布线10a以及10e连接，该通道VA1以及VA2以分别与通道WWV1以及WWV2重合的方式来形成。通过该第4金属布线11，实现针对在X方向上排列的存储单元的字线WL，在X方向上排列的各存储单元的存取晶体管AQ1以及AQ2的栅极被公共连接。
如图7所示，第3金属布线不能作为传送低侧电源电压(源极电压)VSS的布线进行利用。存储单元的驱动器晶体管的(VSS)源极节点通过第2金属布线相互连接。在存储单元MC上，不需要传送低侧电源电压VSS用的第3金属布线，在该第3金属布线层中，布线版面设计间距充裕，可配置必要的布线。
图8是概要地表示沿图7的线L8-L8的剖面结构的图。在图8中，在p型半导体衬底SUB表面形成N阱NW。在N阱NW表面相互隔离形成p型杂质区域1ba以及1bb。这些杂质区域1ba以及1bb包含在图1所示的活性区域1b中。与杂质区域1bb相邻地在N阱NW的表面形成元件隔离膜5。此外，在杂质区域1ba以及1bb之间的N阱NW表面上通过栅极绝缘膜形成多晶硅布线2b。
在元件隔离膜5上形成多晶硅布线2c，该多晶硅布线2c通过共用触点SC1与杂质区域2c连接。杂质区域1ba与触点VC1连接。到该触点VC1以及共用触点SC1的结构与图2所示的结构相同。
并且，共用触点SC1、多晶硅布线2b以及触点VC1通过层间绝缘膜12a相互电隔离。
以与触点VC1连接的方式形成第1金属布线7e，此外，以与共用触点SC1连接的方式形成第1金属布线7d。这些第1金属布线7e以及7d通过层间绝缘膜12b电隔离。在该层间绝缘膜12b上通过光刻步骤(照相制版以及刻蚀步骤)形成到达第1金属布线7e的通孔，然后，通过以导电材料填充该通孔，从而形成与第1金属布线7e电连接的第1通道VV1。
以与第1金属布线7e以及7d直线对准的方式在层间绝缘膜12b上形成第2金属布线9d以及9b。第2金属布线9b以及9d通过层间绝缘膜12c被电隔离。
在层间绝缘膜12c上配置第3金属布线10c，通过形成在层间绝缘膜12c上的第2通道VVV1，电连接第2金属布线9d以及第3金属布线10d，向下层的杂质区域1ba供给高侧电源电压VCC。在该第3金属布线10c上层沿与第3金属布线交叉的方向配置第4金属布线11。
如图8所示，相互连接存储单元的源极节点的VSS源极线由第2金属布线9b构成，对存储单元的内部布线以及字线的版面设计没有不良影响，可在存储单元内配置存储单元源极节点连接布线。
图9是概要地表示沿图7所示的线L9-L9的剖面结构的图。在图9中，在p型半导体衬底SUB表面形成P阱PW1以及PW2，这些之间配置N阱NW。在P阱PW1的表面形成n型活性区域(杂质区域)1a，在N阱NW表面相互隔开形成p型活性区域1b以及1c。在P阱PW2的表面上形成n型活性区域1d。这些活性区域1a-1d由元件隔离膜(区域)5相互隔离。
形成未图示的层间绝缘膜后，形成第1金属布线7a、7d、7g以及7j。第1金属布线7d分别通过触点NC1以及共用触点SC1与活性区域1a以及1B电连接。第1金属布线7g分别通过共用触点SC2以及触点NC2与活性区域1c以及1d电连接。第1金属布线7a以及7j在未图示的部分与多晶硅布线连接。
与第1金属布线7a以及7j直线对准地配置第2金属布线9a以及9g，在第1金属布线7d以及7g上层以与这些在平面上看起来重合的方式配置第2金属布线9b。第2金属布线9a通过第1通道WV1与第1金属布线7a电连接，第2金属布线9g通过第1通道WV2与第1金属布线7j电连接。第2金属布线9b是连接存储单元的VSS源极节点的布线，下层的第1金属布线7d以及7g被电隔离。
在第2金属布线9b上相互隔开配置第3金属布线10b、10c以及10e。第3金属布线10b以及10e分别构成位线BL以及/BL的一部分，第3金属布线10c供给高侧电源电压VDD。
在这些第3金属布线10b、10c以及10e的上层连续地延伸配置第4金属布线11。该第4金属布线11构成字线WL的一部分，分别经由第2通道WWV1以及WWV2与第2金属布线9a以及9g电连接。
如该图9所示，在字线延伸的方向上，传送低侧电源电压VSS的布线9b以在平面上看起来与内部节点(存储节点)连接用的第1金属布线7d以及7g重合的方式来配置。无需增大任意一个存储单元的尺寸，即可以配置电连接存储单元低侧源极节点的布线。
图10是概要地表示配置为4行2列的存储单元的第2金属布线配置时的布线版面设计的图。在图10中，在X方向上相邻的存储单元MC的边界区域，在Y方向以及X方向直线对准地配置第2金属布线9g，该第2金属布线9g是用于获得对构成字线的第4金属布线的接触的布线。在X方向相邻的列的存储单元共用P阱PW，另一方面，N阱NW只被在Y方向上直线对准的存储单元中共用。
在存储单元中，构成VSS源极节点的通道GV1以及GV2通过第2金属布线9b相互连接。在Y方向上相邻的存储单元MC中，重复配置关于边界区域镜像对称的版面设计。VSS源极线可以按各存储单元列配置为锯齿形的形状，并可按各列(在Y方向上直线对准的存储单元)对该低侧电源电压VSS的电压电平进行调整。即，在X方向上相邻的存储单元MC中，通道GV2相隔离配置，相邻列的第2金属布线9b相互隔离，因此，可按各存储单元列对低侧电源电VSS进行调整。此外，在存储单元MC内，各个驱动器晶体管的源极节点被短路，在位线放电时也可以抑制驱动器晶体管的源极节点的电位差，并可以使存储单元稳定地动作。
此外，能够以存储单元列为单位调整电压VSS，可利用先前的非专利文献1以及非专利文献2所示的动态地控制VSS源极线电压的方式，对于选择列，将电压VSS设定为接地电压，对于非选择列，将电压VSS设定为比接地电压高的电压电平(例如，0.4V)，由此，可降低待机时以及动作时的消费电流。
将驱动器晶体管的源极电压VSS设为按存储单元列进行调整的结构，可利用如前所述的非专利文献1以及非专利文献2所示的结构。即，基于列地址信号设定针对选择列的驱动器晶体管的源极电压VSS的电压电平。此种情况下，作为提供电压切换定时的信号，可以使用SRAM中通常使用的地址变化检测信号(ATD)或者规定存取周期的时钟信号。
此外，VSS源极线9b沿存储单元列方向(Y方向)配置为锯齿形形状，故与在列方向直线延伸的版面设计相比，布线长变长，考虑通过增大布线电阻，VSS源极线9b上存储单元源极电压VSS的上升(分布)可能变大。但是，VSS源极布线9b在各列上分别配置，在字线选择时，只流入来自与选择字线连接的1个存储单元的放电电流，电流量较小，源极电位的上升十分小，此外，存储单元的驱动器晶体管的源极节点相互连接，在各存储单元中，因为驱动器晶体管的电位几乎相等，故能够在非选择存储单元中稳定地保持数据，此外，在选择存储单元中在数据读出时也可以稳定地保持数据。
此外，VSS源极布线是金属布线，其电阻值十分小，几乎可以抑制布线电阻引起的电位分布的问题。即，第2金属布线的薄膜电阻约为200mΩ/□，考虑到弯曲(锯齿形的形状)将VSS源极布线的1位的每个存储单元的布线长设为约1μm，将布线宽度设为0.1μm，将所有行数设为512，VSS源极布线整体的布线电阻Rall根据200mΩ·L/W由下式表示：
         Rall＝200m·1μm·512/0.1μm＝1KΩ
高侧电源电压VDD是1.0V，将单元电流设为10μA，则在距离低侧电源节点最远的存储单元中，低侧电源电压VSS的上升为10μA·1KΩ＝0.01V，与低侧电源电压VDD的1.0相比，十分小。此外，在存储单元内，布线电阻是1Ω(＝200mΩ·1μm/0.1μm)，驱动器晶体管的源极节点的电压差是1.0μV(＝1Ω·10μA)，几乎可忽略针对电压保持特性的影响。
如上所述，按照本发明的实施方式1，使用第2金属布线(位线下层的金属布线)相互连接存储单元的驱动器晶体管的源极节点，相邻列间的VSS源极线相互隔离，可按照各存储单元列进行存储单元的低侧电源电压VSS的设定，该第2金属布线台阶状地在存储单元内延伸并且在存储单元列方向锯齿状地延伸。
此外，在存储单元MC中，在N阱两侧设置P阱，在各P阱中配置存取晶体管以及驱动器晶体管，在N阱上配置负载晶体管，Y方向的存储单元的间距是2个晶体管的间距，可抑制存储单元在Y方向上的增大。
此外，传送高侧电源电压VDD的电源线与传送低侧电源电压VSS的电源线由其它的布线层的布线形成，电源电压VDD以及VSS不能由同一布线层进行传送，故能够缓和上层的布线层的布线间距条件。
实施方式2
图11是概要地表示本发明实施方式2的半导体存储装置的存储单元的版面设计的图。在图9中，示出双端口SRAM单元DPMC的活性区域以及第1多晶硅布线的版面设计。
在图11中，双端口SRAM单元DPMC形成在N阱NW、配置在该N阱NW两侧的P阱PW1、以及PW2的区域。在P阱PW1上，活性区域15a在存储单元形成区域内沿Y方向上延伸，并配置成矩形形状，与活性区域隔离沿Y方向上延伸并形成活性区域15b。活性区域15a在沿Y方向上相邻的存储单元内延伸，相对于在Y方向上直线对准的一列的存储单元连续地延伸配置活性区域15b。
分别隔开形成第1多晶硅布线16a以及16b，第1多晶硅布线16a以及16b以横跨活性区域15a以及15b的方式在X方向延伸。第1多晶硅布线16a延伸到未图示的相邻存储单元的P阱区域，另一方面，第1多晶硅布线16b从P阱PW1延伸到N阱NW。
在第1多晶硅布线16a上设置源极线触点17a。在活性区域15a上，在其一个端部形成触点17b，在其另一端区域中设置共用触点18a。通过该共用触点18a电连接第1多晶硅布线16b和活性区域15a。
对于活性区域15b也设置触点17c以及17d，以使第1多晶硅布线16a夹持在其间，此外，触点17c以关于第1多晶硅布线16b与触点17d对置的方式设置。触点17c是用于与VSS源极线连接的触点。另一方面，形成在活性区域15a以及15b上的触点17b以及17e是用于分别与A端口位线、BLA以及/BLA连接的触点。
在N阱NW上，活性区域15c以及15d相互隔开并且在Y方向上错开位置，形成为在Y方向上延伸的矩形形状。第1多晶硅布线16b以横跨活性区域15c的方式在X方向延伸，此外，以横跨活性区域15d的方式在X方向延伸地配置第1多晶硅布线16c。第1多晶硅布线16b通过共用触点18c与活性区域15d电连接，第1多晶硅布线16c通过共用触点18b与活性区域15c连接。
在活性区域15c的关于第1多晶硅布线16b与共用触点18b对置的端部形成触点17f，此外，在活性区域15d上，在与共用触点18c对置的端部也形成触点17j。触点17f以及17g是分别与传送高侧电源电压VDD的VDD源极线连接用的触点。
在P阱PW2上，在Y方向上延伸、并分别相互隔离地形成活性区域15e以及15f。第1多晶硅布线16c以横跨活性区域15e的方式从N阱NW沿着X方向连续地延伸配置。此外，以横跨活性区域15e以及15f的方式在X方向延伸地形成第1多晶硅布线16d。在活性区域15e上，在其对置端部上分别形成触点17h以及17j，在其中央区域形成触点17i。触点17h是用于与B端口位线BLB连接的触点，触点17g是用于与VSS源极线连接的触点。对于活性区域15f来说，其一侧区域通过共用触点18d与第1多晶硅布线16c连接，在另一侧区域形成触点17k。触点17k是用于与B端口位线/BLB连接的触点。
在第1多晶硅布线16d上形成触点171，该触点171用于在存储单元内与B端口字线WLB连接。触点171被与在未图示的X方向上相邻的存储单元共用(第1多晶硅布线16d延伸到相邻列的存储单元的P阱区域)。
在该图11所示的布线版面设计中，在X方向以及Y方向也呈镜像对称地配置存储单元的活性区域以及布线。因此，在Y方向上连续地延伸配置活性区域15b以及15e。
图12是表示图11所示的布线版面设计的存储单元晶体管的连接的电气等效电路图。在图10中，在P阱PW1上，在活性区域15b中，形成驱动晶体管DQ11以及存取晶体管AAQ12，在活性区域1Sa上，形成存取晶体管AAQ11。这些晶体管DQ11、AAQ11以及AAQ12由N沟道MOS晶体管构成。MOS晶体管DQ11的一个导通节点与触点17c连接，存取晶体管AAQ12的一个导通节点与触点17e连接。存取晶体管AAQ11的一个导通节点与触点17b连接。这些触点17b以及17e最后分别与A端口位线BLA以及/BLA连接。触点18c最后与VSS源极线连接。存取晶体管AAQ11以及AAQ12的栅极与第1多晶硅布线16a公共连接。第1多晶硅布线16a最后与A端口字线WLA连接。
在N阱NW上，分别在活性区域15c以及15d上设置由P沟道MOS晶体管构成的负载晶体管LQ11以及LQ12。负载晶体管LQ11的栅极通过第1多晶硅布线16b与驱动器晶体管DQ11的栅极公共地形成，第1多晶硅布线16b还与存取晶体管AAQ11的另一导通节点连接。
在P阱PW2上，在活性区域15e上，以串联连接的方式形成驱动器晶体管DQ12以及存取晶体管BAQ11，此外，活性区域15f上形成存取晶体管BAQ12。晶体管LQ12以及DQ12的栅极通过第1多晶硅布线16c公共连接，该第1多晶硅布线16c还与驱动器晶体管LQ11以及BAQ12的各自的一个导通节点公共连接。存取晶体管BAQ11以及BAQ12通过第1多晶硅布线16d公共连接。第1多晶硅布线16d最后与B端口字线WLB连接。存取晶体管BAQ11以及BAQ12分别通过触点17h以及17k最后与端口位线BLB以及/BLB连接。
如图12所示，在N阱PW上，形成A端口以及B端口共用的负载晶体管LQ11以及LQ12，在配置于其两侧的各P阱PW1以及PW2上，隔离配置驱动器晶体管，同时分别配置A端口存取晶体管以及B端口存取晶体管。由该图12所示的电气等效电路可知，与实施方式1相同，Y方向的存储单元的尺寸是2个晶体管串联连接的间距，可抑制Y方向的存储尺寸的增大，并配置双端口存储单元。
图13是概要地表示图11所示的布线版面设计的上层第1金属布线的版面设计以及针对第1金属布线的上层金属布线连接时的通道配置的图。在图11中，同时示出图9所示的触点17a-171以及18a-18d。
分别与触点17a-171对应地设置第1金属布线20a-201。还对第1金属布线20a设置通道22a，对于第1金属布线20b以与触点17部分重合的方式形成通道22b，对第1金属布线20c，以在平面上看起来与触点17c重合的方式形成通道22c。
对于第1金属布线20f，也以其一部分与触点17e重合的方式形成通道22d。在第1金属布线20d上，也以与触点17f重合的方式形成通道22f。对于第1金属布线20g，以与触点17g重合的方式形成通道22e。对于第1金属布线20h以及20k，以分别与触点17h以及17k部分重合的方式分别形成通道22h以及22k。对于第1金属布线20j，以与触点17j重合的方式形成通道22g。对于第1金属布线20L，与触点171相隔离地形成通道22i。通道22a以及22i是用于分别与字线WLA以及WLB连接用的通道，错开与Y方向有关的位置进行配置。
图14是表示图13所示的布线版面完成后的存储单元的晶体管的连接之电气等效电路图。如图14所示，通过第1金属布线20e，连接触点17d和共用触点18b，另外，通过第1金属布线20i连接共用触点18c以及触点17i。由此，负载晶体管LQ11以及驱动器晶体管DQ11的栅极连接在存取晶体管BAQ11以及驱动器晶体管DQ12之间的连接节点(触点17i)上。此外，负载晶体管LQ12以及驱动器晶体管DQ11的栅极连接在驱动器晶体管DQ11以及存取晶体管AAQ12之间的连接节点(触点17d)上。由此，存取晶体管AAQ11以及AAQ12导通时，由第1金属布线20i以及20e构成的存储节点分别与A端口位线BLA以及/BLA连接。此外，同样，选择存取晶体管BAQ11以及BAQ12时(选择B端口字线WLB时)，第1金属布线20i以及20e分别连接的存储节点与B端口位线BLB以及/BLB连接。
图15是表示图13所示的布线版面设计的上层第2金属布线的版面设计图。在图15中，在双端口SRAM单元DPMC中，对于触点22a、22b、22d、22e、22f、22h、22k以及22i，分别设置第2金属布线25a、25b、25d、25e、25f、25h、25k以及25i。
在VSS源极触点22c以及22g上，分别为L字形状，并且通过相互连接的第2金属布线25c以及25g而相互连接。在图13中，示出以只部分重合的方式形成第2金属布线25c以及25g，但是，这些是同一布线层，并连续地延伸。
对于各第2金属布线层25b、25d，设置与更上层的位线连接用的通道27b以及27d，对各金属布线层25f以及25e，也设置沿X方向直线对准的通道27f以及27e。这些通道27f以及27e是为了与更上层的VDD源极线(高侧电源线)连接而设置的。对各第2金属布线25h以及25k也设置与上层的位线连接用的通道27h以及27k。
在图15所示的存储单元的版面设计中，驱动器晶体管的源极节点(触点22c以及22e)通过第2金属布线25c以及25g相互连接。这些第2金属布线25c以及25g只在Y方向以及X方向直线延伸，与先前的单端口SRAM单元的结构相同，以最短距离连接存储单元的VSS源极节点。该第2金属布线25c以及25g与在X方向上相邻的存储单元隔离。因此，在该情况下，可对各存储单元列设定VSS节点的电位。
图16是图15所示的布线版面设计完成后的双端口SRAM单元DPMC内的晶体管的连接之电气等效电路图。如图16所示，在存储单元中，通过第2金属布线25c以及25g，公共连接驱动器晶体管DQ11以及DQ12的源极节点。第2金属布线25c以及25g只在存储单元内延伸，此外，该布线版面设计也直线地延伸，只分别形成L字形状，布线长较短。
现在，考虑选择了A端口字线WLA的状态。此种情况下，按照存储单元的存储数据，驱动器晶体管DQ11以及DQ12的一个处于导通状态，另一个处于截止状态。位线BLA以及/BLA中流过数据读出时的列电流，通过导通状态的驱动器晶体管DQ11或DQ12，源极节点(VSS供给节点)上流过电流。例如，若驱动器晶体管DQ11为导通状态、驱动器晶体管DQ12为截止状态，则列电流从A端口位线/BLA通过存取晶体管AAQ12以及驱动器晶体管DQ11流到源极节点(VSS供给节点)。因为驱动器晶体管DQ12为截止状态，所以，即使通过存取晶体管AAQ11从位线BLA供给列电流，也不能向VSS源极节点传送。
但是，通过第2金属布线25c以及25g，驱动器晶体管DQ11以及DQ12的源极节点短路，由于来自A端口位线/BLA的列电流，驱动器晶体管DQ11以及DQ12的源极节点电位也上升，是相同的电压电平，源极节点电位几乎不产生差异。MOS晶体管的阈值电压伴随细微化在存储单元内也随机地分散。在阈值电压分散较大的存储单元内，根据情况，通过驱动器晶体管的源极电位的上升，产生称为存储数据反转的破坏读出，针对存储单元的读出动作稳定性的裕度(margin)降低。但是，在这样的存储单元内产生阈值电压分散的情况下，在存储单元内不产生驱动器晶体管的源极节点电位差，驱动器晶体管DQ11以及DQ12的栅极-源极间电压在相同方向变化，所以，针对存储单元的反相器锁存的存储节点的锁存能力维持平衡状态，能够可靠地抑制存储数据反转的破坏读出的问题。
在该存储单元内使驱动器晶体管源极节点短路的优点，对于先前的实施方式1中的单端口SRAM单元也同样适用。
图17是表示图15所示的布线版面设计的更上层的第3以及第4金属布线之版面设计的图。在图15中，在存储单元边界区域，以在存储单元区域内沿Y方向延伸的矩形形状形成第3金属布线30a以及30g。此外，对在Y方向上连续延伸的一列存储单元共同地分别隔开形成第3金属布线30b-30f。
第3金属布线30a通过通道27a与图13所示的第1金属布线25a连接。金属布线30b以及30c分别通过图13所示的通道27b以及27d与第2金属布线25b以及25d连接。这些第3金属布线30b以及30c构成A端口位线BLA以及/BLA，在Y方向连续延伸，与沿着列方向直线对准的存储单元连接。第3金属布线30d通过通道27f以及27e与图13所示的第2金属布线25f以及25e连接。第3金属布线30d构成VDD源极线，传送高侧电源电压。
第3金属布线30e以及30f分别通过通道27h以及27k与图13所示的第2金属布线25h以及25k连接。这些第3金属布线30e以及30f构成B端口位线BLB以及/BLB，在Y方向连续延伸，并由沿Y方向排列为一列的存储单元共用。
第3金属布线30g通过通道27i与图15所示的第2金属布线25i连接。
以与这些第3金属布线30a-30g交叉的方式在X方向延伸配置第4金属布线32a以及32b。第4金属布线32a通过通道31a与第3金属布线30a连接，第4金属布线32b通过通道31b与第3金属布线30g连接。这些第4金属布线32a以及32b分别构成A端口字线WLA以及B端口字线WLB，在X方向连续地直线延伸，与在行方向上排列的存储单元连接。
如图17所示，在第3金属布线30a-30g上，不包含VSS源极线。由下层的第2金属布线形成VSS源极线，由此，在双端口单元的结构中，也无需增大X方向的单元尺寸，即可充分确保第3金属布线的布线间距。
图18是概要地表示本发明第2实施方式的第2金属布线形成后的布线版面设计的图。在图18中，示出配置为4行2列的双端口存储单元DPMC的布线版面设计。
如图18所示，以在X方向以及Y方向上具有镜像对称的布线版面设计的方式形成双端口存储单元DPMC。以在Y方向上相邻的存储单元共用的方式，在Y方向的存储单元边界区域上配置向N阱NW供给高侧电源电压VDD的第2金属布线25f，相对于VDD供给用第2金属布线25f，以Y方向直线对准的方式形成通道27f。
在N阱NW两侧的P阱PW的中央区域，与字线连接用的第2金属布线25a以及25i配置在各存储单元DPMC中在X方向上对置的位置上。在图18中，在中央的P阱PW内，配置与B端口字线接触用的第2金属布线25i，在两侧的P阱PW内配置与A端口字线连接用的第2金属布线25a。这些第2金属布线25a以及25i通过在X方向上相邻的存储单元共用。
A端口位线BLA、/BLA对以及B端口位线BLB、/BLB对，按照存储单元的镜像对称的版面设计，同样在X方向按每个存储单元配置在镜像的位置上。在图18中，接近针对图中央的B端口字线的第2金属布线25i的两侧，配置不同列的B端口位线BLB、/BLB，接近A端口连接用的第2金属布线25a来配置针对A端口位线BLA、/BLA的连接用的第2金属布线。
在各双端口存储单元DPMC中，以横跨N阱NW的方式连续地形成VSS供给用的第2布线25c以及25h。存储单元版面设计在Y方向是镜像对称，VSS供给用的第2金属布线25c以及25g在Y方向配置为镜像对称，在Y方向为锯齿形状、并且在各双端口存储单元内以横跨N阱NW的方式来形成。针对该VSS供给用第2金属布线25c以及25g的触点22c以及22g，只在Y方向上相邻的存储单元内被共用，不被在X方向上相邻的存储单元内共用。因此，在该双端口存储单元DPMC中也能够以各列为单位对VSS源极布线25c以及25h的电位进行调整。
在双端口存储单元结构的情况下，考虑到对于VSS源极线，与单端口存储单元的情况相比，流过最大2倍的单元电流。此种情况下，如果也应用实施方式1的单元电流、单元电源电压以及VSS源极布线的条件，则存储单元源极电位上升0.02V，与1.0V的单元电源电压VDD相比，十分小，可稳定地进行数据的读出，此外，在非选择单元中也可以稳定地保持数据。
如上所述，按照本发明的实施方式2，在双端口SRAM单元中，也以在存储单元内使驱动器源极节点短路的方式进行配置，并且，以横跨形成负载晶体管的M阱的方式配置VSS源极线，与实施方式1相同，能够以在列方向排列的存储单元为单位，对VSS源极线的电位进行调整，可降低消费电流以及功耗。
此外，在存储单元内使驱动器晶体管源极节点短路，与单端口存储单元的情况相同，可使这些驱动器晶体管的源极节点电位几乎相同，在产生阈值电压分散的情况下，也可以使驱动器晶体管的栅极-源极间电压的变化方向也相同，可确保静态噪声容限，防止产生数据的反转读出。
此外，在双端口存储单元结构中，VSS源极线通过高侧电源线以及位线由下层的布线构成，可充分确保第3金属布线的间距，无需增大存储单元的尺寸，即可配置能够以各列为单位来控制VSS源极线电压的双端口存储单元。
实施方式3
图19是概要地表示本发明实施方式3的存储单元的布线版面设计的图。在图19中，示出针对活性区域的触点和多晶硅布线的版面设计。该图19所示的存储单元的版面设计，实质上在以下方面与图1所示的存储单元的布线版面设计不同。即，代替图1所示的共用触点SC1以及SC2设置本地互连布线(LIC)40a以及40b。本地互连布线40a电连接形成在P阱PW1上的活性区域1a以及形成在N阱NW上的活性区域1b，并且，以横跨活性区域1c以及1d的方式与在X方向延伸的多晶硅布线2c连接。本地互连布线40a具有触点以及布线两种功能，在X方向延伸，并电连接活性区域1a以及1b，而且，在Y方向上延伸，使活性区域1b与第1多晶硅布线2c电连接。由此，形成存储单元的存储节点的内部布线连接。
本地互连布线40b具有在Y方向延伸和在X方向上延伸的区域，通过在Y方向上延伸的部分电连接第1多晶硅布线2b和活性区域1c，通过在X方向上延伸的部分电连接活性区域1c以及1d。图16所示的存储单元的布线版面设计的其它配置与图1所示的存储单元的版面设计相同，对相对应的部分付以相同参考符号，省略其详细说明。
通过利用本地互连布线40a以及40b，由此，可使用1个布线层来实现触点以及布线，并能够降低内部节点连接用的金属布线的层数。
图20是概要地表示沿图19所示的线L20-L20的本地互连布线40a的在Y方向延伸的部分的剖面结构图。在图20中，在P阱PW1上，在表面形成n型高浓度杂质区域42。在高浓度杂质区域42的表面上形成硅化物膜43。杂质区域42以及硅化物膜43与图19所示的活性区域1a相对应。
在N阱NW表面形成高浓度p型杂质区域46。在杂质区域46表面形成例如由硅化钴(CoSi2)构成的硅化物膜47。这些杂质区域46以及硅化物膜47与图19所示的活性区域1b对应。
在活性区域1a以及1b之间形成元件隔离用的场绝缘膜45b。此外，在各活性区域1a以及1b的外周也形成元件隔离用的场绝缘膜45a以及45c。
以越过场绝缘膜45b电连接形成在活性区域1a以及1b上的杂质区域42以及44的方式形成本地互连布线40a，例如由钨W等高熔点金属等的金属布线构成。
本地互连布线40a跨过例如由CMP(化学机械抛光)使表面平坦化的元件隔离膜45b连续地在图19所示的X方向上延伸，电连接活性区域1a以及1b的杂质区域42以及46。由此，与分别通过触点以及上层金属布线连接杂质区域42以及46的结构相比，可以不需要这些活性区域连接用的其他金属布线层，并可减少布线层数。本地互连布线层40a与构成字线的多晶硅布线2c连接的部分具有与先前的图2所示的共用触点(SC1)相同的剖面结构。即，本地互连布线层40a在Y方向以及X方向上连续地延伸形成L字形状，作为触点以及相互连接布线加以利用。
图21是与对应的阱区域NW、PW1以及PW2一起概要地表示形成在图19所示存储单元的布线版面设计的上层的第1金属布线之版面设计的图。在图21中，与配置在存储单元MC边界区域的触点WC1、BC1、VC1、VC2、BC2以及WC2分别对应，分别设置第1金属布线48a、48b、48c、48d、48e以及48f。这些与上层金属布线连接用的布线，以只与接触边界的相邻存储单元共用的方式，形成为比存储单元Mc的芯片短的矩形形状。分别与这些第1金属布线48a-48f对应，设置与上层金属布线连接用的通道49a-49f。通道49c以及49d在Y方向上直线对准地排列，通道49a以及49f在X方向上直线对准地配置。通道49b以及49e被配置在关于存储单元中央部点对称的位置上。
另一方面，驱动器晶体管源极节点连接用的触点GC1以及GC2通过第1金属布线47相互连接。该第1金属布线47与先前的实施方式1相同，呈直线地台阶状地形成，并且，配置在图19所示的本地互连布线40a以及40b上。
图22是表示图21所示的应用在布线版面设计的多个存储单元中时的布线版面设计的图。在图22中，代表性地示出针对配置为4行2列的存储单元MC的布线版面设计。在图22中，以在X方向上相邻的存储单元共用的方式形成P阱PW。在P阱PW之间设置N阱NW。在与N阱NW对应的区域，以与在Y方向相邻的存储单元共用的方式配置供给高侧电源电压VDD用的第1金属布线(48c)，此外，以与在X方向相邻的存储单元共用的方式配置与字线连接用的第1金属布线48a、48f。在X方向交替地配置这些第1金属布线48a以及48f。
在存储单元MC内构成VSS源极线的第1金属布线47，在配置于存储单元边界区域的触点GC1以及GC2之间形成为台阶状，此外，在Y方向上相邻的存储单元中，第1金属布线47的版面设计以镜像对称的方式配置。触点GC1以及GC2在Y方向交替地配置在存储单元边界上，此外，在X方向上也交替配置。
如图22所示，构成VSS源极线的第1金属布线47以夹持在供给电源电压VDD的第1金属布线(48c)以及与位线连接用的第1金属布线(48b、48e)之间的方式配置为蜿蜒形状。在本实施方式3中，触点GC1以及GC2不在沿X方向上相邻的存储单元中被共用，以各列为单位构成VSS源极线的第1金属布线47连续地在Y方向上形成在锯齿状上，并能够以各列为单位设定低侧电源电压VSS。
图23是概要地表示图21所示的布线版面设计的上层的第2以及第3金属布线版面设计的图。在图23中，同时示出图21所示的通道49a-49f以及下层的阱区域NW、PW1、PW2。
在图23中，分别与通道49b以及49e对应，设置第3金属布线50a以及50c，此外，与通道49c以及49d对应地设置第3金属布线50b。这些金属布线50a-50c在Y方向上连续地延伸，分别实现位线BL、VDD源极线以及位线/BL。
此外，与图21所示的分别针对第1金属布线48a以及48f的通道49a以及49f相对应，形成第2金属布线51a以及51b。这些第2金属布线51a以及51b起到与最后形成在存储单元MC上层的字线(WL)连接用的中间布线的功能，关于Y方向，只配置在存储单元MC内。
第2金属布线51a以及51b分别通过第2通道52a以及52b与在X方向上连续延伸的第3金属布线52连接。通过第3金属布线52实现字线WL。此处，以分别与通道52a以及52b相重合的方式形成通道49a以及49f。
因此，使用本地互连布线进行内部节点(存储节点)的连接，由此，作为金属布线配置用布线层，只需要从第1到第3金属布线层，与实施方式1相比，金属布线的层数减少1层。因为减少所需要的金属布线层的数目，所以，可降低制造成本，此外，可减少制造步骤数，降低产生不良的几率，改善成品率。
并且，在系统芯片等系统LSI中使用的混载SRAM中，因为可在该SRAM上有效利用的布线层的数目增加1个，所以，布线的自由度增加(可将第4金属布线用于任意布线的配置中)。
并且，同样，对于本实施方式3所示的布线版面设计来说，也可以对双端口SRAM单元应用。分别以A端口位线对以及B端口位线对来置换位线BL以及/BL，利用将1个存取晶体管分别作为A端口存取晶体管以及B端口存取晶体管进行配置的版面设计。此外，分别设置字线WL作为A端口字线WLA以及B端口字线WLB。即，在实施方式2的布线版面设计中，由本地互连布线来置换对N阱的负载晶体管形成的共用触点(图11的共用触点18b以及18c)，由此，可实现双端口SRAM单元时的布线版面设计。
如上所述，按照本发明的实施方式3，作为连接内部的存储节点用的布线，使用形成在元件隔离膜上的本地互连布线，可减少所需要的金属布线的层数，并可降低制造步骤以及制造成本。此外，可利用的金属布线层的数目增加，布线的自由度增高。
此外，与实施方式1相同，能够以各列为单位对存储单元源极电压VSS的电压电平进行设定，也能够得到与实施方式1相同的效果。
实施方式4
图24是概要地表示本发明实施方式4的存储单元的布线版面设计的图。在图24中，示出多晶硅布线以及触点形成后的布线版面设计。图24所示的布线版面设计与图19所示的布线版面设计在以下方面，其结构不同。即，在活性区域1b以及1c中，代替触点VC1以及VC2，分别设置公共源极/阱触点60a以及60b。该图24所示的布线版面设计的其它配置以及构成要素与图19所示的存储单元的布线版面设计相同，向对应的部分付以相同的参照符号，并省略其详细说明。
在活性区域1b以及1c的端部上，供给高侧电压电源VDD。此外，通常向N阱NW供给电源电压VDD作为衬底偏置电压，防止形成在N阱NW上的P沟道MOS晶体管的源极/漏极区域与衬底区域之间的连接变为正偏压状态。利用向该N阱NW供给的衬底偏置电压作为存储单元的高侧电源电压。
图25是概要地表示图24所示的公共源极/阱触点60a以及60b的剖面结构的图。因为这些公共源极/阱触点60a以及60b具有相同的剖面结构，所以，在图24中，代表性地示出沿形成在活性区域1b上的公共源极/阱触点60a的线L25-L25的概要剖面图。
在N阱NW表面形成p型高浓度杂质区域65a。以覆盖该高浓度杂质区域65a的表面以及侧部的方式形成硅化物膜65b。在该触点区域，进行刻蚀以使N阱NW表面露出，形成接触孔。在接触孔部，N阱NW一部分被刻蚀除去，形成台阶差部，以亦覆盖露出的N阱NW的突出部侧壁的方式形成硅化物膜65b。
通过这些高浓度杂质区域65a以及硅化物膜65b形成活性区域1b。在接触孔部，以覆盖活性区域1b(杂质区域65a以及硅化物膜65b)以及N阱NW突出部侧壁、并且与N阱NW连接的方式，设置例如由钨W形成的金属布线作为公共源极/阱触点60a。
在接触孔以外的N阱NW表面以及相邻的P阱PW1以及PW2的表面上，形成元件隔离用的场绝缘膜67a以及67b。该公共源极/阱触点60a由场绝缘膜67a以及67b与其他的元件形成区域隔离。向N阱NW上供给高侧电源电压VDD。向该N阱NW供给的电源电压VDD由公共源极/阱触点60a向高浓度杂质区域65a传送。因此，从阱区域向负载晶体管的电源节点供给高侧电源电压VDD。由此，不需要对传送电源电VDD用的VDD源极线进行另外布线，可缓和布线需求。
并且，如上所述，公共源极/阱触点60b也具有与图25所示的公共源极/阱触点60a相同的剖面结构。
图26是概要表示图24所示的布线版面设计上层的第1金属布线以及通道的版面设计的图。在图26中，付以相同的参照符号同时示出图24所示的触点。分别与触点BC1、GC1、GC2以及BC2对应，在存储单元内以在X方向上延伸的矩形形状形成第1金属布线69a-69d。
分别对这些第1金属布线69a-69d形成与上层布线连接用的通道70a-70b。在Y方向上直线对准来配置传送低侧电源电压VSS用的通道70b以及70c。与字线连接用的触点WC1以及WC2通过在X方向延伸并横跨存储单元MC内的第1金属布线72而相互连接。该第1金属布线72在X方向连续地延伸。在X方向上，以镜像对称的版面设计来配置存储单元MC，同样，对于构成字线WL的第2金属布线来说，用于获得与下层的多晶硅布线接触用的突出部按每个存储单元配置在沿X方向镜像对称的位置上。
图27是表示图26所示的布线版面设计上层的第2金属布线的版面设计的图。在图27中，同时示出图26所示的通道70a-70d。在图27中，在存储单元MC区域上，以在Y方向上连续延伸的方式，相互隔开配置第2金属布线74a-74c。第2金属布线74a与通道70a连接，构成位线BL。第2金属布线74b与通道70b以及70c连接，构成VCC源极线。第2金属布线74c与通道70b连接，构成位线/BL。
与这些第2金属布线74a-74c平行地，在X方向的存储单元边界区域，沿Y方向上延伸配置第2金属布线76a以及76b。这些第2金属布线76a以及76b被作为传送电源电压YDD用的电源线加以利用，也可以为强化电源来利用，此外，也可以作为阶层位线结构的全局位线使用。此外，只作为通过布线进行使用，作为防止被电源电压固定的、相邻列的位线间串扰的屏蔽布线进行利用。
图28是表示本发明实施方式4的针对第2金属布线的多个存储单元的版面设计的图。在图28中，代表性地示出针对配列为4行2列的存储单元MC的布线版面设计、阱区域PW以及NW的配置。在图28中，对与图27所示的结构相对应的部分付以相同的参考符号。
在图28中，以在Y方向上连续地延伸的方式相互隔开地配置第2金属布线74a-74c。在与位线BL对应的第2金属布线74a上，交替地与第2金属布线74a直线对准地配置源极触点GC1以及位线通道70a。对于构成VSS源极线的第2金属布线74b，Y方向上直线对准地在各存储单元的边界位置上配置通道70b。第2金属布线74b通过图26所示的第1金属布线69b与源极触点GC1电连接。
第2金属布线74c构成位线/BL，与该第2金属布线74c直线对准地在Y方向上交替地配置通道70d以及源极触点GC2。源极触点GC2通过图26所示的第1金属布线69b与源极触点GC1电连接。
第2金属布线74c构成位线/BL，与该第2金属布线74c直线对准地在Y方向上交替地设置通道70d以及源极触点GC2。源极触点GC2通过图26所示的第1金属布线69c与第2金属布线74b电连接。因此，VSS源极线具有树枝状的结构，该树枝状的结构具有直线延伸的电源干线部、以及在各存储单元区域中从电源干线部进行分支的分支部。
在存储单元列的边界区域，在X方向上交替地配置沿Y方向连续延伸的第2金属布线76a以及76b。
在X方向上按各存储单元列以形成为镜像对称的版面设计的方式重复配置这些第2金属布线74a-74c。
在图27所示配置的情况下，如28所示，以在Y方向上直线延伸的第2金属布线74b、在存储单元区域内形成与第2金属布线74b电连接的第1金属布线(69b、69c)形成VSS源极线，与先前的实施方式1到3相同，能够以存储单元列为单位对驱动器晶体管的源极节点电压VSS的电平进行调整。此外，存储单元的驱动器晶体管源极节点相互连接，可以抑制存储单元源极电位的差。
公共源极/阱触点的变更例1
图29是概要地表示本发明实施方式4的公共源极/阱触点的变更例的平面版面设计的图。在图29中，分别与形成在N阱NW内的活性区域1b的两侧相邻地配置高浓度n型杂质区域82a以及82b。在这些杂质区域82a、82b以及活性区域的表面形成硅化物膜84。由该硅化物膜84通过杂质区域82a以及82b向N阱NW供给高侧电源电压VDD，并且，向活性区域1b供给电源电压VDD。以与活性区域1b交叉的方式配置的第1金属布线2b构成存储单元的负载晶体管的栅电极，因此，从N阱区域向存储单元的负载晶体管的源极节点供给电源电压。
图30是概要地表示沿图29所示的线L30-L30的剖面结构的图。在图30中，在形成于半导体衬底SUB表面的N阱NW表面上形成p型活性区域1b，在其两侧形成高浓度n型杂质区域82a以及82b。在杂质区域82a以及82b的外周形成元件隔离膜86a以及86b。
在杂质区域82a、活性区域1b以及杂质区域82b的表面上连续地形成硅化物膜84，电连接这些杂质区域82a、82b以及活性区域1b。
公共源极/阱触点的变更例2
图31是表示本发明实施方式4的公共源极/阱触点的变更例2的图。在图31所示的结构中，在硅化物膜84表面上形成钨W等的高熔点金属膜88作为高侧电源电压供给的中间层。该高熔点金属膜88与图25所示的高熔点金属膜60a相对应。图31所示结构的其它结构与图30所示的结构相同，向对应的部分付以相同的参照符号，省略其详细说明。
在该图31所示的结构中，可利用向N阱NW供给的偏置电压VDD作为存储单元电源电压。
图32是概要地表示本发明实施方式4的半导体存储装置的主要部分的结构图。在图32中，半导体存储装置包含存储单元MC排列为行列状的存储单元阵列90。在该存储单元阵列90中，作为衬底区域，以P阱PW夹持N阱NW的方式配置P阱PW和N阱NW。这些阱区域PW以及NW分别以在存储单元90的列方向直线延伸的方式进行配置。与N阱NW区域对应，对每个分别配置VSS源极线VSL，并传送各个源极电压(低侧电源电压)VSS。
该半导体存储装置包含：字线选择电路92，按照行地址信号RAD选择存储单元阵列90的字线WL；源极电压控制电路94，按照列选择信号Y，将与选择列对应的VSS源极线VSL(VSL1-VSLn)的电压电平驱动为接地电压电平(低侧电源电压VSS)，将非选择列的VSS源极线VSL(VSL1-VSLn)的电压电平维持在例如0.4V的电压电平。通过未图示的列译码电路对列地址信号进行译码并生成列选择信号Y。
向与电源节点97耦合的电源线96供给电源电压VDD，通过公共源极阱触点(图32中未明确示出)向N阱NW供给该电源电压V，以各存储单元列为单位从对应的N阱NW供给高侧电源电压VDD。电源节点可以是接收外部电源电压的节点，此外，也可以是接收降低外部电源电压后的内部电源电压的节点，此外，也可以是接收对外部电源电压实施低通滤波处理等稳定化处理后的电压的节点。
对于存储单元阵列90的P阱PW供给例如低侧电源电压VSS作为偏置电压，但是，未示出该路径。
在该图32所示的半导体存储装置中，还设置了按照列选择信号Y对选择列的位线(BL、/BL)进行选择的列选择电路、以及对选择列的位线进行数据的写入/读出的内部写入/读出电路，但是，为了避免附图的复杂化，未示出这个电路。
图33是表示图32所示的源极电压控制电路94的一例结构的图。在图33中，源极电压控制电路94包含分别与VSS源极线VSL1-VSLn对应设置的源极电压切换栅极SG1-SGn。因为源极电压切换栅极SG1-SGn分别具有相同的结构，所以，在图33中，只对相对于VSS源极线VSLi设置的源极电压切换栅极SGi，对结构要素付以参考符号。源极电压切换栅极SGi包含并联连接在VSS源极线VSLi与低侧电源节点98之间的N沟道MOS晶体管Tr1以及Tr2。MOS晶体管Tr1其栅极接收列选择信号Yi，MOS晶体管Tr2其栅极连接在对应的VSS源极线VSLi上。
MOS晶体管Tr2以二极管模式进行动作，使对应的VSS源极线VSLi维持在其阈值电压Vth比低侧电源电压VSS高的电压电平。MOS晶体管Tr1在列选择信号Yi为选择状态时导通，向对应的VSS源极线VSLi传送低侧电源电压VSS。对应的列选择信号Yi为非选择状态时，MOS晶体管Tr1为非导通状态。
因此，选择列的VSS源极线VSL(VSL1-VSLn)设定为低侧电源电压VSS电平，非选择列的VSS源极线VSL(VSL1-VSLn)设定为阈值电压Vth的电压电平。该阈值电压Vth例如是0.4V。
图34是概要地表示图33所示的源极线电压切换栅极SGi的平面版面设计的图。在图34中，源极电压切换栅极SGi形成在活性区域100内。在活性区域100的中央配置第1金属布线106。该第1金属布线106通过触点110c与活性区域100电连接并且通过通道103与构成VSS源极线VSLi的第2金属布线99电连接。
第1金属布线106的两侧配置例如由多晶硅构成的栅电极布线104a以及104b。栅电极布线104a通过通道112a与第1金属布线108电连接，栅电极布线104b通过通道112b、第1金属布线106a以及通道103与第2金属布线99电连接。与第1金属布线106连续地形成第1金属布线106a。
在活性区域100的两端区域分别配置第1金属布线102a以及102b，这些第1金属布线102a以及102b分别通过触点110a以及110b与下层的活性区域连接。这些第1金属布线102a以及102b同时与图33所示的低侧电源节点98电连接，传送低侧电源电压VSS。
MOS晶体管Tr1由栅电极布线104a、第1金属布线102a以及106、这些布线下层的活性区域100构成，MOS晶体管Tr2由栅电极布线104a、第1金属布线102a以及106、这些布线下层的活性区域100构成。
如该图34所示，在本实施方式4中，可由第2金属布线99构成VSS源极线VSLi，使VSS源极线VSLi通过1个通道103，与构成源极电压切换用的晶体管Tr1以及Tr2的漏极节点的第1金属布线106电连接。因此，与电连接中利用多个通道的结构相比，可抑制VSS源极线和源极电压切换栅极SGi的晶体管连接部的连接不良(接触不良)以及电阻值(接触电阻)的上升，并可以稳定地将VSS源极线VSL的电压电平设定为所希望的电压电平，并且，可改善源极电压切换部的可靠性。
该图32所示的半导体存储装置的整体结构亦可以应用于实施方式1到3中所述的半导体存储装置。在双端口SRAM的情况下，可在A端口以及B端口上分别设置字线选择电路92。此外，对于源极电压控制电路94，选择列也可以按照来自A端口以及B端口二者的列地址信号进行VS源极线VSL的电压控制。
此外，图24、图26、图27所示的布线版面设计对于双端口SRAM单元也同样适用。在双端口存储单元的情况下，在P阱PW1以及PW2上分别设置A端口存取晶体管以及B端口存取晶体管。
如上所述，按照本发明的实施方式4，为了利用N阱的偏置电压作为存储单元电源电压，在各存储单元形成区域上配置公共源极/阱触点，除了实施方式1的效果之外，存储单元阵列90上不需要传送电源电压VDD用的布线，可减少布线层数，降低制造成本并改善成品率，此外，可提高存储单元上的布线的自由度。
本发明可应用在一般存储单元具有触发器结构的SRAM中。特别是，可以应用到系统芯片等混载SRAM，由此，可实现低消费电流的静态型半导体存储装置。
对本发明进行了详细说明，但是，这只是用于示例，并不是限定，很明显，发明的精神和范围只能由附加的权利要求进行限定。

Claims (10)

1.一种半导体存储装置，包括：
多个存储单元，排列为行列状，各个存储单元包含：(1)第2导电型的1对负载晶体管元件，形成在第1导电型的第1衬底区域上，并且各第1导通节点与通过第1电源线供给第1电源电压的电源节点相耦合；(2)第1导电型的驱动器晶体管元件，形成在分别配置于所述第1导电型的第1衬底区域两侧的各第2导电型的第2衬底区域上，与所述负载晶体管元件连接以构成触发器并具有相互连接以接收第2电源电压的第1导通节点；
第2电源线，按各存储单元在列方向连续地延伸配置，以按各存储单元横跨所述第1衬底区域的方式形成，供给所述第2电源电压的同时，相互连接对应的存储单元的所述驱动器晶体管元件的第1导通节点；
多条字线，与各存储单元行对应配置，各字线上连接有对应行的存储单元；以及
多条位线，与各存储单元列对应配置，各位线上连接有对应列的存储单元。
2.如权利要求1记载的半导体存储装置，其中
所述第2电源线由供给所述第1电源电压的第2金属布线构成，
所述位线由与所述第1电源线同层的第2电源布线构成，
各所述存储单元还具有第1导电型的存取晶体管，形成在所述各第2衬底区域上，响应对应行的字线电压选择性地导通，导通时，使对应的驱动器晶体管元件与对应的位线耦合，
所述第2电源线具有第1金属布线，该第1金属布线配置在构成所述位线以及第1电源线的第2金属布线的下层。
3.如权利要求1记载的半导体存储装置，其中
所述第2电源线具有布线，该布线配置在构成所述位线的导电线的下层，
所述字线具有布线，该布线配置在构成所述位线的导电线的上层。
4.如权利要求1记载的半导体存储装置，其中
所述电源节点具有：第1导电型的杂质区域，形成在第1衬底区域上；导电层，对所述第1导电型的杂质区域和构成所述负载晶体管的第1导通节点的第2导电型杂质区域进行电连接。
5.如权利要求4记载的半导体存储装置，其中
所述第2电源线以及所述位线具有形成在各第1布线层上的布线，
所述字线具有布线，该布线形成在所述第1布线层下层的第2布线层上。
6.如权利要求1记载的半导体存储装置，其中
各所述存储单元还包括第1以及第2存取晶体管，该第1以及第2存取晶体管形成在所述各第2衬底区域上，并分别按照控制电极节点的电压而选择性地导通，
各所述字线包括第1以及第2字线，该第1以及第2字线分别对应于所述第1以及第2存取晶体管进行配置，并分别连接到对应的存取晶体管的控制电极节点，
各所述位线具有分别连接到所述第1以及第2存取晶体管的第1以及第2位线。
7.如权利要求1记载的半导体存储装置，其中
所述第1电源线包括这样的电源线，该电源线沿列方向延伸配置，并与对应列的存储单元的所述负载晶体管的电源节点相耦合。
8.如权利要求1记载的半导体存储装置，其中
还具有以各列为单位按照列选择信号设定所述第2电源线的电压的电压控制电路。
9.如权利要求1记载的半导体存储装置，其中
所述驱动器晶体管对的第1导通节点配置在各存储单元中在列方向上对置的存储单元边界区域端部，
所述第2电源线具有台阶形状的布线，该台阶形状的布线具有在各存储单元内沿列以及行方向连续地延伸的部分，并相互连接对应的存储单元的驱动器晶体管元件的第1导通节点，所述第2电源线在列方向上连续地以锯齿形状延伸，并向对应列的存储单元供给第2电源电压。
10.如权利要求1记载的半导体存储装置，其中
所述第2电源线包括：第1导电线，在存储单元的列上公共地沿列方向延伸；和第2导电线，形成在所述第1导电线下层、使存储单元的所述驱动器晶体管元件的第1导通节点与对应列的第1导电线电耦合。
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