TWI387057B - 半導體記憶裝置 - Google Patents

半導體記憶裝置 Download PDF

Info

Publication number
TWI387057B
TWI387057B TW095118986A TW95118986A TWI387057B TW I387057 B TWI387057 B TW I387057B TW 095118986 A TW095118986 A TW 095118986A TW 95118986 A TW95118986 A TW 95118986A TW I387057 B TWI387057 B TW I387057B
Authority
TW
Taiwan
Prior art keywords
wiring
line
memory cell
power supply
metal
Prior art date
Application number
TW095118986A
Other languages
English (en)
Other versions
TW200703576A (en
Inventor
Koji Nii
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of TW200703576A publication Critical patent/TW200703576A/zh
Application granted granted Critical
Publication of TWI387057B publication Critical patent/TWI387057B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Description

半導體記憶裝置
本發明是關於半導體記憶裝置，特別是關於記憶胞(memory cell)具備正反器(flip-flop)構成之靜態(static)型半導體記憶裝置。更特定的是本發明是關於用以降低靜態型半導體記憶裝置的消耗電力(power consumption)之記憶胞的佈局(layout)。
伴隨著微細化技術的進展，系統LSI(大規模積體電路)或被稱為系統晶片(SOC：System On Chip)等之高功能的半導體積體電路裝置已被實現。在這種半導體積體電路裝置中，執行處理器等處理之邏輯電路與儲存該邏輯電路所使用的資料(data)及程式資訊之記憶體(memory)係被積集化於同一半導體晶片上。這種大規模積體電路裝置係被使用在畫像處理或通信處理等中。在畫像處理或通信處理中被要求以高速處理大量的資料，即使對被搭載於此積體電路裝置內的記憶體也被要求加大其記憶容量。
增大記憶體(半導體記憶裝置)的記憶容量的情形，由抑制成本上升及與前世代裝置的互換性等觀點，被要求不使晶片佈局(chip layout)面積增大，以高密度配置記憶胞。為了高密度地配置記憶胞，使配置記憶胞電晶體的基板區域(井區域)直線地延伸於行方向(column)，將記憶胞的擴散區域配設成直線的矩形形狀之構成係揭示在專利文獻1(日本國特開2002-043441號公報)、專利文獻2(日本國特開 2003-297953號公報)、專利文獻3(日本國特開2003-060089號公報)以及專利文獻4(日本國特開2001-028401號公報)中。
在此等專利文獻1至4所示的記憶胞的佈局中，在P井內配置以n通道(n-channel)MOS電晶體(絕緣閘型場效電晶體)構成的存取電晶體(access transistor)及驅動器電晶體(driver transistor)，在接鄰於該P井形成的N井內配置有以p通道MOS電晶體構成的負載電晶體。位元線、電源線及接地線係在行方向與各井區域平行配設，電源線及接地線係各自耦合於對應之行的記憶胞的負載電晶體源極節點(source node)及驅動器電晶體源極節點。謀求直線地延伸於井區域，使配線佈局容易且可微細化，並且縮短電晶體的閘極長(gate length)或記憶胞的存取電晶體與位元線之間的距離，降低配線電阻。
實現大記憶容量的記憶體裝置的情形，由發熱及電池壽命(攜帶機器用途的情形)等的觀點，被要求盡可能抑制消耗電力。謀求將待機(standby)時的消耗電流及動作時的消耗電力轉成電源之構成係揭示在非專利文獻1(信學技報，第104卷、第66號「針對實現高積集、低電力的90nm技術之SoC的雙埠(dual-port)SRAM的開發」，Nii等)及非專利文獻2(ISSCC2004，Digest of Technical PapersNii等，「使用動態控制型行偏壓方式之使用2.04μm2 8T薄膜胞的90nm雙埠SRAM”A 90nm Dual-Port SRAM with 2.04μm2 8T-Thin Cell Using Dynamically-Controlled Column Bias Scheme”」)。
此等非專利文獻1及2係揭示相同的內容，在雙埠SRAM中，控制以記憶胞行單位耦合於驅動器電晶體的源極線(接地線)的電壓。亦即，非選擇記憶胞行的驅動器電晶體的源極電壓VSL係設定為例如0.4V的高電壓位準(voltage level)，另一方面，選擇行的記憶胞的驅動器電晶體的源極電壓係被驅動成接地電壓位準。設非選擇記憶胞的驅動器電晶體的閘極-源極間偏壓為逆偏壓狀態，設為更深的斷開(off)狀態，降低次臨限遺漏電流(subthreshold leakage current)及閘極遺漏電流(gate leakage current)，據此，降低待機時的消耗電流。
選擇行且選擇列的記憶胞係驅動器電晶體的源極線為接地電壓位準，讀出時依照記憶資料放出位元線電位。在選擇行且非選擇列的記憶胞中，僅流過比行電流(column current)小的遺漏電流，與動作電流比較可大致予以忽視。而且，在選擇列且非選擇行的記憶胞中，驅動器電晶體係閘極-源極間被設定為逆偏壓狀態，位元線的放電幾乎不進行，行電流被抑制，動作時的消耗電流被降低。
在專利文獻1、2及4所示的構成之配線佈局中，在記憶胞區域的中央部配置有電源線，在位元線外部配置有接地線。因此，接地線係藉由接鄰行的記憶胞共有，無法以各行單位進行接地電壓的控制，無法適用降低待機電流及動作電流之上述非專利文獻1及2之構成。
在專利文獻3中，在第7圖中顯示有在記憶胞中央部 配置接地線，在位元線外部配置電源線之配線佈局。在該配線佈局中，接地線係以各行單位配置，每一各行可調整接地線其電位。但是，在配置於記憶胞區域中央部的P井中，使形成兩個存取電晶體及兩個驅動器電晶體的主動區域(active area)形成延伸於行方向的矩形形狀。在該主動區域內，四個電晶體係對齊排列於行方向而配置。此等電晶體的閘極係延伸於列方向，雖然配線佈局容易，但產生以下的問題：記憶胞的行方向的間距(pitch)變成四個電晶體的間距，在記憶胞區域中央部與配置有一對負載電晶體的記憶胞佈局比較，行方向的記憶胞尺寸增大。
而且，在上述非專利文獻1及2中，在雙埠SRAM中，在各埠的位元線對之間配置接地線，在不同埠之位元線之間配置有電源線。因此，因而可將電源線及接地線當作對位元線之屏蔽層(shield layer)而利用，而且，能以各行單位調整接地線的電壓位準。然而，該構成係在記憶胞區域中於中央部的N井配置負載電晶體，在兩側的P井於每一個埠中配置同一埠的存取電晶體對與一個驅動器電晶體，別埠的位元線對係關於中央部對向而配置。因此，該接地線的配置係利用雙埠SRAM記憶胞構成，對單埠SRAM，無法單純地直接使用非專利文獻1及2的接地線的配置。
在應用於畫像處理及通信處理的SOC等中係常被要求由兩個埠同時存取進行處理，可使用這種雙埠SRAM記憶體，實現平行處理(parallel processing)。但是，現況係在使用快取記憶體(cache memory)等的用途中，一般係使 用單埠SRAM，即使是在單埠SRAM中也被要求不使記憶胞尺寸增大，以各行單位控制驅動器電晶體的源極線電位之構成。在非專利文獻1及2中僅針對雙埠SRAM加以議論，關於單埠SRAM則未加議論。
本發明的目的為提供可抑制記憶胞尺寸的增大，且可降低動作時及待機時的消耗電力之半導體記憶裝置。
本發明的其他目的為提供即使在單埠及多埠的任一個構成中，也能以各記憶胞行單位設定低(low)側源極線電位之靜態型半導體記憶裝置。
本發明之半導體記憶裝置，包含：對齊排列成矩陣狀之複數個記憶胞；複數條字線，對應各記憶胞列而配置，各自連接有對應的列之記憶胞；複數條位元線，各自連接有對應之行之記憶胞；以及第二電源線，供給第二電源電壓。
各記憶胞包含：第二導電型的一對負載電晶體元件，形成於第一導電型的第一基板區域，且各自的第一導通節點耦合至供給第一電源電壓之電源節點；以及第一導電型的驅動器電晶體元件，形成在各自配置於該第一導電型的第一基板區域的兩側之第二導電型的第二基板區域的每一個中，以與負載電晶體構成正反器的方式連接，且具有相互連接而接受第二電源電壓的第一導通節 點。
第二電源線係在各行於行方向連續地延伸而配置，且在各記憶胞橫穿第一基板區域而形成，供給第二電源電壓，並且將對應的記憶胞之驅動器電晶體元件的第一導通節點相互連接。
在記憶胞的每一個中，驅動器電晶體元件的源極節點係藉由供給第二電源電壓之第二電源線而連接。該第二電源線係橫穿配置有負載電晶體元件之第一基板區域而形成。因此，可就各記憶胞行分別配置第二電源線，能以記憶胞行為單位動態地進行低側源極線的電壓控制，據此，可降低待機時及動作時的消耗電力。
而且，在記憶胞的每一個中，驅動器電晶體元件的低側源極節點係藉由第二電源線而短路，可將驅動器電晶體元件的低側源極電位的差抑制於最小限度，可加大對記憶胞的穩定動作之容限(margin)。
本發明的上述及其他的目的、特徵、局面及優點可由與添附的圖式有關連而被理解之與本發明有關的以下的詳細說明明瞭。
 [實施形態1]
第1圖係概略地顯示依照本發明實施形態1的半導體記憶裝置的記憶胞的佈局之圖。在第1圖中概略地顯示形成為電晶體的主動區域、多晶矽層及接觸窗(contact)的佈局。第1圖所示的記憶胞MC係單埠記憶胞，記憶1位元 的資訊。
在第1圖中，n型半導體基板區域(N井)NW係直線地延伸於Y方向而配置，在N井NW的兩側配置有p型基板區域(P井)PW1及PW2。在N井NW形成有負載電晶體，在P井PW1及PW2各自配置有存取電晶體及驅動器電晶體。此等井NW、PW1及PW2係連續地延伸於行方向而配置，在此等井NW、PW1及PW2中形成有對齊排列成一行的記憶胞。
在P井PW1中形成有延伸於Y方向的矩形形狀的主動區域1a。以與主動區域1a交叉之方式在X方向配設有構成字線之多晶矽配線2a及2b。多晶矽配線2a係被配置在P井PW1(延伸至鄰接行的記憶胞區域內)，多晶矽配線2b係延伸至N井NW內。
在多晶矽配線2a及2b之間配設有形成儲存節點(storage node)用的接觸窗(contact)NC1。在多晶矽配線2a的外側的主動區域1a的區域中配設有取得對位元線BL之接觸用的位元線接觸窗BC1，在主動區域1a之相對向的端部，對主動區域1a形成有取得對低側電源(源極)線(VSS源極線)之接觸用的源極接觸窗GC1。
在N井NW中，延伸於Y方向的矩形形狀的主動區域1b及1c係隔開間隔，且在Y方向中錯開位置而形成。多晶矽配線2b係延伸於X方向而配設，俾橫穿主動區域1b。而對主動區域1c也配設有延伸於X方向的多晶矽配線2c。主動區域1b係在一方端部區域中形成有取得對高(high) 側電源線(VDD源極線)之接觸用的電源接觸窗VC1。在主動區域1b的面對多晶矽配線2b的端部係形成有對多晶矽配線2c共通地取得接觸之共有接觸窗(shared contact)SC1。藉由利用共有接觸窗SC1，藉由一個接觸窗，可取得對主動區域1b及多晶矽配線2c兩者之電性連接。
同樣地在主動區域1c中，也在多晶矽配線2c的外部形成有取得對VDD源極線之接觸用的電源接觸窗VC2。在主動區域1c的面對多晶矽配線2c的區域配設有共有接觸窗SC2，以使主動區域1c及多晶矽配線2b電性連接。
在P井PW2中與P井PW1一樣配設有延伸於Y方向的矩形形狀的主動區域1d。對主動區域1d係在與主動區域1a對稱的位置形成有對VSS源極線之源極接觸窗GC2及對位元線/BL之位元線接觸窗BC2。而且，形成儲存節點用的接觸窗NC2係形成於主動區域1d的對於Y方向的中央區域(在一個記憶胞內)。在接觸窗BC2及NC2之間形成有延伸於X方向的多晶矽配線2d。該多晶矽配線2d係在P井PW2內延伸(延伸至接鄰行，惟接鄰行的記憶胞未顯示)。在接觸窗NC2及GC2之間，多晶矽配線2c係由N井的共有接觸窗SC1連續地延伸於X方向而配設。
對多晶矽配線2d係形成有取得對字線WL之接觸用的接觸窗WC2。
第2圖係概略地顯示沿著在第1圖以虛線L2-L2表示的主動區域1b的Y方向的剖面構造之圖。在第2圖中，在p型半導體基板SUB上形成有N井NW，在該N井NW 的表面形成有主動區域1b。在主動區域1b，在其一端部形成有元件分離膜(場絕緣膜(field insulating film))5，與其他的電晶體主動區域分離。在主動區域1b中，高濃度的雜質區域1ba及1bb係隔開間隔而形成。在此等雜質區域1ba及1bb之間的N井NW的表面上配設有多晶矽配線2b。雜質區域1ba係電性連接於電源接觸窗VC1。該雜質區域1ba係在Y方向與接鄰的記憶胞共有，對該雜質區域1ba係未形成元件分離膜。
矽化鈷(cobalt silicide)CoSi或矽化鎳(nickel silicide)等的金屬矽化物膜(silicide film)通常係在接觸窗VC1與雜質區域1ba之間以阻障層(barrier layer)形成，惟在第2圖中該金屬矽化物膜未顯示。針對雜質區域1bb也一樣。
在元件分離膜5上配設有多晶矽配線2c。對該多晶矽配線2c電性連接有與雜質區域1bb電性連接的共有接觸窗SC1。因此，經由共有接觸窗SC1電性連接雜質區域1bb及多晶矽配線2c。無須電性連接雜質區域1bb與多晶矽配線2c用的別的配線層的配線，配線佈局被簡化，而且在上層的配線層中，可具有餘裕進行配線佈局。而且，藉由使用共有接觸窗SC1及SC2，在與其他的接觸窗相同的製程中可形成各接觸窗(僅共有接觸窗SC1及SC2與其他的接觸窗其平面形狀不同)。
此外，在多晶矽配線2b下部的N井NW的表面區域也可以藉由MOS電晶體的臨限值電壓(threshold voltage)調整用的反摻雜(counter-doped)等進行雜質植入。
第3圖係顯示第1圖所示記憶胞中的電晶體的配置之電性等效電路圖。在第3圖中，在P井PW1中於主動區域1a內形成有驅動器電晶體DQ1及存取電晶體AQ1。驅動器電晶體DQ1其源極節點係連接於接觸窗GC1，其汲極節點(drain node)連接於接觸窗NC1，其閘極係藉由多晶矽配線2b形成。存取電晶體AQ1係配置於接觸窗NC1與位元線接觸窗BC1之間，且其閘極係藉由連接於接觸窗WC1的多晶矽配線2a形成。
在N井NW中係在主動區域1b內形成有以p通道MOS電晶體構成的負載電晶體LQ1，在主動區域1c內形成有以p通道MOS電晶體構成的負載電晶體LQ2。負載電晶體LQ1係源極節點連接於電源接觸窗VC1，且汲極節點經由共有接觸窗SC1連接於多晶矽配線2c。負載電晶體LQ1的閘極係由多晶矽配線2b形成。多晶矽配線2b係經由共有接觸窗SC2連接於負載電晶體LQ2的汲極節點。負載電晶體LQ2的源極節點係連接於電源接觸窗VC2，其閘極係由多晶矽配線2c形成。
在P井PW2中，在主動區域1d內各自形成有以N通道MOS電晶體構成的存取電晶體AQ2及驅動器電晶體DQ2。存取電晶體AQ2係其閘極由多晶矽配線2d形成，該多晶矽配線2d係連接於接觸窗WC2。存取電晶體AQ2係其兩導通節點各自連接於接觸窗BC2及接觸窗NC2。驅動器電晶體DQ2係配置於接觸窗GC2與接觸窗NC2之間，且其閘極係由多晶矽配線2c形成。
因此，在P井PW1及PW2的每一個中，兩個N通道MOS電晶體係對齊排列形成於主動區域1a及1d內。在N井NW中，形成負載電晶體LQ1及LQ2於各自分別配設的主動區域1b及1c內。因此，Y方向中的記憶胞的間距係相當於兩個電晶體之間距，抑制Y方向中的記憶胞尺寸的增大。
第4圖係概略地顯示對第1圖的記憶胞MC的佈局之接觸窗及上層的第一金屬配線的佈局之圖。在第4圖中，對與第1圖所示的接觸窗相同的接觸窗係附加相同參照號碼，其詳細說明省略。
對接觸窗WC1，第一金屬配線7a係形成延伸於Y方向的矩形形狀。對該第一金屬配線7a係形成有介層(via)WV1。對接觸窗GC1係配置有第一金屬配線7b。對該第一金屬配線7b係以與接觸窗GC1大致重疊的方式而形成有介層GV1。對接觸窗NC1係形成有延伸於X方向至共有接觸窗SC1的矩形形狀的第一金屬配線7d。
對接觸窗BC1係配設有第一金屬配線7c。介層BV1係對第一金屬配線7c形成，俾與該接觸窗BC1平面地一部分互相重疊。
對電源接觸窗VC1配設有第一金屬配線7e。對該第一金屬配線7e係形成有介層VV1，俾與接觸窗VC1一部分互相重疊。
對接觸窗VC2形成有第一金屬配線7f。對第一金屬配線7f係形成有介層VV2，俾與接觸窗VC2互相重疊。對 共有接觸窗SC2及接觸窗NC2係第一金屬配線7g形成延伸於X方向的矩形形狀。
對接觸窗BC2形成有第一金屬配線7h，在該第一金屬配線7h上部形成有介層BV2，俾與接觸窗BC2一部分互相重疊。
對接觸窗GC2形成有第一金屬配線7i。而且，對每一條第一金屬配線7i形成有介層GV2，俾與接觸窗GC2互相重疊。
對接觸窗WC2係第一金屬配線7j形成在Y方向具有長邊的矩形形狀。對該第一金屬配線7j係配設有介層WV2。此等介層WV1、WV2、BV1、BV2、GV1、GV2、VV1及VV2係用以取得與更形成於此等第一金屬配線上的第二金屬配線之電性接觸而配設。
第4圖所示的第一金屬配線7a至7j僅在記憶胞內部中延伸，當作取得內部的儲存節點的電性連接或取得與上層配線的連接用的中間配線而被利用。
亦即，藉由第一金屬配線7a至7j，在第3圖所示的電性等效電路中，節點NC1係耦合於共有節點SC1，負載電晶體LQ2及驅動器電晶體DQ2的閘極係共通地連接於內部節點(儲存節點；接觸窗NC1)，而且，接觸窗NC2係連接於共有接觸窗SC2，另一方的儲存節點係連接於驅動器電晶體DQ1及負載電晶體LQ1的閘極。
第一金屬配線7h及7i係各自連接於VSS源極線(低側電源線)，而與接鄰於X方向的記憶胞係設為非共有。記 憶胞係對於記憶胞的邊界線(在X方向及Y方向兩方向中)配置成鏡映對稱。但是，該第一金屬配線7b及7i係與接鄰記憶胞之對應的第一金屬配線設有間隙，在鏡映對稱配置時係與接鄰行的記憶胞之對應的第一金屬配線分離。
第5圖係概略地顯示對第4圖所示的記憶胞的配線佈局之上層的配線佈局之圖。在第5圖中係顯示第二金屬配線及對應的介層的配置，而且，對與第4圖所示的接觸窗相同的接觸窗係附加相同參照號碼，其詳細說明省略。
在第5圖中，對接觸窗WV1配設有在記憶胞區域內延伸於Y方向的矩形形狀之第二金屬配線9a。對該第二金屬配線9a，第二介層WWV1係與介層WV1一部分互相重疊而形成。對介層BV1配設有第二金屬配線9c。對第二金屬配線9c係與介層BV1互相重疊而配設有第二介層BBV2。對介層VV1配設有第二金屬配線9d。而且，對介層VV2配設有第二金屬配線9e。對第二金屬配線9d及9e，在對齊排列於Y方向的位置各自配設有第二介層VVV1及VVV2。
對介層BV2配設有第二金屬配線9f，在該第二金屬配線9f上部配設有第二介層BBV2。
對介層WV2配設有第二金屬配線9g。對該第二金屬配線9g配設有第二介層WWV2，俾在X方向中與對第二金屬配線9a之第二介層WWV1對齊排列。
在介層GV1及GV2之間，第二金屬配線9b係連續地延伸成階梯狀而形成。該第二金屬配線9b係具有直線地延 伸於X方向及Y方向的部分，關於中心部具有點對稱的L字形狀，在其兩端連接於介層GV1及GV2。
因此，在記憶胞MC中連接於兩個驅動器電晶體的VSS源極線之節點係藉由第二金屬配線9b短路。第二金屬配線9b係於X方向橫穿記憶胞MC內的N井(在第5圖中未被顯示)而延伸，並僅在記憶胞內使驅動器電晶體的源極節點短路。亦即，第二金屬配線9b係直線地延伸於Y方向及X方向，以最短距離電性連接對應驅動器電晶體的源極節點之介層GV1及GV2。第二金屬配線9b僅在記憶胞MC內延伸，與接鄰於X方向的記憶胞內之對應的第二金屬配線9b互相被分離。
第6圖係顯示第5圖所示的佈局完了時的記憶胞中的電晶體的連接之電性等效電路圖。在第6圖中藉由第4圖所示的第一金屬配線7d，內部節點NC1連接於共有接觸節點SC1，藉由第一金屬配線7g，內部節點NC2連接於共有節點SC2。藉由第一金屬配線7d，電晶體LQ2及驅動器電晶體DQ2的閘極係連接於對應儲存節點的接觸窗NC1，而且，負載電晶體LQ1及驅動器電晶體DQ1的閘極係連接於對應別的儲存節點的接觸窗NC2。
驅動器電晶體DQ1的源極節點係經由介層GV1及第二金屬配線9b連接於驅動器電晶體DQ2的VSS源極節點的介層GV2。第二金屬配線9b係比第一金屬配線7d及7g還上層的配線，如第5圖所示，此等金屬配線9b、7d及7g係在平面圖上看互相重疊而配置。
此外，存取電晶體AQ1及AQ2的每一個閘極節點(gate node)及一方導通節點及負載電晶體LQ1及LQ2的源極節點係各自藉由介層連接，惟如第5圖所示，此等介層係以取得對上層配線之連接用的介層構成，在第6圖中因此等節點的連接端尚未形成，故未特別明確顯示。
如第6圖所示，藉由在記憶胞內形成第二金屬配線9b成階梯狀的直線形狀，俾橫穿N井NW於X方向，能以最短距離使驅動器電晶體DQ1及DQ2的源極節點短路，可抑制在記憶胞內，在驅動器電晶體的VSS源極節點產生電位差。
第7圖係概略地顯示配置於第5圖所示的配線佈局的更上層之第三及第四金屬配線的佈局之圖。在第7圖中，對介層WWV1配設有在記憶胞MC內延伸於Y方向的矩形形狀的第三金屬配線10a。對第二介層BBV1配設有連續地延伸於Y方向的第三金屬配線10b，藉由該第三金屬配線10b實現位元線BL。
對介層VVV1及VVV2配設有第三金屬配線10c。該第三金屬配線10c係連續地延伸於Y方向，對配設於對應之行之記憶胞，供給高側源極電壓(電源電壓)VDD。
對位元線介層BBV2，配設有連續地延伸於Y方向的第三金屬配線10d，藉由該第三金屬配線10d實現位元線/BL。對介層WWV2配設有在記憶胞MC內延伸於Y方向的矩形形狀的第三金屬配線10e。對第三金屬配線10a及10e配設有連續地延伸於X方向的第四金屬配線11。第四 金屬配線11係經由與介層WWV1及WWV2的每一個互相重疊而形成的介層VA1及VA2各自連接於第三金屬配線10a及10e。藉由該第四金屬配線11實現對對齊排列於X方向的記憶胞之字線WL，對齊排列於X方向的記憶胞的每一個之存取電晶體AQ1及AQ2的閘極係共通連接。
如第7圖所示，第三金屬配線係不當作用來傳輸低側電源電壓(源極電壓)VSS。記憶胞的驅動器電晶體的(VSS)源極節點係藉由第二金屬配線相互連接。在記憶胞MC上無須傳輸低側電源電壓VSS用的第三金屬配線，在該第三金屬配線層中，配線佈局間距可具有餘裕而配置必要的配線。
第8圖係概略地顯示沿著第7圖的線L8-L8之剖面構造的圖。在第8圖中，在p型半導體基板SUB表面形成有N井NW。在N井NW表面互相分離形成有p型雜質區域1ba及1bb。此等雜質區域1ba及1bb係包含於第1圖所示的主動區域1b。接鄰於雜質區域1bb，元件分離膜5係形成於N井NW的表面。而且，在雜質區域1ba及1bb之間的N井NW表面上隔著閘極絕緣膜(gate insulating film)形成有多晶矽配線2b。
在元件分離膜5上形成有多晶矽配線2c，該多晶矽配線2c係經由共有接觸窗SC1連接於雜質區域2c。雜質區域1ba係耦合於接觸窗VC1。至該接觸窗VC1及共有接觸窗SC1為止的構造係與第2圖所示的構造相同。
此外，共有接觸窗SC1、多晶矽配線2b及接觸窗VC1 係藉由層間絕緣膜(interlayer insulating film)12a互相電性分離。
形成有第一金屬配線7e，俾連接於接觸窗VC1，而且，形成有第一金屬配線7d，俾與共有接觸窗SC1連接。此等第一金屬配線7e及7d係藉由層間絕緣膜12b互相電性分離。在該層間絕緣膜12b藉由微影(photolithography)製程(照相製版及蝕刻製程)形成有到達第一金屬配線7e的介層孔，其次，藉由以導電材填充該介層孔，以形成與第一金屬配線7e電性連接的第一介層VV1。
在層間絕緣膜12b上形成有第二金屬配線9d及9b，俾與第一金屬配線7e及7d對齊排列。第二金屬配線9d及9b係藉層間絕緣膜12c互相電性分離。
在層間絕緣膜12c上配置有第三金屬配線10c，藉由形成於層間絕緣膜12c之第二介層VVV1電性連接有第二金屬配線9d及第三金屬配線10d，在下層的雜質區域1ba供給有高側電源電壓VCC。在該第三金屬配線10c的上層，於與第三金屬配線交叉的方向配置有第四金屬配線11。
如該第8圖可見的，相互連接記憶胞的源極節點之VSS源極線係以第二金屬配線9b構成，不會給予記憶胞的內部配線及字線的佈局不良影響，而能將記憶胞源極節點連接配線配置於記憶胞內。
第9圖係概略地顯示沿著第7圖所示的線L9-L9之剖面構造的圖。在第9圖中，在p型半導體基板SUB表面形 成有P井PW1及PW2，在此等P井PW1及PW2間配置有N井NW。在P井PW1的表面形成有n型主動區域(雜質區域)1a，在N井NW表面互相隔開間隔，形成有p型主動區域1b及1c。在P井PW2的表面形成有n型主動區域1d。此等主動區域1a至1d係藉由元件分離膜(區域)5互相分離。
在未圖示的層間絕緣膜的形成後形成有第一金屬配線7a、7d、7g及7j。第一金屬配線7d係各自經由接觸窗NC1及共有接觸窗SC1電性連接於主動區域1a及1B。第一金屬配線7g係各自經由共有接觸窗SC2及接觸窗NC2電性連接於主動區域1c及1d。第一金屬配線7a及7j係在未圖示的部分中連接於多晶矽配線。
與第一金屬配線7a及7j對齊排列，配置有第二金屬配線9a及9g，在第一金屬配線7d及7g上層配置有第二金屬配線9b，俾在平面圖上看與此等第一金屬配線7d及7g互相重疊。第二金屬配線9a係經由第一介層WV1電性連接於第一金屬配線7a，第二金屬配線9g係經由第一介層WV2電性連接於第一金屬配線7j。第二金屬配線9b係連接記憶胞的VSS源極節點之配線，與下層的第一金屬配線7d及7g電性分離。
在第二金屬配線9b上層互相隔開間隔配置有第三金屬配線10b、10c及10e。第三金屬配線10b及10e係各自構成位元線BL及/BL的一部分，第三金屬配線10c係供給高側電源電壓VDD。
連續地延伸於此等第三金屬配線10b、10c及10e的上層，配置有第四金屬配線11。該第四金屬配線11係構成字線WL的一部分，各自經由第二介層WWV1及WWV2電性連接於第二金屬配線9a及9g。
如此第9圖所示，在字線延伸方向，傳輸低側電源電壓VSS的配線9b係與內部節點(儲存節點)連接用的第一金屬配線7d及7g在平面圖上看互相重疊而配置，一點也不會使記憶胞的尺寸增大，可配置電性連接記憶胞低側源極節點之配線。
第10圖係概略地顯示對齊排列成4列2行的記憶胞之第二金屬配線配設時的配線佈局之圖。在第10圖中，在接鄰於X方向的記憶胞MC的邊界區域，用以取得接觸於構成字線的第四金屬配線之第二金屬配線9g係在Y方向及X方向中對齊排列而配置。在X方向中接鄰的行之記憶胞係共有P井PW，另一方面，N井NW僅在對齊排列於Y方向的記憶胞中被共有。
在記憶胞中，構成VSS源極節點的介層GV1及GV2係藉由第二金屬配線9b相互連接。在接鄰於Y方向的記憶胞MC中，關於邊界區域鏡映對稱的佈局係重複配置，VSS源極線係於每一個記憶胞行對齊排列成鋸齒形狀，每一個行(對齊排列於Y方向的記憶胞)可調整該低側電源電壓VSS的電壓位準。亦即，於在X方向中接鄰的記憶胞MC中，介層GV2係分離而配置，接鄰行中的第二金屬配線9b係相互分離，因此，於每一個記憶胞行可調整低側電 源電壓VSS。而且，在記憶胞MC內，驅動器電晶體的源極節點各自被短路，在位元線放電時也能抑制驅動器電晶體的源極節點的電位差，可使記憶胞穩定地動作。
而且，以記憶胞行單位，電壓VSS的調整為可能，可利用動態地控制之前的非專利文獻1及2所示的VSS源極線電壓的方式，藉由對選擇行係設定電壓VSS為接地電壓位準，對非選擇行係設定電壓VSS為比接地電壓還高的電壓位準(例如0.4V)，可降低待機時及動作時的消耗電流。
每一記憶胞行調整驅動器電晶體的源極電壓VSS之構成可利用前述的非專利文獻1及2所示的構成。亦即，根據行位址信號設定對選擇行的驅動器電晶體的源極電壓VSS的電壓位準。此情形時，作為給予電壓切換時序(timing)之信號只要使用規定在SRAM中通常被使用的位址變化檢測信號(ATD)或存取週期(access cycle)之時脈信號(clock signal)就可以。
而且，因VSS源極線9b係沿著記憶胞行方向(Y方向)配置成鋸齒狀，故與直線地延伸於行方向的佈局比較配線長變長，而可推測由於配線電阻的增大使在VSS源極線9b中記憶胞源極電壓VSS的上昇(分布)有變大之可能性。但是，VSS源極配線9b係在各行中各自配設，在字線選擇時僅流入來自連接於選擇字線的一個記憶胞之放電電流，電流量小，源極電位的上昇十分小，而且，記憶胞的驅動器電晶體的源極節點係相互連接，在各記憶胞中因驅動器電晶體的源極節點的電位大致相等，故在非選擇記憶 胞中可穩定地保持資料，而且，即使在選擇記憶胞中也能在資料讀出時穩定地保持資料。
而且，VSS源極配線為金屬配線，其電阻值十分小，由配線電阻造成的電位分布的問題可大致抑制。亦即，第二金屬配線的薄片電阻(sheet resistance)約200m Ω/□，考慮彎曲(鋸齒形狀)若設每一VSS源極配線的1位元之記憶胞的配線長約1μm，配線寬為0.1μm，全列數為512，則VSS源極配線全體的配現電阻Rall為200 m Ω．L/W，故以下式表示。
Rall=200m．1μm．512/0.1μm≒1K Ω
設高側電源電壓VDD為1.0V，胞電流為10μA，則在距低側電源節點最遠的記憶胞中低側電源電壓VSS的上升為10μA．1K Ω=0.01V，遠比高側電源電壓VDD的1.0V還小。而且，在記憶胞內配線電阻為1 Ω(=200m Ω．1μm/0.1μm)，驅動器電晶體的源極節點的電壓差為1.0μV(=1 Ω．10μA)，對電壓保持特性的影響幾乎可以忽視。
如以上，依照本發明的實施形態1，使用在記憶胞內延伸成階梯狀，且在記憶胞行方向中延伸成鋸齒狀的第二金屬配線(比位元線還下層的金屬配線)，相互連接記憶胞的驅動器電晶體的源極節點，在接鄰行間的VSS源極線係互相分離，每一各記憶胞行可進行記憶胞的低側電源電壓VSS的設定。
而且，在記憶胞MC中係在N井的兩側配設P井，在各P井配置存取電晶體及驅動器電晶體，在N井配置負載 電晶體，Y方向中的記憶胞的間距為兩個電晶體的間距，可抑制記憶胞的尺寸在Y方向中增大。
而且，由於傳輸高側電源電壓VDD的電源線與傳輸低側電源電壓VSS之電源線係以不同的配線層的配線形成，電源電壓VDD及VSS不以相同配線層的配線傳輸，故可緩和上層的配線層之配線間距條件。
[實施形態2]
第11圖係概略地顯示依照本發明的實施形態2之半導體記憶裝置的記憶胞的佈局之圖。在第9圖中顯示雙埠SRAM胞DPMC的主動區域及第一多晶矽配線的佈局。
在第11圖中，雙埠SRAM胞DPMC係形成於N井NW與配置於該N井NW兩側的P井PW1及PW2的區域。在P井PW1中，主動區域15a係在記憶胞形成區域內延伸於Y方向配置成矩形形狀，主動區域15b係與主動區域分離，延伸於Y方向而形成。主動區域15a係延伸至在Y方向中接鄰的記憶胞中而配置，主動區域15b係針對對齊排列於Y方向的一行記憶胞連續地延伸而配置。
橫穿主動區域15a及15b而延伸於X方向之第一多晶矽配線16a及16b，係各自隔開間隔而形成。第一多晶矽配線16a係延伸至未圖示的接鄰記憶胞的P井區域，另一方面，第一多晶矽配線16b係由P井PW1延伸至N井NW。
在第一多晶矽配線16a配設有源極線接觸窗17a。在主動區域15a中係在其一方端部形成有接觸窗17b，在其另一端區域配設有共有接觸窗18a。藉由該共有接觸窗 18a，第一多晶矽配線16b與主動區域15a係電性連接。
對主動區域15b也以包夾第一多晶矽配線16a於其間的方式配設有接觸窗17c及17d，而且，關於第一多晶矽配線16b係以與接觸窗17d相對向而配設有接觸窗17c。接觸窗17c係用來連接至VSS源極線的接觸窗。另一方面，形成於主動區域15a及15b的接觸窗17b及17e係分別用來連接至A埠位元線BLA及/BLA的接觸窗。
在N井NW中，主動區域15c及15d係互相隔開間隔且在Y方向錯開位置，形成延伸於Y方向的矩形形狀。第一多晶矽配線16b係延伸於X方向，俾橫穿主動區域15c，而且延伸於X方向配設有第一多晶矽配線16c，俾橫穿主動區域15d。第一多晶矽配線16b係藉由共有接觸窗18c與主動區域15d電性連接，第一多晶矽配線16c另外經由共有接觸窗18b連接於主動區域15c。
關於主動區域15c的第一多晶矽配線16b在與共有接觸窗18b相對向的端部形成有接觸窗17f，而且，在主動區域15d也在與共有接觸窗18c相對向的端部形成有接觸窗17j。接觸窗17f及17g係分別用來連接至傳輸高側電源電壓VDD的VDD源極線的接觸窗。
在P井PW2中另外延伸於Y方向，各自互相分離形成有主動區域15e及15f。第一多晶矽配線16c係由N井NW連續地延伸於X方向而配設，俾橫穿主動區域15e。而且，延伸於X方向形成有第一多晶矽配線16d，俾橫穿主動區域15e及15f。在主動區域15e中係在其相對向端 部各自形成有接觸窗17h及17j，在其中央區域形成有接觸窗17i。接觸窗17h係用來連接至B埠位元線BLB的接觸窗，接觸窗17g係用來連接至VSS源極線的接觸窗。主動區域15f係藉由共有接觸窗18d將其一方側區域連接在第一多晶矽配線16c，在另一方側區域形成有接觸窗17k。接觸窗17k係用來連接至B埠位元線/BLB的接觸窗。
在第一多晶矽配線16d於記憶胞邊界區域形成有連接於B埠字線WLB用的接觸窗17l。接觸窗17l係與在未圖示的X方向中接鄰的記憶胞共有(第一多晶矽配線16d係延伸至接鄰行的記憶胞的P井區域)。
在此第11圖所示的配線佈局中，也在X方向及Y方向中鏡映對稱地配置有記憶胞的主動區域及配線。因此，主動區域15b及15e係連續地延伸於Y方向而配置。
第12圖係顯示第11圖所示的配線佈局的記憶胞電晶體的連接之電性等效電路圖。在第10圖中，在P井PW1中於主動區域15b內形成有驅動器電晶體DQ11及存取電晶體AAQ12，在主動區域15a中形成有存取電晶體AAQ11。此等電晶體DQ11、AAQ11及AAQ12係以N通道MOS電晶體構成。MOS電晶體DQ11的一方導通節點係連接於接觸窗17c，存取電晶體AAQ12的一方導通節點係耦合於接觸窗17e。存取電晶體AAQ11係其一方導通節點連接於接觸窗17b。此等接觸窗17b及17e係各自最終地連接於A埠位元線BLA及/BLA。接觸窗18c係最終地連接於VSS源極線。存取電晶體AAQ11及AAQ12係其閘 極共通地連接於第一多晶矽配線16a。第一多晶矽配線16a係最終地連接於A埠字線WLA。
在N井NW中，於主動區域15c及15d的每一個配設有以P通道MOS電晶體構成的負載電晶體LQ11及LQ12。負載電晶體LQ11的閘極係藉由第一多晶矽配線16b與驅動器電晶體DQ11的閘極共通地形成，第一多晶矽配線16b更連接於存取電晶體AAQ11的另一方導通節點。
在P井PW2中於主動區域15e，驅動器電晶體DQ12及存取電晶體BAQ11係串聯連接而形成，而且，在主動區域15f形成有存取電晶體BAQ12。電晶體LQ12及DQ12的閘極係藉由第一多晶矽配線16c共通連接，該第一多晶矽配線16c另外共通連接於電晶體LQ11及BAQ12的每一個之一方導通節點。存取電晶體BAQ11及BAQ12係藉由第一多晶矽配線16d共通連接於各自的閘極。第一多晶矽配線16d係最終地連接於B埠字線WLB。存取電晶體BAQ11及BAQ12係各自經由接觸窗17h及17k最終地連接於B埠位元線BLB及/BLB。
如第12圖所示，在N井NW形成A埠及B埠共通的負載電晶體LQ11及LQ12，在配置於其兩側的P井PW1及PW2的每一個中，驅動器電晶體係分離而配置，並且各自配置A埠存取電晶體及B埠存取電晶體。如由此第12圖所示的電性等效電路圖可明瞭，與實施形態1一樣，Y方向的記憶胞的尺寸係兩個電晶體串聯連接的間距，可抑制Y方向的記憶胞尺寸的增大，可配置雙埠記憶胞。
第13圖係概略地顯示第11圖所示的配線佈局的上層的第一金屬配線的佈局及對第一金屬配線之上層金屬配線連接時的介層的配置之圖。在第11圖中係合併第9圖所示的接觸窗17a至17l及共有接觸窗18a至18d而顯示。
對應接觸窗17a至17l的每一個，配設有第一金屬配線20a至20l。對第一金屬配線20a更設有介層22a，對第一金屬配線20b係介層22b與接觸窗17b一部分互相重疊而形成，對第一金屬配線20c，與接觸窗17c在平面圖上看互相重疊而形成有介層22c。
對第一金屬配線20f也是其一部分與接觸窗17e互相重疊而形成有介層22d。在第一金屬配線20d中也是與接觸窗17f互相重疊而形成有介層22f。對第一金屬配線20g與接觸窗17g互相重疊而形成有介層22e。對第一金屬配線20h及20k也是各自與接觸窗17h及17k各自的一部分互相重疊而形成有介層22h及22k。對第一金屬配線20j與接觸窗17j互相重疊而形成有介層22g。對第一金屬配線20l係與接觸窗17l分離而形成有介層22i。介層22a及22i係各自連接於字線WLA及WLB用的介層，關於Y方向的位置係錯開而配置。
第14圖係顯示第13圖所示的配線佈局完了後的記憶胞的電晶體的連接之電性等效電路圖。如第14圖所示，藉由第一金屬配線20e連接有接觸窗17d及共有接觸窗18b，而且藉由第一金屬配線20i連接有共有接觸窗18c及接觸窗17i。據此，負載電晶體LQ11及驅動器電晶體DQ11 的閘極係連接於存取電晶體BAQ11及驅動器電晶體DQ12之間的連接節點(接觸窗17i)。而且，負載電晶體LQ12及驅動器電晶體DQ11的閘極係連接於驅動器電晶體DQ11及存取電晶體AAQ12之間的連接節點(接觸窗17d)。據此，在存取電晶體AAQ11及AAQ12的導通時，由第一金屬配線20i及20e構成的儲存節點係各自耦合於A埠位元線BLA及/BLA。而且，同樣地在存取電晶體BAQ11及BAQ12的選擇時(B埠字線WLB的選擇時)，第一金屬配線20i及20e所各自耦合的儲存節點係耦合於B埠位元線BLB及/BLB。
第15圖係顯示第13圖所示的配線佈局的上層的第二金屬配線的佈局之圖。在第15圖中於雙埠SRAM胞DPMC中，對接觸窗22a、22b、22d、22e、22f、22h、22k及22i係各自配設有第二金屬配線25a、25b、25d、25e、25f、25h、25k及25i。
在VSS源極接觸窗22c及22g中係各自藉由L字形狀，且互相連接的第二金屬配線25c及25g相互連接。在第13圖中雖然顯示第二金屬配線25c及25g僅一部分重疊而形成，惟此等金屬配線係相同配線層，連續地延伸。
對第二金屬配線25b、25d的每一條配設有與更上層的位元線連接用的介層27b及27d，對金屬配線25f及25e的每一條也設有對齊排列於X方向的介層27f及27e。此等介層27f及27e係為連接於更上層的VDD源極線(高側電源線)而配設。對第二金屬配線25h及25k的每一條也設 有與上層的位元線連接用的介層27h及27k。
在第15圖所示的記憶胞的佈局中，驅動器電晶體的源極節點(接觸窗22c及22e)係藉由第二金屬配線25c及25g相互連接。此等第二金屬配線25c及25g係僅在Y方向及X方向直線地延伸，與之前的單埠SRAM胞的構成一樣，以最短距離連接記憶胞的VSS源極節點。該第二金屬配線25c及25g係在X方向與接鄰的記憶胞分離。因此，即使是在此情形中，也能在記憶胞行的每一個設定VSS節點的電位。
第16圖係顯示第15圖所示的配線佈局完了後的雙埠SRAM胞DPMC內的電晶體的連接之電性等效電路圖。如第16圖所示，在記憶胞內藉由第二金屬配線25c及25g，驅動器電晶體DQ11及DQ12的源極節點係共通連接。第二金屬配線25c及25g僅延伸於記憶胞內，而且，該配線佈局也直線地延伸，僅各自形成L字形狀，配線長度短。
現在探討選擇A埠字線WLA的狀態。此情形，依照記憶胞的記憶資料，驅動器電晶體DQ11及DQ12的一方處在接通(on)狀態，他方處在斷開(off)狀態。在位元線BLA及/BLA讀出資料時流過行電流，電流經由接通狀態的驅動器電晶體DQ11或DQ12流到源極節點(VSS供給節點)。例如假設驅動器電晶體DQ11為接通狀態，驅動器電晶體DQ12為斷開狀態，則行電流由A埠位元線/BLA經由存取電晶體AAQ12及驅動器電晶體DQ11流到源極節點(VSS供給節點)。因驅動器電晶體DQ12為斷開狀態，故即使經 由存取電晶體AAQ11由位元線BLA供給行電流，也不會被傳輸至VSS源極節點。
但是，由於第二金屬配線25c及25g使驅動器電晶體DQ11及DQ12的源極節點被短路，且由於來自A埠位元線/BLA的行電流而使驅動器電晶體DQ11及DQ12的源極節點電位上升，也是相同電壓位準，源極節點電位幾乎不產生差。MOS電晶體的臨限值電壓係伴隨著微細化，在記憶胞內也隨機變動。在臨限值電壓的變動大的記憶胞中，依照情況，因驅動器電晶體的源極電位的上升而產生記憶資料反轉之破壞讀出，對記憶胞的讀出動作穩定性之容限降低。但是，因在這種記憶胞內即使是在產生臨限值電壓的變動的情形下，也不會在記憶胞內產生驅動器電晶體的源極節點電位差，驅動器電晶體DQ11及DQ12的閘極-源極間電壓在相同方向變化，故對記憶胞的反相器閂鎖(inverter latch)的儲存節點之閂鎖(latch)能力維持平衡狀態，可確實地抑制記憶資料反轉之破壞讀出的問題。
在該記憶胞內，使驅動器電晶體源極節點短路之優點亦與之前的實施形態1中的單埠SRAM胞一樣。
第17圖係顯示第15圖所示的配線佈局的更上層的第三及第四金屬配線的佈局之圖。在第15圖中於記憶胞邊界區域中，第三金屬配線30a及30g係在記憶胞區域內形成延伸於Y方向的矩形形狀。而且，第三金屬配線30b至30f係連續地延伸於Y方向，且在一行記憶胞共通地各自隔開間隔而配置。
第三金屬配線30a係經由介層27a耦合於第13圖所示的第一金屬配線25a。金屬配線30b及30c係各自經由第13圖所示的介層27b及27d連接於第二金屬配線25b及25d。此等第三金屬配線30b及30c係構成A埠位元線BLA及/BLA，連續地延伸於Y方向，耦合於對齊排列於行方向的記憶胞。第三金屬配線30d係經由介層27f及27e耦合於第13圖所示的第二金屬配線25f及25e。第三金屬配線30d係構成VDD源極線，傳輸高側電源電壓VDD。
第三金屬配線30e及30f係各自經由介層27h及27k連接於第13圖所示的第二金屬配線25h及25k。此等第三金屬配線30e及30f係構成B埠位元線BLB及/BLB，連續地延伸於Y方向，而由對齊排列一行於Y方向的記憶胞所共有。
第三金屬配線30g係經由介層27i連接於第15圖所示的第二金屬配線25i。
延伸於X方向配置有第四金屬配線32a及32b，俾與此等第三金屬配線30a至30g交叉。第四金屬配線32a係經由介層31a連接於第三金屬配線30a，第四金屬配線32b係經由介層31b連接於第三金屬配線30g。此等第四金屬配線32a及32b係各自構成A埠字線WLA及B埠字線WLB，連續直線地延伸於X方向，耦合於對齊排列於列方向的記憶胞。
如第17圖所示，在第三金屬配線30a至30g中不包含VSS源極線。藉由於下層的第二金屬配線形成VSS源極 線，即使在雙埠記憶胞構造中也不會使X方向的胞尺寸增大，可充分地確保第三金屬配線的配線間距。
第18圖係概略地顯示本發明的實施形態2中的第二金屬配線形成後的配線佈局之圖。在第18圖中顯示對齊排列成4列2行的雙埠記憶胞DPMC的配線佈局。
如第18圖所示，雙埠記憶胞DPMC係在X及Y方向中具有鏡映對稱的配線佈局而形成。供給高側電源電壓VDD至N井NW的第二金屬配線25f係配置於Y方向的記憶胞邊界區域，俾在Y方向與接鄰的記憶胞呈共有，對VDD供給用第二金屬配線25f，介層27f係對齊排列於Y方向而形成。
在N井NW兩側的P井PW的中央區域，與字線的連接用的第二金屬配線25a及25i係在各記憶胞DPMC中配置於在X方向相對向的位置。在第18圖中，在中央的P井PW內配置有與B埠字線的接觸用的第二金屬配線25i，在兩側的P井PW內配置有與A埠字線的連接用的第二金屬配線25a。此等第二金屬配線25a及25i係在X方向由接鄰的記憶胞共有。
A埠位元線BLA、/BLA的對及B埠位元線BLB、/BLB的對係依照記憶胞的鏡映對象之佈局，同樣地在X方向中配置於每一記憶胞鏡映的位置。在第18圖中，接近對於圖中央的B埠字線之第二金屬配線25i的兩側，配置有不同行的B埠位元線BLB、/BLB，對A埠位元線BLA、/BLA之連接用的第二金屬配線係接近A埠字線連接用的第二金 屬配線25a而配置。
在各雙埠記憶胞DPMC中，VSS供給用的第二配線25c及25h係連續地形成，俾橫穿N井NW。記憶胞佈局係在Y方向中鏡映對象，VSS供給用的第二金屬配線25c及25g係在Y方向中鏡映對象地配置，在Y方向中形成鋸齒形狀，俾形成在各雙埠記憶胞內橫穿N井NW。對該VSS供給用的第二金屬配線25c及25g之接觸窗22c及22g僅共有於在Y方向中接鄰的記憶胞，而不共有在X方向中接鄰的記憶胞。因此，即使在該雙埠記憶胞DPMC中也能以各行單位調整VSS源極配線25c及25h的電位。
雙埠記憶胞構造的情形，與單埠記憶胞的情形比較，對VSS源極線可判斷流過最大2倍的胞電流。即使是此情形，若採用實施形態1的胞電流、胞電源電壓及VSS源極配線的條件，則記憶胞源極電位為0.02V的上升，與1.0V的胞電源電壓VDD比較十分小，可穩定地進行資料的讀出，而且，即使在非選擇記憶胞中，也能穩定地保持資料。
如以上所述，依照本發明的實施形態2，即使在雙埠SRAM胞中也能在記憶胞內使驅動器源極節點短路而配置，且配設VSS源極線，俾橫穿形成有負載電晶體之M井，與實施形態1一樣，能以對齊排列於行方向的記憶胞單位調整VSS源極線的電位，可降低消耗電流及消耗電力。
而且，在記憶胞內使驅動器電晶體源極節點短路，與單埠記憶胞的情形一樣，此等驅動器電晶體的源極節點電 位可設為大致相同，即使在產生臨限值電壓的變動的情形下，也能使驅動器電晶體的閘極-源極間電壓的變化方向相同，可確保靜態雜訊容限(static noise margin)，可防止產生資料的反轉讀出。
而且，在雙埠記憶胞構造中，VSS源極線係由比高側電源線及位元線還下層的配線構成，可充分地確保第三金屬配線的間距，可不使記憶胞的尺寸增大而配置能以各行單位控制VSS源極線電壓之雙埠記憶胞。
[實施形態3]
第19圖係概略地顯示依照本發明的實施形態3之記憶胞的配線佈局之圖。在第19圖中係顯示對主動區域的接觸窗與多晶矽配線的佈局。該第19圖所示的記憶胞的佈局係實質上在以下的點與第1圖所示的記憶胞的配線佈局不同。亦即，取代第1圖所示的共有接觸窗SC1及SC2，配設有區域互聯(local interconnect)配線(LIC)40a及40b。區域互聯配線40a係電性連接形成於P井PW1的主動區域1a與形成於N井NW的主動區域1b，且連接於延伸於X方向的多晶矽配線2c，俾更橫穿主動區域1c及1d。區域互聯配線40a具有接觸窗及配線的兩功能，延伸於X方向，電性連接主動區域1a及1b，且延伸於Y方向，電性連接主動區域1b與第一多晶矽配線2c。據此，形成有記憶胞的儲存節點的內部配線連接。
區域互聯配線(LIC)40b具有延伸於Y方向的區域與延伸於X方向的區域，藉由延伸於Y方向的部分電性連接第 一多晶矽配線2b與主動區域1c，藉由延伸於X方向的部分電性連接主動區域1c及1d。第16圖所示的記憶胞的配線佈局的其他配置係與第1圖所示的記憶胞的佈局相同，在對應的部分附加相同參照號碼，其詳細說明省略。
藉由利用區域互聯配線40a及40b，可使用一層配線層實現接觸窗及配線，可降低內部節點連接用的金屬配線的層數。
第20圖係概略地顯示沿著第19圖所示的線L20-L20之區域互聯配線40a之延伸於Y方向的部分之剖面構造之圖。在第20圖中，在P井PW1中於表面形成有n型高濃度雜質區域42。在高濃度雜質區域42的表面形成有金屬矽化物膜43。雜質區域42及金屬矽化物膜43係對應第19圖所示的主動區域1a。
在N井NW表面形成有高濃度p型雜質區域46。在雜質區域46表面形成有例如以矽化鈷(CoSi2 )構成的金屬矽化物膜47。此等雜質區域46及金屬矽化物膜47係對應第19圖所示的主動區域1b。
在主動區域1a及1b之間形成有元件分離用的場絕緣膜45b。而且，在主動區域1a及1b的每一個的外周也形成有元件分離用的場絕緣膜45a及45c。
區域互聯配線40a係越過場絕緣膜45b電性連接形成於主動區域1a及1b的雜質區域42及44而形成，例如以鎢W等的高熔點金屬等的金屬配線構成。
區域互聯配線40a係越過表面藉由CMP(化學機械研 磨)平坦化的元件分離膜45b，連續地延伸於第19圖所示的X方向，電性連接主動區域1a及1b的雜質區域42及46。據此，與各自經由接觸窗及上層金屬配線連接雜質區域42及46之構成比較，可無須此等主動區域連接用的別的金屬配線層，可降低配線層數。區域互聯配線40a與構成字線的多晶矽配線2c連接的部分係具有與之前的第2圖所示的共有接觸窗(SC1)相同的剖面構造。亦即，區域互聯配線40a係連續地延伸於Y方向及X方向而形成L字形狀，被當作接觸窗及相互連接配線而利用。
第21圖係概略地顯示形成於第19圖所示的記憶胞的配線佈局的上層之第一金屬配線的佈局以及對應的井區域NW、PW1及PW2之圖。在第21圖中，對應配設於記憶胞MC邊界區域的接觸窗WC1、BC1、VC1、VC2、BC2及WC2的每一個，各自配設有第一金屬配線48a、48b、48c、48d、48e及48f。此等金屬配線係與上層金屬配線的連接用的配線，僅與接觸邊界的接鄰記憶胞共有而形成比記憶胞MC的間距還短的矩形形狀。對應此等第一金屬配線48a至48f的每一條，配設有與上層金屬配線的連接用的介層49a至49f。介層49c及49d係在Y方向中對齊排列而配置，介層49a及49f係在X方向中對齊排列而配置。介層49b及49e係配置於相對於記憶胞中央部點對稱的位置。
另一方面，驅動器電晶體源極節點連接用的接觸窗GC1及GC2係藉由第一金屬配線47相互連接。該第一金 屬配線47與之前的實施形態1一樣，係直線地形成階梯狀，且配設於第19圖所示的區域互聯配線40a及40b上。
第22圖係顯示適用於第21圖所示的配線佈局的複數個記憶胞的情形之配線佈局之圖。在第22圖中係代表地顯示對對齊排列成4列2行的記憶胞MC之配線佈局。在第22圖中，P井PW係被在X方向中接鄰的記憶胞共有之方式而形成。在P井PW之間配設有N井NW。在對應N井NW的區域中供給高側電源電壓VDD用的第一金屬配線(48c)係在Y方向中與接鄰的記憶胞配置為共有，而且，與字線連接用的第一金屬配線48a、48f係在X方向中與接鄰的記憶胞配置為共有。此等第一金屬配線48a及48f係在X方向中交互配設。
在記憶胞MC內構成VSS源極線的第一金屬配線47係在配置於記憶胞邊界區域的接觸窗GC2及GC1之間形成階梯狀，而且，於在Y方向中接鄰的記憶胞中，第一金屬配線47的佈局係配置成鏡映對稱。接觸窗GC1及GC2係在Y方向中交互地配置於記憶胞邊界，而且，在X方向中也交互地配置。
如第22圖所示，構成VSS源極線的第一金屬配線47係以將供給電源電壓VDD之第一金屬配線(48c)及與位元線的連接用的第一金屬配線(48b、48e)夾在中間的方式而配設成蛇行形狀。在本實施形態3中接觸窗GC1及GC2也是不在X方向中接鄰的記憶胞中被共有，以各行單位構成VSS源極線的第一金屬配線47係連續地在Y方向形成 鋸齒上，能以各行單位設定低側電源電壓VSS。
第23圖係概略地顯示第21圖所示的配線佈局的上層之第二及第三金屬配線的佈局之圖。在第23圖中係合併顯示第21圖所示的介層49a至49f及下層的井區域NW、PW1、PW2。
在第23圖中，對應介層49b及49e的每一個配設有第三金屬配線50a及50c，而且，對應介層49c及49d配設有第三金屬配線50b。此等第三金屬配線50a至50c係連續地延伸於Y方向，各自實現位元線BL、VDD源極線及位元線/BL。
而且，對應對第21圖所示的第一金屬配線48a及48f的每一條之介層49a及49f，形成有第二金屬配線51a及51b。此等第二金屬配線51a及51b係當作連接於最終形成於記憶胞MC的上層之字線(WL)用的中間配線而發揮功能，關於Y方向僅配置在記憶胞MC內。
第二金屬配線51a及51b係各自經由第二介層52a及52b連接於連續地延伸於X方向的第三金屬配線52。藉由第三金屬配線52實現字線WL。此處，介層49a及49f係各自與介層52a及52b互相重疊而形成。
因此，藉由使用區域互聯配線進行內部節點(儲存節點)的連接，金屬配線配置用配線層僅使第一至第三金屬配線層為必要，與實施形態1比較，金屬配線的層數可減少一層。因被視為必要的金屬配線層的數目被減少，故可降低製造成本，而且，減少製程數，據此，降低發生不良的機 率，而改善良率。
而且，在系統晶片等的利用在系統LSI的混載SRAM中因在該SRAM胞上可有效地活用的配線層的數目增加一層，故配線的自由度增加(可將第四金屬配線層使用於任意的配線的配置)。
此外，在本實施形態3所示的配線佈局也一樣可適用於雙埠SRAM胞。利用各自以A埠位元線對及B埠位元線對置換位元線BL及/BL，以一個存取電晶體各自當作A埠存取電晶體對及B埠存取電晶體對而配置之佈局。而且，字線WL係當作A埠字線WLA及B埠字線WLB各自配設。亦即，雙埠SRAM胞的情形的配線佈局也可在實施形態2的配線佈局中，藉由以區域互聯配線置換對N井的負載電晶體形成的共有接觸窗(第11圖的共有接觸窗18b及18c)而實現。
如以上所述，依照本發明的實施形態3，連接內部的儲存節點用的配線係使用形成於元件分離膜上的區域互聯配線，可降低被視為必要的金屬配線的層數，可降低製程數及製造成本。而且，可利用的金屬配線層的數目增加，配線的自由度變高。
而且，與實施形態1一樣，能以各行單位設定記憶胞源極電壓VSS的電壓位準，也能得到與實施形態1一樣的功效。
[實施形態4]
第24圖係概略地顯示依照本發明的實施形態4之記憶 胞的配線佈局之圖。在第24圖中係顯示多晶矽配線及接觸窗形成後的配線佈局。第24圖所示的配線佈局係與第19圖所示的配線佈局在以下的點其構成不同。亦即，在主動區域1b及1c中，取代接觸窗VC1及VC2，各自配設有共通源極/井接觸窗60a及60b。該第24圖所示的配線佈局的其他配置及構成要素係與第19圖所示的記憶胞的配線佈局相同，在對應的部分附加相同參照號碼，其詳細說明省略。
在主動區域1b及1c的端部供給有高側電源電壓VDD。而且，通常係以基板偏壓電壓供給電源電壓VDD至N井NW，防止形成於N井NW之P通道MOS電晶體的源極/汲極區域與基板區域之間的接合變成順偏壓狀態。以供給至該N井NW的基板偏壓電壓當作記憶胞的高側電源電壓而利用。
第25圖係概略地顯示第24圖所示的共通源極/井接觸窗60a及60b的剖面構造之圖。此等共通源極/井接觸窗60a及60b因具有同樣的剖面構造，故在第24圖中係代表地顯示沿著形成於主動區域1b之共通源極/井接觸窗60a的線L25-L25之概略剖面構造。
在N井NW表面形成有p型高濃度雜質區域65a。形成有金屬矽化物膜65b，俾覆蓋該高濃度雜質區域65a的表面及側部。在該接觸窗區域中係被進行蝕刻以形成接觸孔(contact hole)，俾使N井NW表面露出。在接觸孔中，N井NW係一部分被蝕刻去除，而形成層差部，形成有金 屬矽化物膜65b，俾也覆蓋露出的N井NW的突出部的側璧。
藉由此等高濃度雜質區域65a及金屬矽化物膜65b形成有主動區域1b。在接觸孔部中，例如以鎢W形成的金屬配線係當作共通源極/井接觸窗60a配設，俾覆蓋主動區域1b(雜質區域65a及金屬矽化物膜65b)以及N井突出部側璧，且接觸於N井NW。
在接觸孔部以外的N井NW表面及接鄰的P井PW1及PW2的表面形成有元件分離用的場絕緣膜67a及67b。該共通源極/井接觸窗60a係藉由場絕緣膜67a及67b而與其他的元件形成區域分離。在N井NW供給有高側電源電壓VDD。供給至該N井NW的電源電壓VDD係藉由共通源極/井接觸窗60a傳輸至高濃度雜質區域65a。因此，由井區域供給高側電源電壓VDD至負載電晶體的電源節點。據此，無須另外進行傳輸電源電壓VDD用的VDD源極線之配線，配線要件被緩和。
此外如上述，共通源極/井接觸窗60b也具有與第25圖所示的共通源極/井接觸窗60a同樣的剖面構造。
第26圖係概略地顯示第24圖所示的配線佈局的上層的第一金屬配線及介層的佈局之圖。在第26圖中，附加相同參照號碼合併顯示第24圖所示的接觸窗。對應接觸窗BC1、GC1、GC2及BC2的每一個，第一金屬配線69a至69d係在記憶胞區域內形成延伸於X方向的矩形形狀。
對此等第一金屬配線69a至69d的每一條更形成有與 上層配線的連接用的介層70a至70b。傳輸低側電源電壓VSS用的介層70b及70c係在Y方向中對齊排列而配置。與字線連接用的接觸窗WC1及WC2係藉由延伸於X方向橫穿記憶胞MC的第一金屬配線72相互連接。該第一金屬配線72係連續地延伸於X方向。在X方向中，記憶胞MC係以鏡映對稱的佈局配置，同樣地構成字線WL的第二金屬配線其取得與下層的多晶矽配線之接觸用的突出部亦依每一記憶胞沿著X方向配置於鏡映對稱的位置。
第27圖係顯示第26圖所示的配線佈局的上層的第二金屬配線的佈局之圖。在第27圖中係合併第26圖所示的介層70a至70d而顯示。在第27圖中在記憶胞MC區域中，第二金屬配線74a至74c係互相隔開間隔而配置，俾連續地延伸於Y方向。第二金屬配線74a係連接於介層70a，構成位元線BL。第二金屬配線74b係連接於介層70b及70c，構成VCC源極線。第二金屬配線74c係連接於介層70b，構成位元線/BL。
與此等第二金屬配線74a至74c平行，在X方向的記憶胞邊界區域中，延伸於Y方向配設有第二金屬配線76a及76b。此等第二金屬配線76a及76b係當作傳輸電源電壓VDD用的電源線而被利用，亦可用在電源強化用，而且，也可當作階層位元線構造中的全域位元線(global bit line)而被使用。而且，僅當作通過配線使用，固定於電源電壓，當作防止接鄰行的位元線間的串擾(crosstalk)之屏蔽配線使用也可以。
第28圖係顯示對依照本發明的實施形態4之第二金屬配線的複數個記憶胞的佈局之圖。在第28圖中係代表地顯示對對齊排列成4列2行的記憶胞MC之配線佈局及井區域PW及NW的配置。在第28圖中，在與第27圖所示的構成對應的部分係附加相同參照符號。
在第28圖中，第二金屬配線74a至74c係互相隔開間隔，連續地延伸於Y方向而配設。在對應位元線BL的第二金屬配線74a中源極接觸窗GC1及位元線介層70a係交互與第二金屬配線74a對齊排列而配置。對構成VSS源極線之第二金屬配線74b係介層70b對齊排列於Y方向而配置於各記憶胞的邊界位置。第二金屬配線74b係經由第26圖所示的第一金屬配線69b電性連接於源極接觸窗GC1。
第二金屬配線74c係構成位元線/BL，與該第二金屬配線74c對齊排列，在Y方向交互配設有介層70d及源極接觸窗GC2。源極接觸窗GC2係經由第26圖所示的第一金屬配線69c電性連接於第二金屬配線74b。因此，VSS源極線具有：直線地延伸的電源幹線部、及在各記憶胞區域中具有由電源幹線部分岔的枝部之樹枝狀的構成。
在記憶胞行的邊界區域，連續地延伸於Y方向的第二金屬配線76a及76b係在X方向中交互配置。
此等第二金屬配線74a至74c係在X方向中每一各記憶胞行成鏡映對稱的佈局而重複配置。
此第27圖所示的配置的情形如第28圖所示，VSS源極線係以直線地延伸於Y方向的第二金屬配線74b與在記 憶胞區域內電性連接於第二金屬配線74b的第一金屬配線(69b、69c)形成，與之前的實施形態1至3一樣，能以記憶胞行單位調整驅動器電晶體的源極節點電壓VSS的位準。而且，記憶胞的驅動器電晶體源極節點係相互連接，可抑制記憶胞源極電位的差。
[共通源極/井接觸窗的變更例1]
第29圖係概略地顯示本發明的實施形態4中的共通源極/井接觸窗的變更例的平面佈局之圖。在第29圖中，各自接鄰於形成於N井NW內的主動區域1b的兩側，配置有高濃度n型雜質區域82a及82b。在此等雜質區域82a及82b以及主動區域的表面形成有金屬矽化物膜84。藉由該金屬矽化物膜84，高側電源電壓VDD係經由雜質區域82a及82b供給至N井NW，並且在主動區域1b供給有電源電壓VDD。與主動區域1b交叉而配置的第一金屬配線2b係構成記憶胞的負載電晶體的閘極電極(gate electrode)，因此，可在記憶胞的負載電晶體的源極節點，由N井區域供給電源電壓。
第30圖係概略地顯示沿著第29圖所示的線L30-L30之剖面構造之圖。在第30圖中，在形成於半導體基板SUB表面的N井NW表面形成有p型主動區域1b，在其兩側形成有高濃度n型雜質區域82a及82b。在雜質區域82a及82b的外周形成有元件分離膜86a及86b。
在雜質區域82a、主動區域1及雜質區域82b的表面連續地形成有金屬矽化物膜84，此等雜質區域82a及82b 與主動區域1b係電性連接。
此外，在主動區域1b與雜質區域82a及82b之間也可以形成有元件分離膜。
[共通源極/井接觸窗的變更例2]
第31圖係顯示本發明的實施形態4中的共通源極/井接觸窗的變更例2的構成之圖。在第31圖所示的構成中於金屬矽化物膜84表面，鎢W等高熔點金屬膜88係當作供給高側電源電壓的中間層而形成。該高熔點金屬膜88係對應第25圖所示的高熔點金屬膜60a。第31圖所示的構成的其他構成係與第30圖所示的構成一樣，在對應的部分係附加相同參照符號，其詳細說明係省略。
在該第31圖所示的構成中，也能以供給至N井NW之偏壓電壓VDD當作記憶胞電源電壓而利用。
第32圖係概略地顯示依照本發明的實施形態4之半導體記憶裝置的主要部位的構成之圖。在第32圖中，半導體記憶裝置包含記憶胞MC對齊排列成矩陣狀的記憶體陣列(memory array)90。在該記憶體陣列90中，基板區域係P井PW與N井NW為N井NW被P井PW夾著而配置。此等井區域PW及NW的每一個係直線地延伸於記憶體陣列90的行方向而配置。對應N井NW區域，VSS源極線VSL係各自被個個配置，各自傳輸源極電壓(低側電源電壓)VSS。
該半導體記憶裝置更包含：依照列位址信號RAD選擇記憶體陣列90的字線WL之字線選擇電路92；依照行選 擇信號Y，將對應選擇行之VSS源極線VSL(VSL1至VSLn)的電壓位準驅動成接地電壓位準(低側電源電壓VSS)，維持非選擇行的VSS源極線VSL(VSL1至VSLn)的電壓位準於例如0.4V的電壓位準之源極電壓控制電路94。行選擇信號Y係藉由未圖示的行解碼電路解碼行位址信號而產生。
在耦合於電源節點97的電源線96供給有電源電壓VDD，該電源電壓V係經由共通源極井接觸窗(在第32圖未明確顯示)供給在N井NW，高側電源電壓VDD係在各記憶胞行單位由對應的N井NW供給。電源節點亦可為接受外部電源電壓之節點，而且也可為接受使外部電源電壓經降壓的內部電源電壓之節點，而且為接受外部電源電壓被施以低通濾波器處理等穩定化處理後的電壓之節點也可以。
對記憶體陣列90的P井PW係例如供給低側電源電壓VSS以作為偏壓電壓，惟該路徑未顯示。
在此第32圖所示的半導體記憶裝置中更配設有：依照行選擇信號Y選擇選擇行的位元線(BL,/BL)之行選擇電路、及對選擇行的位元線進行資料的寫入/讀出之內部寫入/讀出電路，惟該電路因為了避免圖面的繁雜化而未顯示。
第33圖係顯示第32圖所示的源極電壓控制電路94之構成的一例之圖。在第33圖中，源極電壓控制電路94包含對應VSS源極線VSL1至VSLn的每一個而配設之源極電壓切換閘SG1至SGn。源極電壓切換閘SG1至SGn 因各自具有相同構成，故在第33圖中僅針對對VSS源極線VSLi而配設的源極電壓切換閘SGi，對構成要素附加參照符號。源極電壓切換閘SGi包含並聯連接於VSS源極線VSLi與低側電源節點98之間的N通道MOS電晶體Tr1及Tr2。MOS電晶體Tr1係在其閘極接受行選擇信號Yi，MOS電晶體Tr2係其閘極連接於對應的VSS源極線VSLi。
MOS電晶體Tr2係以二極體模式動作，維持對應的VSS源極線VSLi於其臨限值電壓Vth比低側電源電壓VSS還高的電壓位準。MOS電晶體Tr1係在行選擇信號Yi為選擇狀態時導通，將低側電源電壓VSS傳輸至對應的VSS源極線VSLi。在對應之行選擇信號Yi為非選擇狀態時，MOS電晶體Tr1為非導通狀態。
因此，選擇行的VSS源極線VSL(VSL1至VSLn)被設定為低側電源電壓VSS位準，非選擇行的VSS源極線VSL(VSL1至VSLn)被設定為臨限值電壓Vth的電壓位準。該臨限值電壓Vth例如為0.4V。
第34圖係概略地顯示第33圖所示的源極線電壓切換閘SGi的平面佈局之圖。在第34圖中，源極電壓切換閘SGi係形成於主動區域100內。在主動區域100的中央配置有第一金屬配線106。該第一金屬配線106係經由接觸窗110c電性連接於主動區域100，且經由介層103電性連接於構成VSS源極線VSLi的第二金屬配線99。
在第一金屬配線106的兩側配設有例如以多晶矽構成的閘極電極配線104a及104b。閘極電極配線104a係經由 介層112a電性連接於第一金屬配線108，閘極電極配線104b係經由介層112b、第一金屬配線106a及介層103電性連接於第二金屬配線99。第一金屬配線106a也能與第一金屬配線106連續地形成。
在主動區域100的兩端區域各自配設有第一金屬配線102a及102b，此等第一金屬配線102a及102b係各自經由接觸窗110a及110b連接於下層的主動區域。此等第一金屬配線102a及102b都電性連接於第33圖所示的低側電源節點98，傳輸低側電源電壓VSS。
MOS電晶體Tr1係由閘極電極配線104a、第一金屬配線102a及106、以及此等配線的下層的主動區域100構成，MOS電晶體Tr2係由閘極電極配線104a、第一金屬配線102a及106、以及此等配線的下層的主動區域100構成。
如該第34圖所示，在本實施形態4中能以第二金屬配線99構成VSS源極線VSLi，在構成源極電壓切換用的電晶體Tr1及Tr2的汲極節點之第一金屬配線106，可經由一個介層103電性連接VSS源極線VSLi。因此，與電性的連接為利用複數個介層的構成比較，可抑制VSS源極線與源極電壓切換閘SGi的電晶體的連接部之連接不良(接觸不良)及電阻值(接觸電阻)的上升，可穩定地設定VSS源極線VSL的電壓位準成所希望的電壓位準，且可改善源極電壓切換部的可靠度。
該第32圖所示的半導體記憶裝置之全體的構成也能適用在實施形態1至3所示的半導體記憶裝置。雙埠SRAM 的情形，字線選擇電路92係各自配設於A埠及B埠。而且，即使對源極電壓控制電路94，也依照來自A埠及B埠兩者的行位址信號，選擇行也被進行VSS源極線VSL的電壓控制。
而且，第24圖、第26圖及第27圖所示的配線佈局也同樣能對雙埠SRAM適用。雙埠記憶胞的情形，在P井PW1及PW2各自配置A埠存取電晶體及B埠存取電晶體。
如以上所述，依照本發明的實施形態4，在各記憶胞形成區域中配置共通源極/井接觸窗，俾將N井的偏壓電壓當作記憶胞電源電壓而利用，除了實施形態1的功效外，也無須在記憶體陣列90上設置傳輸電源電壓VDD用的配線，配線層數減少，製造成本降低，且可改善良率，而且，可提高記憶體陣列上的配線的自由度。
(產業上的可利用性)
本發明一般而言可適用於記憶胞具備正反器構造之SRAM。特別是藉由適用於系統晶片等混載SRAM，可實現低消耗電流的靜態型半導體記憶裝置。
雖然詳細地說明顯示本發明，惟此僅為舉例說明用，不得限定，明顯地可理解發明的精神與範圍僅被添附的申請專利範圍限定。
1a至1d、15a至15f、100‧‧‧主動區域
1ba、1bb、42、44、46、65a、82a、82b‧‧‧雜質區域
2a至2d、16a至16c‧‧‧多晶矽配線
5、86a、86b‧‧‧元件分離膜
7a至7j、20a至20k、47、48a至48f、69a至69d、72、102a、102b、106、106a‧‧‧第一金屬配線
9a至9g、25a至25i、51a、51b、74a至74c、76a、76b、99‧‧‧第二金屬配線
10a、30a至30g、10b、10c、10d、10e、50a至50c、52‧‧‧第三金屬配線
11、32、32a、32b‧‧‧第四金屬配線
12b、12c‧‧‧層間絕緣膜
16a、16b‧‧‧第一多晶矽配線
17a至17l、18a至18d、60a、60b‧‧‧接觸窗
22a至22k、27a至27k、49a至49f、52a、52b、70a至70d、 103、112a、112b‧‧‧介層
40a、40b‧‧‧區域互聯配線
43、47、65b‧‧‧金屬矽化物膜
45a、45b、45c、67a、67b‧‧‧場絕緣膜
90‧‧‧記憶體陣列
92‧‧‧字線選擇電路
94‧‧‧源極電壓控制電路
96‧‧‧電源線
97‧‧‧電源節點
98‧‧‧低側電源節點
104a、104b‧‧‧閘極電極配線
AQ、AQ1、AQ2、AAQ11、AAQ12、BAQ11、BAQ12‧‧‧存取電晶體
BBV2、BV1、GV1、GV2、VV1、VV2、VVV1、VVV2、WV1、WV2、WWV1、WWV2‧‧‧介層
BC1、BC2、GC1、GC2、NC1、NC2、SC、SC1、SC2、VC1、VC2、WC1、WC2、WV1‧‧‧接觸窗
BLA、/BLA‧‧‧A埠位元線
BLB、/BLB‧‧‧B埠位元線
DQ、DQ1、DQ2、DQ11、DQ12‧‧‧驅動器電晶體
LQ、LQ1、LQ2、LQ11、LQ12‧‧‧負載電晶體
MC‧‧‧記憶胞
NW、PW1、PW2‧‧‧井
SG1-SGn‧‧‧源極電壓切換閘
SUB‧‧‧半導體基板
Tr1、Tr2‧‧‧MOS電晶體
VDD‧‧‧高側電源電壓
VSLi VSS‧‧‧源極線
VSS‧‧‧低側電源電壓
WL‧‧‧字線
WLA‧‧‧A埠字線
Yi‧‧‧行選擇信號
第1圖係概略地顯示至本發明實施形態1中的記憶胞的接觸窗的配線佈局之圖。
第2圖係概略地顯示第2圖所示接觸窗及共有接觸窗 的剖面構造之圖。
第3圖係顯示第1圖所示的配線佈局的電晶體的連接之圖。
第4圖係顯示第1圖所示的配線佈局的上層的配線佈局之圖。
第5圖係概略地顯示第4圖所示的配線佈局的更上層的第二金屬配線的佈局之圖。
第6圖係顯示第5圖所示的配線佈局的電晶體的電性連接之圖。
第7圖係顯示第5圖所示的配線佈局的更上層的第三金屬配線的佈局之圖。
第8圖係概略地顯示沿著第7圖所示的線L8-L8之剖面構造之圖。
第9圖係概略地顯示沿著第7圖所示的線L9-L9之剖面構造之圖。
第10圖係顯示本發明實施形態1中的半導體記憶裝置的複數列複數行之記憶胞的第二金屬配線的佈局之圖。
第11圖係概略地顯示至依照本發明的實施形態2之記憶胞的接觸窗的佈局之圖。
第12圖係顯示第11圖所示的配線佈局中之電晶體的電性連接。
第13圖係概略地顯示第11圖所示的配線佈局的上層第一金屬配線的佈局之圖。
第14圖係顯示第13圖所示的配線佈局的電晶體的電 性連接之圖。
第15圖係概略地顯示第13圖所示的配線佈局的上層第二金屬配線的佈局之圖。
第16圖係顯示第15圖所示的配線佈局中的電晶體的電性連接之圖。
第17圖係顯示第15圖所示的配線佈局的更上層的第三及第四金屬配線的佈局之圖。
第18圖係顯示對本發明實施形態2中的VSS源極線的複數個記憶胞之配線佈局之圖。
第19圖係概略地顯示至依照本發明實施形態3之記憶胞的接觸窗的配線佈局之圖。
第20圖係概略地顯示第19圖所示的區域互聯配線的剖面構造之圖。
第21圖係概略地顯示第19圖所示的配線佈局的上層第一金屬配線及介層的佈局之圖。
第22圖係概略地顯示對第21圖所示的配線佈局的複數個記憶胞之VSS源極線的佈局之圖。
第23圖係概略地顯示第21圖所示的配線佈局的上層第二及第三金屬配線的佈局之圖。
第24圖係概略地顯示至依照本發明實施形態4之記憶胞的接觸窗的配線佈局之圖。
第25圖係概略地顯示第24圖所示的共通源極/井接觸窗的剖面構造之圖。
第26圖係概略地顯示第24圖所示的配線佈局的上層 第一金屬配線的佈局之圖。
第27圖係概略地顯示第24圖所示的配線佈局的上層第二金屬配線的佈局之圖。
第28圖係概略地顯示對依照本發明實施形態4之第二金屬配線的複數個記憶胞的佈局之圖。
第29圖係概略地顯示本發明實施形態4中的共通源極/井接觸窗的變更例的佈局之圖。
第30圖係概略地顯示沿著第29圖所示的線L30-L30之剖面構造之圖。
第31圖係概略地顯示本發明實施形態4中的共通源極/井接觸窗的另一其他變更例的佈局之圖。
第32圖係概略地顯示依照本發明實施形態4之半導體記憶裝置的主要部位的構成之圖。
第33圖係顯示第32圖所示的源極電壓控制電路之構成的一例之圖。
第34圖係概略地顯示第33圖所示的源極線電壓切換閘的平面佈局之圖。
1ba、1bb‧‧‧雜質區域
2b、2c‧‧‧多晶矽配線
5‧‧‧元件分離膜
7d、7e‧‧‧第一金屬配線
9b、9d‧‧‧第二金屬配線
10c‧‧‧第三金屬配線
11‧‧‧第四金屬配線
12a、12b、12c‧‧‧層間絕緣膜
NW‧‧‧井
SC1‧‧‧接觸窗
SUB‧‧‧半導體基板
VC1‧‧‧接觸窗
VDD‧‧‧高側電源電壓
VV1、VVV1‧‧‧介層

Claims (10)

  1. 一種半導體記憶裝置，係包含：複數個記憶胞，對齊排列成矩陣狀，各自具有：(1)第二導電型的一對負載電晶體元件，形成於第一導電型的第一基板區域，且各自的第一導通節點耦合至經由第一電源線供給有第一電源電壓之電源節點；(2)第一導電型的驅動器電晶體元件，形成在配置於該第一導電型的第一基板區域的兩側之第二導電型的第二基板區域的每一個中，以與該負載電晶體元件構成正反器的方式連接，且具有相互連接而接受第二電源電壓的第一導通節點；第二電源線，在各記憶胞於行方向連續地延伸而配置，且在各記憶胞橫穿該第一基板區域而形成，供給該第二電源電壓，並且將對應的記憶胞之該驅動器電晶體元件的第一導通節點相互連接；複數條字線，對應各記憶胞列而配置，各自連接有對應的列之記憶胞；以及複數條位元線，對應各記憶胞行而配置，各自連接有對應之行之記憶胞。
  2. 如申請專利範圍第1項之半導體記憶裝置，其中，該第二電源線係以供給該第一電源電壓之第二金屬配線構成，該位元線係以與該第一電源線同層的第二電源配線構成， 各該記憶胞復包含：形成於該第二基板區域的每一個，響應於對應的列之字線的電壓而選擇性地導通，導通時，將對應的驅動器電晶體元件耦合於對應的位元線之第一導電型的存取電晶體，該第二電源線包含配置於構成該位元線及第一電源線之第二金屬配線的下層之第一金屬配線。
  3. 如申請專利範圍第1項之半導體記憶裝置，其中，該第二電源線包含配置於比構成該位元線的導電線還下層的配線，該字線包含配置於比構成該位元線的導電線還上層的配線。
  4. 如申請專利範圍第1項之半導體記憶裝置，其中，該電源節點包含：第一導電型雜質區域，形成於第一基板區域；以及導電層，電性連接該第一導電型雜質區域與構成該負載電晶體的第一導通節點之第二導電型雜質區域。
  5. 如申請專利範圍第4項之半導體記憶裝置，其中，該第二電源線及該位元線各自包含形成於第一配線層之配線，該字線包含形成於比該第一配線層還下層的第二配線層之配線。
  6. 如申請專利範圍第1項之半導體記憶裝置，其中，各該記憶胞復包含形成在該第二基板區域的每一個中，各自依照控制電極節點的電壓而選擇性地導通之第一及第 二存取電晶體，各該字線包含分別對應該第一及第二存取電晶體而配置，各自連接於對應的存取電晶體的控制電極節點之第一及第二字線，各該位元線包含分別連接於該第一及第二存取電晶體之第一及第二位元線。
  7. 如申請專利範圍第1項之半導體記憶裝置，其中，該第一電源線包含延伸於行方向而配置，耦合於對應之行之記憶胞的該負載電晶體的電源節點之電源線。
  8. 如申請專利範圍第1項之半導體記憶裝置，其中，復包含於各行單位依照行選擇信號而設定該第二電源線的電壓之電壓控制電路。
  9. 如申請專利範圍第1項之半導體記憶裝置，其中，該驅動器電晶體對的第一導通節點係配置於各記憶胞中於行方向中相對向的記憶胞邊界區域端部，該第二電源線包含具有在各記憶胞內於行及列方向連續地延伸的部分，具將對應的記憶胞之驅動器電晶體元件的第一導通節點相互連接之階梯形狀的配線，該第二電源線係在行方向中連續地延伸成鋸齒形狀而供給第二電源電壓至對應之行的記憶胞。
  10. 如申請專利範圍第1項之半導體記憶裝置，其中，該第二電源線包含：第一導電線，在記憶胞的行共通地延伸於行方向；以及 第二導電線，形成於該第一導電線下層，將記憶胞的該驅動器電晶體元件的第一導通節點電性耦合至對應之行的第一導電線。
TW095118986A 2005-06-03 2006-05-29 半導體記憶裝置 TWI387057B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005163641A JP4578329B2 (ja) 2005-06-03 2005-06-03 半導体記憶装置

Publications (2)

Publication Number Publication Date
TW200703576A TW200703576A (en) 2007-01-16
TWI387057B true TWI387057B (zh) 2013-02-21

Family

ID=37484353

Family Applications (1)

Application Number Title Priority Date Filing Date
TW095118986A TWI387057B (zh) 2005-06-03 2006-05-29 半導體記憶裝置

Country Status (5)

Country Link
US (2) US7471545B2 (zh)
JP (1) JP4578329B2 (zh)
KR (1) KR20060126392A (zh)
CN (1) CN1873986A (zh)
TW (1) TWI387057B (zh)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1893084A (zh) * 2005-07-07 2007-01-10 松下电器产业株式会社 半导体装置
US7812373B2 (en) * 2007-02-12 2010-10-12 Infineon Technologies Ag MuGFET array layout
JP2010003712A (ja) * 2007-08-09 2010-01-07 Renesas Technology Corp 半導体装置、半導体装置の配置配線方法、及びデータ処理システム
JP2009094201A (ja) 2007-10-05 2009-04-30 Nec Electronics Corp 半導体集積回路装置
KR101087830B1 (ko) * 2009-01-05 2011-11-30 주식회사 하이닉스반도체 반도체 소자의 레이아웃
US8174868B2 (en) * 2009-09-30 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded SRAM structure and chip
JP5596335B2 (ja) 2009-12-24 2014-09-24 ルネサスエレクトロニクス株式会社 半導体装置
JP5543027B2 (ja) * 2011-06-10 2014-07-09 株式会社日立製作所 半導体記憶装置
US8717798B2 (en) * 2011-09-23 2014-05-06 Taiwan Semiconductor Manufacturing Co., Ltd. Layout for semiconductor memories
US8693235B2 (en) 2011-12-06 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for finFET SRAM arrays in integrated circuits
US9058856B2 (en) * 2013-02-28 2015-06-16 Kabushiki Kaisha Toshiba Semiconductor memory device
KR102053289B1 (ko) * 2013-05-27 2019-12-06 에스케이하이닉스 주식회사 반도체 장치
WO2015019411A1 (ja) * 2013-08-06 2015-02-12 ルネサスエレクトロニクス株式会社 半導体集積回路装置
CN107636840B (zh) * 2015-06-04 2021-02-19 夏普株式会社 有源矩阵基板
US9379014B1 (en) * 2015-07-18 2016-06-28 Qualcomm Incorporated Static random-access memory (SRAM) array
JP6789653B2 (ja) * 2016-03-31 2020-11-25 キヤノン株式会社 光電変換装置およびカメラ
WO2018236362A1 (en) 2017-06-20 2018-12-27 Intel Corporation INTERNAL NODE JUMPER FOR MEMORY BINARY CELLS
KR102321807B1 (ko) * 2017-08-22 2021-11-08 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US10522542B1 (en) * 2018-06-28 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Double rule integrated circuit layouts for a dual transmission gate
US10867104B2 (en) 2018-08-31 2020-12-15 Taiwan Semiconductor Manufacturing Company Ltd. Isolation circuit between power domains
DE102019125461A1 (de) * 2018-09-28 2020-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterstruktur, vorrichtung und verfahren
US11093684B2 (en) * 2018-10-31 2021-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Power rail with non-linear edge
US11030372B2 (en) * 2018-10-31 2021-06-08 Taiwan Semiconductor Manufacturing Company Ltd. Method for generating layout diagram including cell having pin patterns and semiconductor device based on same
US11094695B2 (en) * 2019-05-17 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit device and method of forming the same
CN110637368B (zh) 2019-08-23 2021-03-23 长江存储科技有限责任公司 非易失性存储器件及其制造方法
US10978459B2 (en) * 2019-09-05 2021-04-13 Nanya Technology Corporation Semiconductor device with bit lines at different levels and method for fabricating the same
DE102020102842A1 (de) * 2019-09-30 2021-04-01 Taiwan Semiconductor Manufacturing Co., Ltd. Source-/drain-kontakt mit einem vorspringenden segment
CN114078900A (zh) * 2020-08-19 2022-02-22 联华电子股份有限公司 数据存储单元、存储器及其存储器制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5324982A (en) * 1985-09-25 1994-06-28 Hitachi, Ltd. Semiconductor memory device having bipolar transistor and structure to avoid soft error
US5554874A (en) * 1995-06-05 1996-09-10 Quantum Effect Design, Inc. Six-transistor cell with wide bit-line pitch, double words lines, and bit-line contact shared among four cells
US5590068A (en) * 1993-02-01 1996-12-31 National Semiconductor Corporation Ultra-high density alternate metal virtual ground ROM
US5930163A (en) * 1996-12-19 1999-07-27 Kabushiki Kaisha Toshiba Semiconductor memory device having two P-well layout structure
US6657911B2 (en) * 2001-10-23 2003-12-02 Hitachi, Ltd. Semiconductor device with low power consumption memory circuit

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3230848B2 (ja) * 1991-09-20 2001-11-19 三菱電機株式会社 スタティックランダムアクセスメモリ装置
JP4565700B2 (ja) 1999-05-12 2010-10-20 ルネサスエレクトロニクス株式会社 半導体装置
CN2413166Y (zh) * 2000-02-29 2001-01-03 樊志毅 改进的装饰灯组件
JP4809537B2 (ja) * 2000-04-05 2011-11-09 富士フイルム株式会社 撮像制御装置および撮像制御方法
JP4885365B2 (ja) * 2000-05-16 2012-02-29 ルネサスエレクトロニクス株式会社 半導体装置
JP2002089586A (ja) * 2000-09-19 2002-03-27 Nsk Warner Kk 摩擦板
TW522546B (en) 2000-12-06 2003-03-01 Mitsubishi Electric Corp Semiconductor memory
JP4623885B2 (ja) * 2001-08-16 2011-02-02 ルネサスエレクトロニクス株式会社 半導体記憶装置
DE10153014A1 (de) * 2001-10-26 2003-05-08 Volkswagen Ag Lagerung der Eingangswellen eines Doppelkupplungsgetriebes
JP4278338B2 (ja) * 2002-04-01 2009-06-10 株式会社ルネサステクノロジ 半導体記憶装置
JP2004079720A (ja) * 2002-08-15 2004-03-11 Toshiba Corp 半導体装置
JP3848248B2 (ja) 2002-12-17 2006-11-22 株式会社東芝 Ｓｒａｍセルおよびそれを用いたメモリ集積回路
JP4416428B2 (ja) * 2003-04-30 2010-02-17 株式会社ルネサステクノロジ 半導体記憶装置
US6980462B1 (en) * 2003-11-18 2005-12-27 Lsi Logic Corporation Memory cell architecture for reduced routing congestion

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5324982A (en) * 1985-09-25 1994-06-28 Hitachi, Ltd. Semiconductor memory device having bipolar transistor and structure to avoid soft error
US5590068A (en) * 1993-02-01 1996-12-31 National Semiconductor Corporation Ultra-high density alternate metal virtual ground ROM
US5554874A (en) * 1995-06-05 1996-09-10 Quantum Effect Design, Inc. Six-transistor cell with wide bit-line pitch, double words lines, and bit-line contact shared among four cells
US5930163A (en) * 1996-12-19 1999-07-27 Kabushiki Kaisha Toshiba Semiconductor memory device having two P-well layout structure
US6657911B2 (en) * 2001-10-23 2003-12-02 Hitachi, Ltd. Semiconductor device with low power consumption memory circuit

Also Published As

Publication number Publication date
US20060289945A1 (en) 2006-12-28
JP2006339480A (ja) 2006-12-14
CN1873986A (zh) 2006-12-06
US20090091970A1 (en) 2009-04-09
TW200703576A (en) 2007-01-16
KR20060126392A (ko) 2006-12-07
JP4578329B2 (ja) 2010-11-10
US7599214B2 (en) 2009-10-06
US7471545B2 (en) 2008-12-30

Similar Documents

Publication Publication Date Title
TWI387057B (zh) 半導體記憶裝置
US10304526B2 (en) Semiconductor integrated circuit device and system
US6822300B2 (en) Semiconductor memory device
US7453126B2 (en) Semiconductor memory device having layout area reduced
US8203868B2 (en) Semiconductor memory device
US20090224330A1 (en) Semiconductor Memory Device and Method for Arranging and Manufacturing the Same
US6885609B2 (en) Semiconductor memory device supporting two data ports
JP5025073B2 (ja) デュアルポート半導体メモリ装置
US5594270A (en) Semiconductor memory device
JP4674386B2 (ja) 半導体記憶装置
TWI222066B (en) Semiconductor memory
JP2004356614A (ja) 半導体記憶装置
JP2005303111A (ja) 半導体記憶装置
KR20010062608A (ko) 다이나믹 임계 전압 6ｔ ｓｒａｍ 셀
JP2001210727A (ja) メモリ・デバイス
JP2002269985A (ja) プリチャージ回路及びこれを用いた半導体装置
JP2000174141A (ja) 半導体記憶装置