KR20010062608A - 다이나믹 임계 전압 6ｔ ｓｒａｍ 셀 - Google Patents

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KR20010062608A
KR20010062608A KR1020000080110A KR20000080110A KR20010062608A KR 20010062608 A KR20010062608 A KR 20010062608A KR 1020000080110 A KR1020000080110 A KR 1020000080110A KR 20000080110 A KR20000080110 A KR 20000080110A KR 20010062608 A KR20010062608 A KR 20010062608A
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덩시아오웨이
휴스톤디오도레에스.
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윌리엄 비. 켐플러
텍사스 인스트루먼츠 인코포레이티드
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Abstract

본 발명의 실시예는 메모리 장치에 관한 것으로, 이 메모리 장치는 제1 트랜지스터(도 1의 108)와 제2 트랜지스터(도 1의 130)를 구비한 메모리 셀; 입/출력 도체; 및 메모리 셀을 입/출력 도체에 결합시키는 패스 트랜지스터를 포함하는데, 제1 트랜지스터는 제어 전극, 전류 경로, 및 제1 트랜지스터의 제어 전극에 전기적으로 접속된 백게이트/바디 접속부를 갖고 있고, 제2 트랜지스터는 제어 전극, 전류 경로, 및 제2 트랜지스터의 제어 전극과 제1 트랜지스터의 전류 경로에 전기적으로 접속된 백게이트/바디 접속부를 갖고 있으며, 제2 트랜지스터의 전류 경로는 제1 트랜지스터의 백게이트/바디 접속부에 접속된다.

Description

다이나믹 임계 전압 6Ｔ ＳＲＡＭ셀{DYNAMIC THRESHOLD VOLTAGE 6T SRAM CELL}
본 발명은 반도체 장치, 제조 및 프로세싱에 관한 것으로, 더욱 구체적으로 스태틱 랜덤 억세스 메모리 셀(SRAM cell)에 관한 것이다.
반도체 메모리는 메인프레임 및 퍼스널 컴퓨터, 전기통신, 자동차 및 소비자 전자제품, 및 업무용과 군용 항공전자 시스템에 매우 중요한 구성부품이다. 반도체 메모리는 휘발성 랜덤 억세스 메모리(RAM) 또는 불휘발성 디바이스로서 특징지워진다. RAM은 디지털 정보가 쌍안정 디바이스의 논리 상태를 설정함으로써 저장되는 스태틱 모드(SRAM), 또는 디지털 정보가 캐패시터의 주기적인 충전을 통해 저장되는 다이나믹 모드(DRAM)로 될 수 있다. SRAM은 전형적으로 집적 회로 칩 내에 제조된 메모리 셀의 매트릭스로서 배열되고, 칩 내의 어드레스 디코딩 기능은 판독/기입 기능을 위해 각 셀로 억세스할 수 있게 한다. SRAM 메모리 셀은 정보 비트를 논리 "0" 또는 논리 "1"로서 저장하기 위해 교차 결합된 인버터 형태의 액티브 피드백을 사용한다. 메모리 셀 내의 능동 소자는 원하는 상태로 래치된 채로 있기 위해 일정한 전원을 필요로 한다. 메모리 셀은 종종, 워드 또는 바이트와 같은 데이터 블럭이 동시에 기입 또는 판독될 수 있도록 행으로 배열된다. 어드레스멀티플렉싱은 입력 및 출력 핀의 수를 감소시키기 위해 사용된다. SRAM은 지난 수년동안 밀도가 상당히 증가되어 왔다.
표준 SRAM 메모리 셀은 여러가지 변이를 갖고 있다. 기본적인 CMOS SRAM 셀은 교차-결합된 인버터 구성으로 되어 있는 2개의 n채널 풀다운(또는 "구동") 트랜지스터와 2개의 p채널 부하 트랜지스터로 이루어져 있고, 2개의 n채널 선택 트랜지스터가 추가되어 6개-트랜지스터 셀을 구성한다. 폴리실리콘 부하 저항은 셀 크기를 감소시키기 위해 PMOS 트랜지스터 대신에 사용되어 왔다. 더우기, 기본 SRAM 셀의 어플리케이션-스펙 변이가 있다. 어플리케이션-스펙 SRAM은 여분의 논리 회로를 포함하여, 이들이 특정 작업에 적합하게 한다. 예를 들어, 8개-트랜지스터, 더블-엔디드(double-ended), 더블-포트(port) 셀은 양쪽 포트를 통해 억세스될 수 있고, 마이크로프로세서의 메모리 내에 매립된 캐시 아키텍처에 유용하다. 9개 트랜지스터 컨텐츠-어드레스 가능한 메모리 셀은 컨텐츠 및 셀의 위치가 알려져야 되는 어플리케이션에 사용된다.
각각의 어플리케이션에서는, 효율적이고 신뢰성있는 SRAM 셀을 만들기 위해 필요로 되는 총 면적을 감소시킬 뿐만 아니라, SRAM 셀에 의해 소모된 전력을 감소시키면서 억세스 속도를 증가시킬 필요성이 있다. 파워는 공급 전압을 낮춤으로써 감소될 수 있다. 그러나, 속도와 안정성은 낮은 공급 전압으로 인해 저하된다. 따라서, 억세스 속도가 증가되고 안정성이 양호한 낮은 파워(낮은 동작 전압)의 SRAM 셀이 필요하게 된다.
본 발명의 실시예는 메모리 장치에 관한 것으로, 이 메모리 장치는 제1 트랜지스터와 제2 트랜지스터를 포함하는 메모리 셀, 입/출력 도체, 및 메모리 셀을 입/출력 도체에 결합시키는 패스 트랜지스터를 포함하는데, 제1 트랜지스터는 제어 전극, 전류 경로, 및 제1 트랜지스터의 제어 전극에 전기적으로 접속된 백게이트/바디 접속부를 갖고 있으며, 제2 트랜지스터는 제어 전극, 전류 경로, 및 제2 트랜지스터의 제어 전극과 제1 트랜지스터의 전류 경로에 전기적으로 접속된 백게이트/바디 접속부를 갖고 있고, 제2 트랜지스터의 전류 경로는 제1 트랜지스터의 백게이트/바디 접속부에 접속된다. 다른 실시예에서, 메모리 셀은 제어 전극 및 전류 경로를 갖고 있는 제3 트랜지스터, 및 제어 전극 및 전류 경로를 갖고 있는 제4 트랜지스터를 더 포함하는데, 제3 트랜지스터의 전류 경로는 제1 트랜지스터의 전류 경로, 및 제2 트랜지스터의 백게이트/바디 접속부 및 제어 전극에 전기적으로 접속되고, 제3 트랜지스터의 제어 전극은 제2 트랜지스터의 전류 경로, 및 제1 트랜지스터의 제어 전극 및 백게이트/바디 접속부에 전기적으로 접속되며, 제4 트랜지스터의 전류 경로는 제2 트랜지스터의 전류 경로, 및 제1 트랜지스터의 백게이트/바디 접속부 및 제어 전극에 전기적으로 접속되고, 제4 트랜지스터의 제어 전극은 제1 트랜지스터의 전류 경로, 제3 트랜지스터의 전류 경로, 및 제2 트랜지스터의 제어 전극 및 백게이트/바디 접속부에 전기적으로 접속된다. 또, 다른 실시예에서, 제1 트랜지스터의 백게이트/바디 접속부는 제1 다이오드(양호하게 쇼트키 다이오드)에 의해 제1 트랜지스터의 제어 전극에 전기적으로 접속되고, 트랜지스터의 백게이트/바디 접속부는 제2 다이오드(양호하게 쇼트키 다이오드)에 의해 제2 트랜지스터의제어 전극에 전기적으로 접속된다.
도 1은 본 발명의 한 실시예의 SRAM 셀의 회로도로서, 도 1의 셀은 약 0.6 볼트 이하의 공급 전압에서 동작하는 것이 바람직함.
도 2는 도 1에 도시된 본 발명의 한 실시예의 SRAM 셀의 평면도로서, SOI(silicon-on-insulator) 프로세스에서 가능한 셀 레이아웃을 도시한 도면.
도 3a는 도 1에 도시된 본 발명의 한 실시예의 SRAM 셀의 평면도이고, 도 3b는 본 발명의 한 실시예의 부분적으로 제조된 디바이스의 단면도로서, 도 3a의 A'-A' 라인을 따라 절취한 도면이며, 도 3a와 도 3b 모두는 SOI 프로세스로 실현된 가능한 셀 레이아웃을 도시한 도면.
도 4a는 도 1에 도시된 본 발명의 한 실시예의 SRAM 셀의 평면도이고, 도 4b는 본 발명의 한 실시예의 부분적으로 제조된 디바이스의 단면도로서, 도 4a의 A'-A' 라인을 따라 절취한 도면이며, 도 4a와 도 4b 모두는 벌크 CMOS 프로세스로 실현된 가능한 셀 레이아웃을 도시한 도면.
도 5는 본 발명의 다른 실시예의 SRAM 셀의 회로도로서, 도 5의 셀은 약 0.6 볼트 이상의 공급 전압에서 동작하는 것이 바람직함.
도 6a는 도 5에 도시된 본 발명의 실시예의 SRAM 셀의 평면도이고, 도 6b는본 발명의 실시예의 부분적으로 제조된 디바이스의 단면도로서, 도 6a의 A'-A' 라인을 따라 절취한 도면이며, 도 6a와 도 6b 모두는 SOI 프로세스로 실현된 가능한 셀 레이아웃을 도시한 도면.
도 7a는 도 5에 도시된 본 발명의 실시예의 SRAM 셀의 평면도이고, 도 7b는 본 발명의 실시예의 부분적으로 제조된 디바이스의 단면도로서, 도 7a의 A'-A' 라인을 따라 절취한 도면이며, 도 7a와 도 7b 모두는 벌크 CMOS 프로세스로 실현된 가능한 셀 레이아웃을 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
100 : SRAM 셀
102 : WL(워드라인)
104 : BLF
106 : BLT
108, 110, 112, 123, 130, 132 : 트랜지스터
114, 118, 138, 142 : 백게이트/바디 접속부
116, 117 : 노드
202, 204, 232, 240 : 접촉부
208, 210 : n형 확산 영역
218, 234, 242 : 도체
236 : p형 확산 영역
300 : 기판
301 : 절연층
303 : 실리콘층
502 : 쇼트키 다이오드
이하, 첨부 도면을 참조하여 본 발명의 실시예에 대해 설명하겠다. 도면에서 동일한 부분에는 동일한 참조번호가 사용된다. 도면들은 일정한 비례로 도시된 것은 아니다. 이들은 단지 본 발명의 방법에 따른 작용을 예시하기 위해 제공된 것이다.
본 발명의 SRAM 셀은 도 1에 개략적으로 도시되어 있다. 도 1의 셀은 약 0.6 볼트 이하의 공급 전압에서 동작하는 것이 바람직하다. 트랜지스터(110 및 128)가 pMOS 디바이스로 도시되고, 트랜지스터(108, 112, 130 및 132)가 nMOS 디바이스로 도시되었지만, 이들 트랜지스터는 각각 nMOS 및 pMOS로 될 수 있다. 그러나, 이러한 변형이 이루어지면, 상이한 바이어싱 조건이 사용되는 것이 바람직하고, 도면에서의 확산 영역은 반대 도전형의 도펀트로 형성될 필요가 생길 것이다. 또한, 도 2, 3a-3b, 4a-4b, 5, 6a-6b, 및 77a-7b에 도시된 개략도 및 레이아웃은 단지 가능한 셀 개략도의 변이 및 가능한 여러가지 셀 디자인의 레이아웃 실현의 예시로서 제공된 것이다. 도 5의 셀은 다이오드 전압 강하보다 적은 공급 전압의 최대 바디-소스 전압을 가지므로, 약 0.6 볼트 이상의 공급 전압에서 동작하는 것이 바람직하다. 다소간의 적합한 개략도 및 레이아웃은 본 명세서 및 도면에 기초하여 본 분야에 숙련된 기술자들에게 명백하게 되어야 한다. 여러가지 바디/백게이트 접속을 포함하는 셀의 상이한 구성은 본 교시에 기초하여 본 분야에 숙련된 기술자들에게 명백해져야 한다.
본 발명의 SRAM 셀(100)은 SRAM 셀(100)의 nMOS 및/또는 pMOS 트랜지스터의 임계 전압(VT)을 조절하기 위해 바디 접속(SOI 구성에서) 또는 웰 접속(벌크 실리콘 구성에서)을 이용한다. 백게이트 접속은 이중 게이트 트랜지스터에 사용될 수 있다. 이들의 상이한 특정 접속은 다음의 설명에서 바디(body) 접속으로 칭해진다. 하이(high) 바디 전압은 nMOS 디바이스에는 로우 VT를, pMOS 디바이스에는 하이 VT를 초래한다. 이와 마찬가지로, 로우 바디 전압은 nMOS 디바이스에는 로우 VT를, pMOS 디바이스에는 하이 VT를 초래한다. 양호하게, 바디에서 소스로의 접합은 대략 0.75 V보다 크게(또는 더욱 양호하게 0.6V 이하로) 순방향 바이어스되지 않는다. 바디 전압의 변이에 기인한 VT의 변이는 약 0.1 V 이상이 바람직하다. 구동 트랜지스터(108 및 130)의 경우, 더 높은 구동 전류는 메모리 셀을 더욱 안정하게 하기 때문에 판독 동작 동안에 바람직하다. 그러나, 대기 모드(또는 저장 모드)동안에, 누설 전류는 대기 전력을 감소시키기 위해 낮은 것이 바람직하다. 본 발명의 바디/백게이트 접속은 이들 2가지 조건이 더욱 용이하게 부합될 수 있게 한다.
도 1 및 도 2를 참조하면, SRAM 셀(100)은 통상 비트라인이라고 칭해지는 2개의 입/출력 라인을 사용한다. 2개의 라인들은 '1' 및 '0'의 대칭적인 기입을 혼란없이 판독 동작과 함께 할 수 있게 한다.
본 발명의 저장 셀은 논리 "1" 레벨을 저장하는 쪽이 하이 VT를 갖도록 바이어스된 nMOS 구동기 트랜지스터, 및 로우 VT를 갖는 nMOS 패스 트랜지스터를 가질수 있도록 구성된다. 논리 "0"값을 저장하는 쪽에서는, nMOS 구동 트랜지스터가 로우 VT를 갖도록 바이어스될 수 있고, nMOS 패스 트랜지스터는 하이 VT를 가질 수 있다. VT의 이러한 분포는 쌍안정성, 판독 및 기입 속도, 및 대기 전력 누설 전류를 개선시킨다.
대기 또는 예비충전 상태에서, BLT(106) 및 BLF(104)는 둘다 하이 레벨로 유지되고, 워드라인(WL)(102)은 논리 "0" 레벨로 남는다. 판독 동작 동안에, WL(102)은 논리 "1" 레벨(양호하게 1 볼트 미만; 더욱 양호하게 0.75 볼트 미만; 더 더욱 양호하게 0.7 볼트 미만; 및 가장 양호하게 약 0.6 볼트 이하)로 전환된다. BLT(106) 및 BLF(104)는 논리 "1" 값에서 시작한다. 그러나, 논리 "1"이 셀 내에 저장되면(노드(116)가 하이상태이고 노드(117)가 로우 상태임), BLF(104)는 BLT에 비해 로우로 낮아질 수 있다. 이 경우("1"의 저장)에, 트랜지스터(123)는 상대적으로 하이 상태인 VT를 가지고, 트랜지스터(112)는 상대적으로 로우 상태인 VT를 가지므로, 더욱 더 안정하게 된다.
기입 동작 동안에, WL(102)은 논리 "1" 레벨로 전환되고, BLT(106) 및 BLF(104) 중의 하나 또는 다른 하나는 예비충전 하이 레벨에서 로우 레벨로 전환된다. 예를 들어, '0'을 기입하기 위해, BLT는 로우 상태로 전환된다. 이 경우에, 트랜지스터(112)를 통하는 전류는 노드(116)(또한 120으로 표시됨)를 로우 상태로 낮출 수 있다. 트랜지스터(112 및 110)의 상대적인 강도는 노드(117)가 충분히 하이 상태로 되도록 노드(116)를 로우 상태로 낮추어 셀 내에 '0' 상태를 래치할 수있도록 설계된다. 셀이 원래 '1'(노드(116)가 하이 상태)을 저장한 경우에, 트랜지스터(112) 상의 원래의 바디 바이어스 상태는 로우 VT로 되어, 기입 프로스세가 용이해진다.
도 2는 본 발명의 SRAM 셀의 가능한 레이아웃 구조를 도시한 것이다. 이것을 실현 시에, WL(102)은 양호하게 도핑된 다결정 실리콘("폴리" 또는 "폴리실리콘")을 사용하여 실현되는데, 이것은 규화물일 수도 있고 또는 아닐 수도 있으며, 또는 p형 및 n형 폴리와 유사한 일함수를 갖는 미드갭(midgap) 물질 또는 물질들인 하나 또는 2개의 금속일 수 있다. 이들 금속은 Ti, TiN, Ta, TaN, W, 질화 텅스텐, 또는 통상 게이트 구조물을 형성하는데 사용되는 소정의 다른 물질을 포함할 수 있다. WL(102)은 또한 패스 트랜지스터(112) 및 패스 트랜지스터(132)에 대한 게이트를 형성하는데, 이것 때문에 WL(102)을 형성하는데 사용된 물질이 신중하게 선택될 필요가 있다. 접촉부(202 및 204)는 각각 n형 확산 영역(208 및 210)을 BLT(106) 및 BLF(104)에 접속시킨다.
도체(218)는 도 1의 라인(122)을 형성하고, 도체(234)는 도 1의 라인(120)을 형성한다. 접속부(218 및 234)는 양호하게 금속(양호하게 구리, 알루미늄, 텅스텐, 티타늄, 질화 티타늄, 탄탈륨, 질화 탄탈륨, 상기한 것들 중의 임의의 적층, 또는 그들의 조합) 또는 규화 폴리로 이루어진다. 접촉부(222)는 도체(218)를 하부 도전성 구조물(224)에 접속시킨다. 양호하게, 도전성 구조물(224)은 도핑된 폴리로 이루어지는데, 이것은 규화물(양호하게 코발트 또는 티타늄으로 됨)일 수 있고 또는 아닐 수도 있으며, 또는 p형 및 n형 폴리와 유사한 일함수를 갖는 미드갭 물질 또는 물질들인 하나 또는 2개의 금속일 수 있다. 이들 금속은 Ti, TiN, Ta, TaN, W, 질화 텅스텐, 또는 통상 게이트 구조물을 형성하는데 사용되는 소정의 다른 금속을 포함할 수 있다. 도전성 구조물(224)은 구동 트랜지스터(108)에 대한 게이트 및 부하 트랜지스터(110)에 대한 게이트를 형성한다. 접촉부(214)는 n형 확산부(208)를 VSS전원(양호하게 접지 레벨 또는 접지 레벨 근방)에 접속시킨다. 확산 영역(226)은 전체적으로 형성되는 경우, 바디/백게이트 접속부(114)에서 라인(122)으로의 접속을 형성한다. 이 접속은 형성될 수도 있고, 또는 백게이트/바디 접속부(142)에서 라인(120)으로의 접속이 또한 양호하게 형성되어 있으면 형성되지 않을 수도 있다.
접촉부(220)는 도체(218)를 p형 확산 영역(236)(부하 트랜지스터(128)의 드레인임) 및 n형 확산 영역(210)(구동 트랜지스터(130)의 소스 영역임)에 접속시킨다. 접촉부(220)는 (도 2에 도시된 바와 같이) 영역(210 및 236)을 접속시키기 위해 영역(210 및 236)의 접합부에서 바로 형성될 수 있고, 또는 이들 영역들이 규화물로 되어 있으면, 접촉부(220)는 규화물로 된 영역을 따라 어디에나 형성될 수 있다.
접촉부(240)는 도체(234)를, 구동 트랜지스터(130)에 대한 게이트 및 부하 트랜지스터(128)에 대한 게이트를 형성하는 도체(242)에 접속시킨다. 양호하게, 도체(242)는 도핑된 폴리로 이루어지는데, 이것은 규화물(양호하게 코발트 또는 티타늄으로 됨)일 수 있고 또는 아닐 수도 있으며, 또는 p형 및 n형 폴리와 유사한 일함수를 갖는 미드갭 물질 또는 물질들인 하나 또는 2개의 금속일 수 있다. 이들 금속은 Ti, TiN, Ta, TaN, W, 질화 텅스텐, 또는 통상 게이트 구조물을 형성하는데 사용되는 소정의 다른 금속을 포함할 수 있다. 접촉부(232)는 도체(234)를 p형 확산 영역(228)(부하 트랜지스터(110)의 드레인임) 및 n형 확산 영역(208)(구동 트랜지스터(108)의 소스 영역임)에 접속시킨다. 접촉부(232)는 (도 2에 도시된 바와 같이) 영역(208 및 228)을 접속시키기 위해 영역(208 및 228)의 접합부에서 바로 형성될 수 있고, 또는 이들 영역들이 규화물로 되어 있으면, 접촉부(232)는 규화물로 된 영역을 따라 어디에나 형성될 수 있다.
접촉부(214 및 216)는 VSS전원으로의 접속을 제공하고, 접촉부(203 및 238)는 VDD(양호하게 1 볼트 미만; 더욱 양호하게 0.75 볼트 미만; 더 더욱 양호하게 0.7 볼트 미만; 및 가장 양호하게 0.6 볼트 근방 또는 그 미만)로의 접속을 제공한다. 확산 영역(248)을 따르는 접촉부(240)는 전체적으로 형성되어 있으면 구동 트랜지스터(130)에 바디/백게이트 접속을 제공한다. 확산 영역(206 및 212)은 각각 바디/백게이트 접속부(118과 138) 사이에서 패스 트랜지스터(112 및 132)의 소스로의 선택적인 접속을 제공한다. 확산 영역(246 및 244)은 각각 트랜지스터(112 및 132)에 백게이트/바디 접속을 제공한다. 본 발명의 SRAM 셀은 쌍을 이루는 바디/백게이트 접속을 사용하지만, 모든 쌍들이 접속될 필요는 없다. 예를 들어, 바디/백게이트 접속부(118)가 소스에 접합되면, 바디/백게이트 접속부(138)는 소스에 양호하게 접속될 수 있지만, 부하 트랜지스터(110 및 134)로의 바디/백게이트 접속 및 바디/백게이트 접속부(114 및 142)는 적절하게 작업하기 위해 본 발명의 셀의 어디에도 접합될 필요는 없다.
동일한 참조 번호를 갖는 도 3a-3b, 4a-4b, 5, 6a-6b, 및 7a-7b에 도시된 본 발명의 실시예의 특징은 동일하거나 유사한 특징을 갖는다. 그러나, 실리콘 기판 위에 및 안에 형성된 디바이스를 나타내는 도면의 백게이트 접속부는 SOI 구조물 내에 형성된 디바이스를 나타내는 도면에서의 바디 접속부와 동일한 참조 번호를 갖는다. 이들이 정확하게 동일한 특징은 갖지 않지만, 여전히 동일한 참조 번호를 사용한다. 이것은 쇼트키 다이오드가 형성되는 도 6a-6b 및 7a-7b의 영역들에서도 그러하다. 본 분야에 숙련된 기술자들은 본 명세서 및 도면에 기초하여 이러한 차이점들을 식별할 수 있을 것이다. 도 3a-3b, 4a-4b, 5, 6a-6b, 및 7a-7b에 도시된 본 발명의 실시예의 다음 설명은 더욱 자세한 설명이 필요하지 않는 한 상술된 특징을 다시금 반복하지하지 않겠다.
기판(300)은 p형 또는 n형이 되도록 도핑될 수 있는 단결정 실리콘으로 제조될 수 있고, 또는 단결정 실리콘 기판 상에 형성된 에피택셜 실리콘 층(p형 및/또는 n형이 되도록 양호하게 도핑됨)으로 구성될 수 있다. 도 3a-3b 및 6a-6b의 실시예의 SOI 구조물은 실리콘 기판 상에 형성된 이산화실리콘층 상에 형성된 실리콘층으로 양호하게 구성된다. 이 구조는 소정의 종래의 SOI 바디 형성 프로세스를 사용하여 형성될 수 있다.
본 발명의 교시 및 설명에 비추어보아, 본 분야에 숙련된 기술자들이라면 몇가지 추가적인 실시예를 실시할 수 있음은 물론이다. 예를 들어, 분리 영역(304)이 얕은 트렌치 분리 구조로 도시되어 있지만, (LOCOS, 필드 산화물 영역, 또는 도핑된 분리 구조물과 같은) 임의의 분리 구조의 형태가 본 발명의 디바이스를 제조하는데 사용될 수 있다. 또한, 도핑된 영역 및 다결정 실리콘 구조물이 규화물(양호하게 규화 티타늄, 규화 코발트, 규화 텅스텐, 또는 규화 탄탈륨을 사용함)로 되어 있지만, 이들 구조물은 규화물로 될 필요는 없다. 규화물은 상호접속부와 접촉부가 규화물 구조를 따라 어디에나 배치될 수 있기 때문에(그리고 예를 들어, 2개의 도핑된 영역의 접합부에서는 필요없기 때문에) 상호접속 및 접촉을 용이하게 한다는 것 이외에, 이들 구조물의 저항을 감소시키기 때문에 바람직하다.
도 3a-3b의 실시예를 참조하면, 도체(218 및 234)는 대안적인 바디 접속을 제공하기 위해 도 2의 실시예와 다르게 되어 있다. 예를 들어, 도체(399)는 서로 다른 바디 접속부로의 접속을 용이하게 하기 위해 도체(234)에 접속되어 있다. 또한, 추가적인 접촉부(225, 223, 241 및 243)는 각각 도핑된 바디 접속부(226 및 248)를 게이트 라인(224 및 242)에 상호접속시키도록 도시된다. 더욱이, 바디 접속부(246 및 244)는 도 2와 다른 형태로 형성된다.
도 3b는 실리콘 기판(300), 절연층(301), 및 실리콘 층(303)(단결정 실리콘 또는 에피택셜 실리콘-n형, p형, 둘다로 도핑될 수 있고, 또는 각 타입의 일부를 가질 수 있음-으로 양호하게 구성됨)으로 구성되는 SOI 바디 구조를 도시한 것이다. 바디 영역(305 및 307)은 이들 게이트 구조물의 채널 영역을 형성한다. 양호한 재료 리스트(390)(도면의 하부)에서 알 수 있는 바와 같이, 영역(305)은 양호하게 희박하게 도핑된 p형 영역이고, 영역(307)은 희박하게 도핑된 n형 영역이다. 영역(305 및 307)은 층(303)이 형성될 때, 또는 층(303)이 형성된 후에 그러나 게이트 구조물(즉, 게이트 전극, 하부 게이트 절연체, 및 절연 측벽들)이 형성되기 전에 층(303)을 도핑함으로써 형성되는 것이 바람직하다.
도 6a-6b에 도시된 본 발명의 실시예는 도 6a 및 6b의 실시예에서의 쇼트키 다이오드(502(선택적), 504, 506, 및 508(선택적))의 형성을 제외하고는 도 3a 및 3b와 유사하다. 즉, 도 3a와 3b의 실시예는 백게이트/바디 부분에서 다른 도전성 라인으로의 직접적인 접속을 형성한다. 그러나, 도 6a 및 6b의 실시예에서, 이들 접속은 쇼트키 다이오드를 통해(도 5에 도시된 바와 같이) 이루어진다. 이들 다이오드의 형성은 기본적으로 영역(244, 246, 226 및 248)에 대해 도핑 레벨 (및 가능하게, 사용된 도펀트 및 규화물 형성)에 바로 영향을 미칠 것이다. 이러한 차이점의 예는 도 6b에서 알 수 있다. 도 3b에 도시된 바와 같이 p형 확산부(226)로 접속시키는 접촉부(225)를 갖는 대신에, 도 6b의 실시예는 쇼트키 다이오드를 형성하기 위해 접속시키기 위한 p형 바디(305)를 이용한다. 나머지 구조는 동일하다.
도 4a와 4b 및 도 7a와 7b를 참조하면, 이들의 차이점은 도 4a와 4b는 도 1의 SRAM 디바이스에 기초한다는 것이고, 도 7a와 7b는 백게이트/바디 접속부 내에 쇼트키 다이오드를 사용하는 도 5의 SRAM 디바이스에 기초한다는 것이다. 따라서, 2개의 실시예간의 차이점은 영역(126, 248, 244 및 246)의 조성(도펀트 타입이 아니라, 도펀트 레벨 및 가능하게는 도펀트, 및 규화물화의 존재 여부)이다. 이것은 접촉부(225)가 p형 확산부(126) 대신에 p형 웰(430)에 접속하는 도 7b에서 알 수있다. 이들 2가지 실시예는 도 2의 영역(208)이 도 4a-b 및 도 7a-7b에서 2개의 영역(208 및 209)으로 나누어진다는 점에서 도 2의 실시예와 다르다. 또한, 도핑된 영역(228 및 236)은 도 2의 실시예에서는 반대로 도핑된 영역(208 및 210)과 각각 인접하지만, 도 4a-4b 및 도 7a-7b의 실시예에서는, 이들 영역은 분리 영역에 의해 분리된다. 도 4a-4b 및 도 7a-7b의 실시예에서 반대로 도핑된 이들 영역을 접속시키기 위해, 도체(218 및 234)는 추가적인 도전성 소자(예를 들면, 도체(402, 414 및 418)) 및 추가적인 상호접속부(예를 들면, 223, 225, 241, 243, 402, 404, 406, 408, 412 및 416)를 포함한다. 즉, 도체(410 및 414) 및 상호접속부(406, 408, 412 및 220)는 도핑된 영역(208과 209 및 210과 211)을 상호접속시키는데 필요로 되지만, 다른 실시예에서는, 이들은 하나의 연속적인 구조였다. 상호접속부(223과 225 및 241과 243)는 본 발명의 원하는 임계 전압 제어를 제공하기 위해 백게이트 접속을 제공한다. 양호하게, 유사하게 빗금친 부분을 가진 영역은 동일한 재료를 사용하여 동시에 형성된다. 각 구조에 양호한 재료(390)는 도 4b 및 도 7b의 아래에 도시된다. 그러나, 그 밖의 다른 재료 또는 도펀트가 사용될 수 있다. 깊은 웰 영역(예를 들면, 웰 영역(432))은 얕은 웰 영역(예를 들면, p웰(430) 및 n웰(434))보다 더욱 희박하게 도핑되는 것이 바람직하고, 이들 얕은 웰은 양호하게 소스/드레인 주입 단계 동안에 형성된 p형 확산부(예를 들면, 영역(126, 128 및 246)) 및 n형 확산부(예를 들면, 영역(208 및 209))보다 더욱 희박하게 도핑되는 것이 바람직하다. 이것은 도 2, 3a-3b 및 6a-6b의 실시예와 마찬가지다.
규화물 차단 층은 영역(302) 내에 규화물의 생성을 차단하기 위해 프로세싱 동안에 제공된다. 이것은 서로 다르게 도핑된 2개의 영역들 간의 접합이 규화물에 의해 단락되지 않게 하는 데에 바람직하다.
대안적인 실시예에서, 백게이트/바디 접속부(118)는 노드(116)에 접속되고, 백게이트/바디 접속부(114)는 트랜지스터(108)의 게이트에 접속되지 않는다. 이와 마찬가지로, 다른 실시예에서, 백게이트/바디 접속부(138)는 노드(117)에 접속되고, 백게이트/바디 접속부(142)는 트랜지스터(130)의 게이트에 접속되지 않는다. 다른 대안적인 실시예에서, 트랜지스터(110)의 백게이트/바디 접속부는 라인(122)에 연결될 수 있다. 다른 실시예에서, 트랜지스터(128)의 백게이트/바디 접속부는 라인(120)에 접속된다. 이들 대안적인 실시예들의 각각에 있어서, 이들은 서로 관련되거나, 또는 서로 따로따로 형성될수 있고, 또는 백게이트/바디 접속부(142 및/또는 114)(각각 라인(20 및 122)로의 접속부, 및 이들 각각의 게이트로의 접속을 하지 않음)로의 아무런 접속을 하지 않는 점을 제외하고는 서로 관련되어서, 또는 서로 분리되어 백게이트/바디 접속부(114 및 142)로 아무런 접속도 하지 않고 형성될 수 있다.
본 발명의 특정 실시예에 대해 설명하였지만, 이것은 본 발명의 범위를 제한하고자 하는 것이 아니다. 명세서의 방법론에 비추어보아 본 분야에 숙련된 기술자들이라면 본 발명의 여러가지 실시예가 가능할 것이다. 본 발명의 범위는 첨부된 특허청구범위에 의해서만 제한된다.

Claims (7)

  1. 메모리 장치에 있어서,
    제어 전극, 전류 경로, 및 상기 제어 전극에 전기적으로 접속된 백게이
    트/바디(backgate/body) 접속부를 구비한 제1 트랜지스터, 및
    제어 전극, 전류 경로, 및 제2 트랜지스터의 제어 전극과 상기 제1 트
    랜지스터의 상기 전류 경로에 전기적으로 접속된 백게이트/바디 접속부를 구
    비한 제2 트랜지스터-상기 제2 트랜지스터의 상기 전류 경로는 상기 제1 트
    랜지스터의 상기 벡게이트/바디 접속부에 접속됨-
    를 포함하는 메모리 셀;
    입/출력 도체; 및
    상기 메모리 셀을 상기 입/출력 도체에 결합시키는 패스 트랜지스터
    를 포함하는 메모리 장치.
  2. 제1항에 있어서, 상기 메모리 셀은
    제어 전극 및 전류 경로를 구비한 제3 트랜지스터-상기 제3 트랜지스터의 전류 경로는 상기 제1 트랜지스터의 상기 전류 경로, 및 상기 제2 트랜지스터의 상기 백게이트/바디 접속부 및 제어 전극에 전기적으로 접속되고, 상기 제3 트랜지스터의 제어 전극은 상기 제2 트랜지스터의 상기 전류 경로, 및 상기 제1 트랜지스터의 상기 제어 전극 및 백게이트/바디 접속부에 전기적으로 접속됨-, 및
    제어 전극 및 전류 경로를 구비한 제4 트랜지스터-상기 제4 트랜지스터의 전류 경로는 상기 제2 트랜지스터의 상기 전류 경로, 및 상기 제1 트랜지스터의 상기 백게이트/바디 접속부 및 상기 제어 전극에 전기적으로 접속되고, 상기 제4 트랜지스터의 제어 전극은 상기 제1 트랜지스터의 상기 전류 경로, 상기 제3 트랜지스터의 상기 전류 경로, 및 상기 제2 트랜지스터의 상기 제어 전극 및 상기 백게이트/바디 접속부에 전기적으로 접속됨-
    를 더 포함하는 메모리 장치.
  3. 제1항에 있어서, 상기 제1 트랜지스터의 상기 백게이트/바디 접속부는 제1 다이오드에 의해 상기 제1 트랜지스터의 상기 제어 전극에 전기적으로 접속되는 메모리 장치.
  4. 제1항에 있어서, 상기 트랜지스터의 상기 백게이트/바디 접속부는 제2 다이오드에 의해 상기 제2 트랜지스터의 상기 제어 전극에 전기적으로 접속되는 메모리 장치.
  5. 제3항에 있어서, 상기 제1 다이오드는 쇼트키 다이오드인 메모리 장치.
  6. 제4항에 있어서, 상기 제2 다이오드는 쇼트키 다이오드인 메모리 장치.
  7. 제1항에 있어서, 상기 패스 트랜지스터는 상기 제1 트랜지스터의 상기 전류 경로, 상기 제3 트랜지스터의 상기 전류 경로, 상기 제2 트랜지스터의 상기 제어 전극 및 상기 제4 트랜지스터의 상기 제어 전극에 전기적으로 접속된 백게이트/바디 접속부를 구비하는 메모리 장치.
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