JP2002269985A - プリチャージ回路及びこれを用いた半導体装置 - Google Patents
プリチャージ回路及びこれを用いた半導体装置Info
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Abstract
(57)【要約】
【課題】プリチャージ速度の低下を抑える。
【解決手段】ビット線と電源電位ＶＤＤとの間に接続さ
れたＰＭＯＳトランジスタＱ６及びＱ７と、ビット線対
間に接続されたＰＭＯＳトランジスタＱ２、Ｑ５、Ｑ８
及びＱ１１と、隣り合うビット線対の隣り合うビット線
間に接続されたＰＭＯＳトランジスタＱ２１及びＱ２３
とを有し、各ＰＭＯＳトランジスタのゲート電極は、プ
リチャージ制御信号線ＰＣＧに接続されている。従来回
路から省略されたトランジスタは、ビット線間を導通さ
せるＰＭＯＳトランジスタＱ２、Ｑ５、Ｑ８及びＱ１１
で補われる。ビット線間を導通させるトランジスタの数
は、２ビット線対に対し１つであり、また、隣り合う単
位プリチャージ回路のトランジスタ配置が線対称である
のでビット線＊Ｂ２とＢ３とを短絡するトランジスタが
不要になり、１つのビット線対に対するプリチャージ回
路のＰＭＯＳトランジスタ数は２．５より少ない。
れたＰＭＯＳトランジスタＱ６及びＱ７と、ビット線対
間に接続されたＰＭＯＳトランジスタＱ２、Ｑ５、Ｑ８
及びＱ１１と、隣り合うビット線対の隣り合うビット線
間に接続されたＰＭＯＳトランジスタＱ２１及びＱ２３
とを有し、各ＰＭＯＳトランジスタのゲート電極は、プ
リチャージ制御信号線ＰＣＧに接続されている。従来回
路から省略されたトランジスタは、ビット線間を導通さ
せるＰＭＯＳトランジスタＱ２、Ｑ５、Ｑ８及びＱ１１
で補われる。ビット線間を導通させるトランジスタの数
は、２ビット線対に対し１つであり、また、隣り合う単
位プリチャージ回路のトランジスタ配置が線対称である
のでビット線＊Ｂ２とＢ３とを短絡するトランジスタが
不要になり、１つのビット線対に対するプリチャージ回
路のＰＭＯＳトランジスタ数は２．５より少ない。
Description
【発明の属する技術分野】本発明は、信号電位で一対の
相補信号線間に電位差を生じさせる前に該相補信号線を
同電位に充電するプリチャージ回路及びこれを用いた半
導体装置に関する。
相補信号線間に電位差を生じさせる前に該相補信号線を
同電位に充電するプリチャージ回路及びこれを用いた半
導体装置に関する。
【従来の技術】図６（Ｂ）は、従来のＳＲＡＭ回路のプ
リチャージ回路とメモリセルアレイの一部を示す。以
下、一般に符号Ｘと＊Ｘとは相補信号線であることを示
している。４トランジスタのメモリセルＭＣ１に対する
リード又はライトの前に、ビット線Ｂ１と＊Ｂ１とを電
源電位ＶＤＤでプリチャージするために、ビット線Ｂ１
と＊Ｂ１との間にＰＭＯＳトランジスタＱ２が接続さ
れ、ビット線Ｂ１と電源電位ＶＤＤとの間及びビット線
＊Ｂ１と電源電位ＶＤＤとの間にそれぞれＰＭＯＳトラ
ンジスタＱ１及びＱ３とが接続されている。例えばビッ
ト線Ｂ１及び＊Ｂ１がそれぞれ高レベル及び低レベルの
場合、プリチャージ制御信号線ＰＣＧを高レベルにする
と、電源電位ＶＤＤからＰＭＯＳトランジスタＱ３を通
ってビット線＊Ｂ１へ、ビット線Ｂ１からＰＭＯＳトラ
ンジスタＱ２を通ってビット線＊Ｂ１へ、電源電位ＶＤ
ＤからＱ1 を通ってビット線Ｂ１へ、さらに電源電位Ｖ
ＤＤからＰＭＯＳトランジスタＱ1 及びＱ２を通ってビ
ット線＊Ｂ１へ電流が流れて、ビット線Ｂ１及び＊Ｂ１
が電源電位ＶＤＤになる。他のビット線対のプチリャー
ジについても同様である。図６（Ａ）は、図６（Ｂ）中
のプリチャージ回路のトランジスタとそのコンタクトの
レイアウトを示す。トランジスタの上方のメタル配線層
に形成されたビット線Ｂ１及び＊Ｂ１はそれぞれ、コン
タクトＢ１Ｃ及び＊Ｂ１Ｃを介して、隣り合うＰＭＯＳ
トランジスタに共通のＰ型領域１１及び１２に接続され
ている。トランジスタの上方の電源配線層に形成された
電源配線ＶＤＤは、コンタクトＣ１及びＣ２を介してそ
れぞれ、隣り合うＰＭＯＳトランジスタに共通のＰ型領
域１３及び１４に接続されている。ＰＭＯＳトランジス
タＱ１〜Ｑ３のゲート電極１５〜１７は互いに平行であ
るので、ゲート電極間に充分な広さのＰ型領域を確保す
ることができ、トランジスタのオン抵抗を小さくして高
速にプリチャージすることが可能となる。また、ゲート
電極間が製造上短絡するのを防止することができる。近
年のメモリでは、高記憶密度化に伴いメモリセルピッチ
が縮小され、メモリセルアレイのデザインルールは周辺
回路よりも厳しくなっている。このため、プリチャージ
回路の３トランジスタ幅Ｗ１＝３ｄ（ｄはプリチャージ
回路のトランジスタピッチ）をメモリセルピッチ内に収
めることができなくなり、結果として高記憶密度化が妨
げられるという問題が生じている。クオータミクロンテ
クノロジーより前では、このような問題が生じた場合、
プリチャージ回路のトランジスタとしてベントゲート電
極を使用することにより、３トランジスタ幅Ｗ１を短縮
することが可能であった。しかし、クオータミクロンテ
クノロジーより後では、ベントゲート電極を使用する
と、ベントゲート電極の互いに接近する部分の間が狭く
なって、トランジスタのオン抵抗が増加するとともに、
製造上の短絡により不留りが低下するため、そのような
レイアウトは実際上使用不可能である。特開平３−２０
９６９０号公報には、上記３トランジスタのプリチャー
ジ回路からビット線対の一方と電源電位ＶＤＤとの間の
トランジスタを省略した２トランジスタのプリチャージ
回路が開示されている。
リチャージ回路とメモリセルアレイの一部を示す。以
下、一般に符号Ｘと＊Ｘとは相補信号線であることを示
している。４トランジスタのメモリセルＭＣ１に対する
リード又はライトの前に、ビット線Ｂ１と＊Ｂ１とを電
源電位ＶＤＤでプリチャージするために、ビット線Ｂ１
と＊Ｂ１との間にＰＭＯＳトランジスタＱ２が接続さ
れ、ビット線Ｂ１と電源電位ＶＤＤとの間及びビット線
＊Ｂ１と電源電位ＶＤＤとの間にそれぞれＰＭＯＳトラ
ンジスタＱ１及びＱ３とが接続されている。例えばビッ
ト線Ｂ１及び＊Ｂ１がそれぞれ高レベル及び低レベルの
場合、プリチャージ制御信号線ＰＣＧを高レベルにする
と、電源電位ＶＤＤからＰＭＯＳトランジスタＱ３を通
ってビット線＊Ｂ１へ、ビット線Ｂ１からＰＭＯＳトラ
ンジスタＱ２を通ってビット線＊Ｂ１へ、電源電位ＶＤ
ＤからＱ1 を通ってビット線Ｂ１へ、さらに電源電位Ｖ
ＤＤからＰＭＯＳトランジスタＱ1 及びＱ２を通ってビ
ット線＊Ｂ１へ電流が流れて、ビット線Ｂ１及び＊Ｂ１
が電源電位ＶＤＤになる。他のビット線対のプチリャー
ジについても同様である。図６（Ａ）は、図６（Ｂ）中
のプリチャージ回路のトランジスタとそのコンタクトの
レイアウトを示す。トランジスタの上方のメタル配線層
に形成されたビット線Ｂ１及び＊Ｂ１はそれぞれ、コン
タクトＢ１Ｃ及び＊Ｂ１Ｃを介して、隣り合うＰＭＯＳ
トランジスタに共通のＰ型領域１１及び１２に接続され
ている。トランジスタの上方の電源配線層に形成された
電源配線ＶＤＤは、コンタクトＣ１及びＣ２を介してそ
れぞれ、隣り合うＰＭＯＳトランジスタに共通のＰ型領
域１３及び１４に接続されている。ＰＭＯＳトランジス
タＱ１〜Ｑ３のゲート電極１５〜１７は互いに平行であ
るので、ゲート電極間に充分な広さのＰ型領域を確保す
ることができ、トランジスタのオン抵抗を小さくして高
速にプリチャージすることが可能となる。また、ゲート
電極間が製造上短絡するのを防止することができる。近
年のメモリでは、高記憶密度化に伴いメモリセルピッチ
が縮小され、メモリセルアレイのデザインルールは周辺
回路よりも厳しくなっている。このため、プリチャージ
回路の３トランジスタ幅Ｗ１＝３ｄ（ｄはプリチャージ
回路のトランジスタピッチ）をメモリセルピッチ内に収
めることができなくなり、結果として高記憶密度化が妨
げられるという問題が生じている。クオータミクロンテ
クノロジーより前では、このような問題が生じた場合、
プリチャージ回路のトランジスタとしてベントゲート電
極を使用することにより、３トランジスタ幅Ｗ１を短縮
することが可能であった。しかし、クオータミクロンテ
クノロジーより後では、ベントゲート電極を使用する
と、ベントゲート電極の互いに接近する部分の間が狭く
なって、トランジスタのオン抵抗が増加するとともに、
製造上の短絡により不留りが低下するため、そのような
レイアウトは実際上使用不可能である。特開平３−２０
９６９０号公報には、上記３トランジスタのプリチャー
ジ回路からビット線対の一方と電源電位ＶＤＤとの間の
トランジスタを省略した２トランジスタのプリチャージ
回路が開示されている。
【発明が解決しようとする課題】しかし、このトランジ
スタ省略により、例えば省略された方のビット線が低レ
ベルでこれを高レベルにプリチャージする速度が遅くな
るため、メモリアクセス時間が長くなる原因となる。本
発明の目的は、プリチャージされる１つの信号線対に対
するプリチャージ回路の幅を短縮すると共に、プリチャ
ージ速度の低下を抑えることが可能なプリチャージ回路
及びこれを用いた半導体装置を提供することにある。
スタ省略により、例えば省略された方のビット線が低レ
ベルでこれを高レベルにプリチャージする速度が遅くな
るため、メモリアクセス時間が長くなる原因となる。本
発明の目的は、プリチャージされる１つの信号線対に対
するプリチャージ回路の幅を短縮すると共に、プリチャ
ージ速度の低下を抑えることが可能なプリチャージ回路
及びこれを用いた半導体装置を提供することにある。
【課題を解決するための手段及びその作用効果】本発明
の一態様のプリチャージ回路では、第１信号線の第１端
側と該所定電位との間及び第２信号線の第２端側と該所
定電位との間にそれぞれ接続された第１及び第２スイッ
チングトランジスタと、該第１端側及び該第２端側にお
いて該第１及び第２の信号線間にそれぞれ接続された第
３及び第４スイッチングトランジスタとを有する。この
構成によれば、１つの信号線対の第１及び第２端の各々
に対するプリチャージ回路のスイッチングトランジスタ
数が２であるので、従来の３の場合よりも信号線と直角
な方向の幅を狭くすることができ、より高記憶密度化が
可能となる。また、第２信号線の第１端側で第２信号線
と所定電位との間のスイッチングトランジスタが省略さ
れているのに対し、第２信号線の第２端側では省略され
ておらず、同様に、第１信号線の第２端側で第１信号線
と所定電位との間のスイッチングトランジスタが省略さ
れているのに対し、第１信号線の第１端側では省略され
ていないので、スイッチングトランジスタを省略したこ
とによるプリチャージ速度の低下が抑えられる。本発明
の第２態様のプリチャージ回路では、各信号線対につい
て、一方の信号線と該所定電位との間に接続された第１
スイッチングトランジスタと、対をなす信号線間に接続
された第２スイッチングトランジスタとを有し、隣り合
う信号線対の隣り合う信号線間に接続された第３スイッ
チングトランジスタを有する。この構成によれば、上記
省略されたトランジスタが、全ビット線間を導通させる
第３スイッチングトランジスタで補われるので、プリチ
ャージ速度の低下が抑えられる。また、隣り合う信号線
対に対し１つの第３スイッチングトランジスタが追加さ
れるので、１つの信号線対に対するプリチャージ回路の
スイッチングトランジスタ数は２．５であり、従来の３
の場合よりも信号線と直角な方向の幅を狭くすることが
でき、より高記憶密度化が可能となる。本発明の他の目
的、構成及び効果は以下の説明から明らかになる。
の一態様のプリチャージ回路では、第１信号線の第１端
側と該所定電位との間及び第２信号線の第２端側と該所
定電位との間にそれぞれ接続された第１及び第２スイッ
チングトランジスタと、該第１端側及び該第２端側にお
いて該第１及び第２の信号線間にそれぞれ接続された第
３及び第４スイッチングトランジスタとを有する。この
構成によれば、１つの信号線対の第１及び第２端の各々
に対するプリチャージ回路のスイッチングトランジスタ
数が２であるので、従来の３の場合よりも信号線と直角
な方向の幅を狭くすることができ、より高記憶密度化が
可能となる。また、第２信号線の第１端側で第２信号線
と所定電位との間のスイッチングトランジスタが省略さ
れているのに対し、第２信号線の第２端側では省略され
ておらず、同様に、第１信号線の第２端側で第１信号線
と所定電位との間のスイッチングトランジスタが省略さ
れているのに対し、第１信号線の第１端側では省略され
ていないので、スイッチングトランジスタを省略したこ
とによるプリチャージ速度の低下が抑えられる。本発明
の第２態様のプリチャージ回路では、各信号線対につい
て、一方の信号線と該所定電位との間に接続された第１
スイッチングトランジスタと、対をなす信号線間に接続
された第２スイッチングトランジスタとを有し、隣り合
う信号線対の隣り合う信号線間に接続された第３スイッ
チングトランジスタを有する。この構成によれば、上記
省略されたトランジスタが、全ビット線間を導通させる
第３スイッチングトランジスタで補われるので、プリチ
ャージ速度の低下が抑えられる。また、隣り合う信号線
対に対し１つの第３スイッチングトランジスタが追加さ
れるので、１つの信号線対に対するプリチャージ回路の
スイッチングトランジスタ数は２．５であり、従来の３
の場合よりも信号線と直角な方向の幅を狭くすることが
でき、より高記憶密度化が可能となる。本発明の他の目
的、構成及び効果は以下の説明から明らかになる。
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。 ［第１実施形態］図１は、本発明の第１実施形態の、メ
モリセルアレイに適用されたプリチャージ回路を示す。
図１では簡単化のために、４行４列のメモリセルＭＣ１
１〜ＭＣ４４の各々がブロックで示されている。ビット
線Ｂ１〜Ｂ４及び＊Ｂ１〜＊Ｂ４はビットデータの読み
出し及び書き込み用であり、メモリセルアレイの各列に
ビット線対が備えられている。各ビット線対のプリチャ
ージ回路は、ビット線対の一端側及び他端側の両方に形
成されている。第１のビット線対ビット線Ｂ１及び＊Ｂ
１については、ビット線Ｂ１の一端側と電源電位ＶＤＤ
との間及びビット線＊Ｂ１の他端側と電源電位ＶＤＤと
の間にそれぞれＰＭＯＳトランジスタＱ１及びＰ３が接
続され、該一端側及び他端側のビット線Ｂ１と＊Ｂ１と
の間にそれぞれＰＭＯＳトランジスタＱ２及びＰ２が接
続されている。ＰＭＯＳトランジスタＱ１、Ｑ２、Ｐ２
及びＰ３のゲートはいずれも、プリチャージ制御信号線
ＰＣＧに接続されている。他のビット線対についても同
様である。次に、上記の如く構成された回路の動作を説
明する。メモリセル行の選択前に、プリチャージ制御信
号線ＰＣＧが所定時間高レベルにされて、全ビット線に
対するプリチャージが同時に行われる。例えば前回のデ
ータ読み出しによりビット線Ｂ１及び＊Ｂ１がそれぞれ
高レベル及び低レベルになっている場合、プリチャージ
制御信号線ＰＣＧが高レベルになると、ビット線Ｂ１か
らＰＭＯＳトランジスタＱ２及びＰ２の各々を通ってビ
ット線＊Ｂ１へ、電源電位ＶＤＤからＰＭＯＳトランジ
スタＰ３を通ってビット線＊Ｂ１へ、さらに電源電位Ｖ
ＤＤからＰＭＯＳトランジスタＱ１及びＱ２を通ってビ
ット線＊Ｂ１へ電流が流れ、ビット線＊Ｂ１の電位が上
昇する。ビット線Ｂ１からＰＭＯＳトランジスタＱ２及
びＰ２の各々を通ってビット線＊Ｂ１へ電流が流れるこ
とによりビット線Ｂ１の電位が低下すると、これを補う
ように電源電位ＶＤＤからＰＭＯＳトランジスタＱ１を
通ってビット線Ｂ１へ、さらに電源電位ＶＤＤからＰＭ
ＯＳトランジスタＰ３及びＰ２を通ってビット線Ｂ１へ
電流が流れる。このようにして、ビット線Ｂ１及び＊Ｂ
１が電源電位ＶＤＤになる。他のビット線についても同
様である。本第１実施形態では、１つのビット線対の両
端の各々に対するプリチャージ回路が２トランジスタで
あるので、従来の３トランジスタの場合よりもビット線
と直角な方向の幅を狭くすることができ、より高記憶密
度化が可能となる。また、ビット線＊Ｂ１の一端側でビ
ット線＊Ｂ１と電源電位ＶＤＤとの間のトランジスタが
省略されているのに対し、ビット線＊Ｂ１の他端側では
省略されておらず、同様に、ビット線Ｂ１の他端側でビ
ット線Ｂ１と電源電位ＶＤＤとの間のトランジスタが省
略されているのに対し、ビット線Ｂ１の一端側では省略
されていないので、トランジスタを省略したことによる
プリチャージ速度の低下が抑えられる。 ［第２実施形態］図２は、本発明の第２実施形態の、メ
モリセルアレイに適用されたプリチャージ回路を示す。
このプリチャージ回路は、各ビット線対の一端側にのみ
形成されている。図１のビット線対の一端側のプリチャ
ージ回路と同様に、電源電位ＶＤＤとビット線対の一方
との間のトランジスタが省略されている。この省略によ
るプリチャージ速度の低下を、全体として少数のトラン
ジスタで補うために、隣り合うビット線対の隣り合うビ
ット線間をプリチャージ時にイコライズするためのトラ
ンジスタが接続されている。すなわち、ビット線＊Ｂ１
とＢ２との間、ビット線＊Ｂ２とＢ３との間、ビット線
＊Ｂ３とＢ４との間にそれぞれ、ＰＭＯＳトランジスタ
Ｑ２１〜２３が接続されている。ＰＭＯＳトランジスタ
Ｑ２１〜Ｑ２３のゲートはいずれも、他のトランジスタ
と同様にプリチャージ制御信号線ＰＣＧに接続されてい
る。制御信号線ＰＣＧが高レベルになると、プリチャー
ジ回路の全トランジスタがオンになる。例えばビット線
＊Ｂ１はＰＭＯＳトランジスタＱ２を介してビット線Ｂ
１と導通すると共に、ＰＭＯＳトランジスタＱ２１及び
他のトランジスタを介しビット線Ｂ２、＊Ｂ２、Ｂ３、
＊Ｂ３、Ｂ４及び＊Ｂ４並びに電源電位ＶＤＤとも導通
するので、ビット線＊Ｂ１と電源電位ＶＤＤとの間の省
略されたトランジスタによるプリチャージ速度の低下が
抑えられる。また、メモリセルピッチに対するプリチャ
ージトランジスタ数が２．５であるので、従来の３の場
合よりもプリチャージ回路の幅を狭くすることができ、
より高記憶密度化が可能となる。 ［第３実施形態］図３は、本発明の第３実施形態の、メ
モリセルアレイに適用されたプリチャージ回路を示す。
このプリチャージ回路では、各ビット線対について１つ
のトランジスタを省略すると共に、隣り合うビット線対
の隣り合うビット線間にイコライズ用トランジスタを接
続している点で、図２のプリチャージ回路と同一であ
る。図２の回路との相違点は、隣り合うビット線対の両
プリチャージ回路がメモリセル列の境界線について対称
に配置されている点である。すなわち、ＰＭＯＳトラン
ジスタＱ２１〜Ｑ２３の各々について、その両側の単位
プリチャージ回路のトランジスタが対称に配置されてい
る。この第３実施形態によっても、上記第２実施形態と
同様な効果が得られる。 ［第４実施形態］図４は、本発明の第４実施形態の、メ
モリセルアレイに適用されたプリチャージ回路を示す。
このプリチャージ回路では、図３の隣り合うビット線対
間のＰＭＯＳトランジスタＱ２２の両側に存在するＰＭ
ＯＳトランジスタＱ６及びＱ７がそれぞれ、ＰＭＯＳト
ランジスタＱ２２の一端と電源電位ＶＤＤとの間及びＰ
ＭＯＳトランジスタＱ２２の他端と電源電位ＶＤＤとの
間に接続されているので、電源電位接続トランジスタの
省略を補うためのイコライズ用トランジスタＱ２２を省
略してもその影響は小さい。このため、このようなＰＭ
ＯＳトランジスタＱ２２が省略されている。図５（Ａ）
は、図４のプリチャージ回路のトランジスタとそのコン
タクトのレイアウトを示す。図５（Ｂ）はこのレイアウ
トに対応したプリチャージ回路とメモリセルアレイの一
部を示す回路図である。トランジスタの上方のメタル配
線層に形成されたビット線Ｂ１〜Ｂ４及び＊Ｂ１〜＊Ｂ
４はそれぞれ、コンタクトホールを通るコンタクトＢ１
Ｃ〜Ｂ４Ｃ及び＊Ｂ１Ｃ〜＊Ｂ４Ｃを介して、隣り合う
トランジスタに共通のＰ型領域に接続されている。トラ
ンジスタの上方の電源配線層に、プリチャージ回路のト
ランジスタ列と平行に形成された電源配線ＶＤＤは、コ
ンタクトＣ４を介して、隣り合うトランジスタに共通の
Ｐ型領域に接続されている。ゲート電極２１〜２８はト
ランジスタのゲート電極である。本第４実施形態によれ
ば、図６（Ａ）と同様にビット線と直角な方向へプリチ
ャージ回路用トランジスタを１列に配置することがで
き、トランジスタのゲート電極２１〜２８を互いに平行
にすることができるので、ゲート電極を折り曲げること
によるトランジスタのオン抵抗増加及び製造上の短絡に
よる半導体集積回路装置の不留り低下が防止される。ま
た、１つのビット線対に対するプリチャージ回路の幅
は、図６（Ａ）の３ｄに対し２．５ｄであり、高記憶密
度化が可能となる。なお、本発明には外にも種々の変形
例が含まれる。例えば、上記実施例ではＳＲＡＭ回路の
メモリセルが４トランジスタで構成された場合を説明し
たが、クロス接続されたＰＭＯＳトランジスタ対をさら
に有する６トランジスタ構成のものであってもよい。ま
た、本発明はＳＲＡＭ回路のみならず、信号線対をプリ
チャージする各種メモリ回路及びその他の回路に適用可
能である。さらに、プリチャージは信号線対を同電位に
するものであればよく、低レベル、又は高レベルと低レ
ベルの中間電位にプリチャージする場合であってもよ
い。また、トランジスタスイッチは、オン／オフ制御で
きるものであればよく、ＦＥＴに限定されず、バイポー
ラトランジスタであってもよい。
施形態を説明する。 ［第１実施形態］図１は、本発明の第１実施形態の、メ
モリセルアレイに適用されたプリチャージ回路を示す。
図１では簡単化のために、４行４列のメモリセルＭＣ１
１〜ＭＣ４４の各々がブロックで示されている。ビット
線Ｂ１〜Ｂ４及び＊Ｂ１〜＊Ｂ４はビットデータの読み
出し及び書き込み用であり、メモリセルアレイの各列に
ビット線対が備えられている。各ビット線対のプリチャ
ージ回路は、ビット線対の一端側及び他端側の両方に形
成されている。第１のビット線対ビット線Ｂ１及び＊Ｂ
１については、ビット線Ｂ１の一端側と電源電位ＶＤＤ
との間及びビット線＊Ｂ１の他端側と電源電位ＶＤＤと
の間にそれぞれＰＭＯＳトランジスタＱ１及びＰ３が接
続され、該一端側及び他端側のビット線Ｂ１と＊Ｂ１と
の間にそれぞれＰＭＯＳトランジスタＱ２及びＰ２が接
続されている。ＰＭＯＳトランジスタＱ１、Ｑ２、Ｐ２
及びＰ３のゲートはいずれも、プリチャージ制御信号線
ＰＣＧに接続されている。他のビット線対についても同
様である。次に、上記の如く構成された回路の動作を説
明する。メモリセル行の選択前に、プリチャージ制御信
号線ＰＣＧが所定時間高レベルにされて、全ビット線に
対するプリチャージが同時に行われる。例えば前回のデ
ータ読み出しによりビット線Ｂ１及び＊Ｂ１がそれぞれ
高レベル及び低レベルになっている場合、プリチャージ
制御信号線ＰＣＧが高レベルになると、ビット線Ｂ１か
らＰＭＯＳトランジスタＱ２及びＰ２の各々を通ってビ
ット線＊Ｂ１へ、電源電位ＶＤＤからＰＭＯＳトランジ
スタＰ３を通ってビット線＊Ｂ１へ、さらに電源電位Ｖ
ＤＤからＰＭＯＳトランジスタＱ１及びＱ２を通ってビ
ット線＊Ｂ１へ電流が流れ、ビット線＊Ｂ１の電位が上
昇する。ビット線Ｂ１からＰＭＯＳトランジスタＱ２及
びＰ２の各々を通ってビット線＊Ｂ１へ電流が流れるこ
とによりビット線Ｂ１の電位が低下すると、これを補う
ように電源電位ＶＤＤからＰＭＯＳトランジスタＱ１を
通ってビット線Ｂ１へ、さらに電源電位ＶＤＤからＰＭ
ＯＳトランジスタＰ３及びＰ２を通ってビット線Ｂ１へ
電流が流れる。このようにして、ビット線Ｂ１及び＊Ｂ
１が電源電位ＶＤＤになる。他のビット線についても同
様である。本第１実施形態では、１つのビット線対の両
端の各々に対するプリチャージ回路が２トランジスタで
あるので、従来の３トランジスタの場合よりもビット線
と直角な方向の幅を狭くすることができ、より高記憶密
度化が可能となる。また、ビット線＊Ｂ１の一端側でビ
ット線＊Ｂ１と電源電位ＶＤＤとの間のトランジスタが
省略されているのに対し、ビット線＊Ｂ１の他端側では
省略されておらず、同様に、ビット線Ｂ１の他端側でビ
ット線Ｂ１と電源電位ＶＤＤとの間のトランジスタが省
略されているのに対し、ビット線Ｂ１の一端側では省略
されていないので、トランジスタを省略したことによる
プリチャージ速度の低下が抑えられる。 ［第２実施形態］図２は、本発明の第２実施形態の、メ
モリセルアレイに適用されたプリチャージ回路を示す。
このプリチャージ回路は、各ビット線対の一端側にのみ
形成されている。図１のビット線対の一端側のプリチャ
ージ回路と同様に、電源電位ＶＤＤとビット線対の一方
との間のトランジスタが省略されている。この省略によ
るプリチャージ速度の低下を、全体として少数のトラン
ジスタで補うために、隣り合うビット線対の隣り合うビ
ット線間をプリチャージ時にイコライズするためのトラ
ンジスタが接続されている。すなわち、ビット線＊Ｂ１
とＢ２との間、ビット線＊Ｂ２とＢ３との間、ビット線
＊Ｂ３とＢ４との間にそれぞれ、ＰＭＯＳトランジスタ
Ｑ２１〜２３が接続されている。ＰＭＯＳトランジスタ
Ｑ２１〜Ｑ２３のゲートはいずれも、他のトランジスタ
と同様にプリチャージ制御信号線ＰＣＧに接続されてい
る。制御信号線ＰＣＧが高レベルになると、プリチャー
ジ回路の全トランジスタがオンになる。例えばビット線
＊Ｂ１はＰＭＯＳトランジスタＱ２を介してビット線Ｂ
１と導通すると共に、ＰＭＯＳトランジスタＱ２１及び
他のトランジスタを介しビット線Ｂ２、＊Ｂ２、Ｂ３、
＊Ｂ３、Ｂ４及び＊Ｂ４並びに電源電位ＶＤＤとも導通
するので、ビット線＊Ｂ１と電源電位ＶＤＤとの間の省
略されたトランジスタによるプリチャージ速度の低下が
抑えられる。また、メモリセルピッチに対するプリチャ
ージトランジスタ数が２．５であるので、従来の３の場
合よりもプリチャージ回路の幅を狭くすることができ、
より高記憶密度化が可能となる。 ［第３実施形態］図３は、本発明の第３実施形態の、メ
モリセルアレイに適用されたプリチャージ回路を示す。
このプリチャージ回路では、各ビット線対について１つ
のトランジスタを省略すると共に、隣り合うビット線対
の隣り合うビット線間にイコライズ用トランジスタを接
続している点で、図２のプリチャージ回路と同一であ
る。図２の回路との相違点は、隣り合うビット線対の両
プリチャージ回路がメモリセル列の境界線について対称
に配置されている点である。すなわち、ＰＭＯＳトラン
ジスタＱ２１〜Ｑ２３の各々について、その両側の単位
プリチャージ回路のトランジスタが対称に配置されてい
る。この第３実施形態によっても、上記第２実施形態と
同様な効果が得られる。 ［第４実施形態］図４は、本発明の第４実施形態の、メ
モリセルアレイに適用されたプリチャージ回路を示す。
このプリチャージ回路では、図３の隣り合うビット線対
間のＰＭＯＳトランジスタＱ２２の両側に存在するＰＭ
ＯＳトランジスタＱ６及びＱ７がそれぞれ、ＰＭＯＳト
ランジスタＱ２２の一端と電源電位ＶＤＤとの間及びＰ
ＭＯＳトランジスタＱ２２の他端と電源電位ＶＤＤとの
間に接続されているので、電源電位接続トランジスタの
省略を補うためのイコライズ用トランジスタＱ２２を省
略してもその影響は小さい。このため、このようなＰＭ
ＯＳトランジスタＱ２２が省略されている。図５（Ａ）
は、図４のプリチャージ回路のトランジスタとそのコン
タクトのレイアウトを示す。図５（Ｂ）はこのレイアウ
トに対応したプリチャージ回路とメモリセルアレイの一
部を示す回路図である。トランジスタの上方のメタル配
線層に形成されたビット線Ｂ１〜Ｂ４及び＊Ｂ１〜＊Ｂ
４はそれぞれ、コンタクトホールを通るコンタクトＢ１
Ｃ〜Ｂ４Ｃ及び＊Ｂ１Ｃ〜＊Ｂ４Ｃを介して、隣り合う
トランジスタに共通のＰ型領域に接続されている。トラ
ンジスタの上方の電源配線層に、プリチャージ回路のト
ランジスタ列と平行に形成された電源配線ＶＤＤは、コ
ンタクトＣ４を介して、隣り合うトランジスタに共通の
Ｐ型領域に接続されている。ゲート電極２１〜２８はト
ランジスタのゲート電極である。本第４実施形態によれ
ば、図６（Ａ）と同様にビット線と直角な方向へプリチ
ャージ回路用トランジスタを１列に配置することがで
き、トランジスタのゲート電極２１〜２８を互いに平行
にすることができるので、ゲート電極を折り曲げること
によるトランジスタのオン抵抗増加及び製造上の短絡に
よる半導体集積回路装置の不留り低下が防止される。ま
た、１つのビット線対に対するプリチャージ回路の幅
は、図６（Ａ）の３ｄに対し２．５ｄであり、高記憶密
度化が可能となる。なお、本発明には外にも種々の変形
例が含まれる。例えば、上記実施例ではＳＲＡＭ回路の
メモリセルが４トランジスタで構成された場合を説明し
たが、クロス接続されたＰＭＯＳトランジスタ対をさら
に有する６トランジスタ構成のものであってもよい。ま
た、本発明はＳＲＡＭ回路のみならず、信号線対をプリ
チャージする各種メモリ回路及びその他の回路に適用可
能である。さらに、プリチャージは信号線対を同電位に
するものであればよく、低レベル、又は高レベルと低レ
ベルの中間電位にプリチャージする場合であってもよ
い。また、トランジスタスイッチは、オン／オフ制御で
きるものであればよく、ＦＥＴに限定されず、バイポー
ラトランジスタであってもよい。
【図１】本発明の第１実施形態の、メモリセルアレイに
適用されたプリチャージ回路を示す図である。
適用されたプリチャージ回路を示す図である。
【図２】本発明の第２実施形態の、メモリセルアレイに
適用されたプリチャージ回路を示す図である。
適用されたプリチャージ回路を示す図である。
【図３】本発明の第３実施形態の、メモリセルアレイに
適用されたプリチャージ回路を示す図である。
適用されたプリチャージ回路を示す図である。
【図４】本発明の第４実施形態の、メモリセルアレイに
適用されたプリチャージ回路を示す図である。
適用されたプリチャージ回路を示す図である。
【図５】図４のプリチャージ回路のトランジスタとその
コンタクトのレイアウトを示す図である。
コンタクトのレイアウトを示す図である。
【図６】従来のＳＲＡＭ回路のプリチャージ回路とメモ
リセルアレイの一部を示す図である。
リセルアレイの一部を示す図である。
Ｂ１〜Ｂ４、＊Ｂ１〜＊Ｂ４ ビット線 ＭＣ１１〜ＭＣ４４ メモリセル Ｑ１〜Ｑ１２、Ｑ２１〜Ｑ２３ ＰＭＯＳトランジスタ Ｂ１Ｃ〜Ｂ４Ｃ、＊Ｂ１Ｃ〜＊Ｂ４Ｃ、Ｃ１、Ｃ２、Ｃ
４ コンタクト １１〜１４ Ｐ型領域 １５〜１７、２１〜２８ ゲート電極 ＰＣＧ プリチャージ制御信号線 ＶＤＤ 電源電位
４ コンタクト １１〜１４ Ｐ型領域 １５〜１７、２１〜２８ ゲート電極 ＰＣＧ プリチャージ制御信号線 ＶＤＤ 電源電位
Claims (6)
- 【請求項１】 第１及び第２の信号線を所定電位にプリ
チャージするプリチャージ回路において、 該第１信号線の第１端側と該所定電位との間及び該第２
信号線の第２端側と該所定電位との間にそれぞれ接続さ
れた第１及び第２スイッチングトランジスタと、 該第１端側及び該第２端側において該第１及び第２の信
号線間にそれぞれ接続された第３及び第４スイッチング
トランジスタと、 を有することを特徴とするプリチャージ回路。 - 【請求項２】 複数の信号線対を所定電位にプリチャー
ジするプリチャージ回路において、 各信号線対について、一方の信号線と該所定電位との間
に接続された第１スイッチングトランジスタと、対をな
す信号線間に接続された第２スイッチングトランジスタ
とを有し、 隣り合う信号線対の隣り合う信号線間に接続された第３
スイッチングトランジスタを有する、 ことを特徴とするプリチャージ回路。 - 【請求項３】 上記隣り合う信号線対の一方に接続され
た上記第１〜３スイッチングトランジスタと他方に接続
された上記第１〜３スイッチングトランジスタとが互い
に線対称に配置されていることを特徴とする請求項２記
載のプリチャージ回路。 - 【請求項４】 上記第３スイッチングトランジスタの両
側に隣り合うスイッチングトランジスタがいずれも上記
第１スイッチングトランジスタである場合、該第３スイ
ッチングトランジスタが省略されていることを特徴とす
る請求項３記載のプリチャージ回路。 - 【請求項５】 上記複数の信号線対の各々に接続された
上記第１〜３スイッチングトランジスタは、該複数の信
号線対と直角な方向へ一列に並んでおり、隣り合うスイ
ッチングトランジスタの隣り合う電極が共通であること
を特徴とする請求項４記載のプリチャージ回路。 - 【請求項６】 請求項１乃至５のいずれか１つに記載の
プリチャージ回路が形成されていることを特徴とする半
導体装置。
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|---|---|---|---|
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