DE102017103467B4 - Speichermakro und verfahren zu dessen betreibung - Google Patents

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Abstract

Speichermakro (100, 400, 400', 500, 500', 600) mit:einem ersten Speicherzellen-Array (116);einer ersten Verfolgungsschaltung (114, 502), die Folgendes aufweist:eine erste Gruppe von Speicherzellen (120, 518), die in Reaktion auf eine erste Gruppe von Steuersignalen (T1, T1') als eine erste Gruppe von Pull-down-Zellen oder eine erste Gruppe von Lastzellen konfiguriert ist,eine zweite Gruppe von Speicherzellen (122, 516), die in Reaktion auf eine zweite Gruppe von Steuersignalen (T2, T2') als die erste Gruppe von Pull-down-Zellen oder die erste Gruppe von Lastzellen konfiguriert ist, wobei die erste Gruppe von Pull-down-Zellen und die erste Gruppe von Lastzellen so konfiguriert werden, dass sie eine Speicherzelle des ersten Speicherzellen-Array (116) verfolgen, undeine erste Verfolgungsbitleitung (TRKBL, 502), die mit der ersten Gruppe von Speicherzellen (120, 518) und der zweiten Gruppe von Speicherzellen (122, 516) verbunden ist; undeiner ersten Vorladeschaltung (104), die mit der ersten Verfolgungsbitleitung (TRKBL, 502) verbunden ist, wobei die erste Vorladeschaltung (104) so konfiguriert ist, dass sie in Reaktion auf eine dritte Gruppe von Steuersignalen (TRK_E) die erste Verfolgungsbitleitung (TRKBL, 502) auf einen Vorlade-Spannungspegel lädt.

Description

  • Hintergrund der Erfindung
  • Die IC-Branche (IC-integrierte Halbleiterschaltung) hat eine breite Palette von digitalen Bauelementen hervorgebracht, um Probleme in vielen verschiedenen Bereichen anzugehen. Einige dieser digitalen Bauelemente, wie etwa Speichermakros, sind zum Speichern von Daten konfiguriert. Da ICs kleiner und komplexer geworden sind, nehmen die Betriebsspannungen dieser digitalen Bauelemente immer weiter ab und beeinträchtigen dadurch die IC-Leistung.
  • US 2014 / 0 241 077 A1 offenbart ein Speichermakro, bei dem eine Vielzahl von Pull-down-Zellen und eine Vielzahl von Lastzellen in eine Verfolgungsschaltung eingesetzt werden, um eine Verfolgungszeitverzögerung zu erzeugen, die gleich oder größer ist als ein Schwellenwert oder ein vorgegebener Wert. US 6 501 694 B2 offenbart eine Vorladeschaltung für ein Speicherzellen-Array. US 2004 / 0 042 275 A1 offenbart ein Speicherzellen-Array, bei dem eine Dummy-Schaltung mit einer Vielzahl von Dummy-Zellen eingesetzt wird, um unabhängig von der Array-Architektur ein Sense-Timing genau zu erkennen. US 2015 / 0 380 078 A1 offenbart ein SRAM-Chip, das eine Vielzahl von SRAM-Zellen und eine Vielzahl von Verfolgungszellen aufweist.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1 ist ein Schaltplan eines Speichermakros gemäß einigen Ausführungsformen.
    • 2 ist ein Schaltplan einer Speicherzelle, die in 1 verwendet werden kann, gemäß einigen Ausführungsformen.
    • 3 ist ein Schaltplan einer weiteren Speicherzelle, die in 1 verwendet werden kann, gemäß einigen Ausführungsformen.
    • 4A ist ein Schaltplan eines Speichermakros gemäß einigen Ausführungsformen.
    • 4B ist ein Schaltplan eines Speichermakros gemäß einigen Ausführungsformen.
    • 5A ist ein Teil einer Anordnungszeichnung eines Speichermakros gemäß einigen Ausführungsformen.
    • 5B ist ein Teil einer Anordnungszeichnung eines Speichermakros gemäß einigen Ausführungsformen.
    • 6 ist eine Anordnungszeichnung eines Speichermakros gemäß einigen Ausführungsformen.
    • 7 ist ein Ablaufdiagramm eines Verfahrens zum Betreiben eines Speichermakros, wie etwa des Speichermakros von 1, 4A oder 4B, gemäß einigen Ausführungsformen.
    • 8 ist ein Schaltplan eines Speichermakros gemäß einigen Ausführungsformen.
    • 9 ist ein Schaltplan einer Speicherschaltung gemäß einigen Ausführungsformen.
    • 10A ist ein Schaltplan einer Diode gemäß einigen Ausführungsformen.
    • 10B ist ein Schaltplan einer Diode gemäß einigen Ausführungsformen.
    • 11 ist ein Schaltplan eines Speichermakros gemäß einigen Ausführungsformen.
    • 12 ist ein Teil einer Anordnungszeichnung eines Speichermakros gemäß einigen Ausführungsformen.
    • 13 ist ein Ablaufdiagramm eines Verfahrens zum Betreiben eines Speichermakros, wie etwa des Speichermakros von 8 oder 11, gemäß einigen Ausführungsformen.
    • 14 ist ein Ablaufdiagramm eines Verfahrens zum Ein- oder Ausschalten einer Speicherschaltung eines Speichermakros gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren von Elementen des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten, Materialien, Werte, Schritte, Anordnungen usw. beschrieben, um die vorliegende Erfindung zu vereinfachen. Es werden auch andere Komponenten, Materialien, Werte, Schritte, Anordnungen usw. in Betracht gezogen. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Gemäß einigen Ausführungsformen weist ein Speichermakro ein erstes Speicherzellen-Array, eine erste Verfolgungsschaltung (tracking circuit) und eine erste Vorladeschaltung (pre-charge circuit) auf. Die erste Verfolgungsschaltung weist Folgendes auf: eine erste Gruppe von Speicherzellen, die als eine erste Gruppe von Lastzellen (loading cells) konfiguriert ist, die auf eine erste Gruppe von Steuersignalen reagieren; eine zweite Gruppe von Speicherzellen, die als eine erste Gruppe von Pull-down-Zellen konfiguriert ist, die auf eine zweite Gruppe von Steuersignalen reagieren; und eine erste Verfolgungsbitleitung, die mit der ersten Gruppe von Speicherzellen und der zweiten Gruppe von Speicherzellen verbunden ist. Die erste Gruppe von Pull-down-Zellen und die erste Gruppe von Lastzellen sind so konfiguriert, dass sie eine Speicherzelle des ersten Speicherzellen-Array verfolgen. Die erste Vorladeschaltung ist mit der ersten Verfolgungsbitleitung (tracking bit line) verbunden. Die erste Vorladeschaltung ist so konfiguriert, dass sie in Reaktion auf eine dritte Gruppe von Steuersignalen die erste Verfolgungsbitleitung auf einen Vorladespannungspegel lädt. Bei einigen Ausführungsformen ist die erste Vorladeschaltung mit gegenüberliegenden Enden der ersten Verfolgungsbitleitung verbunden, sodass ein Speichermakro entsteht, das eine geringere Elektromigration in der ersten Verfolgungsbitleitung als andere Speichermakroschaltungen hat. Bei einigen Ausführungsformen werden eine Anzahl von Zellen in der ersten Gruppe von Pull-down-Zellen und eine Anzahl von Zellen in der ersten Gruppe von Lastzellen dynamisch eingestellt, was zu einem flexibleren Speichermakro als bei anderen Speichermakroschaltungen führt.
  • 1 ist ein Schaltplan eines Speichermakros 100 gemäß einigen Ausführungsformen. Bei der Ausführungsform von 1 ist das Speichermakro 100 ein SRAM-Makro (SRAM: statischer Direktzugriffsspeicher). Ein SRAM dient nur der Erläuterung, und andere Arten von Speichern liegen innerhalb des Schutzumfangs verschiedener Ausführungsformen.
  • Das Speichermakro 100 weist ein erstes Speicher-Array 102 auf, das mit einer ersten Vorladeschaltung 104 verbunden ist. Das Speichermakro 100 weist weiterhin die erste Vorladeschaltung 104 auf, die mit einer ersten Verfolgungswortleitung (tracking word line) TRKWL und einem ersten Verfolgungswortleitungswähler 106 verbunden ist.
  • Das erste Speicher-Array 102 weist eine erste Verfolgungsschaltung 114 und ein erstes Speicherzellen-Array 116 auf. Bei einigen Ausführungsformen entspricht das erste Speicher-Array 102 einem Speichermodul. Bei einigen Ausführungsformen weist das Speichermakro 100 außerdem Randzellen (nicht dargestellt) auf, die so konfiguriert sind, dass sie die äußere Begrenzung des ersten Speicherzellen-Array 116 umgeben oder umschließen.
  • Die erste Verfolgungsschaltung 114 ist mit der ersten Vorladeschaltung 104 verbunden. Die erste Verfolgungsschaltung 114 ist so konfiguriert, dass sie ein Wortleitungssignal oder ein Bitleitungs-/Bitleitungsschienensignal des ersten Speicherzellen-Array 116 während eine Lese- oder Schreiboperation einer Speicherzelle des Speicherzellen-Array 116 verfolgt. Die erste Verfolgungsschaltung 114 weist eine erste Verfolgungsbitleitung TRKBL auf, die mit einer ersten Gruppe von Speicherzellen 114[1] ... 114[M1] (die kollektiv als „erste Gruppe von Speicherzellen 120“ bezeichnet werden) und einer zweiten Gruppe von Speicherzellen 114[M1+1] ... 114[M1+M2] (die kollektiv als „zweite Gruppe von Speicherzellen 122“ bezeichnet werden) verbunden ist, wobei M1 eine ganze Zahl ist, die der Anzahl von Zeilen in der ersten Gruppe von Speicherzellen 120 entspricht, und M2 eine ganze Zahl ist, die der Anzahl von Zeilen in der zweiten Gruppe von Speicherzellen 122 entspricht. Die Zellen der ersten Gruppe von Speicherzellen 120 und der zweiten Gruppe von Speicherzellen 122 sind jeweils Verfolgungszellen. Die Anzahl von Zeilen M1 in der ersten Gruppe von Speicherzellen 120 ist gleich oder größer als 1. Die Anzahl von Zeilen M2 in der zweiten Gruppe von Speicherzellen 122 ist gleich oder größer als 1.
  • Die erste Verfolgungsbitleitung (tracking bit line) TRKBL ist so konfiguriert, dass sie ein Verfolgungsbitleitungssignal TBL überträgt, das einen Spannungspegel hat. Die erste Verfolgungsbitleitung TRKBL hat einen ersten Anschluss 130 und einen zweiten Anschluss 132. Der erste Anschluss 130 ist mit einem ersten Knoten E1 der ersten Verfolgungsbitleitung TRKBL verbunden. Der erste Anschluss 130 ist entlang einer ersten Seite des Speichermakros 100 angeordnet. Der zweite Anschluss 132 ist mit einem zweiten Knoten E2 der ersten Verfolgungsbitleitung TRKBL verbunden. Der zweite Anschluss 132 ist entlang einer zweiten Seite des Speichermakros 100 angeordnet. Die erste Seite des Speichermakros 100 liegt seiner zweiten Seite gegenüber. Der erste Knoten E1 ist auf einer Seite des Speichermakros 100 angeordnet, die der des zweiten Knotens E2 gegenüberliegt.
  • Die erste Gruppe von Speicherzellen 120 ist in Reaktion auf eine erste Gruppe von Steuersignalen T1[1:M1] (die kollektiv als „erste Gruppe von Steuersignalen T1“ bezeichnet werden) als eine erste Gruppe von Pull-down-Zellen oder eine erste Gruppe von Lastzellen (loading cells) konfiguriert, wobei M1 eine ganze Zahl ist, die der Anzahl von Zeilen in der ersten Gruppe von Speicherzellen 120 entspricht. Ein logischer Wert jedes Signals der ersten Gruppe von Steuersignalen T1 ist unabhängig von einem logischen Wert anderer Signale der ersten Gruppe von Steuersignalen T1. Bei einigen Ausführungsformen wird die erste Gruppe von Steuersignalen Ti von einer externen Schaltung (nicht dargestellt) bereitgestellt. Bei einigen Ausführungsformen wird die erste Gruppe von Steuersignalen Ti durch eine externe Versorgungsspannung VDD (nicht dargestellt) oder eine externe Referenz-Versorgungsspannung VSS (nicht dargestellt) bereitgestellt.
  • Die erste Gruppe von Speicherzellen 120 weist eine erste Gruppe von Anschlüssen 120a auf. Jede Speicherzelle der ersten Gruppe von Speicherzellen 120 hat einen entsprechenden Anschluss der ersten Gruppe von Anschlüssen 120a. Die erste Gruppe von Anschlüssen 120a ist mit einer ersten Verfolgungssteuerleitung C1 verbunden. Bei einigen Ausführungsformen entspricht die erste Verfolgungssteuerleitung C1 einem ersten Verfolgungswortleitungsteil. Die erste Gruppe von Anschlüssen 120a ist so konfiguriert, dass sie die erste Gruppe von Steuersignalen T1 auf der ersten Verfolgungssteuerleitung C1 empfängt. Die erste Verfolgungssteuerleitung C1 ist so konfiguriert, dass sie eine Parallelübertragung unterstützt, sodass die erste Gruppe von Steuersignalen T1 ein Parallelstrom von Steuerdaten ist, die an die erste Gruppe von Speicherzellen 120 gesendet werden. Zum Beispiel sind bei einigen Ausführungsformen bei der Parallelübertragung die Signale der ersten Gruppe von Steuersignalen T1 während eines gemeinsamen Taktzyklus jeweils voneinander unabhängig. Jeder Anschluss der ersten Gruppe von Anschlüssen 120a ist so konfiguriert, dass er ein entsprechendes Signal der ersten Gruppe von Steuersignalen T1 empfängt. Jede Speicherzelle der ersten Gruppe von Speicherzellen 120 ist so konfiguriert, dass sie unabhängig mit einem entsprechenden Steuersignal der ersten Gruppe von Steuersignalen T1 gesteuert wird. Die erste Gruppe von Anschlüssen 120a ist entlang einer Seite 150 des Speichermakros 100 angeordnet.
  • Jede Speicherzelle der ersten Gruppe von Speicherzellen 120 wird auf Grund eines Steuersignals der ersten Gruppe von Steuersignalen T1, das für eine entsprechende Speicherzelle der ersten Gruppe von Speicherzellen 120 bereitgestellt wird, als eine Lastzelle oder eine Pull-down-Zelle konfiguriert. Durch individuelles Anpassen jedes Steuersignals der erste Gruppe von Steuersignalen T1 wird auch eine Anzahl von Zellen der ersten Gruppe von Speicherzellen 120 angepasst, die als Lastzellen oder Pull-down-Zellen konfiguriert werden. Zum Beispiel sind bei einigen Ausführungsformen mehrere Zellen der ersten Gruppe von Speicherzellen 120 so konfiguriert, dass sie entsprechende Steuersignale der ersten Gruppe von Steuersignalen T1 empfangen, die logisch low sind, und sie werden als eine erste Gruppe von Lastzellen konfiguriert. Bei einigen Ausführungsformen sind mehrere Zellen der ersten Gruppe von Speicherzellen 120 so konfiguriert, dass sie Steuersignale der ersten Gruppe von Steuersignalen T1 empfangen, die logisch high sind, und sie werden als eine erste Gruppe von Pull-down-Zellen konfiguriert. In der ersten Gruppe von Speicherzellen 120 können mehrere Zellen, die als Pull-down-Zellen konfiguriert sind, oder mehrere Zellen, die als Lastzellen konfiguriert sind, in Reaktion auf die erste Gruppe von Steuersignalen Ti angepasst werden. Bei einigen Ausführungsformen wird, auf Grund eines Übergangs der ersten Gruppe von Steuersignalen T1 von logisch low auf logisch high, eine Konfiguration der ersten Gruppe von Speicherzellen 120 von Speicherzellen, die der ersten Gruppe von Lastzellen entsprechen, in Speicherzellen geändert, die der ersten Gruppe von Pull-down-Zellen entsprechen. Bei einigen Ausführungsformen wird das Schreiben von Daten in eine Speicherzelle oder das Lesen von Daten aus einer Speicherzelle in dem ersten Speicherzellen-Array 116 durch Streuungen über das erste Speicher-Array 102 hinweg auf Grund des Prozesses, der Spannung und der Temperatur (process, voltage and temperature; PVT) beeinträchtigt. Die erste Gruppe von Pull-down-Zellen und die erste Gruppe von Lastzellen sind so konfiguriert, dass sie eine Speicherzelle in dem ersten Speicherzellen-Array 116 verfolgen, um PVT-Änderungen über das erste Speicher-Array 102 hinweg nachzuweisen. Zum Beispiel sind die erste Gruppe von Pull-down-Zellen und die erste Gruppe von Lastzellen so konfiguriert, dass sie ein Wortleitungssignal oder ein Bitleitungs-/Bitleitungsschienensignal des ersten Speicherzellen-Array 116 während einer Lese- oder Schreiboperation des ersten Speicherzellen-Array 116 verfolgen.
  • Die zweite Gruppe von Speicherzellen 122 ist in Reaktion auf eine zweite Gruppe von Steuersignalen T2[M1+1:M1+2] (die kollektiv als „zweite Gruppe von Steuersignalen T2“ bezeichnet werden) als die erste Gruppe von Pull-down-Zellen oder die erste Gruppe von Lastzellen konfiguriert. Ein logischer Wert jedes Signals der zweiten Gruppe von Steuersignalen T2 ist unabhängig von einem logischen Wert anderer Signale der zweiten Gruppe von Steuersignalen T2. Bei einigen Ausführungsformen wird die zweite Gruppe von Steuersignalen T2 von einer externen Schaltung (nicht dargestellt) bereitgestellt. Bei einigen Ausführungsformen wird die zweite Gruppe von Steuersignalen T2 durch eine externe Versorgungsspannung VDD (nicht dargestellt) oder eine externe Referenz-Versorgungsspannung VSS (nicht dargestellt) gespeist.
  • Die zweite Gruppe von Speicherzellen 122 weist eine zweite Gruppe von Anschlüssen 122a auf. Jede Speicherzelle der zweiten Gruppe von Speicherzellen 122 hat einen entsprechenden Anschluss der zweiten Gruppe von Anschlüssen 122a. Die zweite Gruppe von Anschlüssen 122a ist mit einer zweiten Verfolgungssteuerleitung C2 verbunden. Bei einigen Ausführungsformen entspricht die zweite Verfolgungssteuerleitung C2 einem zweiten Verfolgungswortleitungsteil. Die zweite Verfolgungssteuerleitung C2 ist so konfiguriert, dass sie eine Parallelübertragung unterstützt, sodass die zweite Gruppe von Steuersignalen T2 ein Parallelstrom von Steuerdaten ist, die an die zweite Gruppe von Speicherzellen 122 gesendet werden. Zum Beispiel sind bei einigen Ausführungsformen bei der Parallelübertragung die Signale der zweiten Gruppe von Steuersignalen T2 während eines gemeinsamen Taktzyklus jeweils voneinander unabhängig. Die zweite Gruppe von Anschlüssen 122a ist so konfiguriert, dass sie die zweite Gruppe von Steuersignalen T2 auf der zweiten Verfolgungssteuerleitung C2 empfängt. Jeder Anschluss der zweiten Gruppe von Anschlüssen 122a ist so konfiguriert, dass er ein entsprechendes Signal der zweiten Gruppe von Steuersignalen T2 empfängt. Jede Speicherzelle der zweiten Gruppe von Speicherzellen 122 ist so konfiguriert, dass sie unabhängig mit einem entsprechenden Steuersignal der zweiten Gruppe von Steuersignalen T2 gesteuert wird. Die zweite Gruppe von Anschlüssen 122a ist entlang der Seite 150 des Speichermakros 100 angeordnet.
  • Jede Speicherzelle der zweiten Gruppe von Speicherzellen 122 wird auf Grund eines Steuersignals der zweiten Gruppe von Steuersignalen T2, das für eine entsprechende Speicherzelle der zweiten Gruppe von Speicherzellen 122 bereitgestellt wird, als eine Lastzelle oder eine Pull-down-Zelle konfiguriert. Durch individuelles Anpassen jedes Steuersignals der zweiten Gruppe von Steuersignalen T2 wird auch eine Anzahl von Zellen der zweiten Gruppe von Speicherzellen 122 angepasst, die als Lastzellen oder Pull-down-Zellen konfiguriert werden. Zum Beispiel sind bei einigen Ausführungsformen mehrere Zellen der zweiten Gruppe von Speicherzellen 122 so konfiguriert, dass sie entsprechende Steuersignale der zweiten Gruppe von Steuersignalen T2 empfangen, die logisch low sind, und sie werden als eine erste Gruppe von Lastzellen konfiguriert. Bei einigen Ausführungsformen sind mehrere Zellen der zweiten Gruppe von Speicherzellen 122 so konfiguriert, dass sie entsprechende Steuersignale der zweiten Gruppe von Steuersignalen T2 empfangen, die logisch high sind, und sie werden als eine erste Gruppe von Pull-down-Zellen konfiguriert. Die erste Gruppe von Steuersignalen T1 oder die zweite Gruppe von Steuersignalen T2 umfasst Parallelsignale. In der zweiten Gruppe von Speicherzellen 122 können mehrere Zellen, die als Pull-down-Zellen konfiguriert sind, oder mehrere Zellen, die als Lastzellen konfiguriert sind, in Reaktion auf die zweite Gruppe von Steuersignalen T2 angepasst werden. Bei einigen Ausführungsformen wird, auf Grund eines Übergangs der zweiten Gruppe von Steuersignalen T2, eine Konfiguration der zweiten Gruppe von Speicherzellen 122 von Speicherzellen, die der ersten Gruppe von Pull-down-Zellen entsprechen, in Speicherzellen geändert, die der ersten Gruppe von Lastzellen entsprechen.
  • Wenn in der zweiten Gruppe von Speicherzellen 122 die Anzahl von Speicherzellen, die als Pull-down-Zellen konfiguriert sind, erhöht wird, steigt in der zweiten Gruppe von Speicherzellen 122 die Entladegeschwindigkeit der ersten Verfolgungsbitleitung TRKBL. Wenn in der zweiten Gruppe von Speicherzellen 122 die Anzahl von Speicherzellen, die als Pull-down-Zellen konfiguriert sind, verringert wird, sinkt in der zweiten Gruppe von Speicherzellen 122 die Entladegeschwindigkeit der ersten Verfolgungsbitleitung TRKBL.
  • Die erste Gruppe von Pull-down-Zellen ist so konfiguriert, dass sie den Spannungspegel der ersten Verfolgungsbitleitung TRKBL in Reaktion auf die erste Gruppe von Steuersignalen T1 oder die zweite Gruppe von Steuersignalen T2 ändert. Die erste Verfolgungsbitleitung TRKBL wird von der Kapazität der ersten Gruppe von Lastzellen beeinflusst. Die erste Gruppe von Lastzellen ist als eine kapazitive Last auf der ersten Verfolgungsbitleitung TRKBL konfiguriert oder dargestellt. Bei einigen Ausführungsformen sind die erste Gruppe von Pull-down-Zellen und die erste Gruppe von Lastzellen so konfiguriert, dass sie eine Verfolgungszeitverzögerung TTDLY zwischen einer Flanke eines Verfolgungswortleitungssignals TRKWL und einer Flanke eines Leseverstärker-Aktivierungssignals (SAE-Signal) (nicht dargestellt) erzeugen.
  • Das erste Speicherzellen-Array 116 umfasst ein Array von Speicherzellen mit M Zeilen mal N Spalten, wobei M eine ganze Zahl ist, die der Anzahl von Zeilen entspricht und durch die folgende Formel 1 dargestellt wird, und N eine ganze Zahl ist, die der Anzahl von Spalten entspricht: M = M1 + M2
    Figure DE102017103467B4_0001
    worin M1 eine ganze Zahl ist, die der Anzahl von Zeilen in der ersten Gruppe von Speicherzellen 120 entspricht, und M2 eine ganze Zahl ist, die der Anzahl von Zeilen in der zweiten Gruppe von Speicherzellen 122 entspricht.
  • Die Anzahl M von Zeilen in dem ersten Speicherzellen-Array 116 ist gleich oder größer als 2. Die Anzahl N von Spalten in dem ersten Speicherzellen-Array 116 ist ebenfalls gleich oder größer als 2. Bei einigen Ausführungsformen weist das erste Speicherzellen-Array 116 eine oder mehrere Single-Port(SP)-SRAM-Zellen auf. Bei einigen Ausführungsformen weist das erste Speicherzellen-Array 116 eine oder mehrere Dual-Port(DP)-SRAM-Zellen auf. Andere Arten von Speicherzellen in dem ersten Speicherzellen-Array 116 liegen innerhalb des beabsichtigten Schutzumfangs der vorliegenden Erfindung. Die Speicherzelle 106 ist eine einzelne Speicherzelle in der Spalte 1 des ersten Speicherzellen-Array 116.
  • Die erste Vorladeschaltung 104 ist mit der ersten Verfolgungsbitleitung TRKBL verbunden. Die erste Vorladeschaltung 104 ist so konfiguriert, dass sie eine dritte Gruppe von Steuersignalen TRK_E empfängt. Die erste Vorladeschaltung 104 ist weiterhin so konfiguriert, dass sie in Reaktion auf die dritte Gruppe von Steuersignalen TRK_E die erste Verfolgungsbitleitung TRKBL auf einen Vorlade-Spannungspegel lädt. Der Vorlade-Spannungspegel entspricht einem logischen H-Pegel. Bei einigen Ausführungsformen entspricht der Vorlade-Spannungspegel einem logischen L-Pegel.
  • Die erste Vorladeschaltung 104 weist einen ersten PMOS-Transistor P1 (PMOS: p-type metal-oxide semiconductor; p-Metall-Oxid-Halbleiter) und einen zweiten PMOS-Transistor P2 auf.
  • Der erste PMOS-Transistor P1 ist so konfiguriert, dass er in Reaktion auf die dritte Gruppe von Steuersignalen TRK_E die Spannung der ersten Verfolgungsbitleitung TRKBL auf einen logischen H-Pegel vorlädt. Die dritte Gruppe von Steuersignalen TRK_E ist logisch high oder low. Ein Gate-Anschluss des ersten PMOS-Transistors P1 ist mit der ersten Verfolgungswortleitung TRKWL verbunden und ist so konfiguriert, dass er die dritte Gruppe von Steuersignalen TRK_E empfängt. Ein Source-Anschluss des ersten PMOS-Transistors P1 ist mit der Versorgungsspannung VDD verbunden. Ein Drain-Anschluss des ersten PMOS-Transistors P1 ist mit einem ersten Knoten E1 der ersten Verfolgungsbitleitung TRKBL verbunden.
  • Der zweite PMOS-Transistor P2 ist so konfiguriert, dass er in Reaktion auf die dritte Gruppe von Steuersignalen TRK_E die Spannung der ersten Verfolgungsbitleitung TRKBL auf einen logischen H-Pegel vorlädt. Ein Gate-Anschluss des zweiten PMOS-Transistors P2 ist mit der ersten Verfolgungswortleitung TRKWL verbunden und ist so konfiguriert, dass er die dritte Gruppe von Steuersignalen TRK_E empfängt. Ein Source-Anschluss des zweiten PMOS-Transistors P2 ist mit der Versorgungsspannung VDD verbunden. Ein Drain-Anschluss des zweiten PMOS-Transistors P2 ist mit einem zweiten Knoten E2 der ersten Verfolgungsbitleitung TRKBL verbunden. Bei einigen Ausführungsformen ist der zweite Knoten E2 der ersten Verfolgungsbitleitung TRKBL ein Ende der ersten Verfolgungsbitleitung TRKBL, das dem ersten Knoten E1 der ersten Verfolgungsbitleitung TRKBL gegenüberliegt.
  • Der erste Verfolgungswortleitungswähler 106 ist so konfiguriert, dass er die erste Verfolgungswortleitung TRKWL steuert. Der erste Verfolgungswortleitungswähler 106 ist weiterhin so konfiguriert, dass er die dritte Gruppe von Steuersignalen TRK_E erzeugt. Bei einigen Ausführungsformen ist die Länge der ersten Verfolgungswortleitung TRKWL so bemessen, dass eine entsprechende Wortleitung WL (nicht dargestellt) in dem ersten Speicherzellen-Array 116 verfolgt werden kann.
  • Der erste Verfolgungswortleitungswähler 106 weist einen Inverter I1 und einen Inverter I2 auf. Bei einigen Ausführungsformen ist der erste Verfolgungswortleitungswähler 106 von dem in 1 gezeigten Verfolgungswortleitungswähler verschieden und weist andere Schaltungen als den Inverter I1 oder I2 auf.
  • Der Inverter I1 hat einen ersten Anschluss, der so konfiguriert ist, dass er die dritte Gruppe von Steuersignalen TRK_E empfängt. Der Inverter I1 hat einen zweiten Anschluss, der so konfiguriert ist, dass er eine umgekehrte Version der dritten Gruppe von Steuersignalen TRK_E ausgibt.
  • Der Inverter I2 hat einen ersten Anschluss, der so konfiguriert ist, dass er die umgekehrte Version der dritten Gruppe von Steuersignalen TRK_E empfängt. Der Inverter I2 hat einen zweiten Anschluss, der so konfiguriert ist, dass er die dritte Gruppe von Steuersignalen TRK_E ausgibt.
  • Die erste Gruppe von Steuersignalen T1 oder die zweite Gruppe von Steuersignalen T2 wird außerhalb des ersten Speicher-Array 102 erzeugt. Die erste Gruppe von Speicherzellen 120 und die zweite Gruppe von Speicherzellen 122 sind entlang der Seite 150 des Speichermakros 100 angeordnet. Die erste Gruppe von Speicherzellen 120 und die zweite Gruppe von Speicherzellen 122 sind in ein und derselben Spalte des Speichermakros 100 angeordnet.
  • 2 ist ein Schaltplan einer Speicherzelle 200, die in 1 verwendet werden kann, gemäß einigen Ausführungsformen.
  • Die Speicherzelle 200 kann als eine oder mehrere Speicherzellen in dem ersten Speicherzellen-Array 116 der 1, 4A, 4B, 8 oder 11 verwendet werden. Die Speicherzelle 200 ist eine SRAM-Zelle und dient nur der Erläuterung. Andere Arten von Speichern liegen innerhalb des Schutzumfangs verschiedener Ausführungsformen.
  • Die Speicherzelle 200 weist zwei PMOS-Transistoren P3 und P4 und vier NMOS-Transistoren N1, N2, N3 und N4 (NMOS: n-type metal-oxide semiconductor; n-Metall-Oxid-Halbleiter) auf. Die Transistoren P3, P4, N1 und N2 bilden eine Querverriegelung oder ein Paar kreuzgekoppelte Inverter. Zum Beispiel bilden der PMOS-Transistor P3 und der NMOS-Transistor N1 einen ersten Inverter, während der PMOS-Transistor P4 und der NMOS-Transistor N2 einen zweiten Inverter bilden.
  • Ein Source-Anschluss des PMOS-Transistors P3 ist mit einem Source-Anschluss des PMOS-Transistors P4 verbunden, und die Anschlüsse sind als ein Spannungsversorgungsknoten NODE_i konfiguriert, der mit einer ersten Spannungsquelle VDDI verbunden ist. Ein Drain-Anschluss des PMOS-Transistors P3 ist mit einem Drain-Anschluss des NMOS-Transistors N1, einem Gate-Anschluss des PMOS-Transistors P4, einem Gate-Anschluss des NMOS-Transistors N2 und einem Source-Anschluss des NMOS-Transistors N3 verbunden und ist als ein Speicherknoten ND konfiguriert.
  • Ein Drain-Anschluss des PMOS-Transistors P4 ist mit einem Drain-Anschluss des NMOS-Transistors N2, einem Gate-Anschluss des PMOS-Transistors P3, einem Gate-Anschluss des NMOS-Transistors N1 und einem Source-Anschluss des NMOS-Transistors N4 verbunden und ist als ein Speicherknoten NDB konfiguriert. Ein Source-Anschluss des NMOS-Transistors N1 ist mit einem Source-Anschluss des NMOS-Transistors N2 verbunden, und die Anschlüsse sind als ein Referenz-Versorgungsspannungsknoten (nicht bezeichnet) konfiguriert, der eine Referenz-Versorgungsspannung VSS hat.
  • Eine Wortleitung WL ist mit einem Gate-Anschluss jedes der NMOS-Transistoren N3 und N4 verbunden. Die Wortleitung wird auch als eine Schreibsteuerleitung bezeichnet, da die NMOS-Transistoren N3 und N4 so konfiguriert sind, dass sie mit einem Signal auf der Wortleitung WL gesteuert werden, um Daten zwischen den Bitleitungen BL, BLB und entsprechenden Knoten ND, NDB zu übertragen.
  • Ein Drain-Anschluss des NMOS-Transistors N3 ist mit einer Bitleitung BL verbunden. Ein Drain-Anschluss des NMOS-Transistors N4 ist mit einer Bitleitung BLB verbunden. Die Bitleitungen BL und BLB sind sowohl als Dateneingang als auch als Datenausgang für die Speicherzelle 200 konfiguriert. Bei einigen Ausführungsformen können dadurch, dass bei einer Schreiboperation ein logischer Wert für eine erste Bitleitung BL und der entgegengesetzte logische Wert für die andere Bitleitung BLB verwendet wird, die logischen Werte auf den Bitleitungen in die Speicherzelle 200 geschrieben werden. Die Bitleitungen BL und BLB werden jeweils als eine Datenleitung bezeichnet, da die Daten, die auf den Bitleitungen BL und BLB übertragen werden, in die entsprechenden Knoten ND und NDB geschrieben und daraus gelesen werden.
  • 3 ist ein Schaltplan einer weiteren Speicherzelle 300, die in 1 verwendet werden kann, gemäß einigen Ausführungsformen.
  • Die Speicherzelle 300 kann als eine oder mehrere Speicherzellen in der ersten Gruppe von Speicherzellen 120 oder der zweiten Gruppe von Speicherzellen 122 von 1 verwendet werden. Die Speicherzelle 300 kann auch als eine oder mehrere Speicherzellen in einer dritten Gruppe von Speicherzellen 420 oder einer vierten Gruppe von Speicherzellen 422 von 4B verwendet werden.
  • Die Speicherzelle 300 ist eine SRAM-Zelle und dient nur der Erläuterung. Weitere Arten von Speichern liegen innerhalb des Schutzumfangs verschiedener Ausführungsformen.
  • Die Speicherzelle 300 ist eine Ausführungsform der Speicherzelle 200 (2). Komponenten, die denen von 2 gleich oder ähnlich sind, werden mit den gleichen Bezugssymbolen bezeichnet und werden daher nicht nochmals näher beschrieben.
  • Im Gegensatz zu der Speicherzelle 200 von 2 ist der Speicherknoten ND der Speicherzelle 300 nicht mit dem Gate-Anschluss des PMOS-Transistors P4 und dem Gate-Anschluss des NMOS-Transistors N2 verbunden. Im Gegensatz zu der Speicherzelle 200 von 2 sind der Drain-Anschluss des PMOS-Transistors P3, der Drain-Anschluss des NMOS-Transistors N1 und der Source-Anschluss des NMOS-Transistors N3 der Speicherzelle 300 nicht mit dem Gate-Anschluss des PMOS-Transistors P4 und dem Gate-Anschluss des NMOS-Transistors N2 verbunden.
  • Im Gegensatz zu der Speicherzelle 200 von 2 sind der Gate-Anschluss des PMOS-Transistors P4 und der Gate-Anschluss des NMOS-Transistors N2 der Speicherzelle 300 mit dem Source-Anschluss jedes der PMOS-Transistoren P3 und P4 und der ersten Spannungsquelle VDDI verbunden. Im Gegensatz zu der Speicherzelle 200 von 2 ist der Gate-Anschluss des NMOS-Transistors N4 der Speicherzelle 300 mit der ersten Verfolgungssteuerleitung C1 oder der zweiten Verfolgungssteuerleitung C2 verbunden. Im Gegensatz zu der Speicherzelle 200 von 2 ist der Gate-Anschluss des NMOS-Transistors N4 der Speicherzelle 300 so konfiguriert, dass er die erste Gruppe von Steuersignalen T1 auf der ersten Verfolgungssteuerleitung C1 oder die zweite Gruppe von Steuersignalen T2 auf der zweiten Verfolgungssteuerleitung C2 empfängt. Eine erste Gruppe von Steuersignalen T1, T1' (4A und 4B), eine zweite Gruppe von Steuersignalen T2, T2' (4A und 4B), eine vierte Gruppe von Steuersignalen T1a' (4B) oder eine fünfte Gruppe von Steuersignalen T2a' (4B) wird von einer externen Schaltung (nicht dargestellt) oder von einer externen Versorgungsspannung VDD (nicht dargestellt) oder einer externen Referenz-Versorgungsspannung VSS (nicht dargestellt) bereitgestellt. Die erste Gruppe von Steuersignalen T1 oder die zweite Gruppe von Steuersignalen T2 wird nicht von einer internen Versorgungsspannung VDDI oder einer internen Referenz-Versorgungsspannung VSS bereitgestellt. Die erste Gruppe von Steuersignalen T1' (4A und 4B) oder die zweite Gruppe von Steuersignalen T2' (4A und 4B) wird weder von einer internen Versorgungsspannung VDDI noch von einer internen Referenz-Versorgungsspannung VSS bereitgestellt. Die vierte Gruppe von Steuersignalen T1a' (4B) oder die fünfte Gruppe von Steuersignalen T2a' (4B) wird weder von einer internen Versorgungsspannung VDDI noch von einer internen Referenz-Versorgungsspannung VSS bereitgestellt. Dadurch, dass der Gate-Anschluss des NMOS-Transistors N4 so konfiguriert ist, dass er die erste Gruppe von Steuersignalen T1 auf der ersten Verfolgungssteuerleitung C1 oder die zweite Gruppe von Steuersignalen T2 auf der zweiten Verfolgungssteuerleitung C2 empfängt, wird die Speicherzelle 300, auf Grund der ersten Gruppe von Steuersignalen T1 oder der zweiten Gruppe von Steuersignalen T2, dynamisch von einer Speicherzelle, die einer Pull-down-Zelle entspricht, in eine Speicherzelle geändert, die einer Lastzelle entspricht, und es entsteht eine flexiblere Speichermakroschaltung als andere Speichermakroschaltungen. Dadurch, dass der Gate-Anschluss des NMOS-Transistors N4 für jede Speicherzelle in der Speicherzelle 300 so konfiguriert ist, dass er die erste Gruppe von Steuersignalen T1 auf ersten Verfolgungssteuerleitung C1 oder die zweite Gruppe von Steuersignalen T2 auf der zweiten Verfolgungssteuerleitung C2 empfängt, wird die erste Verfolgungsschaltung 114 (oder die zweite Verfolgungsschaltung 414) mit der ersten Gruppe von Steuersignalen T1 oder der zweiten Gruppe von Steuersignalen T2 dynamisch angepasst, und es entsteht eine flexiblere Speichermakroschaltung als andere Speichermakroschaltungen.
  • Im Gegensatz zu der Speicherzelle 200 von 2 ist der Drain-Anschluss des NMOS-Transistors N4 der Speicherzelle 300 mit der ersten Verfolgungsbitleitung TRKBL verbunden. Im Gegensatz zu der Speicherzelle 200 von 2 ist die Bitleitung BLB der Speicherzelle 300 floatend.
  • Bei einigen Ausführungsformen ist eine Spannung der ersten Spannungsquelle VDDI logisch high, wodurch der NMOS-Transistor N2 eingeschaltet wird und der PMOS-Transistor P4 ausgeschaltet wird. Bei einigen Ausführungsformen wird, wenn die erste Gruppe von Steuersignalen T1 oder die zweite Gruppe von Steuersignalen T2 logisch high ist, der NMOS-Transistor N4 eingeschaltet, wodurch die erste Verfolgungsbitleitung TRKBL elektrisch mit dem Knoten NDB verbunden wird. Bei einigen Ausführungsformen wird, wenn der NMOS-Transistor N2 eingeschaltet wird und die erste Verfolgungsbitleitung TRKBL elektrisch mit dem Knoten NDB verbunden wird, die erste Verfolgungsbitleitung TRKBL zu der Referenz-Versorgungsspannung VSS entladen. Bei einigen Ausführungsformen wird, wenn die Spannung der ersten Spannungsquelle VDDI logisch high ist und die erste Gruppe von Steuersignalen T1 oder die zweite Gruppe von Steuersignalen T2 ebenfalls logisch high ist, der NMOS-Transistor N2 eingeschaltet und der NMOS-Transistor N4 wird ebenfalls eingeschaltet, wodurch die erste Verfolgungsbitleitung TRKBL zu der Referenz-Versorgungsspannung VSS entladen wird.
  • 4A ist ein Schaltplan eines anderen Speichermakros 400 gemäß einigen Ausführungsformen.
  • Das Speichermakro 400 kann als Speichermakro 100 von 1 verwendet werden. Das Speichermakro 400 ist eine Ausführungsform des Speichermakros 100 von 1. Die erste Gruppe von Steuersignalen T1' ist eine Ausführungsform der ersten Gruppe von Steuersignalen Ti von 1. Die erste Verfolgungssteuerleitung C1' ist eine Ausführungsform der ersten Verfolgungssteuerleitung C1 von 1. Die zweite Gruppe von Steuersignalen T2' ist eine Ausführungsform der zweiten Gruppe von Steuersignalen T2 von 1. Die zweite Verfolgungssteuerleitung C2' ist eine Ausführungsform der zweiten Verfolgungssteuerleitung C2 von 1. Komponenten, die denen in 1 gleich oder ähnlich sind, werden mit den gleichen Bezugssymbolen bezeichnet und werden daher nicht nochmals näher beschrieben.
  • Im Gegensatz zu dem Speichermakro 100 von 1 ist die erste Gruppe von Speicherzellen 120 des Speichermakros 400 so konfiguriert, dass sie die erste Gruppe von Steuersignalen T1' auf der ersten Verfolgungssteuerleitung C1' empfängt. Im Gegensatz zu dem Speichermakro 100 von 1 ist jede der Speicherzellen der ersten Gruppe von Speicherzellen 120 des Speichermakros 400 so konfiguriert, dass sie das gleiche Signal (z. B. die zweite Gruppe von Steuersignalen T2') empfängt. Im Gegensatz zu dem Speichermakro 100 von 1 ist die erste Verfolgungssteuerleitung C1' des Speichermakros 400 so konfiguriert, dass sie eine serielle Übertragung unterstützt, sodass die erste Gruppe von Steuersignalen T1' ein einzelner Strom von Daten ist, die seriell an jede Speicherzelle der ersten Gruppe von Speicherzellen 120 gesendet werden. Bei einigen Ausführungsformen umfasst die serielle Übertragung, dass jedes der Signale der ersten Gruppe von Steuersignalen T1' als ein einzelner Strom von Daten konfiguriert ist, die sich nacheinander über die erste Verfolgungssteuerleitung C1' des Speichermakros 400 verbreiten.
  • Im Gegensatz zu dem Speichermakro 100 von 1 ist die zweite Gruppe von Speicherzellen 122 des Speichermakros 400 so konfiguriert, dass sie die zweite Gruppe von Steuersignalen T2' auf der zweiten Verfolgungssteuerleitung C2' empfängt. Im Gegensatz zu dem Speichermakro 100 von 1 ist die zweite Verfolgungssteuerleitung C2' des Speichermakros 400 ein Teil der ersten Verfolgungswortleitung TRKWL. Im Gegensatz zu dem Speichermakro 100 von 1 entspricht die zweite Gruppe von Steuersignalen T2' des Speichermakros 400 der dritten Gruppe von Steuersignalen TRK_E. Im Gegensatz zu dem Speichermakro 100 von 1 ist jede der Speicherzellen der zweiten Gruppe von Speicherzellen 122 des Speichermakros 400 so konfiguriert, dass sie das gleiche Signal (z. B. die zweite Gruppe von Steuersignalen T2') empfängt. Im Gegensatz zu dem Speichermakro 100 von 1 ist die zweite Verfolgungssteuerleitung C2' des Speichermakros 400 so konfiguriert, dass sie eine serielle Übertragung unterstützt, sodass die erste Gruppe von Steuersignalen T1' eine einzelner Strom von Daten ist, die seriell an jede Speicherzelle der ersten Gruppe von Speicherzellen 120 gesendet werden.
  • 4B ist ein Schaltplan eines noch weiteren Speichermakros 400' gemäß einigen Ausführungsformen.
  • Das Speichermakro 400' ist eine Ausführungsform des Speichermakros 400 (4A). Im Gegensatz zu dem Speichermakro 400 weist das Speichermakro 400' ein zweites Speicher-Array 402a, Strap-Zellen 402b, eine zweite Vorladeschaltung 404, einen zweiten Verfolgungswortleitungswähler 406, ein zweite Verfolgungsbitleitung TRKBL' und ein zweite Verfolgungswortleitung TRKWL' auf. Komponenten, die denen in 1 oder 4A gleich oder ähnlich sind, werden mit den gleichen Bezugssymbolen bezeichnet und werden daher nicht nochmals näher beschrieben.
  • Das zweite Speicher-Array 402a ist eine Ausführungsform des ersten Speicher-Array 102 (1 oder 4A und 4B). Das zweite Speicher-Array 402a ist mit der zweiten Vorladeschaltung 404 verbunden. Die zweite Vorladeschaltung 404 ist mit der zweiten Verfolgungswortleitung TRKWL' und dem zweiten Verfolgungswortleitungswähler 406 verbunden. Das zweite Speicher-Array 402a ist durch die Strap-Zellen 402b von dem ersten Speicher-Array 102 getrennt. Die Strap-Zellen 402b sind in einer Zeile zwischen dem Speicher-Array 402a und dem Speicher-Array 102 angeordnet. Bei einigen Ausführungsformen sind die Strap-Zellen 402b über mehrere Zeilen hinweg angeordnet. Bei einigen Ausführungsformen entsprechen die Strap-Zellen 402b Dummy-SRAM-Zellen. Die Strap-Zellen 402b sind Speicherzellen, die so konfiguriert sind, dass sie eine Spannungsaufnahme ermöglichen und eine n-Wannen- oder p-Wannen-Vorspannung bereitstellen, die einen Spannungsabfall entlang einem Paar Bitleitungen BL, BLB verhindert, der zu einer Differenz zwischen den Spannungen der Speicherzellen-Bauelemente entlang dem Paar Bitleitungen BL, BLB führt, wenn die Bitleitungen BL, BLB entlang dem Speicher-Array 102 oder 402a verlaufen.
  • Das zweite Speicher-Array 402a weist eine zweite Verfolgungsschaltung 414 und ein zweites Speicherzellen-Array 416 auf. Bei einigen Ausführungsformen entspricht das erste Speicher-Array 102 einem ersten Speichermodul und das zweite Speicher-Array 402a entspricht einem zweiten Speichermodul.
  • Die zweite Verfolgungsschaltung 414 ist eine Ausführungsform der ersten Verfolgungsschaltung 114 (1 oder 4A und 4B). Das zweite Speicherzellen-Array 416 ist eine Ausführungsform des ersten Speicherzellen-Array 116 (1 oder 4A und 4B). Im Gegensatz zu der ersten Verfolgungsschaltung 114 von 1 oder 4A und 4B weist die zweite Verfolgungsschaltung 414 eine zweite Verfolgungsbitleitung TRKBL', eine dritte Gruppe von Speicherzellen 414[1] ... 414[M1'] (die kollektiv als „dritte Gruppe von Speicherzellen 420“ bezeichnet werden) und eine vierte Gruppe von Speicherzellen 414[M1'+1] ... 414[M1'+M2'] (die kollektiv als „vierte Gruppe von Speicherzellen 422“ bezeichnet werden) auf, wobei M1' eine ganze Zahl ist, die der Anzahl von Zeilen in der dritten Gruppe von Speicherzellen 420 entspricht, und M2' eine ganze Zahl ist, die der Anzahl von Zeilen in der vierten Gruppe von Speicherzellen 422 entspricht. Die zweite Verfolgungsbitleitung TRKBL' ist mit der zweiten Vorladeschaltung 404 verbunden. Die zweite Verfolgungsbitleitung TRKBL' ist außerdem mit der dritten Gruppe von Speicherzellen 420 und der vierten Gruppe von Speicherzellen 422 verbunden. Die Anzahl M1' von Zeilen in der dritten Gruppe von Speicherzellen 420 ist gleich oder größer als 1. Die Anzahl M2' von Zeilen in der vierten Gruppe von Speicherzellen 422 ist ebenfalls gleich oder größer als 1. Bei einigen Ausführungsformen ist die Anzahl M1' von Zeilen in der dritten Gruppe von Speicherzellen 120 gleich der Anzahl M1 von Zeilen in der ersten Gruppe von Speicherzellen 120. Bei einigen Ausführungsformen ist die Anzahl M2' von Zeilen in der vierten Gruppe von Speicherzellen 422 gleich der Anzahl M2 von Zeilen in der zweiten Gruppe von Speicherzellen 122.
  • Die dritte Gruppe von Speicherzellen 420 ist eine Ausführungsform der ersten Gruppe von Speicherzellen 120 (1 oder 4A). Im Gegensatz zu der ersten Gruppe von Speicherzellen 120 von 1 oder 4A und 4B ist die dritte Gruppe von Speicherzellen 420 so konfiguriert, dass sie eine vierte Gruppe von Steuersignalen T1a' auf einer dritten Verfolgungssteuerleitung C1a' empfängt. Die vierte Gruppe von Steuersignalen T1a' ist eine Ausführungsform der ersten Gruppe von Steuersignalen T1' (4A und 4B). Die dritte Verfolgungssteuerleitung C1a' ist eine Ausführungsform der ersten Verfolgungssteuerleitung C1' (4A und 4B).
  • Die vierte Gruppe von Speicherzellen 422 ist eine Ausführungsform der zweiten Gruppe von Speicherzellen 122 (1 oder 4A und 4B). Im Gegensatz zu der zweiten Gruppe von Speicherzellen 122 von 1 oder 4A und 4B ist die vierte Gruppe von Speicherzellen 422 so konfiguriert, dass sie eine fünfte Gruppe von Steuersignalen T2a' auf einer vierten Verfolgungssteuerleitung C2a' empfängt. Die fünfte Gruppe von Steuersignalen T2a' ist eine Ausführungsform der zweiten Gruppe von Steuersignalen T2' (4A und 4B). Die vierte Verfolgungssteuerleitung C2a' ist eine Ausführungsform der zweiten Verfolgungssteuerleitung C2' von 1.
  • Die zweite Vorladeschaltung 404 ist eine Ausführungsform der ersten Vorladeschaltung 104 (1 oder 4A und 4B). Im Gegensatz zu der ersten Vorladeschaltung 104 von 1 oder 4A und 4B ist die zweite Vorladeschaltung 404 mit der zweiten Verfolgungsbitleitung TRKBL' verbunden und ist so konfiguriert, dass sie eine sechste Gruppe von Steuersignalen TRK_E' empfängt. Die zweite Verfolgungsbitleitung TRKBL' ist eine Ausführungsform der ersten Verfolgungsbitleitung TRKBL (1 oder 4A und 4B). Im Gegensatz zu der ersten Verfolgungsbitleitung TRKBL von 1 oder 4A und 4B ist die zweite Verfolgungsbitleitung TRKBL' so konfiguriert, dass sie ein zweites Verfolgungsbitleitungssignal TBL' überträgt. Die sechste Gruppe von Steuersignalen TRK_E' ist eine Ausführungsform der dritten Gruppe von Steuersignalen TRK_E. Die zweite Vorladeschaltung 404 ist so konfiguriert, dass sie in Reaktion auf die sechste Gruppe von Steuersignalen TRK_E' die zweite Verfolgungsbitleitung TRKBL' auf einen Vorlade-Spannungspegel vorlädt. Der Vorlade-Spannungspegel entspricht einem logischen H-Pegel. Bei einigen Ausführungsformen entspricht der Vorlade-Spannungspegel einem logischen L-Pegel.
  • Die zweite Vorladeschaltung 404 weist einen dritten PMOS-Transistor P1' und einen vierten PMOS-Transistor P2' auf. Der dritte PMOS-Transistor P1' ist eine Ausführungsform des ersten PMOS-Transistors P1 (1 oder 4A und 4B), und der vierte PMOS-Transistor P2' ist eine Ausführungsform des zweiten PMOS-Transistors P2 (1 oder 4A und 4B). Der dritte PMOS-Transistor P1' ist mit der zweiten Verfolgungsbitleitung TRKBL' an einem dritten Knoten E1' der zweiten Verfolgungsbitleitung TRKBL' verbunden. Der vierte PMOS-Transistor P2' ist mit der zweiten Verfolgungsbitleitung TRKBL' an einem vierten Knoten E2' der zweiten Verfolgungsbitleitung TRKBL' verbunden. Bei einigen Ausführungsformen ist der vierte Knoten E2' der zweiten Verfolgungsbitleitung TRKBL' ein Ende der zweiten Verfolgungsbitleitung TRKBL', das dem dritten Knoten E1' der zweiten Verfolgungsbitleitung TRKBL' gegenüberliegt.
  • Der zweite Verfolgungswortleitungswähler 406 ist eine Ausführungsform des ersten Verfolgungswortleitungswählers 106 (1 oder 4A und 4B). Im Gegensatz zu dem ersten Verfolgungswortleitungswähler 106 (1 oder 4A und 4B) ist der zweite Verfolgungswortleitungswähler 406 so konfiguriert, dass er die zweite Verfolgungswortleitung TRKWL' steuert und die sechste Gruppe von Steuersignalen TRK_E' erzeugt. Die zweite Verfolgungswortleitung TRKWL' ist eine Ausführungsform der ersten Verfolgungswortleitung TRKWL (1 oder 4A und 4B). Bei einigen Ausführungsformen ist die Länge der zweiten Verfolgungswortleitung TRKWL' so bemessen, dass eine entsprechende Wortleitung WL (nicht dargestellt) in einem zweiten Speicherzellen-Array 416 verfolgt werden kann. Der zweite Verfolgungswortleitungswähler 406 weist einen Inverter I1' und einen Inverter I2' auf. Bei einigen Ausführungsformen ist der zweite Verfolgungswortleitungswähler 406 von dem verschieden, der in 4B gezeigt ist, und weist andere Schaltungen als den Inverter I1' oder I2' auf. Der Inverter I1' ist eine Ausführungsform des Inverters I1 (1 oder 4A und 4B), und der Inverter I2' ist eine Ausführungsform des Inverters I2 (1 oder 4A und 4B).
  • Das erste Speicher-Array 102 und das zweite Speicher-Array 402a sind so konfiguriert, dass sie nicht der Reihe nach betrieben werden. Zum Beispiel ist das erste Speicher-Array 102 oder das zweite Speicher-Array 402a so konfiguriert, dass darauf zu dem gleichen Zeitpunkt zugegriffen werden kann. Zum Beispiel ist das Speichermakro 400' so konfiguriert, dass die Verfolgungsschaltung 114 des ersten Speicher-Array 102 während eines ersten Zeitraums betrieben wird und die Verfolgungsschaltung 414 des zweiten Speicher-Array 402a während eines zweiten Zeitraums betrieben wird, wobei der ersten Zeitraum von dem zweiten Zeitraum verschieden ist. Bei einigen Ausführungsformen ist das Speichermakro 400' so konfiguriert, dass das erste Speicher-Array 102 einem ersten Speichermodul entspricht und darauf während eines ersten Zeitraums zugegriffen wird und das zweite Speicher-Array 402a einem zweiten Speichermodul entspricht und darauf während eines zweiten Zeitraums zugegriffen wird, wobei der erste Zeitraum von dem zweiten Zeitraum verschieden ist.
  • Bei einigen Ausführungsformen wird das Speichermakro 400' ähnlich der in 1 gezeigten Ausführungsform so modifiziert, dass es eine Parallelübertragung auf einer oder mehreren der ersten Verfolgungssteuerleitung C1', der zweiten Verfolgungssteuerleitung C2', der dritten Verfolgungssteuerleitung C1a' und der vierten Verfolgungssteuerleitung C2a' unterstützt.
  • Zum Beispiel wird bei einigen Ausführungsformen das Speichermakro 400' so modifiziert, dass es eine Parallelübertragung auf der ersten Verfolgungssteuerleitung C1' unterstützt, indem die erste Verfolgungssteuerleitung C1' in eine Verfolgungssteuerleitung geändert wird, die der ersten Verfolgungssteuerleitung C1 von 1 ähnlich ist. Bei einigen Ausführungsformen ist, wenn die erste Verfolgungssteuerleitung C1' so konfiguriert ist, dass sie eine Parallelübertragung unterstützt, die erste Gruppe von Steuersignalen T1' ein paralleler Strom von Steuerdaten, der an die erste Gruppe von Speicherzellen 120 gesendet wird. Zum Beispiel sind bei diesen Ausführungsformen bei der Parallelübertragung die einzelnen Signale der ersten Gruppe von Steuersignalen T1' während eines gemeinsamen Taktzyklus voneinander unabhängig. Zum Beispiel ist bei diesen Ausführungsformen der logische Wert jedes Signals der ersten Gruppe von Steuersignalen T1' von dem logischen Wert anderer Signale der ersten Gruppe von Steuersignalen T1' unabhängig.
  • Zum Beispiel wird bei einigen Ausführungsformen das Speichermakro 400' so modifiziert, dass es eine Parallelübertragung auf der zweiten Verfolgungssteuerleitung C2' unterstützt, indem die zweite Verfolgungssteuerleitung C2' in 4B von der ersten Verfolgungswortleitung TRKWL getrennt wird. Bei einigen Ausführungsformen ist, wenn die zweite Verfolgungssteuerleitung C2' so konfiguriert ist, dass sie eine Parallelübertragung unterstützt, die zweite Gruppe von Steuersignalen T2' ein paralleler Strom von Steuerdaten, der an die zweite Gruppe von Speicherzellen 122 gesendet wird. Zum Beispiel sind bei diesen Ausführungsformen bei der Parallelübertragung die einzelnen Signale der zweiten Gruppe von Steuersignalen T2' während eines gemeinsamen Taktzyklus voneinander unabhängig. Zum Beispiel ist bei diesen Ausführungsformen der logische Wert jedes Signals der zweiten Gruppe von Steuersignalen T2' von dem logischen Wert anderer Signale der zweiten Gruppe von Steuersignalen T2' unabhängig.
  • Zum Beispiel wird bei einigen Ausführungsformen das Speichermakro 400' so modifiziert, dass es eine Parallelübertragung auf der dritten Verfolgungssteuerleitung C1a' unterstützt, indem die dritte Verfolgungssteuerleitung C1a' in eine Verfolgungssteuerleitung geändert wird, die der zweiten Verfolgungssteuerleitung C2 von 1 ähnlich ist. Bei einigen Ausführungsformen ist, wenn die dritte Verfolgungssteuerleitung C1a' so konfiguriert ist, dass sie eine Parallelübertragung unterstützt, die vierte Gruppe von Steuersignalen T1a' ein paralleler Strom von Steuerdaten, der an die dritte Gruppe von Speicherzellen 420 gesendet wird. Zum Beispiel sind bei diesen Ausführungsformen bei der Parallelübertragung die einzelnen Signale der vierten Gruppe von Steuersignalen Ta1' während eines gemeinsamen Taktzyklus voneinander unabhängig. Zum Beispiel ist bei diesen Ausführungsformen der logische Wert jedes Signals der vierten Gruppe von Steuersignalen T1a' von dem logischen Wert anderer Signale der vierten Gruppe von Steuersignalen T1a' unabhängig.
  • Zum Beispiel wird bei einigen Ausführungsformen das Speichermakro 400' so modifiziert, dass es eine Parallelübertragung auf der vierten Verfolgungssteuerleitung C2a' unterstützt, indem die vierte Verfolgungssteuerleitung C2a' in 4B von der zweiten Verfolgungswortleitung TRKWL' getrennt wird. Bei einigen Ausführungsformen ist, wenn die vierte Verfolgungssteuerleitung C2a' so konfiguriert ist, dass sie eine Parallelübertragung unterstützt, die fünfte Gruppe von Steuersignalen T2a' ein paralleler Strom von Steuerdaten, der an die vierte Gruppe von Speicherzellen 422 gesendet wird. Zum Beispiel sind bei diesen Ausführungsformen bei der Parallelübertragung die einzelnen Signale der fünften Gruppe von Steuersignalen T2a' während eines gemeinsamen Taktzyklus voneinander unabhängig. Zum Beispiel ist bei diesen Ausführungsformen der logische Wert jedes Signals der fünften Gruppe von Steuersignalen T2a' von dem logischen Wert anderer Signale der fünften Gruppe von Steuersignalen T2a' unabhängig.
  • Das Speichermakro 100 (1), das Speichermakro 400 (4A) oder das Speichermakro 400' (4B) hat eine geringere Elektromigration in der Verfolgungsbitleitung (z. B. der ersten Verfolgungsbitleitung TRKBL oder der zweiten Verfolgungsbitleitung TRKBL') als andere Speichermakroschaltungen. Zum Beispiel hat bei diesen Ausführungsformen durch Anschließen der ersten Vorladeschaltung 104 oder der zweiten Vorladeschaltung 404 an beiden Enden der Verfolgungsbitleitung (z. B. der ersten Verfolgungsbitleitung TRKBL oder der zweiten Verfolgungsbitleitung TRKBL') das Speichermakro 100 (1), das Speichermakro 400 (4A) oder das Speichermakro 400' (4B) eine geringere Elektromigration in der Verfolgungsbitleitung (z. B. der ersten Verfolgungsbitleitung TRKBL oder der zweiten Verfolgungsbitleitung TRKBL') als andere Speichermakroschaltungen. Eine Anzahl von Pull-down-Zellen und eine Anzahl von Lastzellen in dem Speichermakro 100 (1), dem Speichermakro 400 (4A) oder dem Speichermakro 400' (4B) werden dynamisch angepasst, wodurch eine flexiblere Speichermakroschaltung als andere Speichermakroschaltungen entsteht. Die erste Verfolgungsschaltung 114 oder die zweite Verfolgungsschaltung 414 wird mit einer Gruppe von Steuersignalen [z. B. mit der ersten Gruppe von Steuersignalen T1, T1' (1 oder 4A und 4B), der zweiten Gruppe von Steuersignalen T2, T2' (1 oder 4A und 4B), der vierten Gruppe von Steuersignalen T1a' (4B) oder der fünften Gruppe von Steuersignalen T2a' (4B)] dynamisch angepasst, wodurch eine flexiblere Speichermakroschaltung als andere Speichermakroschaltungen entsteht. Die Pull-down-Zellen und die Lastzellen in dem Speichermakro 100 (1), dem Speichermakro 400 (4A) oder dem Speichermakro 400' (4B) werden mit einer Gruppe von Steuersignalen [z. B. mit der ersten Gruppe von Steuersignalen T1, T1' (1 oder 4A und 4B), der zweiten Gruppe von Steuersignalen T2, T2' (1 oder 4A und 4B), der vierten Gruppe von Steuersignalen T1a' ( 4B) oder der fünften Gruppe von Steuersignalen T2a' (4B)] dynamisch angepasst, wodurch eine flexiblere Speichermakroschaltung als andere Speichermakroschaltungen entsteht. Bei einigen Ausführungsformen werden die Pull-down-Zellen und die Lastzellen in dem Speichermakro 100 (1), dem Speichermakro 400 (4A) oder dem Speichermakro 400' (4B) mit einer Gruppe von Steuersignalen [z. B. mit der ersten Gruppe von Steuersignalen T1, T1' (1 oder 4A und 4B), der zweiten Gruppe von Steuersignalen T2, T2' (1 oder 4A und 4B), der vierten Gruppe von Steuersignalen T1a' (4B) oder der fünften Gruppe von Steuersignalen T2a' (4B)] extern gesteuert, wodurch eine flexiblere Speichermakroschaltung als andere Speichermakroschaltungen entsteht. Bei einigen Ausführungsformen sind die Pull-down-Zellen und die Lastzellen in dem Speichermakro 100 (1), dem Speichermakro 400 ( 4A) oder dem Speichermakro 400' (4B) wie andere Speichermakroschaltungen nicht direkt mit einer internen Versorgungsspannung VDD oder VSS des Speichermakros 100 (1), des Speichermakros 400 (4A) oder des Speichermakros 400' (4B) verbunden.
  • 5A ist ein Teil einer Anordnungszeichnung eines Speichermakros 500, das in den 1, 4A und 4B verwendet werden kann, gemäß einigen Ausführungsformen.
  • Das Speichermakro 500 weist eine Verfolgungsbitleitung 502, eine Durchkontaktierung 504, einen Verfolgungsbitleitungsanschluss 506, eine Spalte 514 von Verfolgungszellen und eine Verfolgungszelle 516 auf. Das Speichermakro 500 weist außerdem weitere Layout-Elemente (z. B. Randzellen, Speicherzellen oder andere Metallschichten) auf, die der Einfachheit halber nicht beschrieben werden.
  • Die Verfolgungsbitleitung 502 ist eine Ausführungsform der ersten Verfolgungsbitleitung TRKBL (1 oder 4A und 4B) oder der zweiten Verfolgungsbitleitung TRKBL' (4B). Der Verfolgungsbitleitungsanschluss 506 ist eine Ausführungsform des ersten Anschlusses 130 (1). Die Spalte 514 von Verfolgungszellen ist eine Ausführungsform der ersten Verfolgungsschaltung 114 (1, 4A und 4B) oder der zweiten Verfolgungsschaltung 414 (4B). Die Verfolgungszelle 516 ist eine Ausführungsform der Speicherzelle 114[M1+M2) der zweiten Gruppe von Speicherzellen 122 (1, 4A und 4B) oder der Speicherzelle 414[M1'+M2'] der zweiten Gruppe von Speicherzellen 122 (4B). Komponenten, die denen in 1 oder 4A und 4B gleich oder ähnlich sind, werden mit den gleichen Bezugssymbolen bezeichnet und werden daher nicht nochmals näher beschrieben.
  • Die Verfolgungsbitleitung 502 verläuft in einer ersten Richtung Y und ist in der Spalte 514 von Verfolgungszellen angeordnet. Die Verfolgungsbitleitung 502 ist in einer Metallschicht M0 angeordnet. Die Metallschicht M0 ist unter einer Metallschicht M1 angeordnet. Die Metallschicht M0 verbindet einen Gate-Anschluss und einen Drain-Anschluss der Verfolgungszelle 516 elektrisch mit anderen Metallschichten [z. B. der Metallschicht M1, einer Metallschicht M2 (nicht dargestellt) oder einer Metallschicht M3 (nicht dargestellt)] oder mit anderen Verfolgungszellen (nicht dargestellt). Die Verfolgungsbitleitung 502 ist durch die Durchkontaktierung 504 mit dem Verfolgungsbitleitungsanschluss 506 elektrisch verbunden. Die Verfolgungsbitleitung 502 umfasst ein leitendes Material, wie etwa Kupfer, Aluminium, Nickel, Titan, Wolfram oder ein anderes geeignetes leitendes Material. Bei einigen Ausführungsformen umfasst die Verfolgungsbitleitung 502 einen oder mehrere leitende Leitungsteile.
  • Die Durchkontaktierung 504 verläuft in das und aus dem Blatt und ist so konfiguriert, dass sie eine elektrische Verbindung zwischen leitenden Schichten auf verschiedenen Ebenen des Speichermakros 500 herstellt. Die Durchkontaktierung 504 ist in einer oder mehreren Schichten angeordnet, die sich über oder unter einem entsprechenden Kontakt-Pad (nicht dargestellt) oder Lande-Pad (nicht dargestellt) befinden. Die Durchkontaktierung 504 umfasst ein leitendes Material, wie etwa Kupfer, Aluminium, Nickel, Titan, Wolfram oder ein anderes geeignetes leitendes Material. Bei einigen Ausführungsformen umfasst die Durchkontaktierung 504 einen oder mehrere leitende Leitungsteile.
  • Der Verfolgungsbitleitungsanschluss 506 ist auf der Metallschicht M1 angeordnet. Der Verfolgungsbitleitungsanschluss 506 ist auf einem Seitenteil 550 in der Anordnungszeichnung des Speichermakros 500 angeordnet. Der Seitenteil 550 des Speichermakros 500 ist eine Ausführungsform der Seite 150 von 1. Der Verfolgungsbitleitungsanschluss 506 verläuft in einer zweiten Richtung X, die im Wesentlichen senkrecht zu der ersten Richtung Y ist. Bei einigen Ausführungsformen ist eine Seitenfläche des Verfolgungsbitleitungsanschlusses 506 im Wesentlichen bündig mit dem Seitenteil 550. Der Verfolgungsbitleitungsanschluss 506 umfasst ein leitendes Material, wie etwa Kupfer, Aluminium, Nickel, Titan, Wolfram oder ein anderes geeignetes leitendes Material. Bei einigen Ausführungsformen umfasst der Verfolgungsbitleitungsanschluss 506 einen oder mehrere leitende Leitungsteile.
  • 5B ist ein Teil einer Anordnungszeichnung eines Speichermakros 500', das in den 1, 4A und 4B verwendet werden kann, gemäß einigen Ausführungsformen.
  • Das Speichermakro 500' ist eine Ausführungsform des Speichermakros 500 von 5A. Das Speichermakro 500' weist eine Verfolgungsbitleitung 502, einen Verfolgungsbitleitungsanschluss 508, eine Durchkontaktierung 510, eine Spalte 514 von Verfolgungszellen und eine Verfolgungszelle 518 auf. Das Speichermakro 500' weist außerdem weitere Layout-Elemente (z. B. Randzellen, Speicherzellen oder andere Metallschichten) auf, die der Einfachheit halber nicht beschrieben werden. Komponenten, die denen in 1, 4A und 4B oder 5A gleich oder ähnlich sind, werden mit den gleichen Bezugssymbolen bezeichnet und werden daher nicht nochmals näher beschrieben.
  • Der Verfolgungsbitleitungsanschluss 508 ist eine Ausführungsform des zweiten Anschlusses 132 von 1. Die Verfolgungszelle 518 ist eine Ausführungsform der Speicherzelle 114[1] der ersten Gruppe von Speicherzellen 120 (1, 4A und 4B) oder der Speicherzelle 414[1] der dritten Gruppe von Speicherzellen 420 (4B).
  • Die Verfolgungsbitleitung 502 ist durch die Durchkontaktierung 510 elektrisch mit dem Verfolgungsbitleitungsanschluss 508 verbunden.
  • Die Metallschicht Mo verbindet einen Gate-Anschluss und einen Drain-Anschluss der Verfolgungszelle 518 elektrisch mit anderen Metallschichten [z. B. der Metallschicht M1, einer Metallschicht M2 (nicht dargestellt) oder einer Metallschicht M3 (nicht dargestellt)] oder mit anderen Verfolgungszellen.
  • Der Verfolgungsbitleitungsanschluss 508 ist auf der Metallschicht M1 angeordnet. Der Verfolgungsbitleitungsanschluss 508 ist auf einem Seitenteil 560 in der Anordnungszeichnung des Speichermakros 500' angeordnet. Bei einigen Ausführungsformen entspricht der Seitenteil 560 in der Anordnungszeichnung des Speichermakros 500' einem unteren Teil des Speichermakros 500'.
  • Der Verfolgungsbitleitungsanschluss 508 verläuft in einer ersten Richtung Y. Bei einigen Ausführungsformen ist eine Seitenfläche des Verfolgungsbitleitungsanschlusses 508 im Wesentlichen bündig mit dem Seitenteil 560. Der Verfolgungsbitleitungsanschluss 508 umfasst ein leitendes Material, wie etwa Kupfer, Aluminium, Nickel, Titan, Wolfram oder ein anderes geeignetes leitendes Material. Bei einigen Ausführungsformen umfasst der Verfolgungsbitleitungsanschluss 508 einen oder mehrere leitende Leitungsteile.
  • Die Durchkontaktierung 510 verläuft in das und aus dem Blatt und ist so konfiguriert, dass sie eine elektrische Verbindung zwischen leitenden Schichten auf verschiedenen Ebenen des Speichermakros 500' herstellt. Die Durchkontaktierung 510 ist in einer oder mehreren Schichten angeordnet, die sich über oder unter einem entsprechenden Kontakt-Pad (nicht dargestellt) oder Lande-Pad (nicht dargestellt) befinden. Die Durchkontaktierung 510 umfasst ein leitendes Material, wie etwa Kupfer, Aluminium, Nickel, Titan, Wolfram oder ein anderes geeignetes leitendes Material. Bei einigen Ausführungsformen umfasst die Durchkontaktierung 510 einen oder mehrere leitende Leitungsteile.
  • Das Speichermakro 500 (5A) oder das Speichermakro 500' (5B) hat eine geringere Elektromigration als andere Speichermakroschaltungen. Zum Beispiel hat bei einigen Ausführungsformen durch Verbinden der ersten Vorladeschaltung 104 oder der zweiten Vorladeschaltung 404 mit dem Verfolgungsbitleitungsanschluss 506 bzw. dem Verfolgungsbitleitungsanschluss 508 die Verfolgungsbitleitung in dem Speichermakro 500 von 5A oder in dem Speichermakro 500' von 5B eine geringere Elektromigration als Verfolgungsbitleitungen in anderen Speichermakroschaltungen.
  • 6 ist eine Anordnungszeichnung eines Speichermakros 600, das in den 1, 4A und 4B verwendet werden kann, gemäß einigen Ausführungsformen.
  • Das Speichermakro 600 weist eine Verfolgungsbitleitung 502, eine Spalte 514 von Verfolgungszellen, eine Spannungsversorgungsleitung 610, eine Verfolgungswortleitung 602, einen Metallteil 602', eine Wortleitung 604, eine Wortleitung 606, eine Durchkontaktierung 608 und eine Verfolgungszelle 620 auf. Das Speichermakro 600 weist außerdem weitere Layout-Elemente (z. B. Randzellen, Speicherzellen oder andere Metallschichten) auf, die der Einfachheit halber nicht beschrieben werden.
  • Die Verfolgungsbitleitung 502 ist eine Ausführungsform der ersten Verfolgungsbitleitung TRKBL (1 oder 4A und 4B) oder der zweiten Verfolgungsbitleitung TRKBL' (4B). Die Spalte 514 von Verfolgungszellen ist eine Ausführungsform der ersten Verfolgungsschaltung 114 (1, 4A und 4B) oder der zweiten Verfolgungsschaltung 414 ( 4B). Die Verfolgungswortleitung 602 ist eine Ausführungsform der ersten Verfolgungswortleitung TRKWL (1 oder 4A und 4B), der ersten Verfolgungssteuerleitung C1 (1 oder 4A und 4B), der ersten Verfolgungssteuerleitung C1' (4A), der dritten Verfolgungssteuerleitung C1a' (4B), der zweiten Verfolgungssteuerleitung C2 (1 oder 4A und 4B), der ersten Verfolgungssteuerleitung C2' (4A), der vierten Verfolgungssteuerleitung C2a' (4B) oder der zweiten Verfolgungswortleitung TRKWL' (4B). Die Wortleitung 604 ist eine Ausführungsform der Wortleitung WL (3). Die Wortleitung 606 ist eine Ausführungsform der Wortleitung WL (3). Die Verfolgungszelle 620 ist eine Ausführungsform einer Speicherzelle der zweiten Gruppe von Speicherzellen 122 (1, 4A und 4B) oder einer Speicherzelle der zweiten Gruppe von Speicherzellen 422 (4B). Komponenten, die denen in 1, 4A oder 4B gleich oder ähnlich sind, werden mit den gleichen Bezugssymbolen bezeichnet und werden daher nicht nochmals näher beschrieben.
  • Die Verfolgungswortleitung 602 verläuft in der zweiten Richtung X und ist zwischen der Wortleitung 604 und der Wortleitung 606 angeordnet. Die Verfolgungswortleitung 602 ist in einer Metallschicht M1 angeordnet. Bei einigen Ausführungsformen entspricht ein Seitenteil der Verfolgungswortleitung 602 (z. B. der Teil, der an den Seitenteil 550 angrenzt) einem Verfolgungswortleitungsanschluss. Bei einigen Ausführungsformen ist eine Seitenfläche der Verfolgungswortleitung 602 im Wesentlichen bündig mit dem Seitenteil 550. Der Metallteil 602' verläuft in der ersten Richtung Y. Der Metallteil 602' ist in einer Metallschicht Mo angeordnet. Die Metallschicht Mo ist unter der Metallschicht M1 angeordnet. Der Metallteil 602' verbindet einen Gate-Anschluss und einen Drain-Anschluss eines oder mehrerer Transistoren in der Verfolgungszelle 620 elektrisch mit anderen Metallschichten [z. B. der Metallschicht M1, einer Metallschicht M2 (nicht dargestellt) oder einer Metallschicht M3 (nicht dargestellt)], mit anderen Verfolgungszellen oder mit der Verfolgungswortleitung 602. Die Verfolgungswortleitung 602 oder der Metallteil 602' umfasst ein leitendes Material, wie etwa Kupfer, Aluminium, Nickel, Titan, Wolfram oder ein anderes geeignetes leitendes Material. Bei einigen Ausführungsformen umfasst die Verfolgungswortleitung 602 oder der Metallteil 602' einen oder mehrere leitende Leitungsteile.
  • Die Wortleitung 604 und die Wortleitung 606 verlaufen in der zweiten Richtung X. Die Wortleitung 604 oder die Wortleitung 606 ist in der Metallschicht M1 angeordnet. Die Wortleitung 604 oder die Wortleitung 606 umfasst ein leitendes Material, wie etwa Kupfer, Aluminium, Nickel, Titan, Wolfram oder ein anderes geeignetes leitendes Material. Bei einigen Ausführungsformen umfasst die Wortleitung 604 oder die Wortleitung 606 einen oder mehrere leitende Leitungsteile.
  • Die Durchkontaktierung 608 verbindet die Verfolgungswortleitung 602 elektrisch mit dem Metallteil 602'. Die Durchkontaktierung 608 verläuft in das und aus dem Blatt und ist so konfiguriert, dass sie eine elektrische Verbindung zwischen leitenden Schichten auf verschiedenen Ebenen des Speichermakros 600 herstellt. Die Durchkontaktierung 608 ist in einer oder mehreren Schichten angeordnet, die sich über oder unter einem entsprechenden Kontakt-Pad (nicht dargestellt) oder Lande-Pad (nicht dargestellt) befinden. Die Durchkontaktierung 608 umfasst ein leitendes Material, wie etwa Kupfer, Aluminium, Nickel, Titan, Wolfram oder ein anderes geeignetes leitendes Material. Bei einigen Ausführungsformen umfasst die Durchkontaktierung 608 einen oder mehrere leitende Leitungsteile.
  • Die Spannungsversorgungsleitung 610 verläuft in der ersten Richtung Y und ist in der Spalte 514 von Verfolgungszellen angeordnet. Die Spannungsversorgungsleitung 610 ist im Wesentlichen parallel zu der Verfolgungsbitleitung 502. Die Spannungsversorgungsleitung 610 ist in der Metallschicht Mo angeordnet. Die Spannungsversorgungsleitung 610 ist mit Source-Anschlüssen der PMOS-Transistoren P3 und P4 in jeder Speicherzelle 300 (3) der ersten Gruppe von Speicherzellen 120 oder der zweiten Gruppe von Speicherzellen 122 elektrisch verbunden. Die Spannungsversorgungsleitung 610 608 umfasst ein leitendes Material, wie etwa Kupfer, Aluminium, Nickel, Titan, Wolfram oder ein anderes geeignetes leitendes Material. Bei einigen Ausführungsformen umfasst die Spannungsversorgungsleitung 610 einen oder mehrere leitende Leitungsteile. Die Spannungsversorgungsleitung 610 ist so konfiguriert, dass sie eine Spannung der ersten Spannungsquelle VDDI bereitstellt.
  • Die Verfolgungszelle 620 ist durch den Metallteil 602' und die Durchkontaktierung 608 mit der Verfolgungswortleitung 602 verbunden und wird mit einer Gruppe von Steuersignalen [z. B. mit der ersten Gruppe von Steuersignalen T1, T1' (1 oder 4A und 4B), der zweiten Gruppe von Steuersignalen T2, T2' (1 oder 4A und 4B), der vierten Gruppe von Steuersignalen T1a' (4B) oder der fünften Gruppe von Steuersignalen T2a' (4B)] dynamisch angepasst, wodurch ein flexibleres Speichermakro 600 als andere Speichermakros entsteht. Bei einigen Ausführungsformen ist die Verfolgungszelle 620 eine Pull-down-Zelle oder eine Lastzelle, die mit einer Gruppe von Steuersignalen [z. B. mit der ersten Gruppe von Steuersignalen T1, T1' (1 oder 4A und 4B), der zweiten Gruppe von Steuersignalen T2, T2' (1 oder 4A und 4B), der vierten Gruppe von Steuersignalen T1a' (4B) oder der fünften Gruppe von Steuersignalen T2a' (4B)] extern gesteuert wird, wodurch ein flexibleres Speichermakro 600 als andere Speichermakros entsteht. Zum Beispiel ist bei einigen Ausführungsformen die Verfolgungszelle 620 eine Pull-down-Zelle, die einen Durchgangs-Gate-Transistor 640 aufweist, der ein Gate hat, das nicht direkt mit einer internen Referenz-Versorgungsspannung VSS des Speichermakros 600 verbunden ist, und sie wird mit einer Gruppe von Steuersignalen [z. B. mit der ersten Gruppe von Steuersignalen T1, T1' (1 oder 4A und 4B), der zweiten Gruppe von Steuersignalen T2, T2' (1 oder 4A und 4B), der vierten Gruppe von Steuersignalen T1a' (4B) oder der fünften Gruppe von Steuersignalen T2a' (4B)] dynamisch angepasst. Zum Beispiel ist bei einigen Ausführungsformen die Verfolgungszelle 620 eine Lastzelle, die den Durchgangs-Gate-Transistor 640 aufweist, der ein Gate hat, das nicht direkt mit einer internen Versorgungsspannung VDDI des Speichermakros 600 verbunden ist, und sie wird mit einer Gruppe von Steuersignalen [z. B. mit der ersten Gruppe von Steuersignalen T1, T1' (1 oder 4A und 4B), der zweiten Gruppe von Steuersignalen T2, T2' (1 oder 4A und 4B), der vierten Gruppe von Steuersignalen T1a' (4B) oder der fünften Gruppe von Steuersignalen T2a' (4B)] dynamisch angepasst.
  • 7 ist ein Ablaufdiagramm eines Verfahrens 700 zum Betreiben eines Speichermakros, wie etwa des Speichermakros von 1, 4A oder 4B, gemäß einigen Ausführungsformen. Es ist klar, dass weitere Schritte vor, während und/oder nach dem in 7 dargestellten Verfahren 700 ausgeführt werden können und dass weitere Prozesse hier nur kurz beschrieben werden.
  • Im Schritt 702 des Verfahrens 700 wird eine erste Gruppe von Steuersignalen [z. B. die dritte Gruppe von Steuersignalen TRK_E oder die sechste Gruppe von Steuersignalen TRK_E' (1, 4A und 4B)] auf einer Wortleitung [z. B. der Verfolgungswortleitung TRKWL ( 1, 4A und 4B) oder der Verfolgungswortleitung TRKWL' (4B)] empfangen. Bei einigen Ausführungsformen entspricht die erste Gruppe von Steuersignalen (z. B. die dritte Gruppe von Steuersignalen TRK_E oder die sechste Gruppe von Steuersignalen TRK_E') einem Verfolgungswortleitungssignal.
  • Das Verfahren 700 geht mit dem Schritt 704 weiter, in dem eine Verfolgungsbitleitung [z. B. die erste Verfolgungsbitleitung TRKBL oder die zweite Verfolgungsbitleitung TRKBL' (1 oder 4A und 4B)] auf Grund der ersten Gruppe von Steuersignalen [z. B. der dritten Gruppe von Steuersignalen TRK_E oder der sechsten Gruppe von Steuersignalen TRK_E' (1, 4A und 4B)] mittels einer Vorladeschaltung [z. B. der ersten Vorladeschaltung 104 (1 oder 4A und 4B) oder der zweiten Vorladeschaltung 404 ( 4B)] auf einen Vorlade-Spannungspegel (z. B. einen logischen H-Pegel oder L-Pegel) geladen wird. Die Vorladeschaltung [z. B. die erste Vorladeschaltung 104 (1 oder 4A und 4B) oder die zweite Vorladeschaltung 404 (4B)] ist mit einer Verfolgungsbitleitung [z. B. der ersten Verfolgungsbitleitung TRKBL oder der zweiten Verfolgungsbitleitung TRKBL' (1 oder 4A und 4B)] verbunden. Bei einigen Ausführungsformen werden ein erster Knoten [z. B. der Knoten E1 (1 oder 4A und 4B) oder der Knoten E1' (4B)] und ein zweiter Knoten [z. B. der Knoten E2 (1 oder 4A und 4B) oder der Knoten E2' (4B)] der Verfolgungsbitleitung [z. B. der ersten Verfolgungsbitleitung TRKBL oder der zweiten Verfolgungsbitleitung TRKBL' (1 oder 4A und 4B)] von einer Vorladeschaltung [z. B. der ersten Vorladeschaltung 104 (1 oder 4A und 4B) oder der zweiten Vorladeschaltung 404 (4B)] geladen.
  • Das Verfahren 700 geht mit dem Schritt 706 weiter, in dem in Reaktion auf eine zweite Gruppe von Steuersignalen [z. B. die erste Gruppe von Steuersignalen T1, T1' (1 oder 4A und 4B) oder die vierte Gruppe von Steuersignalen T1a' (4B)] eine erste Gruppe von Speicherzellen [z. B. die erste Gruppe von Speicherzellen 120 (1 oder 4A und 4B) oder die dritte Gruppe von Speicherzellen 420 (4B)] als eine erste Gruppe von Lastzellen (z. B. die Speicherzelle 300 von 3) konfiguriert wird.
  • Das Verfahren 700 geht mit dem Schritt 708 weiter, in dem in Reaktion auf eine dritte Gruppe von Steuersignalen [z. B. die zweite Gruppe von Steuersignalen T2, T2' (1 oder 4A und 4B) oder die fünfte Gruppe von Steuersignalen T2a' (4B)] eine zweite Gruppe von Speicherzellen [z. B. die zweite Gruppe von Speicherzellen 122 (1 oder 4A und 4B) oder die vierte Gruppe von Speicherzellen 422 (4B)] als eine erste Gruppe von Pull-down-Zellen (z. B. die Speicherzelle 300 von 3) konfiguriert wird. Die Verfolgungsbitleitung [z. B. die erste Verfolgungsbitleitung TRKBL oder die zweite Verfolgungsbitleitung TRKBL' (1 oder 4A und 4B)] wird mit der ersten Gruppe von Speicherzellen [z. B. der ersten Gruppe von Speicherzellen 120 (1 oder 4A und 4B) oder der dritten Gruppe von Speicherzellen 420 (4B)] und der zweiten Gruppe von Speicherzellen [z. B. der zweiten Gruppe von Speicherzellen 122 (1 oder 4A und 4B) oder der vierten Gruppe von Speicherzellen 422 (4B)] verbunden.
  • Das Verfahren 700 geht mit dem Schritt 710 weiter, in dem auf Grund eines Übergangs einer zweiten Gruppe von Steuersignalen [z. B. der ersten Gruppe von Steuersignalen T1, T1' (1 oder 4A und 4B) oder der vierten Gruppe von Steuersignalen T1a' (4B)] die Konfiguration der ersten Gruppe von Speicherzellen [z. B. der ersten Gruppe von Speicherzellen 120 (1 oder 4A und 4B) oder der dritten Gruppe von Speicherzellen 420 (4B)] von einer Gruppe von Speicherzellen, die der ersten Gruppe von Lastzellen (z. B. der Speicherzelle 300 von 3) entspricht, in eine Gruppe von Speicherzellen geändert wird, die einer zweiten Gruppe von Pull-down-Zellen (z. B. der Speicherzelle 300 von 3) entspricht. Bei einigen Ausführungsformen wird auf Grund eines Übergangs einer ersten Gruppe von Steuersignalen [z. B. der ersten Gruppe von Steuersignalen T1, T1' (1 oder 4A und 4B) oder der vierten Gruppe von Steuersignalen T1a' (4B)] von logisch low auf logisch high die Konfiguration der ersten Gruppe von Speicherzellen [z. B. der ersten Gruppe von Speicherzellen 120 (1 oder 4A und 4B) oder der dritten Gruppe von Speicherzellen 420 (4B)] von einer Gruppe von Speicherzellen, die der ersten Gruppe von Lastzellen entspricht, in die erste Gruppe von Pull-down-Zellen geändert.
  • Das Verfahren 700 geht mit dem Schritt 712 weiter, in dem auf Grund eines Übergangs einer dritten Gruppe von Steuersignalen [z. B. der zweiten Gruppe von Steuersignalen T2, T2' (1 oder 4A und 4B) oder der fünften Gruppe von Steuersignalen T2a' (4B)] die Konfiguration der zweiten Gruppe von Speicherzellen [z. B. der zweiten Gruppe von Speicherzellen 122 (1 oder 4A und 4B) oder der vierten Gruppe von Speicherzellen 422 ( 4B)] von einer Gruppe von Speicherzellen, die der ersten Gruppe von Pull-down-Zellen (z. B. der Speicherzelle 300 von 3) entspricht, in eine Gruppe von Speicherzellen geändert wird, die einer zweiten Gruppe von Lastzellen (z. B. der Speicherzelle 300 von 3) entspricht. Bei einigen Ausführungsformen wird auf Grund eines Übergangs einer zweiten Gruppe von Steuersignalen [z. B. der zweiten Gruppe von Steuersignalen T2, T2' (1 oder 4A und 4B) oder der vierten Gruppe von Steuersignalen T2a' (4B)] von logisch high auf logisch low die Konfiguration der zweiten Gruppe von Speicherzellen [z. B. der zweiten Gruppe von Speicherzellen 122 (1 oder 4A und 4B) oder der vierten Gruppe von Speicherzellen 422 ( 4B)] von einer Gruppe von Speicherzellen, die der ersten Gruppe von Pull-down-Zellen entspricht, in die erste Gruppe von Lastzellen geändert.
  • Bei einigen Ausführungsformen umfasst das Konfigurieren der zweiten Gruppe von Speicherzellen [z. B. der zweiten Gruppe von Speicherzellen 122 (1 oder 4A und 4B) oder der vierten Gruppe von Speicherzellen 422 (4B)] als die Gruppe von Pull-down-Zellen in Reaktion auf eine dritte Gruppe von Steuersignalen [z. B. die zweite Gruppe von Steuersignalen T2, T2' (1 oder 4A und 4B) oder die fünfte Gruppe von Steuersignalen T2a' (4B)] das Ziehen, mittels der zweiten Gruppe von Speicherzellen [z. B. der zweiten Gruppe von Speicherzellen 122 (1 oder 4A und 4B) oder der vierten Gruppe von Speicherzellen 422 ( 4B)], des Spannungspegels der Verfolgungsbitleitung [z. B. der ersten Verfolgungsbitleitung TRKBL oder der zweiten Verfolgungsbitleitung TRKBL' (1 oder 4A und 4B)] von dem Vorlade-Spannungspegel (z. B. dem logischen H-Pegel) auf einen logischen L-Pegel, wobei die zweite Gruppe von Speicherzellen [z. B. die zweite Gruppe von Speicherzellen 122 (1 oder 4A und 4B) oder die vierte Gruppe von Speicherzellen 422 (4B)] auf die dritte Gruppe von Steuersignalen [z. B. die zweite Gruppe von Steuersignalen T2, T2' (1 oder 4A und 4B) oder die fünfte Gruppe von Steuersignalen T2a' (4B)] reagiert.
  • 8 ist ein Schaltplan eines Speichermakros 800 gemäß einigen Ausführungsformen.
  • Das Speichermakro 800 ist eine Ausführungsform des Speichermakros 100 von 1. Im Gegensatz zu dem Speichermakro 100 von 1 weist das Speichermakro 800 weiterhin Folgendes auf: eine erste Gruppe von Randzellen 802, eine zweite Gruppe von Randzellen 804, eine dritte Gruppe von Randzellen 806, eine Gruppe von Speicherschaltungen 808[1] ... 808[M] (die kollektiv als „Gruppe von Speicherschaltungen 808“ bezeichnet werden) und eine Gruppe von leitenden Leitungen 810[1] ... 810[M] (die kollektiv als „Gruppe von leitenden Leitungen 810“ bezeichnet werden), wobei M eine ganze Zahl ist, die der Anzahl von Zeilen in dem ersten Speicherzellen-Array 116 entspricht. Komponenten, die denen in 1, 4A oder 4B gleich oder ähnlich sind, werden mit den gleichen Bezugssymbolen bezeichnet und werden daher nicht nochmals näher beschrieben.
  • Das Speichermakro 800 weist ein Array mit M + 2 Zeilen und N + 2 Spalten auf, wobei M eine ganze Zahl ist, die der Anzahl von Zeilen in dem ersten Speicherzellen-Array 116 entspricht, und N eine ganze Zahl ist, die der Anzahl von Spalten in dem ersten Speicherzellen-Array 116 entspricht. Ein Mittelteil des Speichermakros 800 entspricht dem ersten Speicherzellen-Array 116 von 1. Die erste Gruppe von Randzellen 802, die zweite Gruppe von Randzellen 804, die dritte Gruppe von Randzellen 806 und die Gruppe von Speicherschaltungen 808 sind so konfiguriert, dass sie das erste Speicherzellen-Array 116 in 8 umschließen.
  • Die erste Gruppe von Randzellen 802 umfasst N + 2 Randzellen, wobei N eine ganze Zahl ist, die der Anzahl von Spalten in dem ersten Speicherzellen-Array 116 entspricht. Die erste Gruppe von Randzellen 802 ist in der Zeile 0 des Speichermakros 800 angeordnet. Die Zeile 0 ist in der zweiten Richtung X angeordnet. Die erste Gruppe von Randzellen 802 umfasst N + 2 Randzellen. Die Randzellen sind Speicherzellen, die entlang einem Rand des Speichermakros 800 angeordnet sind. Bei einigen Ausführungsformen entsprechen die Randzellen Dummy-Zellen. Bei einigen Ausführungsformen haben die Randzellen die gleiche Struktur wie die Speicherzellen in dem ersten Speicherzellen-Array 116. Bei einigen Ausführungsformen entsprechen die Randzellen einem SRAM-Teil des Speichermakros 800. Bei einigen Ausführungsformen umfassen die Randzellen eine oder mehrere Single-Port-(SP)-SRAM-Zellen. Bei einigen Ausführungsformen umfassen die Randzellen eine oder mehrere Dual-Port-(DP)-SRAM-Zellen. Andere Arten von Speicherzellen in der ersten Gruppe von Randzellen 802 liegen innerhalb des beabsichtigten Schutzumfangs der vorliegenden Erfindung.
  • Die zweite Gruppe von Randzellen 804 umfasst N + 2 Randzellen, wobei N eine ganze Zahl ist, die der Anzahl von Spalten in dem ersten Speicherzellen-Array 116 entspricht. Die zweite Gruppe von Randzellen 804 ist in der Zeile M + 1 des Speichermakros 800 angeordnet, wobei M eine ganze Zahl ist, die der Anzahl von Zeilen in dem ersten Speicherzellen-Array 116 entspricht. Die Zeile M+1 ist in der zweiten Richtung X angeordnet. Die zweite Gruppe von Randzellen 804 umfasst N + 2 Randzellen.
  • Die dritte Gruppe von Randzellen 806 umfasst M Randzellen, wobei M eine ganze Zahl ist, die der Anzahl von Zeilen in dem ersten Speicherzellen-Array 116 entspricht. Die dritte Gruppe von Randzellen 806 ist in der Spalte 0 des Speichermakros 800 angeordnet. Die Spalte 0 ist in der ersten Richtung Y angeordnet. Die dritte Gruppe von Randzellen 806 umfasst M Randzellen.
  • Die Gruppe von Speicherschaltungen 808 umfasst M Speicherschaltungen 808[1] ... 808[M], wobei M eine ganze Zahl ist, die der Anzahl von Zeilen in dem ersten Speicherzellen-Array 116 entspricht. Die Gruppe von Speicherschaltungen 808 ist in der Spalte N+1 des Speichermakros 800 angeordnet, wobei N eine ganze Zahl ist, die der Anzahl von Spalten in dem ersten Speicherzellen-Array 116 entspricht. Die Spalte N+1 ist in der ersten Richtung Y angeordnet. Die Anzahl von Speicherschaltungen der Gruppe von Speicherschaltungen 808 entspricht der Anzahl von Zeilen in dem ersten Speicherzellen-Array 116. Bei einigen Ausführungsformen ist die Gruppe von Speicherschaltungen 808 so konfiguriert, dass sie eine andere Gruppe von Randzellen (die zum Beispiel als eine vierte Gruppe von Randzellen 1108 dargestellt ist) in dem Speichermakro 800 ersetzt.
  • Die Gruppe von Speicherschaltungen 808 ist entlang einem Rand 850 des Speichermakros 800 angeordnet. Bei einigen Ausführungsformen entspricht die Gruppe von Speicherschaltungen 808 SRAM-Zellen in einem SRAM-Teil des Speichermakros 800. Bei einigen Ausführungsformen hat jede Speicherschaltung der Gruppe von Speicherschaltungen 808 die gleiche Struktur wie die Speicherzellen in dem ersten Speicherzellen-Array 116, aber jede Speicherschaltung der Gruppe von Speicherschaltungen 808 ist als eine Speicherschaltung (z. B. eine Speicherschaltung 900 in 9) konfiguriert. Bei einigen Ausführungsformen umfasst jede Speicherschaltung der Gruppe von Speicherschaltungen 808 eine oder mehrere Single-Port-(SP)-SRAM-Zellen, die als eine Speicherschaltung (z. B. die Speicherschaltung 900 in 9) konfiguriert sind. Bei einigen Ausführungsformen umfasst jede Speicherschaltung der Gruppe von Speicherschaltungen 808 eine oder mehrere Dual-Port-(DP)-SRAM-Zellen, die als eine Speicherschaltung (z. B. die Speicherschaltung 900 in 9) konfiguriert sind. Andere Arten von Speicherzellen in der Gruppe von Speicherschaltungen 808 liegen innerhalb des beabsichtigten Schutzumfangs der vorliegenden Erfindung. Bei einigen Ausführungsformen weist keine Speicherschaltung der Gruppe von Speicherschaltungen 808 logische Bauelemente auf. Bei einigen Ausführungsformen entsprechen logische Bauelemente Bauelementen, die nicht die gleiche Struktur wie die SRAM-Zellen in dem ersten Speicherzellen-Array 116 haben.
  • Die Gruppe von Speicherschaltungen 808 ist so konfiguriert, dass sie eine Gruppe von Steuersignalen R_EN empfängt. Die Gruppe von Speicherschaltungen 808 ist so konfiguriert, dass sie in Reaktion auf die Gruppe von Steuersignalen R_EN ein- oder ausgeschaltet wird.
  • Jede Speicherschaltung der Gruppe von Speicherschaltungen 808 ist so konfiguriert, dass sie ein entsprechendes Steuersignal der Gruppe von Steuersignalen R_EN[1] ... R_EN[M] (die kollektiv als „Gruppe von Steuersignalen R_EN“ bezeichnet werden) an einem entsprechenden Anschluss einer Gruppe von Steuersignalen 830[1] ... 830[M] (die kollektiv als „Gruppe von Steuersignalen 830“ bezeichnet werden) empfängt, wobei M eine ganze Zahl ist, die der Anzahl von Zeilen in dem ersten Speicherzellen-Array 116 entspricht. Jede Speicherschaltung der Gruppe von Speicherschaltungen 808 ist durch eine entsprechende leitende Leitung der Gruppe von leitenden Leitungen 810 mit einer entsprechenden Zeile von Speicherzellen des ersten Speicherzellen-Array 116 verbunden ist. Jede Speicherschaltung der Gruppe von Speicherschaltungen 808 ist so konfiguriert, dass sie unabhängig mit einem entsprechenden Steuersignal der Gruppe von Steuersignalen R_EN gesteuert werden kann. Eine Anzahl von Speicherschaltungen der Gruppe von Speicherschaltungen 808 kann in Reaktion auf die Gruppe von Steuersignalen R_EN eingestellt werden. Jedes Steuersignal der Gruppe von Steuersignalen R_EN ist logisch high oder low. Zum Beispiel ist bei einigen Ausführungsformen das Steuersignal R_EN logisch low, sodass die Gruppe von Speicherschaltungen 808 eingeschaltet wird, wodurch die Gruppe von Speicherschaltungen 808 einen zweiten Spannungswert einer zweiten Spannungsquelle CVDD (die in 9 gezeigt ist) während eines Ruhemodus für das erste Speicherzellen-Array 116 bereitstellt. Bei einigen Ausführungsformen entspricht während des Ruhemodus der Spannungswert der zweiten Spannungsquelle CVDD einer Minimalspannung, die ausreichend ist, um die in dem ersten Speicherzellen-Array 116 gespeicherten Daten richtig zu halten. Bei einigen Ausführungsformen ist der Spannungswert der zweiten Spannungsquelle CVDD kleiner als der Spannungswert der ersten Spannungsquelle VDDI. Bei einigen Ausführungsformen ist das Steuersignal R_EN während des Ruhemodus logisch low. Zum Beispiel ist bei einigen Ausführungsformen das Steuersignal R_EN logisch high, sodass die Gruppe von Speicherschaltungen 808 ausgeschaltet wird und keinen zweiten Spannungswert der zweiten Spannungsquelle CVDD (die in 9 gezeigt ist) für das erste Speicherzellen-Array 116 bereitstellt. Bei einigen Ausführungsformen ist das Steuersignal R_EN während eines aktiven Modus logisch high. Bei einigen Ausführungsformen ist die erste Spannungsquelle VDDI (die in 2 gezeigt ist) so konfiguriert, dass sie während des aktiven Modus eine Spannung für das erste Speicherzellen-Array 116 bereitstellt. Die Gruppe von Steuersignalen R_EN wird außerhalb des Speichermakros 800 von einer externen Schaltung (nicht dargestellt) erzeugt. Bei einigen Ausführungsformen ist jeder Anschluss der Gruppe von Anschlüssen 830 entlang einem Rand des Speichermakros 800 angeordnet. Bei einigen Ausführungsformen wird die Gruppe von Steuersignalen R_EN mittels einer externen Versorgungsspannung VDD (nicht dargestellt) oder einer externen Referenz-Versorgungsspannung VSS (nicht dargestellt) bereitgestellt.
  • Die Gruppe von leitenden Leitungen 810 verläuft in der zweiten Richtung X. Jede leitende Leitung der Gruppe von leitenden Leitungen 810 ist in einer entsprechenden Zeile von Speicherzellen des ersten Speicherzellen-Array 116 angeordnet. Die Gruppe von leitenden Leitungen 810 ist mit dem Spannungsversorgungsknoten NODE_1 (der in 2 gezeigt ist) der Speicherzelle 200 verbunden. Jede leitende Leitung der Gruppe von leitenden Leitungen 810 ist durch einen entsprechenden Spannungsversorgungsknoten NODE_i jeder Speicherzelle in der entsprechenden Zeile von Speicherzellen des ersten Speicherzellen-Array 116 mit einer entsprechenden Zeile von Speicherzellen des ersten Speicherzellen-Array 116 verbunden. Bei einigen Ausführungsformen ist die Gruppe von leitenden Leitungen 810 so konfiguriert, dass sie den Spannungswert der zweiten Spannungsquelle CVDD (die in 9 gezeigt ist) für das erste Speicherzellen-Array 116 bereitstellt. Die Gruppe von leitenden Leitungen 810 umfasst ein leitendes Material, wie etwa Kupfer, Aluminium, Nickel, Titan, Wolfram oder ein anderes geeignetes leitendes Material. Bei einigen Ausführungsformen umfasst die Gruppe von leitenden Leitungen 810 einen oder mehrere leitende Leitungsteile.
  • 9 ist ein Schaltplan einer Speicherschaltung 900, die in 8 verwendet werden kann, gemäß einigen Ausführungsformen. Die Speicherschaltung 900 kann als eine oder mehrere Speicherschaltungen in der Gruppe von Speicherschaltungen 808 von 8 oder in der Gruppe von Speicherschaltungen 1102 von 11 verwendet werden.
  • Die Speicherschaltung 900 ist eine Ausführungsform einer Speicherschaltung 808[1] ... 808[M] der Gruppe von Speicherschaltungen 808 von 8 oder einer Speicherschaltung 1102[1] ... 1102[N] der Gruppe von Speicherschaltungen 1102 von 11. Komponenten, die denen in 8 oder 11 gleich oder ähnlich sind, werden mit den gleichen Bezugssymbolen bezeichnet und werden daher nicht nochmals näher beschrieben.
  • Die Speicherschaltung 900 weist einen PMOS-Transistor P3 auf, der mit einer Diode 902 verbunden ist.
  • Ein Source-Anschluss des PMOS-Transistors P3 ist mit der zweiten Spannungsquelle CVDD verbunden. Ein Gate-Anschluss des PMOS-Transistors P3 ist so konfiguriert, dass er ein Steuersignal EN1 der Gruppe von Steuersignalen R_EN empfängt. Das Steuersignal EN1 ist eine Ausführungsform eines Steuersignals R_EN[1] ... R_EN[M] der Gruppe von Steuersignalen R_EN von 8 oder eines Steuersignals R_EN[1] ... R_EN[N] der Gruppe von Steuersignalen R_EN von 11. Der PMOS-Transistor P3 wird auf Grund des Steuersignals EN1 ein- oder ausgeschaltet. Ein Drain-Anschluss des PMOS-Transistors P3 ist durch einen Knoten NODE_2 mit einem Anodenanschluss 904 der Diode 902 verbunden.
  • Die Diode 902 hat einen Anodenanschluss 904 und einen Katodenanschluss 906. Der zweite Anschluss 906 der Diode 902 ist mit einer leitenden Leitung der Gruppe von leitenden Leitungen 810 (8) oder 1110 (11) verbunden. Der Katodenanschluss 906 entspricht einem Knoten NODE_3. Bei einigen Ausführungsformen wird, wenn das Steuersignal EN1 logisch low ist, der PMOS-Transistor P3 eingeschaltet, was dazu führt, dass eine Spannung VN1 des Knotens NODE_3 gleich einer Differenz zwischen einem Spannungspegel der zweiten Spannungsquelle CVDD und einer Schwellenspannung der Diode 902 wird. Bei einigen Ausführungsformen wird, wenn das Steuersignal EN1 logisch high ist, der PMOS-Transistor P3 ausgeschaltet, was dazu führt, dass die zweite Spannungsquelle CVDD von dem Knoten NODE_3 getrennt wird.
  • 10A ist ein Schaltplan einer Diode 1000, die in 9 verwendet werden kann, gemäß einigen Ausführungsformen.
  • Die Diode 1000 ist eine Ausführungsform der Diode 902 von 9. Komponenten, die denen in den 8, 9 oder 11 gleich oder ähnlich sind, werden mit den gleichen Bezugssymbolen bezeichnet und werden daher nicht nochmals näher beschrieben.
  • Die Diode 1000 ist eine Diode, die mit dem PMOS-Transistor P4 verbunden ist. Ein Gate-Anschluss des PMOS-Transistors P4 ist mit einem Drain-Anschluss des PMOS-Transistors P4 und dem Knoten NODE_3 verbunden. Ein Source-Anschluss des PMOS-Transistors P4 ist mit dem Knoten NODE_2 verbunden. Der Source-Anschluss des PMOS-Transistors P4 ist mit einer leitenden Leitung der Gruppe von leitenden Leitungen 810 (8) oder 1110 (11) verbunden.
  • 10B ist ein Schaltplan einer Diode 1000', die in 9 verwendet werden kann, gemäß einigen Ausführungsformen.
  • Die Diode 1000' ist eine Ausführungsform der Diode 902 oder der Diode 1000 von 10A. Komponenten, die denen in den 8, 9 oder 11 gleich oder ähnlich sind, werden mit den gleichen Bezugssymbolen bezeichnet und werden daher nicht nochmals näher beschrieben.
  • Die Diode 1000' ist eine Diode, die mit einem NMOS-Transistor N5 verbunden ist. Ein Gate-Anschluss des NMOS-Transistors N5 ist mit einem Drain-Anschluss des NMOS-Transistors N5 und dem Knoten NODE_2 verbunden. Ein Source-Anschluss des NMOS-Transistors N5 ist mit dem Knoten NODE_3 verbunden. Der Source-Anschluss des NMOS-Transistors N5 ist mit einer leitenden Leitung der Gruppe von leitenden Leitungen 810 (8) oder 1110 (11) verbunden.
  • 11 ist ein Schaltplan eines Speichermakros 1100 gemäß einigen Ausführungsformen. Das Speichermakro 1100 ist eine Ausführungsform des Speichermakros 100 (1) oder des Speichermakros 800 (8). Komponenten, die denen in den 1, 2, 4A, 4B oder 8 gleich oder ähnlich sind, werden mit den gleichen Bezugssymbolen bezeichnet und werden daher nicht nochmals näher beschrieben.
  • Im Gegensatz zu dem Speichermakro 800 von 8 weist das Speichermakro 1100 eine Gruppe von Speicherschaltungen 1102[1] ... 1102[N] (die kollektiv als „Gruppe von Speicherschaltungen 1102“ bezeichnet werden) statt der Gruppe von Speicherschaltungen 808 von 8 auf, wobei N eine ganze Zahl ist, die der Anzahl von Spalten in dem ersten Speicherzellen-Array 116 entspricht. Die Gruppe von Speicherschaltungen 1102 ist eine Ausführungsform der Gruppe von Speicherschaltungen 808 von 8. Im Gegensatz zu dem Speichermakro 800 von 8 ersetzt die Gruppe von Speicherschaltungen 1102 die Randzellen 802[i] ... 802[N] der ersten Gruppe von Randzellen 802 von 8.
  • Die Gruppe von Speicherschaltungen 1102 umfasst N Speicherschaltungen 1102[1] ... 1102[N], wobei N eine ganze Zahl ist, die der Anzahl von Spalten in dem ersten Speicherzellen-Array 116 von 11 entspricht. Die Gruppe von Speicherschaltungen 1102 ist in der Zeile 0 des Speichermakros 1100 angeordnet. Die Gruppe von Speicherschaltungen 1102 verläuft in der zweiten Richtung X. Eine Anzahl von Speicherschaltungen der Gruppe von Speicherschaltungen 1102 entspricht einer Anzahl von Spalten in dem ersten Speicherzellen-Array 116 von 11. Bei einigen Ausführungsformen ist die Gruppe von Speicherschaltungen 1102 so konfiguriert, dass sie eine andere Gruppe von Randzellen (die als Randzellen 802[1] ... 802[N] in dem Speichermakro 800 dargestellt sind) ersetzt.
  • Die Gruppe von Speicherschaltungen 1102 ist entlang einem Rand des Speichermakros 1100 angeordnet. Jede Speicherschaltung der Gruppe von Speicherschaltungen 1102 ist so konfiguriert, dass sie ein entsprechendes Steuersignal der Gruppe von Steuersignalen R_EN'' an einem entsprechenden Anschluss einer Gruppe von Anschlüssen 1130[1] ... 1130[N] (die kollektiv als „Gruppe von Anschlüssen 1130“ bezeichnet werden) empfängt, wobei N eine ganze Zahl ist, die der Anzahl von Spalten in dem ersten Speicherzellen-Array 116 von 11 entspricht. Die Gruppe von Anschlüssen 1130 ist eine Ausführungsform der Gruppe von Anschlüssen 830 von 8. Jede Speicherschaltung der Gruppe von Speicherschaltungen 1102 ist durch eine entsprechende leitende Leitung der Gruppe von leitenden Leitungen 1110[1] ... 1110[N] (die kollektiv als „Gruppe von leitenden Leitungen 1110“ bezeichnet werden) mit einer entsprechenden Spalte von Speicherzellen des ersten Speicherzellen-Array 116 verbunden. Bei einigen Ausführungsformen ist jeder Anschluss der Gruppe von Anschlüssen 1130 entlang einem Rand des Speichermakros 1100 angeordnet.
  • Im Gegensatz zu dem Speichermakro 800 von 8 weist das Speichermakro 1100 eine vierte Gruppe von Randzellen 1108 auf, die die Gruppe von Randzellen 808 von 8 ersetzt. Die vierte Gruppe von Randzellen 1108 ist eine Ausführungsform der dritten Gruppe von Randzellen 806 von 8. Die vierte Gruppe von Randzellen 1108 umfasst M Randzellen, wobei M eine ganze Zahl ist, die der Anzahl von Zeilen in dem ersten Speicherzellen-Array 116 entspricht. Die vierte Gruppe von Randzellen 1108 ist in der Spalte N+1 des Speichermakros 1100 angeordnet. Die Spalte 0 ist in der ersten Richtung Y angeordnet. Die vierte Gruppe von Randzellen 1108 umfasst M Randzellen. Die erste Gruppe von Randzellen 802, die zweite Gruppe von Randzellen 804, die vierte Gruppe von Randzellen 1108 und die Gruppe von Speicherschaltungen 1102 sind so konfiguriert, dass sie das erste Speicherzellen-Array 116 in 11 umschließen.
  • Im Gegensatz zu dem Speichermakro 800 von 8 weist das Speichermakro 1100 eine Gruppe von leitenden Leitungen 1110 statt der Gruppe von leitenden Leitungen 810 von 8 auf. Die Gruppe von leitenden Leitungen 1110 ist eine Ausführungsform der Gruppe von leitenden Leitungen 810 von 8. Im Gegensatz zu dem Speichermakro 800 von 8 verläuft die Gruppe von leitenden Leitungen 1110 in der ersten Richtung Y. Jede leitende Leitung der Gruppe von leitenden Leitungen 1110 ist in einer entsprechenden Spalte von Speicherzellen des ersten Speicherzellen-Array 116 angeordnet. Die Gruppe von leitenden Leitungen 1110 ist mit dem Spannungsversorgungsknoten NODE_1 (der in 2 gezeigt ist) der Speicherzelle 200 verbunden. Jede leitende Leitung der Gruppe von leitenden Leitungen 1110 ist durch einen entsprechenden Spannungsversorgungsknoten NODE_i jeder Speicherzelle in der entsprechenden Spalte von Speicherzellen des ersten Speicherzellen-Array 116 von 11 mit einer entsprechenden Spalte von Speicherzellen des ersten Speicherzellen-Array 116 verbunden. Bei einigen Ausführungsformen ist die Gruppe von leitenden Leitungen 1110 so konfiguriert, dass sie den Spannungswert der zweiten Spannungsquelle CVDD (die in 9 gezeigt ist) für das erste Speicherzellen-Array 116 bereitstellt.
  • Dadurch, dass eine Spalte oder Zeile von Speicherzellen in dem Speichermakro 800 (8) oder dem Speichermakro 1100 (11) als eine Gruppe von Speicherschaltungen (z. B. die Gruppe von Speicherschaltungen 808 oder 1102) konfiguriert ist, verfolgt das Speichermakro 800 oder 1100 einen Bitzellen-Speicherleckverlust genauer als andere Speichermakroschaltungen. Zum Beispiel werden die Gruppe von Speicherschaltungen 808 des Speichermakros 800 und die Gruppe von Speicherschaltungen 1102 des Speichermakros 1100 mit dem gleichen Verfahren wie dem hergestellt, das zum Herstellen der Speicherzellen in dem Speichermakro 800 oder dem Speichermakro 1100 verwendet wird, und daher sind die Gruppen von Speicherschaltungen 808 und 1102 besser in der Lage, Speicherzellen in dem Speichermakro 800 oder 1100 zu verfolgen, als externe logische Schaltungen, die nicht mit dem gleichen Verfahren hergestellt werden. Zum Beispiel verfolgt bei einigen Ausführungsformen durch Verwenden von SRAM-Zellen, die als eine Speicherschaltung konfiguriert sind (z. B. die Gruppe von Speicherschaltungen 808 oder 1102), das Speichermakro 800 (8) oder das Speichermakro 1100 (11) den Bitzellen-Speicherleckverlust genauer als andere Speichermakroschaltungen. Zum Beispiel verfolgt bei einigen Ausführungsformen durch Ersetzen einer Gruppe von Randzellen (z. B. der Gruppe von Randzellen 802 oder 1108) durch eine Gruppe von Speicherschaltungen (z. B. die Gruppe von Speicherschaltungen 808 oder 1102) das Speichermakro 800 (8) oder das Speichermakro 1100 (11) den Bitzellen-Speicherleckverlust genauer als andere Speichermakroschaltungen. Eine Anzahl von Speicherschaltungen (z. B. die Gruppe von Speicherschaltungen 808 oder 1102) in dem Speichermakro 800 (8) oder dem Speichermakro 1100 (11) wird dynamisch eingestellt, was zu einer flexibleren Speichermakroschaltung (z. B. dem Speichermakro 800 oder dem Speichermakro 1100) als andere Speichermakroschaltungen führt.
  • 12 ist ein Teil einer Anordnungszeichnung eines Speichermakros 1200, das in den 8 und 11 verwendet werden kann, gemäß einigen Ausführungsformen.
  • Das Speichermakro 1200 weist Folgendes auf: das erste Speicherzellen-Array 116, einen Transistor 1202, einen Transistor 1202', eine Diode 1204, eine Diode 1204', eine erste leitende Leitung 1210, eine zweite leitende Leitung 1212 und eine Durchkontaktierung 1214. Das Speichermakro 1200 weist außerdem weitere Layout-Elemente (z. B. Randzellen, Speicherzellen oder andere Metallschichten) auf, die der Einfachheit halber nicht beschrieben werden.
  • Der Transistor 1202 oder der Transistor 1202' ist eine Ausführungsform des PMOS-Transistors P3 (9). Die Diode 1204 oder die Diode 1204' ist eine Ausführungsform der Diode 902 (9) oder der Diode 1000 (10A). Eine Spalte 1220 ist eine Ausführungsform der Spalte N+1 (8). Komponenten, die denen in den 1, 2, 4A, 4B oder 8 gleich oder ähnlich sind, werden mit den gleichen Bezugssymbolen bezeichnet und werden daher nicht nochmals näher beschrieben.
  • Der Transistor 1202 und die Diode 1204 entsprechen einer Speicherschaltung der Gruppe von Speicherschaltungen 808 von 8. Der Transistor 1202' und die Diode 1204' entsprechen einer Speicherschaltung der Gruppe von Speicherschaltungen 808 von 8. Der Transistor 1202 oder der Transistor 1202' ist so konfiguriert, dass er ein Steuersignal R_EN auf einem Pfad 1 und einem Pfad 2A, 2B empfängt. Bei einigen Ausführungsformen ist der Transistor 1202 oder 1202' ein FinFET-Bauelement mit 4 oder 2 Finnen. Bei einigen Ausführungsformen ist die Diode 1204 oder 1204' ein FinFET-Bauelement mit 2 Finnen oder 1 Finne. Eine erste leitende Leitung 1210 ist ein Teil einer Ausführungsform einer leitenden Leitung der Gruppe von leitenden Leitungen 810 (8). Eine zweite leitende Leitung 1212 ist ein Teil einer Ausführungsform einer leitenden Leitung der Gruppe von leitenden Leitungen 810 (8).
  • Die erste leitende Leitung 1210 verläuft in einer ersten Richtung Y und ist in einer Spalte des Speichermakros 1200 angeordnet. Die erste leitende Leitung 1210 ist in einer Metallschicht Mo angeordnet. Die Metallschicht Mo befindet sich unter einer Metallschicht M1. Die Metallschicht Mo verbindet einen Source-Anschluss der Diode 902 oder 902' elektrisch mit anderen Metallschichten [z. B. der Metallschicht M1, einer Metallschicht M2 (nicht dargestellt) oder einer Metallschicht M3 (nicht dargestellt)]. Die erste leitende Leitung 1210 ist durch die Durchkontaktierung 1214 elektrisch mit der zweiten leitenden Leitung 1212 verbunden. Die erste leitende Leitung 1210 umfasst ein leitendes Material, wie etwa Kupfer, Aluminium, Nickel, Titan, Wolfram oder ein anderes geeignetes leitendes Material. Bei einigen Ausführungsformen umfasst die erste leitende Leitung 1210 einen oder mehrere leitende Leitungsteile.
  • Die zweite leitende Leitung 1212 ist auf der Metallschicht M1 angeordnet und verläuft in einer zweiten Richtung X, die im Wesentlichen senkrecht zu der ersten Richtung Y ist. Die zweite leitende Leitung 1212 umfasst ein leitendes Material, wie etwa Kupfer, Aluminium, Nickel, Titan, Wolfram oder ein anderes geeignetes leitendes Material. Bei einigen Ausführungsformen umfasst die zweite leitende Leitung 1212 einen oder mehrere leitende Leitungsteile.
  • Die Durchkontaktierung 1214 verläuft in das und aus dem Blatt und ist so konfiguriert, dass sie eine elektrische Verbindung zwischen leitenden Schichten auf verschiedenen Ebenen des Speichermakros 1200 herstellt. Die Durchkontaktierung 1214 ist in einer oder mehreren Schichten angeordnet, die sich über oder unter einem entsprechenden Kontakt-Pad (nicht dargestellt) oder Lande-Pad (nicht dargestellt) befinden. Die Durchkontaktierung 1214 umfasst ein leitendes Material, wie etwa Kupfer, Aluminium, Nickel, Titan, Wolfram oder ein anderes geeignetes leitendes Material. Bei einigen Ausführungsformen umfasst die Durchkontaktierung 1214 einen oder mehrere leitende Leitungsteile.
  • Die Transistoren 1202, 1202' und die Dioden 1204, 1204' sind in der Spalte 1220 angeordnet. Die Transistoren 1202, 1202' und die Dioden 1204, 1204' sind entlang dem Rand 850 des Speichermakros 1200 angeordnet. Dadurch, dass die Spalte 1220 von Speicherzellen in dem Speichermakro 1200 (12) als eine Gruppe von Speicherschaltungen (z. B. die Transistoren 1202, 1202' und die Dioden 1204, 1204') konfiguriert ist, kann das Speichermakro 1200 einen Bitzellen-Speicherleckverlust genauer verfolgen als andere Speichermakroschaltungen. Zum Beispiel werden die Transistoren 1202, 1202' und die Dioden 1204, 1204' des Speichermakros 1200 mit dem gleichen Verfahren wie dem hergestellt, das zum Herstellen der Speicherzellen in dem ersten Speicherzellen-Array 116 in dem Speichermakro 1200 verwendet wird, und daher sind die Transistoren 1202, 1202' und die Dioden 1204, 1204' besser in der Lage, Speicherzellen in dem Speichermakro 1200 zu verfolgen, als externe logische Schaltungen, die nicht mit dem gleichen Verfahren hergestellt werden.
  • 13 ist ein Ablaufdiagramm eines Verfahrens 1300 zum Betreiben eines Speichermakros, wie etwa des Speichermakros von 8 oder 11, gemäß einigen Ausführungsformen. Es ist klar, dass weitere Schritte vor, während und/oder nach dem in 13 dargestellten Verfahren 1300 ausgeführt werden können und dass einige weitere Prozesse hier nur kurz beschrieben werden.
  • Im Schritt 1302 des Verfahrens 1300 empfängt ein erster Eingangsanschluss (z. B. der Anschluss 830 von 8 oder der Anschluss 1130 von 11) eines Speichermakros (z. B. des Speichermakros 800 von 8 oder des Speichermakros 1100 von 11) ein erstes Signal (z. B. ein Steuersignal der Gruppe von Steuersignalen R_EN von 8 oder 11 oder das Steuersignal EN1 von 9), das einen Betriebsmodus (z. B. einen Ruhemodus oder einen aktiven Modus) einer Gruppe von Speicherzellen (z. B. einer Zeile oder einer Spalte von Zellen in dem ersten Speicherzellen-Array 116) des Speichermakros (z. B. des Speichermakros 800 von 8 oder des Speichermakros 1100 von 11) anzeigt.
  • Das Verfahren 1300 geht mit dem Schritt 1304 weiter, in dem der Betriebsmodus (z. B. der Ruhemodus oder der aktive Modus) der Gruppe von Speicherzellen (z. B. einer Zeile oder Spalte von Zellen in dem ersten Speicherzellen-Array 116) von einem ersten Modus (z. B. dem Ruhemodus oder dem aktiven Modus) in einen zweiten Modus (z. B. den aktiven Modus oder den Ruhemodus) geändert wird. Bei einigen Ausführungsformen umfasst der Schritt 1304 die Schritte 1306 und 1308.
  • Das Verfahren 1300 geht mit dem Schritt 1306 weiter, in dem eine Speicherschaltung (z. B. die Speicherschaltung 808 von 8 oder die Speicherschaltung 1102 von 11) auf Grund des ersten Signals (z. B. eines Steuersignals der Gruppe von Steuersignalen R_EN von 8 oder 11 oder des Steuersignals EN1 von 9) ein- oder ausgeschaltet wird.
  • Das Verfahren 1300 geht mit dem Schritt 1308 weiter, in dem eine Spannung (z. B. eine Spannung der ersten Spannungsquelle VDDI von 2 oder der zweiten Spannungsquelle CVDD von 9) eingestellt wird, die für die Gruppe von Speicherzellen (z. B. eine Zeile oder Spalte von Zellen in dem ersten Speicherzellen-Array 116) bereitgestellt wird. Bei einigen Ausführungsformen umfasst der Schritt 1308 das Anpassen eines ersten Spannungswerts, der von einer ersten Spannungsquelle (der ersten Spannungsquelle VDDI von 2) bereitgestellt wird, an die Gruppe von Speicherzellen (z. B. eine Zeile oder Spalte von Zellen in dem ersten Speicherzellen-Array 116) und das Anpassen eines zweiten Spannungswerts (z. B. der Spannung VN1 von 9), der von einer zweiten Spannungsquelle (z. B. der zweiten Spannungsquelle CVDD von 9) bereitgestellt wird, an die Gruppe von Speicherzellen (z. B. eine Zeile oder Spalte von Zellen in dem ersten Speicherzellen-Array 116), wobei der erste Spannungswert von dem zweiten Spannungswert verschieden ist.
  • Die Speicherschaltung (z. B. die Speicherschaltung 808 von 8 oder die Speicherschaltung 1102 von 11) ist Teil des Speichermakros (z. B. des Speichermakros 800 von 8 oder des Speichermakros 1100 von 11). Die Speicherschaltung (z. B. die Speicherschaltung 808 von 8 oder die Speicherschaltung 1102 von 11) ist durch eine leitende Leitung (z. B. die leitende Leitung 810 von 8 oder die leitende Leitung 1110 von 11) mit der Gruppe von Speicherzellen (z. B. einer Zeile oder Spalte von Zellen in dem ersten Speicherzellen-Array 116) verbunden und hat mindestens eine der folgenden Konfigurationen: (a) die Gruppe von Speicherzellen (z. B. Zellen in dem ersten Speicherzellen-Array 116) und die Speicherschaltung (z. B. die Speicherschaltung 1102 von 11) sind in einer Spalte des Speichermakros (z. B. des Speichermakros 1100 von 11) angeordnet; oder (b) die Gruppe von Speicherzellen (z. B. Zellen in dem ersten Speicherzellen-Array 116) und die Speicherschaltung (z. B. die Speicherschaltung 808 von 8) sind in einer Zeile des Speichermakros (z. B. des Speichermakros 800 von 8) angeordnet.
  • 14 ist ein Ablaufdiagramm eines Verfahrens 1400 zum Ein- oder Ausschalten einer Speicherschaltung eines Speichermakros, wie etwa des Speichermakros von 8 oder 11, gemäß einigen Ausführungsformen. Es ist klar, dass weitere Schritte vor, während und/oder nach dem in 14 dargestellten Verfahren 1400 ausgeführt werden können und dass einige weitere Prozesse hier nur kurz beschrieben werden. Das Verfahren 1400 ist eine Ausführungsform des Schritts 1306 von 13.
  • Im Schritt 1402 das Verfahrens 1400 wird ein Schalter (z. B. der PMOS-Transistor P3 von 9) auf Grund des Übergangs eines ersten Signals (z. B. eines Steuersignals der Gruppe von Steuersignalen R_EN von 8 oder 11 oder des Steuersignals EN1 von 9) von einem ersten logischen Pegel zu einem zweiten logischen Pegel ein- oder ausgeschaltet.
  • Das Verfahren 1400 geht mit dem Schritt 1404 weiter, in dem eine Diode (z. B. die Diode 902 von 9, die Diode 1000 von 10A oder die Diode 1000' von 10B) auf Grund des Übergangs des ersten Signals (z. B. eines Steuersignals der Gruppe von Steuersignalen R_EN von 8 oder 11) von einem ersten logischen Pegel zu einem zweiten logischen Pegel ein- oder ausgeschaltet wird.
  • Das Verfahren 1400 geht mit dem Schritt 1406 weiter, in dem ein Spannungswert (z. B. die Spannung VN1 von 9) einer Spannungsquelle (z. B. der zweiten Spannungsquelle CVDD von 9) mittels einer leitenden Leitung (z. B. der leitenden Leitung 810 von 8 oder der leitenden Leitung 1110 von 11) für einen Spannungsversorgungsknoten (z. B. den Spannungsversorgungsknoten NODE_1 von 2) einer Speicherzelle der Gruppe von Speicherzellen (z. B. einer Zeile oder Spalte von Zellen in dem ersten Speicherzellen-Array 116) bereitgestellt wird. Der Schalter (z. B. der PMOS-Transistor P3 von 9) und die Diode (z. B. die Diode 902 von 9, die Diode 1000 von 10A oder die Diode 1000' von 10B) sind Teil der Speicherschaltung (z. B. der Speicherschaltung 808 von 8 oder der Speicherschaltung 1102 von 11).
  • Ein Aspekt der vorliegenden Beschreibung betrifft ein Speichermakro. Das Speichermakro weist ein erstes Speicherzellen-Array, eine erste Verfolgungsschaltung und eine erste Vorladeschaltung auf. Die erste Verfolgungsschaltung weist Folgendes auf: eine erste Gruppe von Speicherzellen, die in Reaktion auf eine erste Gruppe von Steuersignalen als eine erste Gruppe von Lastzellen konfiguriert wird; eine zweite Gruppe von Speicherzellen, die in Reaktion auf eine zweite Gruppe von Steuersignalen als eine erste Gruppe von Pull-down-Zellen konfiguriert wird; und eine erste Verfolgungsbitleitung, die mit der ersten Gruppe von Speicherzellen und der zweiten Gruppe von Speicherzellen verbunden ist. Die erste Gruppe von Pull-down-Zellen und die erste Gruppe von Lastzellen werden so konfiguriert, dass sie eine Speicherzelle des ersten Speicherzellen-Array verfolgen. Die erste Vorladeschaltung ist mit der ersten Verfolgungsbitleitung verbunden. Die erste Vorladeschaltung ist so konfiguriert, dass sie in Reaktion auf eine dritte Gruppe von Steuersignalen die erste Verfolgungsbitleitung auf einen Vorlade-Spannungspegel lädt.
  • Ein weiterer Aspekt der vorliegenden Beschreibung betrifft ein Verfahren zum Betreiben eines Speichermakros. Das Verfahren umfasst das Laden einer Verfolgungsbitleitung mittels einer Vorladeschaltung auf einen Vorlade-Spannungspegel auf Grund einer ersten Gruppe von Steuersignalen. Die Vorladeschaltung ist mit der Verfolgungsbitleitung verbunden. Das Verfahren weist weiterhin die folgenden Schritte auf: Konfigurieren einer ersten Gruppe von Speicherzellen als eine erste Gruppe von Lastzellen in Reaktion auf eine zweite Gruppe von Steuersignalen; und Konfigurieren einer zweiten Gruppe von Speicherzellen als eine erste Gruppe von Pull-down-Zellen in Reaktion auf eine dritte Gruppe von Steuersignalen. Die Verfolgungsbitleitung ist mit der ersten Gruppe von Speicherzellen und der zweiten Gruppe von Speicherzellen verbunden.
  • Ein noch weiterer Aspekt der vorliegenden Beschreibung betrifft ein Speichermakro. Das Speichermakro weist Folgendes auf: eine erste Gruppe von Speicherzellen; eine zweite Gruppe von Speicherzellen; eine dritte Gruppe von Speicherzellen; eine Gruppe von Speicherschaltungen und eine Gruppe von leitenden Leitungen. Die erste Gruppe von Speicherzellen ist in Zeilen und Spalten angeordnet. Die Spalten der Speicherzellen sind in einer ersten Richtung angeordnet, und die Zeilen der Speicherzellen sind in einer zweiten Richtung angeordnet, die von der ersten Richtung verschieden ist. Jede Speicherzelle der ersten Gruppe von Speicherzellen weist einen Spannungsversorgungsknoten auf, der so konfiguriert ist, dass er einen ersten Spannungswert einer ersten Spannungsquelle oder einen zweiten Spannungswert einer zweiten Spannungsquelle empfängt, wobei der erste Spannungswert von dem zweiten Spannungswert verschieden ist. Die zweite Gruppe von Speicherzellen ist in einer ersten Zeile angeordnet. Die erste Zeile verläuft in der zweiten Richtung. Die dritte Gruppe von Speicherzellen ist in einer ersten Spalte angeordnet. Die erste Spalte verläuft in der ersten Richtung. Die Gruppe von Speicherschaltungen ist so konfiguriert, dass sie den zweiten Spannungswert der zweiten Spannungsquelle während eines Ruhemodus für die erste Gruppe von Speicherzellen bereitstellt. Die Gruppe von Speicherschaltungen reagiert auf eine Gruppe von Steuersignalen. Die Gruppe von leitenden Leitungen ist mit der Gruppe von Speicherschaltungen und dem Spannungsversorgungsknoten jeder Speicherzelle der ersten Gruppe von Speicherzellen verbunden. Das Speichermakro hat mindestens eine der folgenden Konfigurationen: (a) Die Gruppe von Speicherschaltungen ist in einer zweiten Spalte angeordnet, und die Gruppe von leitenden Leitungen verläuft in der zweiten Richtung; oder (b) die Gruppe von Speicherschaltungen ist in einer zweiten Zeile angeordnet, und die Gruppe von leitenden Leitungen verläuft in der ersten Richtung. Die zweite Zeile ist in der zweiten Richtung angeordnet. Die zweite Spalte ist in der ersten Richtung angeordnet.
  • Ein noch weiterer Aspekt der vorliegenden Beschreibung betrifft ein Verfahren zum Betreiben eines Speichermakros. Das Verfahren weist die folgenden Schritte auf: Empfangen, mittels eines ersten Eingangsanschlusses des Speichermakros, eines ersten Signals, das einen Betriebsmodus einer Gruppe von Speicherzellen des Speichermakros anzeigt; und Ändern des Betriebsmodus der ersten Gruppe von Speicherzellen von einem ersten Modus in einen zweiten Modus. Das Ändern des Betriebsmodus der Gruppe von Speicherzellen von einem ersten Modus in einen zweiten Modus umfasst das Ein- oder Ausschalten einer Speicherschaltung auf Grund des ersten Signals; und das Einstellen einer Spannung, die von der Gruppe von Speicherzellen bereitgestellt wird. Die Speicherschaltung ist Teil des Speichermakros. Die Speicherschaltung ist durch eine leitende Leitung mit der Gruppe von Speicherzellen verbunden. Das Speichermakro hat mindestens eine der folgenden Konfigurationen: Die Gruppe von Speicherzellen und die Speicherschaltung sind in einer Spalte des Speichermakros angeordnet; oder die Gruppe von Speicherzellen und die Speicherschaltung sind in einer Zeile des Speichermakros angeordnet.
  • Vorstehend sind mehrere Ausführungsformen beschrieben worden. Es dürfte jedoch klar sein, dass verschiedene Modifikationen vorgenommen werden können, ohne von dem Grundgedanken und Schutzumfang der Erfindung abzuweichen. Zum Beispiel dienen verschiedene Transistoren, die als Transistoren mit einer bestimmten Dotierungsart (z. B. NMOS- oder PMOS-Transistoren) dargestellt sind, nur der Erläuterung. Ausführungsformen der Erfindung sind nicht auf eine spezielle Art beschränkt. Das Auswählen anderer Dotierungsarten für einen speziellen Transistor liegt innerhalb des Schutzumfangs verschiedener Ausführungsformen. Der logische L- oder H-Pegel verschiedener Signale, die in der vorstehenden Beschreibung verwendet werden, dient ebenfalls nur der Erläuterung. Verschiedene Ausführungsformen sind nicht auf einen bestimmten logischen Wert beschränkt, wenn ein Signal aktiviert und/oder deaktiviert wird. Das Auswählen anderer logischer Werte liegt innerhalb des Schutzumfangs verschiedener Ausführungsformen. Bei verschiedenen Ausführungsformen funktioniert ein Transistor als ein Schalter. Eine Verknüpfungsschaltung, die statt eines Transistors verwendet wird, liegt innerhalb des Schutzumfangs verschiedener Ausführungsformen. Bei verschiedenen Ausführungsformen kann eine Source eines Transistors als ein Drain konfiguriert sein, und ein Drain kann als eine Source konfiguriert sein. An sich sind die Begriffe Source und Drain austauschbar. Verschiedene Signale werden von entsprechenden Schaltungen erzeugt, aber der Einfachheit halber sind die Schaltungen nicht dargestellt.
  • Verschiedene Figuren zeigen zur Erläuterung kapazitive Schaltungen, die diskrete Kondensatoren verwenden. Es können auch äquivalente Schaltungen verwendet werden. Zum Beispiel kann an Stelle des diskreten Kondensators ein kapazitives Bauelement, Schaltung oder Netzwerk (z. B. eine Kombination von Kondensatoren, kapazitiven Elementen, Bauelementen, Schaltungen usw.) verwendet werden. Die vorstehenden Darstellungen umfassen beispielhafte Schritte, aber die Schritte brauchen nicht unbedingt in der angegebenen Reihenfolge ausgeführt zu werden. Gemäß dem Grundgedanken und Schutzumfang der offenbarten Ausführungsformen können Schritte gegebenenfalls hinzugefügt, ersetzt, in ihrer Reihenfolge geändert und/oder weggelassen werden.

Claims (19)

  1. Speichermakro (100, 400, 400', 500, 500', 600) mit: einem ersten Speicherzellen-Array (116); einer ersten Verfolgungsschaltung (114, 502), die Folgendes aufweist: eine erste Gruppe von Speicherzellen (120, 518), die in Reaktion auf eine erste Gruppe von Steuersignalen (T1, T1') als eine erste Gruppe von Pull-down-Zellen oder eine erste Gruppe von Lastzellen konfiguriert ist, eine zweite Gruppe von Speicherzellen (122, 516), die in Reaktion auf eine zweite Gruppe von Steuersignalen (T2, T2') als die erste Gruppe von Pull-down-Zellen oder die erste Gruppe von Lastzellen konfiguriert ist, wobei die erste Gruppe von Pull-down-Zellen und die erste Gruppe von Lastzellen so konfiguriert werden, dass sie eine Speicherzelle des ersten Speicherzellen-Array (116) verfolgen, und eine erste Verfolgungsbitleitung (TRKBL, 502), die mit der ersten Gruppe von Speicherzellen (120, 518) und der zweiten Gruppe von Speicherzellen (122, 516) verbunden ist; und einer ersten Vorladeschaltung (104), die mit der ersten Verfolgungsbitleitung (TRKBL, 502) verbunden ist, wobei die erste Vorladeschaltung (104) so konfiguriert ist, dass sie in Reaktion auf eine dritte Gruppe von Steuersignalen (TRK_E) die erste Verfolgungsbitleitung (TRKBL, 502) auf einen Vorlade-Spannungspegel lädt.
  2. Speichermakro (100,400,400', 500, 500', 600) nach Anspruch 1, wobei eine Anzahl von Zellen der ersten Gruppe von Lastzellen in Reaktion auf die erste Gruppe von Steuersignalen (T1, T1 ) eingestellt werden kann, und eine Anzahl von Zellen der ersten Gruppe von Pull-down-Zellen in Reaktion auf die zweite Gruppe von Steuersignalen (T2, T2') eingestellt werden kann.
  3. Speichermakro (100, 400, 400', 500, 500', 600) nach Anspruch 1 oder 2, wobei die erste Gruppe von Speicherzellen (120, 518) und die zweite Gruppe von Speicherzellen (122, 516) entlang einer Seite (150) des Speichermakros (100, 400, 400', 500, 500', 600) angeordnet sind, die erste Gruppe von Speicherzellen (120, 518) und die zweite Gruppe von Speicherzellen (122, 516) in ein und derselben Spalte des Speichermakros (100, 400, 400', 500, 500', 600) angeordnet sind, oder die erste Gruppe von Steuersignalen (T1, T1') oder die zweite Gruppe von Steuersignalen (T2, T2') außerhalb des Speichermakros (100, 400, 400', 500, 500', 600) erzeugt wird.
  4. Speichermakro (100, 400, 400', 500, 500', 600) nach einem der vorhergehenden Ansprüche, wobei die erste Vorladeschaltung (104) Folgendes aufweist: einen ersten Transistor (P1), der mit einer ersten Seite der ersten Verfolgungsbitleitung (TRKBL) verbunden ist; und einen zweiten Transistor (P2), der mit einer zweiten Seite der ersten Verfolgungsbitleitung (TRKBL) verbunden ist, wobei die zweite Seite der ersten Verfolgungsbitleitung (TRKBL) der ersten Seite gegenüberliegt.
  5. Speichermakro (100, 400, 400', 500, 500', 600) nach einem der vorhergehenden Ansprüche, das weiterhin Folgendes aufweist: einen ersten Anschluss (130, 506) der ersten Verfolgungsbitleitung (TRKBL), der entlang einer Seite des Speichermakros (100, 400, 400', 500, 500', 600) angeordnet ist; und einen zweiten Anschluss (132, 508) der ersten Verfolgungsbitleitung (TRKBL), der entlang einer anderen Seite des Speichermakros (100, 400, 400', 500, 500', 600) angeordnet ist.
  6. Speichermakro (100, 400, 400', 500, 500', 600) nach einem der vorhergehenden Ansprüche, wobei die erste Gruppe von Speicherzellen (120, 518), die als die erste Gruppe von Lastzellen konfiguriert wird, auf Grund eines Übergangs der ersten Gruppe von Steuersignalen (T1, T1') so angepasst wird, dass sie als eine zweite Gruppe von Pull-down-Zellen konfiguriert wird, oder die zweite Gruppe von Speicherzellen (122, 516), die als die erste Gruppe von Pull-down-Zellen konfiguriert wird, auf Grund eines Übergangs der zweiten Gruppe von Steuersignalen (T2, T2') so angepasst wird, dass sie als eine zweite Gruppe von Lastzellen konfiguriert wird.
  7. Speichermakro (400, 400', 500, 500', 600) nach einem der vorhergehenden Ansprüche, wobei die dritte Gruppe von Steuersignalen (TRK_E) die zweite Gruppe von Steuersignalen (T2') ist.
  8. Speichermakro (400', 500, 500', 600) nach Anspruch 1, das weiterhin Folgendes aufweist: ein zweites Speicherzellen-Array (416); eine zweite Verfolgungsschaltung (414) mit: einer dritten Gruppe von Speicherzellen (420, 518), die in Reaktion auf eine vierte Gruppe von Steuersignalen (T1a') als eine zweite Gruppe von Lastzellen konfiguriert wird, einer vierten Gruppe von Speicherzellen (422, 516), die in Reaktion auf eine fünfte Gruppe von Steuersignalen (T2a') als eine zweite Gruppe von Pull-down-Zellen konfiguriert wird, wobei die zweite Gruppe von Pull-down-Zellen und die zweite Gruppe von Lastzellen so konfiguriert werden, dass sie eine Speicherzelle des zweiten Speicherzellen-Array (416) verfolgen, und einer zweiten Verfolgungsbitleitung (TRKBL'), die mit der dritten Gruppe von Speicherzellen (420, 518) und der vierten Gruppe (422, 516) von Speicherzellen verbunden ist; und eine zweite Vorladeschaltung (404), die mit der zweiten Verfolgungsbitleitung (TRKBL') verbunden ist, wobei die zweite Vorladeschaltung (404) so konfiguriert ist, dass sie in Reaktion auf eine sechste Gruppe von Steuersignalen (TRK_E') die zweite Verfolgungsbitleitung (TRKBL') auf einen Vorlade-Spannungspegel lädt.
  9. Speichermakro (400', 500, 500', 600) nach Anspruch 8, wobei das erste Speicherzellen-Array (116) einem ersten Speichermodul entspricht, das zweite Speicherzellen-Array (416) einem zweiten Speichermodul entspricht, und das erste Speichermodul oder das zweite Speichermodul so konfiguriert ist, dass der Zugriff auf beide zur gleichen Zeit erfolgen kann.
  10. Verfahren (700) zum Betreiben eines Speichermakros (100, 400, 400', 500, 500', 600), mit den folgenden Schritten: Laden (704) einer Verfolgungsbitleitung (TRKBL) mittels einer Vorladeschaltung (104) auf einen Vorlade-Spannungspegel auf Grund einer ersten Gruppe von Steuersignalen (TRK_E), wobei die Vorladeschaltung (104) mit der Verfolgungsbitleitung (TRKBL) verbunden ist; Konfigurieren (706) einer ersten Gruppe von Speicherzellen (120, 518) als eine erste Gruppe von Lastzellen in Reaktion auf eine zweite Gruppe von Steuersignalen (T1, T1'); und Konfigurieren (708) einer zweiten Gruppe von Speicherzellen (122, 516) als eine erste Gruppe von Pull-down-Zellen in Reaktion auf eine dritte Gruppe von Steuersignalen (T2, T2'), wobei die Verfolgungsbitleitung (TRKBL) mit der ersten Gruppe von Speicherzellen (120, 518) und der zweiten Gruppe von Speicherzellen (122, 516) verbunden ist, Ändern (710) der Konfiguration der ersten Gruppe von Speicherzellen (120, 518) von einer Gruppe von Speicherzellen, die der ersten Gruppe von Lastzellen entspricht, in eine Gruppe von Speicherzellen, die einer zweiten Gruppe von Pull-down-Zellen entspricht, auf Grund eines Übergangs der zweiten Gruppe von Steuersignalen (T1, T1'); oder Ändern (712) der Konfiguration der zweiten Gruppe von Speicherzellen (122, 516) von einer Gruppe von Speicherzellen, die der ersten Gruppe von Pull-down-Zellen entspricht, in eine Gruppe von Speicherzellen, die einer zweiten Gruppe von Lastzellen entspricht, auf Grund eines Übergangs der dritten Gruppe von Steuersignalen (T2, T2').
  11. Verfahren (700) nach Anspruch 10, wobei das Konfigurieren (708) der zweiten Gruppe von Speicherzellen (122, 516) als die erste Gruppe von Pull-down-Zellen in Reaktion auf die dritte Gruppe von Steuersignalen (T2, T2') Folgendes umfasst: Ziehen, mittels der zweiten Gruppe von Speicherzellen (122, 516), eines Spannungspegels der Verfolgungsbitleitung (TRKBT) von dem Vorlade-Spannungspegel zu einem logischen L-Pegel.
  12. Speichermakro (100, 400, 400', 500, 500', 600, 800, 1100, 1200) mit: einem ersten Speicherzellen-Array (116); einer ersten Verfolgungsschaltung (114), die Folgendes aufweist: eine erste Gruppe von Speicherzellen (120, 518), die in Reaktion auf eine erste Gruppe von Steuersignalen (T1, T1') als eine erste Gruppe von Pull-down-Zellen oder eine erste Gruppe von Lastzellen konfiguriert ist, eine zweite Gruppe von Speicherzellen (122, 516), die in Reaktion auf eine zweite Gruppe von Steuersignalen (T2, T2') als die erste Gruppe von Pull-down-Zellen oder die erste Gruppe von Lastzellen konfiguriert ist, wobei die erste Gruppe von Pull-down-Zellen und die erste Gruppe von Lastzellen so konfiguriert sind, dass sie eine Speicherzelle des ersten Speicherzellen-Array (116) verfolgen, und eine erste Verfolgungsbitleitung (TRKBL), die mit der ersten Gruppe von Speicherzellen (120, 518) und der zweiten Gruppe von Speicherzellen (122, 516) verbunden ist, wobei die erste Verfolgungsbitleitung (TRKBL) ein erstes Ende und ein zweites Ende hat, und eine erste Verfolgungswortleitung (TRKWL), die so konfiguriert ist, dass sie eine dritte Gruppe von Steuersignalen (TRK_E) empfängt; und einer ersten Vorladeschaltung (104), die mit der ersten Verfolgungswortleitung (TRKWL), dem ersten Ende der Verfolgungsbitleitung (TRKBL) und dem zweiten Ende der Verfolgungsbitleitung (TRKBL) verbunden ist, wobei die erste Vorladeschaltung (104) so konfiguriert ist, dass sie in Reaktion auf die dritte Gruppe von Steuersignalen (TRK_E) die erste Verfolgungsbitleitung (TRKBL) auf einen Vorlade-Spannungspegel lädt.
  13. Speichermakro (100, 400, 400', 500, 500', 600) nach Anspruch 12, wobei eine Zelle (300) der ersten Gruppe von Speicherzellen (120, 518) Folgendes aufweist: einen ersten Transistor (N4) mit: einem ersten Anschluss, der mit einer ersten Steuerleitung (C1) verbunden ist und so konfiguriert ist, dass er ein Signal der ersten Gruppe von Steuersignalen (T1, T1') empfängt, einem zweiten Anschluss, der mit der ersten Verfolgungsbitleitung (TRKBL) verbunden ist, und einem dritten Anschluss, der mit einem ersten Knoten (NDB) verbunden ist; und einen zweiten Transistor (P4) mit: einem ersten Anschluss, der mit einer ersten Versorgungsspannung (VDDI) verbunden ist, einem zweiten Anschluss, der mit dem ersten Knoten (NDB) und dem dritten Anschluss des ersten Transistors (N4) verbunden ist, und einem dritten Anschluss, der mit der ersten Versorgungsspannung (VDDI) oder einer zweiten Versorgungsspannung (VDDI) verbunden ist.
  14. Speichermakro (100, 400, 400', 500, 500', 600) nach Anspruch 12 oder 13, wobei eine Zelle (300) der zweiten Gruppe von Speicherzellen (122, 516) Folgendes aufweist: einen ersten Transistor (N4) mit: einem ersten Anschluss, der mit einer zweiten Steuerleitung (C2) verbunden ist und so konfiguriert ist, dass er ein Signal der zweiten Gruppe von Steuersignalen (T2, T2') empfängt, einem zweiten Anschluss, der mit der ersten Verfolgungsbitleitung (TRKBL) verbunden ist, und einem dritten Anschluss, der mit einem ersten Knoten (NDB) verbunden ist; und einen zweiten Transistor (P4) mit: einem ersten Anschluss, der mit einer ersten Versorgungsspannung (VDDI) verbunden ist, einem zweiten Anschluss, der mit dem ersten Knoten (NDB) und dem dritten Anschluss des ersten Transistors (N4) verbunden ist, und einem dritten Anschluss, der mit der ersten Versorgungsspannung (VDDI) oder einer zweiten Versorgungsspannung (VDDI) verbunden ist.
  15. Speichermakro (400', 500, 500', 600) nach einem der Ansprüche 12 bis 14, das weiterhin Folgendes aufweist: ein zweites Speicherzellen-Array (416); eine zweite Verfolgungsschaltung (414) mit: einer dritten Gruppe von Speicherzellen (420, 518), die in Reaktion auf eine vierte Gruppe von Steuersignalen (T1a') als eine zweite Gruppe von Lastzellen konfiguriert ist, einer vierten Gruppe von Speicherzellen (422, 516), die in Reaktion auf eine fünfte Gruppe von Steuersignalen (T2a') als eine zweite Gruppe von Pull-down-Zellen konfiguriert ist, wobei die zweite Gruppe von Pull-down-Zellen und die zweite Gruppe von Lastzellen so konfiguriert sind, dass sie eine Speicherzelle des zweiten Speicherzellen-Array (416) verfolgen, und einer zweiten Verfolgungsbitleitung (TRKBL'), die mit der dritten Gruppe von Speicherzellen (420, 518) und der vierten Gruppe von Speicherzellen (422, 516) verbunden ist, wobei die zweite Verfolgungsbitleitung (TRKBL') ein erstes Ende und ein zweites Ende hat; und eine zweite Vorladeschaltung (404), die mit der zweiten Verfolgungswortleitung (TRKWL'), dem ersten Ende der zweiten Verfolgungsbitleitung (TRKBL') und dem zweiten Ende der Verfolgungsbitleitung (TRKBL') verbunden ist, wobei die zweite Vorladeschaltung (404) so konfiguriert ist, dass sie in Reaktion auf die sechste Gruppe von Steuersignalen (TRK_E') die zweite Verfolgungsbitleitung (TRKBL') auf einen Vorlade-Spannungspegel lädt.
  16. Speichermakro (400', 500, 500', 600) nach Anspruch 15, das weiterhin Folgendes aufweist: eine erste Steuerleitung (C2'), die zwischen die zweite Gruppe von Speicherzellen (122, 516) und die erste Verfolgungswortleitung (TRKWL) geschaltet ist, wobei die zweite Gruppe von Steuersignalen (T2') auf der ersten Steuerleitung (C2') empfangen wird und die zweite Gruppe von Steuersignalen (T2') die dritte Gruppe von Steuersignalen (TRK_E) ist; und eine zweite Steuerleitung (C2a'), die zwischen die vierte Gruppe von Speicherzellen (422, 516) und die zweite Verfolgungswortleitung (TRKWL') geschaltet ist, wobei die fünfte Gruppe von Steuersignalen (T2a') auf der zweiten Steuerleitung (C2a') empfangen wird und die fünfte Gruppe von Steuersignalen (T2a') die sechste Gruppe von Steuersignalen (TRK_E') ist.
  17. Speichermakro (400', 500, 500', 600) nach Anspruch 15 oder 16, wobei die erste Gruppe von Steuersignalen (T1'), die zweite Gruppe von Steuersignalen (T2'), die vierte Gruppe von Steuersignalen (T1a') oder die fünfte Gruppe von Steuersignalen (T2a') außerhalb des Speichermakros erzeugt sind.
  18. Speichermakro (400', 500, 500', 600) nach Ansprüche 15 bis 17, wobei die erste Gruppe von Speicherzellen (120, 518) und die zweite Gruppe von Speicherzellen (122, 516) in einer ersten Spalte (514) des Speichermakros (400', 500, 500', 600) angeordnet sind, und die dritte Gruppe von Speicherzellen (420, 518) und die vierte Gruppe von Speicherzellen (422, 516) in einer zweiten Spalte (514) des Speichermakros (400', 500, 500', 600) angeordnet sind.
  19. Speichermakro (400', 500, 500', 600) nach Ansprüche 15 bis 18, wobei die erste Gruppe von Speicherzellen (120, 518) und die zweite Gruppe von Speicherzellen (122, 516) entlang einer ersten Seite des Speichermakros (400', 500, 500', 600) angeordnet sind, und die dritte Gruppe von Speicherzellen (120, 518) und die vierte Gruppe von Speicherzellen (122, 516) entlang einer zweiten Seite des Speichermakros (400', 500, 500', 600) angeordnet sind.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6501694B2 (en) 2001-03-12 2002-12-31 Fujitsu Limited Precharge circuit with small width
US20040042275A1 (en) 2002-08-30 2004-03-04 Renesas Technology Corp. Semiconductor memory device internally generating internal data read timing
US20140241077A1 (en) 2013-02-28 2014-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking circuit
US20150380078A1 (en) 2014-06-27 2015-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Memory chip and layout design for manufacturing same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6501694B2 (en) 2001-03-12 2002-12-31 Fujitsu Limited Precharge circuit with small width
US20040042275A1 (en) 2002-08-30 2004-03-04 Renesas Technology Corp. Semiconductor memory device internally generating internal data read timing
US20140241077A1 (en) 2013-02-28 2014-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking circuit
US20150380078A1 (en) 2014-06-27 2015-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Memory chip and layout design for manufacturing same

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