JPH05283610A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH05283610A JPH05283610A JP4081037A JP8103792A JPH05283610A JP H05283610 A JPH05283610 A JP H05283610A JP 4081037 A JP4081037 A JP 4081037A JP 8103792 A JP8103792 A JP 8103792A JP H05283610 A JPH05283610 A JP H05283610A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- transistors
- transistor
- pair
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】動作上優れた対象性を有するビット線負荷回路
を備えた半導体装置を提供する。 【構成】基板面に垂直の軸から傾いて行なわれるイオン
打ち込みにより不純物領域が形成され、少なくとも一組
のトランジスタ対を含むビット線負荷回路を有し、前記
ビット線負荷回路により複数のメモリセルが接続される
ビット線の電位が所定電位に設定される半導体記憶装置
において、少なくとも、前記一組のトランジスタ対に生
ずる前記イオン打ち込みに起因する寄生抵抗が、回路的
に前記トランジスタ対の同種の電極に生ずるよう前記ト
ランジスタ対が配置される。 【効果】ビット線負荷回路を構成するトランジスタに、
イオン打ち込み時のオフセット領域に起因する寄生抵抗
が回路的に対象となる。
を備えた半導体装置を提供する。 【構成】基板面に垂直の軸から傾いて行なわれるイオン
打ち込みにより不純物領域が形成され、少なくとも一組
のトランジスタ対を含むビット線負荷回路を有し、前記
ビット線負荷回路により複数のメモリセルが接続される
ビット線の電位が所定電位に設定される半導体記憶装置
において、少なくとも、前記一組のトランジスタ対に生
ずる前記イオン打ち込みに起因する寄生抵抗が、回路的
に前記トランジスタ対の同種の電極に生ずるよう前記ト
ランジスタ対が配置される。 【効果】ビット線負荷回路を構成するトランジスタに、
イオン打ち込み時のオフセット領域に起因する寄生抵抗
が回路的に対象となる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置、特に
ビット線負荷回路の配置方法に関するものである。
ビット線負荷回路の配置方法に関するものである。
【０００２】
【従来の技術】一般に、例えば（１００）の結晶方位を
持つシリコン基板にイオン打ち込み法を用いて不純物領
域を形成する場合、トンネリング効果による不具合を抑
えるためシリコン基板に垂直とならない、例えば７゜前
後角度オフセットをつけた状態でイオン打ち込みを行な
う。図４はチャネル方向が前述の角度オフセットの生ず
る方向と平行となるよう配置されたＭＯＳトランジスタ
の断面構造を示す図である。図４のトランジスタはＬＤ
Ｄ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ−Ｄｒａｉｎ）構造を
持つＮチャネルトラインジスタであり、Ｎ型不純物濃度
の薄い領域８、９をたとえばポリシリコンより成るゲー
ト電極１をマスクにしてイオン打ち込みした後、サイド
ウォール２、３を形成しＮ型高濃度不純物領域１０、１
１を打ち込むことにより形成する。ここでＭＯＳトラン
ジスタのソース電極もしくはドレイン電極は不純物領域
１０もしくは１１より各々取り出される。これらのイオ
ン打ち込みはシリコン基板に対して垂直に行われないた
め薄い不純物領域８はゲート電極１の左端より高濃度不
純物領域１０側にずれ、チャネル左端にはゲート電極と
Ｎ型不純物領域がオーバーラップしないオフセット領域
１２が生ずる。図４に示されるＮチャネルトランジスタ
の高濃度不純物領域１０をソース電極としたときの等価
回路は図５のようになる。図５に示されるように、オフ
セット領域１２は等価的に寄生抵抗となり、理想トラン
ジスタのソース端子ＳＳ２と高濃度不純物領域１０より
取り出されたソース電極ＳＴ２との間に縦列接続される
構成になる。
持つシリコン基板にイオン打ち込み法を用いて不純物領
域を形成する場合、トンネリング効果による不具合を抑
えるためシリコン基板に垂直とならない、例えば７゜前
後角度オフセットをつけた状態でイオン打ち込みを行な
う。図４はチャネル方向が前述の角度オフセットの生ず
る方向と平行となるよう配置されたＭＯＳトランジスタ
の断面構造を示す図である。図４のトランジスタはＬＤ
Ｄ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ−Ｄｒａｉｎ）構造を
持つＮチャネルトラインジスタであり、Ｎ型不純物濃度
の薄い領域８、９をたとえばポリシリコンより成るゲー
ト電極１をマスクにしてイオン打ち込みした後、サイド
ウォール２、３を形成しＮ型高濃度不純物領域１０、１
１を打ち込むことにより形成する。ここでＭＯＳトラン
ジスタのソース電極もしくはドレイン電極は不純物領域
１０もしくは１１より各々取り出される。これらのイオ
ン打ち込みはシリコン基板に対して垂直に行われないた
め薄い不純物領域８はゲート電極１の左端より高濃度不
純物領域１０側にずれ、チャネル左端にはゲート電極と
Ｎ型不純物領域がオーバーラップしないオフセット領域
１２が生ずる。図４に示されるＮチャネルトランジスタ
の高濃度不純物領域１０をソース電極としたときの等価
回路は図５のようになる。図５に示されるように、オフ
セット領域１２は等価的に寄生抵抗となり、理想トラン
ジスタのソース端子ＳＳ２と高濃度不純物領域１０より
取り出されたソース電極ＳＴ２との間に縦列接続される
構成になる。
【０００３】図３は従来の半導体記憶装置におけるビッ
ト線負荷回路のレイアウト図の一例であり、フィールド
層、ポリシリコン層、コンタクト層と金属配線層のみが
記されている。図３においてトランジスタＴ１、Ｔ２は
ゲート電極とドレイン電極が電源線ＶＤＤに、ソース電
極がビット線ＢＬ、ＢＬＢにそれぞれ接続されるＮチャ
ネルトランジスタである。ここで、トランジスタＴ１、
Ｔ２はレイアウト上同サイズであり、前述のイオン打ち
込みは図３の矢印ＩＤで示される方向から傾いて行われ
る。
ト線負荷回路のレイアウト図の一例であり、フィールド
層、ポリシリコン層、コンタクト層と金属配線層のみが
記されている。図３においてトランジスタＴ１、Ｔ２は
ゲート電極とドレイン電極が電源線ＶＤＤに、ソース電
極がビット線ＢＬ、ＢＬＢにそれぞれ接続されるＮチャ
ネルトランジスタである。ここで、トランジスタＴ１、
Ｔ２はレイアウト上同サイズであり、前述のイオン打ち
込みは図３の矢印ＩＤで示される方向から傾いて行われ
る。
【０００４】図６は図３に示されるビット線負荷回路の
等価回路であり、トランジスタＴ３、Ｔ４、Ｔ５、Ｔ
６、及び高抵抗負荷ＨＲ１、ＨＲ２より成るメモリセル
と併せて示してある。なお、図６では拡散抵抗、コンタ
クト抵抗、ポリシリコン抵抗、金属配線抵抗等の寄生抵
抗は省略されている。図３のデータ線負荷回路レイアウ
トではトランジスタＴ１、Ｔ２のチャネル方向が同じく
図３中矢印で示されるイオン打ち込み方向ＩＤと平行と
なるため、トランジスタＴ１のソース端、トランジスタ
Ｔ２のドレイン端に前述のオフセット領域に起因する寄
生抵抗ＲＬ３、ＲＬ４がそれぞれ接続されることにな
る。ここで、トランジスタＴ１とＴ２のチャネル幅は同
一であるため、寄生抵抗ＲＬ３とＲＬ４はそれぞれ同値
の抵抗となる。
等価回路であり、トランジスタＴ３、Ｔ４、Ｔ５、Ｔ
６、及び高抵抗負荷ＨＲ１、ＨＲ２より成るメモリセル
と併せて示してある。なお、図６では拡散抵抗、コンタ
クト抵抗、ポリシリコン抵抗、金属配線抵抗等の寄生抵
抗は省略されている。図３のデータ線負荷回路レイアウ
トではトランジスタＴ１、Ｔ２のチャネル方向が同じく
図３中矢印で示されるイオン打ち込み方向ＩＤと平行と
なるため、トランジスタＴ１のソース端、トランジスタ
Ｔ２のドレイン端に前述のオフセット領域に起因する寄
生抵抗ＲＬ３、ＲＬ４がそれぞれ接続されることにな
る。ここで、トランジスタＴ１とＴ２のチャネル幅は同
一であるため、寄生抵抗ＲＬ３とＲＬ４はそれぞれ同値
の抵抗となる。
【０００５】図６の等価回路において、メモリセル選択
信号ＷＬがｌｏｗの状態ではビット線対ＢＬ、ＢＬＢは
ビット線負荷回路により決定される電位に設定され、お
よそ電源電圧からＮチャネルトランジスタＴ１、Ｔ２の
しきい値電圧を減じた電圧となる。一方、ＷＬがｈｉｇ
ｈとなりメモリセルが選択されると、ビット線対ＢＬ、
ＢＬＢにはメモリセル記憶ノードの論理状態に応じた信
号が出力され、その振幅は数十ミリボルトから数百ミリ
ボルトである。
信号ＷＬがｌｏｗの状態ではビット線対ＢＬ、ＢＬＢは
ビット線負荷回路により決定される電位に設定され、お
よそ電源電圧からＮチャネルトランジスタＴ１、Ｔ２の
しきい値電圧を減じた電圧となる。一方、ＷＬがｈｉｇ
ｈとなりメモリセルが選択されると、ビット線対ＢＬ、
ＢＬＢにはメモリセル記憶ノードの論理状態に応じた信
号が出力され、その振幅は数十ミリボルトから数百ミリ
ボルトである。
【０００６】
【発明が解決しようとする課題】従来の半導体記憶装置
は上記のように構成されているため、以下のような課題
がある。
は上記のように構成されているため、以下のような課題
がある。
【０００７】メモリセル記憶ノードＮ１にｌｏｗデータ
が、Ｎ２にｈｉｇｈデータが記憶されている状態で選択
信号ＷＬがｈｉｇｈとなり、ビット線対にデータが読み
出される動作を考える。前述の記憶状態ではメモリセル
駆動トランジスタＴ５、Ｔ６の内Ｔ５が導通となるた
め、トランジスタＴ１、Ｔ３、Ｔ５を介して電源線から
接地線に電流が流れる。一方、トランジスタＴ６はおよ
そ非導通であり、トランジスタＴ２、Ｔ４、Ｔ６の経路
ではほとんど電流は流れない。従って、ビット線ＢＬの
電位はトランジスタＴ１の能力と、トランジスタＴ３、
Ｔ５直列接続の能力との能力比で決まる電位、ＢＬＢは
前述のビット線負荷回路により決定されるおよそ電源電
圧ＶＤＤからＮチャネルトランジスタＴ２のしきい値電
圧を減じた電圧となる。またメモリセル内の記憶情報が
逆の場合は、各トランジスタは前述の動作と逆の動作を
行なう。何れの場合でも、ビット線対ＢＬ、ＢＬＢ間に
は記憶情報に応じて所定の電位差が表れ、その振幅は主
として電流が流れる経路側のビット線の電位がいかに下
がるかで決定される。
が、Ｎ２にｈｉｇｈデータが記憶されている状態で選択
信号ＷＬがｈｉｇｈとなり、ビット線対にデータが読み
出される動作を考える。前述の記憶状態ではメモリセル
駆動トランジスタＴ５、Ｔ６の内Ｔ５が導通となるた
め、トランジスタＴ１、Ｔ３、Ｔ５を介して電源線から
接地線に電流が流れる。一方、トランジスタＴ６はおよ
そ非導通であり、トランジスタＴ２、Ｔ４、Ｔ６の経路
ではほとんど電流は流れない。従って、ビット線ＢＬの
電位はトランジスタＴ１の能力と、トランジスタＴ３、
Ｔ５直列接続の能力との能力比で決まる電位、ＢＬＢは
前述のビット線負荷回路により決定されるおよそ電源電
圧ＶＤＤからＮチャネルトランジスタＴ２のしきい値電
圧を減じた電圧となる。またメモリセル内の記憶情報が
逆の場合は、各トランジスタは前述の動作と逆の動作を
行なう。何れの場合でも、ビット線対ＢＬ、ＢＬＢ間に
は記憶情報に応じて所定の電位差が表れ、その振幅は主
として電流が流れる経路側のビット線の電位がいかに下
がるかで決定される。
【０００８】データ線負荷トランジスタＴ１、Ｔ２の能
力は実効的ゲート・ソース間電圧により決定され、トラ
ンジスタＴ２では電源線ＶＤＤとビット線ＢＬＢの電位
差となる。しかし、トランジスタＴ１では電源線ＶＤＤ
とビット線ＢＬの電位差ではなく、ＶＤＤとトランジス
タＴ１の理想ソース端子Ｓ１との電位差で決定され、ト
ランジスタＴ２の場合に比べて寄生抵抗ＲＬ１での電圧
降下の分だけゲート・ソース電圧が小さくなる。従っ
て、トランジスタＴ１とＴ２は動作時オン抵抗に差が生
じ、記憶情報の論理状態によってビット線対ＢＬ、ＢＬ
Ｂに表れる電位差に差が生ずる。
力は実効的ゲート・ソース間電圧により決定され、トラ
ンジスタＴ２では電源線ＶＤＤとビット線ＢＬＢの電位
差となる。しかし、トランジスタＴ１では電源線ＶＤＤ
とビット線ＢＬの電位差ではなく、ＶＤＤとトランジス
タＴ１の理想ソース端子Ｓ１との電位差で決定され、ト
ランジスタＴ２の場合に比べて寄生抵抗ＲＬ１での電圧
降下の分だけゲート・ソース電圧が小さくなる。従っ
て、トランジスタＴ１とＴ２は動作時オン抵抗に差が生
じ、記憶情報の論理状態によってビット線対ＢＬ、ＢＬ
Ｂに表れる電位差に差が生ずる。
【０００９】以上のように、従来の半導体記憶装置では
ビット線に出力される電位差が記憶情報により異なると
いう回路的な非対象性を有しており、このため、ビット
線が入力されるセンスアンプの設計や、ビット線間の電
圧を均一化するイコライズ回路の設計を行なう際これら
のばらつきを考慮した煩雑な設計が必要とされるという
問題を有していた。
ビット線に出力される電位差が記憶情報により異なると
いう回路的な非対象性を有しており、このため、ビット
線が入力されるセンスアンプの設計や、ビット線間の電
圧を均一化するイコライズ回路の設計を行なう際これら
のばらつきを考慮した煩雑な設計が必要とされるという
問題を有していた。
【００１０】本発明はかかる課題を解決するためになさ
れたものであり、動作上優れた対象性を有するビット線
負荷回路を備えた半導体記憶装置を提供することを目的
とする。
れたものであり、動作上優れた対象性を有するビット線
負荷回路を備えた半導体記憶装置を提供することを目的
とする。
【００１１】
【課題を解決するための手段】本発明の半導体装置装置
は、基板面に垂直の軸から傾いて行なわれるイオン打ち
込みにより不純物領域が形成され、少なくとも一組のト
ランジスタ対を含むビット線負荷回路を有し、前記ビッ
ト線負荷回路により複数のメモリセルが接続されるビッ
ト線の電位が所定電位に設定される半導体記憶装置にお
いて、少なくとも、前記一組のトランジスタ対に生ずる
前記イオン打ち込みに起因する寄生抵抗が、回路的に前
記トランジスタ対の同種の電極に生ずるよう前記トラン
ジスタ対が配置されることを特徴とする半導体記憶装置
である。
は、基板面に垂直の軸から傾いて行なわれるイオン打ち
込みにより不純物領域が形成され、少なくとも一組のト
ランジスタ対を含むビット線負荷回路を有し、前記ビッ
ト線負荷回路により複数のメモリセルが接続されるビッ
ト線の電位が所定電位に設定される半導体記憶装置にお
いて、少なくとも、前記一組のトランジスタ対に生ずる
前記イオン打ち込みに起因する寄生抵抗が、回路的に前
記トランジスタ対の同種の電極に生ずるよう前記トラン
ジスタ対が配置されることを特徴とする半導体記憶装置
である。
【００１２】
【作用】本発明の半導体記憶装置では、ビット線負荷回
路内にイオン打ち込み角度に起因したの寄生抵抗が回路
的に対象となり、ビット線の動作時の電圧振幅はいかな
る論理状態でも同一となる。
路内にイオン打ち込み角度に起因したの寄生抵抗が回路
的に対象となり、ビット線の動作時の電圧振幅はいかな
る論理状態でも同一となる。
【００１３】
【実施例】図１は本発明にかかる実施例の一例を示すビ
ット線負荷回路のレイアウト図の一例であり、フィール
ド層、ポリシリコン層、コンタクト層と金属配線層のみ
が記されている。図１においてトランジスタＴ１、Ｔ２
はゲート電極とドレイン電極が電源線ＶＤＤに、ソース
電極がビット線ＢＬ、ＢＬＢにそれぞれ接続されるＮチ
ャネルトランジスタである。ここで、トランジスタＴ
１、Ｔ２はレイアウト上同サイズであり、前述のイオン
打ち込みは図１の矢印ＩＤで示される方向から傾いて行
われる。
ット線負荷回路のレイアウト図の一例であり、フィール
ド層、ポリシリコン層、コンタクト層と金属配線層のみ
が記されている。図１においてトランジスタＴ１、Ｔ２
はゲート電極とドレイン電極が電源線ＶＤＤに、ソース
電極がビット線ＢＬ、ＢＬＢにそれぞれ接続されるＮチ
ャネルトランジスタである。ここで、トランジスタＴ
１、Ｔ２はレイアウト上同サイズであり、前述のイオン
打ち込みは図１の矢印ＩＤで示される方向から傾いて行
われる。
【００１４】図２は図１に示されるビット線負荷回路の
等価回路であり、トランジスタＴ３、Ｔ４、Ｔ５、Ｔ
６、及び高抵抗負荷ＨＲ１、ＨＲ２より成るメモリセル
と併せて示してある。なお、図２では拡散抵抗、コンタ
クト抵抗、ポリシリコン抵抗、金属配線抵抗等の寄生抵
抗は省略されている。図１のデータ線負荷回路レイアウ
トではトランジスタＴ１、Ｔ２のチャネル方向が同じく
図１中矢印で示されるイオン打ち込み方向ＩＤと平行で
あり、トランジスタＴ１、Ｔ２の両ドレイン端に前述の
オフセット領域に起因する寄生抵抗ＲＬ１、ＲＬ２がそ
れぞれ生ずる。
等価回路であり、トランジスタＴ３、Ｔ４、Ｔ５、Ｔ
６、及び高抵抗負荷ＨＲ１、ＨＲ２より成るメモリセル
と併せて示してある。なお、図２では拡散抵抗、コンタ
クト抵抗、ポリシリコン抵抗、金属配線抵抗等の寄生抵
抗は省略されている。図１のデータ線負荷回路レイアウ
トではトランジスタＴ１、Ｔ２のチャネル方向が同じく
図１中矢印で示されるイオン打ち込み方向ＩＤと平行で
あり、トランジスタＴ１、Ｔ２の両ドレイン端に前述の
オフセット領域に起因する寄生抵抗ＲＬ１、ＲＬ２がそ
れぞれ生ずる。
【００１５】図２のビット線負荷回路等価回路におい
て、メモリセル駆動トランジスタＴ５が導通してＴ１、
Ｔ３、Ｔ５の経路で電流が流れた場合でも、逆にメモリ
セル駆動トランジスタＴ６が導通した場合でも、ビット
線負荷トランジスタＴ１、Ｔ２のゲート・ソース間電圧
はＶＤＤとビット線ＢＬもしくはＢＬＢとなるため、ビ
ット線対ＢＬ、ＢＬＢに出力される信号の振幅に記憶情
報の論理状態による差が生ずることはない。従って、前
述の従来装置で問題となった回路的な非対象性はなく、
センスアンプ、ビット線イコライズ回路等、ビット線に
付随する回路の設計も容易になる。
て、メモリセル駆動トランジスタＴ５が導通してＴ１、
Ｔ３、Ｔ５の経路で電流が流れた場合でも、逆にメモリ
セル駆動トランジスタＴ６が導通した場合でも、ビット
線負荷トランジスタＴ１、Ｔ２のゲート・ソース間電圧
はＶＤＤとビット線ＢＬもしくはＢＬＢとなるため、ビ
ット線対ＢＬ、ＢＬＢに出力される信号の振幅に記憶情
報の論理状態による差が生ずることはない。従って、前
述の従来装置で問題となった回路的な非対象性はなく、
センスアンプ、ビット線イコライズ回路等、ビット線に
付随する回路の設計も容易になる。
【００１６】尚、図１の実施例ではビット線負荷回路に
Ｎチャネルトランジスタのみを用いていたが、例えばＰ
チャネルトランジスタを直列に挿入した構成に本発明を
適用してもよい。また前述の実施例のビット線負荷回路
のトランジスタＴ１、Ｔ２のゲート電極に書き込み制御
信号が接続された回路構成に本発明を適用してもよい。
また、トランジスタＴ１、Ｔ２はそのソース電極に寄生
抵抗が生ずるよう配置されも、回路的な対象性は損なわ
れない。
Ｎチャネルトランジスタのみを用いていたが、例えばＰ
チャネルトランジスタを直列に挿入した構成に本発明を
適用してもよい。また前述の実施例のビット線負荷回路
のトランジスタＴ１、Ｔ２のゲート電極に書き込み制御
信号が接続された回路構成に本発明を適用してもよい。
また、トランジスタＴ１、Ｔ２はそのソース電極に寄生
抵抗が生ずるよう配置されも、回路的な対象性は損なわ
れない。
【００１７】
【発明の効果】以上に述べたように本発明では、ビット
線負荷回路を構成するトランジスタに生ずるイオン打ち
込み時のオフセット領域に起因する寄生抵抗が回路的に
対象となるので、ビット線動作時振幅に論理状態による
差が生ずることのない、高い対象性を有するビット線負
荷回路を備えた半導体記憶装置を実現できる。
線負荷回路を構成するトランジスタに生ずるイオン打ち
込み時のオフセット領域に起因する寄生抵抗が回路的に
対象となるので、ビット線動作時振幅に論理状態による
差が生ずることのない、高い対象性を有するビット線負
荷回路を備えた半導体記憶装置を実現できる。
【図１】本発明のビット線負荷回路のレイアウト図。
【図２】本発明のビット線負荷回路の等価回路図。
【図３】従来のビット線負荷回路のレイアウト図。
【図４】従来のＬＤＤトランジスタの断面構造図。
【図５】従来のＬＤＤトランジスタの等価回路図。
【図６】従来のビット線負荷回路の等価回路図。
Ｔ１、Ｔ２・・・ビット線負荷回路Ｎチャネルトランジ
スタ Ｔ３、Ｔ４・・・メモリセルアクセス用Ｎチャネルトラ
ンジスタ Ｔ５、Ｔ６・・・メモリセル駆動Ｎチャネルトランジス
タ ＨＲ１、ＨＲ２・・・メモリセル高抵抗負荷 ＢＬ、ＢＬＢ・・・ビット線 ＷＬ・・・メモリセル選択信号 ＶＤＤ・・・電源線 ＩＤ・・・イオン打ち込み方向 ＲＬＤＤ、ＲＬ１、ＲＬ２、ＲＬ３、ＲＬ４・・・寄生
抵抗 １・・・ゲート電極 ２、３・・・サイドウォール ４、５、８、９・・・薄いＮ型不純物領域 ６、７、１０、１１・・・濃いＮ型不純物領域
スタ Ｔ３、Ｔ４・・・メモリセルアクセス用Ｎチャネルトラ
ンジスタ Ｔ５、Ｔ６・・・メモリセル駆動Ｎチャネルトランジス
タ ＨＲ１、ＨＲ２・・・メモリセル高抵抗負荷 ＢＬ、ＢＬＢ・・・ビット線 ＷＬ・・・メモリセル選択信号 ＶＤＤ・・・電源線 ＩＤ・・・イオン打ち込み方向 ＲＬＤＤ、ＲＬ１、ＲＬ２、ＲＬ３、ＲＬ４・・・寄生
抵抗 １・・・ゲート電極 ２、３・・・サイドウォール ４、５、８、９・・・薄いＮ型不純物領域 ６、７、１０、１１・・・濃いＮ型不純物領域
Claims (1)
- 【請求項１】 基板面に垂直の軸から傾いて行なわれる
イオン打ち込みにより不純物領域が形成され、少なくと
も一組のトランジスタ対を含むビット線負荷回路を有
し、前記ビット線負荷回路により複数のメモリセルが接
続されるビット線の電位が所定電位に設定される半導体
記憶装置において、 少なくとも、前記一組のトランジスタ対に生ずる前記イ
オン打ち込みに起因する寄生抵抗が、回路的に前記トラ
ンジスタ対の同種の電極に生ずるよう前記トランジスタ
対が配置されることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4081037A JPH05283610A (ja) | 1992-04-02 | 1992-04-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4081037A JPH05283610A (ja) | 1992-04-02 | 1992-04-02 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283610A true JPH05283610A (ja) | 1993-10-29 |
Family
ID=13735257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4081037A Pending JPH05283610A (ja) | 1992-04-02 | 1992-04-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283610A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996035234A1 (en) * | 1995-05-01 | 1996-11-07 | Micron Technology, Inc. | Peripheral circuit for semiconductor memory device |
| JP2012054502A (ja) * | 2010-09-03 | 2012-03-15 | Elpida Memory Inc | 半導体装置 |
-
1992
- 1992-04-02 JP JP4081037A patent/JPH05283610A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996035234A1 (en) * | 1995-05-01 | 1996-11-07 | Micron Technology, Inc. | Peripheral circuit for semiconductor memory device |
| JP2012054502A (ja) * | 2010-09-03 | 2012-03-15 | Elpida Memory Inc | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6949782B2 (en) | Semiconductor memories | |
| US5134581A (en) | Highly stable semiconductor memory with a small memory cell area | |
| KR960015348B1 (ko) | 반도체 메모리 장치 | |
| US20100110774A1 (en) | Sram device | |
| US6801449B2 (en) | Semiconductor memory device | |
| US5281843A (en) | Thin-film transistor, free from parasitic operation | |
| KR20010075543A (ko) | 반도체 장치 | |
| KR19990036748A (ko) | 반도체메모리장치 및 그 제조방법 | |
| US6295224B1 (en) | Circuit and method of fabricating a memory cell for a static random access memory | |
| US7170789B2 (en) | Semiconductor storage device and electronic equipment | |
| US20220310634A1 (en) | Semiconductor storage device | |
| KR100346991B1 (ko) | 반도체 기억 장치 | |
| EP0417484A2 (en) | Semiconductor memory device and process for making the same | |
| KR0178396B1 (ko) | 스태틱 랜덤 액세스 메모리용 셀 | |
| KR19980063319A (ko) | 스테이틱형 반도체 기억 장치 | |
| JP3551468B2 (ja) | Ｓｒａｍメモリセルの動作方法 | |
| EP0840323B1 (en) | Static semiconductor memory device with precharging circuits having similar configuration of memory cells | |
| US6498742B2 (en) | Memory device | |
| US6829179B2 (en) | Semiconductor storage device having substrate potential control | |
| EP0263318B1 (en) | Semiconductor memory | |
| JPH05283610A (ja) | 半導体記憶装置 | |
| JP2006099827A (ja) | 半導体記憶装置及び電子機器 | |
| US5886921A (en) | Static random access memory cell having graded channel metal oxide semiconductor transistors and method of operation | |
| JPH0555523A (ja) | 半導体記憶装置 | |
| US20050012162A1 (en) | Semiconductor storage device |