KR19980063319A - 스테이틱형 반도체 기억 장치 - Google Patents

Abstract

저전원전압에서 고속 및 저소비전력의 판독 동작이 가능하며, 메모리셀 면적을 축소하는 것이 가능한 스태틱형 반도체 기억장치를 제공한다.

열방향으로 인접하는 메모리셀 MC1과 MC2는, 반응하는 비트선의 전위레벨을 구동하는 바이폴라트랜지스터 Q7을 공유한다. 한편, 열방향으로 인접하는 MC2 및 MC3은, 반응하는 비트선/BL의 전위레벨을 구동하는 바이폴라트랜지스터 Q8을 공유한다. 선택된 메모리셀의 기억정보에 따라 바이폴라트랜지스터가 반응하는 비트선의 전위 레벨을 구동하기 때문에 저전원전압이라도 고속의 데이터 판독이 가능하다.

Description

스테이틱형 반도체 기억 장치

본 발명은 스테이틱형 반도체 기억 장치의 구성에 관한 것으로, 특히 저전원전압에 있어서도, 메모리셀 면적의 증대를 억제하면서, 고속 및 저소비 전력인 동작을 실현하는 것이 가능한 스테이틱형 반도체 기억 장치의 구성에 관한 것이다.

이하, 종래의 스테이틱형 반도체 기억 장치로서, 스테이틱·랜덤·액세스 메모리(이하, SRAM이라 한다)를 예로 들어 설명한다.

도 43는 종래의 SRAM(3000)의 판독계(系) 회로의 구성을 도시하는 개략블록도이다.

종래의 SRAM(3000)의 판독계 회로는 판독동작의 개시전에 있어, 비트선쌍 BL 및 /BL을 내부 전원 전위로 프리챠지하는 프리챠지회로(3002)와, 비트선쌍 BL 및 /BL과 접속하는 메모리셀(3004)와, 비트선 BL 및 /BL에 각각 소정의 정전류를 공급하는 정전류원(3006a) 및 (3006b)와, 비트선쌍 BL 및 /BL의 전위를 받아, 판독데이터를 출력하는 판독회로(3008)를 구비한다.

메모리셀(3004)는 서로의 입력과 출력이 접속하는 인버터(3010) 및 (3012)로구성되는 스테이틱형 래치회로와, 워드선 WL의 전위 레벨에 응답하여, 비트선쌍 BL 및 /BL과 스테이틱형 래치회로의 입출력 노드와의 접속을 개폐하는 액세스 트랜지스터(3014) 및 (3016)을 포함한다.

도 44는 도 43에 도시한 메모리셀(3004)의 구성의 상세를 도시하는 회로도이다.

도 44를 참조하면, 종래의 SRAM의 메모리셀은 드라이버 트랜지스터 Q1, Q2, 액세스 트랜지스터 Q3, Q4및 고저항 소자 Rl, R2를 포함한다. 드라이버 트랜지스터 Q1, Q2 및 액세스 트랜지스터 Q3, Q4는 N 채널 MOS 트랜지스터이다. 또한, 메모리셀의 부하 소자로서, 고저항 소자 R1, R2를 이용하는 구성으로 되어 있다.

드라이버 트랜지스터 Q1의 게이트와 드라이버 트랜지스터 Q2의 드레인(기억 노드 N2)는 접속되고, 드라이버 트랜지스터 Q2의 게이트와 드라이버 트랜지스터 Q1의 드레인(기억 노드 N1)은 접속된다.

즉, 고저항 소자 R1 및 드라이버 트랜지스터 Q1로 구성되는 인버터와 고저항 소자 R2 및 드라이버 트랜지스터 Q2로 구성되는 인버터는 서로 교차 접속하므로써, 래치회로를 형성하고 있다. 액세스 트랜지스터 Q3은 비트선 BL과, 기억 노드 N1과의 사이에 접속되고, 그 게이트는 워드선 WL에 접속된다.

액세스 트랜지스터 Q4는 비트선/BL과 기억 노드 N2과의 사이에 접속되고, 그 게이트는 워드선 WL에 접속된다. 고저항 소자 R1은 전원 전위 Vcc가 공급되는 노드와 기억 노드 N1과의 사이에 접속된다. 고저항 소자 R2는 전원 전위 Vcc가 공급되는 노드와 기억 노드 N2의 사이에 접속된다.

이러한 메모리셀을 일반적으로 고저항 부하형 메모리셀이라고 부른다.

여기서, 이러한 고저항 부하형 메모리셀에서는 메모리셀의 면적 축소를 위해, 이하에 기술하는 것 같은 입체구조를 갖는 것이 일반적이다.

즉, 드라이버 트랜지스터 Q1, Q2 및 액세스 트랜지스터 Q3, Q4는 도시하지 않은 실리콘 기판의 주표면상에 형성된다. 이 주표면의 상층에, 절연층을 거쳐서 고저항 부하형의 메모리셀의 부하 소자(고저항 소자 R1, R2)가 폴리 실리콘에 의해 형성된다.

도 45는 종래의 SRAM의 다른 메모리셀의 상세를 도시하는 회로도이다.

또, 도 44와 마찬가지의 부분에 관해서 동일한 참조부호를 붙이고 그 설명은 반복하지 않는다.

도 45를 참조하면, 종래의 SRAM의 메모리셀은 드라이버 트랜지스터 Q1, Q2, 액세스 트랜지스터 Q3, Q4 및 P채널 MOS 트랜지스터 Q5, Q6을 포함한다.

P채널 MOS 트랜지스터 Q5는 전원 전위 Vcc가 공급되는 노드와 기억 노드 N1과의 사이에 접속되고, 그 게이트는 기억 노드 N2에 접속된다.

P채널 MOS 트랜지스터 Q6는 전원 전위 Vcc이 공급되는 노드와 기억 노드 N2과의 사이에 접속되고, 그 게이트는 기억 노드 N1에 접속된다. P채널 MOS 트랜지스터 Q5, Q6은 메모리셀의 부하 소자로서 사용하고 있다. 이와 같은 메모리셀을 일반적으로 CMOS형 메모리셀이라고 부른다.

부하 소자로서의 P채널 MOS 트랜지스터 Q5, Q6은 박막 트랜지스터로 형성된다. 그리고, 이 박막 트랜지스터는 트랜지스터 Q1∼Q4가 형성되는 도시하지 않은 실리콘 기판의 주표면의 상층에, 도시하지 않은 절연층을 거쳐서 형성된다.

도 46은 도 44 및 도 45에 도시한 종래의 SRAM의 메모리셀에 있어서, 워드선 WL이 선택 상태에 있을 때의 메모리셀의 전달(transfer)특성을 도시한 도면이다. 여기서, SRAM에 공급되는 전원 전위로서는 예를들면 전원 전위 Vcc = 3 V 인 것으로 한다.

도 46에 있어서, 세로축은 도 44 또는 도 45의 기억 노드 N1의 전위를 도시하고, 가로축은 도 44 또는 도 45의 기억 노드 N2의 전위를 도시한다. 이하, 도 44, 도 45 및 도 46을 참조하여 종래의 SRAM의 제 1 문제점에 관해서 설명한다.

도 46에 있어서, 화살표 A로 도시하는 2개의 점은 메모리셀의 쌍안정 점이다. 메모리셀에 기억된 데이터의 유지를 확실한 것으로 하기 위해서는(메모리셀에 기억된 데이터의 파괴를 방지하기 위해서는), 이 2개의 안정점의 존재가 필요하다.

화살표 B로 도시하는 영역(이하,「메모리셀의 눈(目)」이라고 한다)를 충분히 크게 하는 것에 의해, 2개의 안정점을 확보할 수 있다. 또, 메모리셀의 눈을 스테이틱 노이즈 마진이라고 부르는 적도 있다.

화살표 C로 도시하는 곡선의 경사는 메모리셀의 인버터의 게인의 고저(高低)를 도시하는 것이다. 화살표 C로 도시하는 곡선의 경사가 급할 때는 메모리셀의 인버터의 게인이 높고, 곡선의 경사가 완만할 때는 메모리셀의 인버터의 게인이 낮은 것에 대응한다.

메모리셀의 부하 소자가 고저항 소자 R1, R2나 박막 트랜지스터 Q5, Q6인 경우, 부하 소자의 온(on)저항은 드라이버 트랜지스터 Q1, Q2나 액세스 트랜지스터 Q3, Q4의 온저항에 비교하여 상당히 커진다. 이것 때문에, 워드선 WL이 선택 상태에 있을 때, 즉 워드선 WL에 전원 전위 Vcc가 공급되고 있을 때는 메모리셀의 인버터 게인이 낮게 되어, 메모리셀의 눈(目)이 작게된다.

이것은 바꿔 말하면, 도 44 또는 도 45에 있어서, 예를들면, 고저항 소자 R1및 트랜지스터 Q1에 의해 구성되는 인버터와 고저항 소자 R2 및 트랜지스터 Q2에 의해 구성되는 인버터에 의해 그 메모리셀의 특성이 결정되는 것은 아니고, 오히려 액세스 트랜지스터 Q3 및 드라이버 트랜지스터 Q1이 직렬 접속한 회로와 액세스 트랜지스터 Q4와 드라이버 트랜지스터 Q2가 직렬 접속한 회로의 특성에 의해, 스테이틱 노이즈 마진이 결정되는 것으로 되기 때문이다. 즉, 부하가 N채널 MOS 트랜지스터 Q3 및 Q4로 된 상태와 등가이기 때문에, 인버터의 게인이 저하하여 버리는 것에 의해, 메모리셀의 눈이 작아져 버리는 것이다.

따라서, 메모리셀의 데이터를 확실히 유지하기 위해서는 이하와 같은 설계가 필요하게 된다. 드라이버 트랜지스터 Q1, Q2의 채널폭을 Wd로 하고, 채널 길이를 Ld으로 하고, 액세스 트랜지스터 Q3, Q4의 채널폭을 Wa로 하고, 채널 길이를 La으로 한다. 이 경우에, 게인을 높게 하여 메모리셀의 눈을 크게하기 위해서는, 일반적으로 (Wd/Ld)를 (Wa/La)의 약 3배 이상으로 할 필요가 있다. 이 때문에 드라이버 트랜지스터 Q1, Q2의 면적이 커져, 메모리셀의 면적의 축소를 방해한다고 하는 문제가 있다. 이것이, 종래의 SRAM의 제 1 문제점이다.

도 47은 종래의 SRAM을 전원 전위 Vcc = 2V 에서 동작시킨 경우에 있어서, 워드선 WL이 선택 상태에 있을 때의 메모리셀의 전달특성을 도시한 도면이다.

도 47의 세로축은 도 44 또는 도 45의 기억 노드 N1의 전위를 도시하고, 가로축은 도 44 또는 도 45의 기억 노드 N2의 전위를 도시하고 있다. 이하, 종래의 SRAM의 제 2 문제점에 관해서 설명한다.

도 47을 참조하면, 도 44 또는 도 45에 도시한 메모리셀을 갖는 종래의 SRAM에서는 2V라는 저전원 전위를 사용할때에는 메모리셀의 눈이 작아져 버린다. 이 때문에, 2개의 안정점이 소멸하여 버릴 가능성이 높게 되어, 데이터 유지를 할 수 없게 된다고 하는 문제점이 있다. 이것이 종래의 SRAM의 제 2 문제점이다.

본 발명의 목적은 이상과 같은 문제점을 해결하기 위해서 이루어진 것으로, 메모리셀 면적의 축소가 가능한 스테이틱형 반도체 기억 장치를 제공하는 것이다.

본 발명의 다른 목적은 래치업(latch up)이나 메모리셀의 면적의 증대라는 문제를 발생시키는 일 없이, 저전원 전위화를 실현할 수 있는 스테이틱형 반도체 기억 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 저소비 전력으로 고속 판독이 가능한 스테이틱형 반도체 기억 장치를 제공하는 것이다.

도 1은 본 발명의 실시예1의 스테이틱형 반도체 기억 장치(1000)의 구성을 도시하는 개략적인 블록도

도 2는 실시예1의 메모리셀의 구성을 도시하는 회로도

도 3은 실시예1의 SRAM(l000)의 기입동작을 설명하기 위한 도면

도 4는 실시예1의 SRAM(1000)의 판독동작을 설명하기 위한 도면

도 5는 도 2의 메모리셀의 드라이버 트랜지스터 Q1, Q2 및 액세스 트랜지스터 Q3 및 Q4의 평면패턴을 도시한 도면

도 6은 도 5의 메모리셀의 평면패턴에 대하여, 더욱 부하 소자 L2, L2를 가한 평면패턴을 도시한 도면

도 7은 도 6의 메모리셀에, 비트선쌍 BL, /BL을 부가한 평면패턴을 도시한 도면

도 8은 도 7의 AA′선 및 BB′선에 따른 단면도

도 9는 본 발명의 실시예1의 변형예1의 판독동작 상태의 전달특성을 도시한 도면

도 10은 본 발명의 실시예1의 변형예2의 메모리셀의 단면도

도 11은 본 발명의 실시예2의 메모리셀, 비트선 및 워드선의 구성을 도시하는 부분확대도

도 12는 본 발명의 실시예2의 SRAM의 동작을 설명하기 위한 타이밍도

도 13은 실시예2의 메모리셀의 평면패턴을 도시하는 평면도로서, 도 13a는 활성영역 및 제 1 폴리실리콘 패턴을, 도13b는 제 2 폴리실리콘 패턴 및 제 3 폴리실리콘패턴을, 도13c는 제 4 폴리실리콘 패턴 및 금속배선 패턴을 도시하는 평면도

도 14는 도 13에 도시한 메모리셀을 2차원 어레이형상으로 배치한 경우를 도시하는 평면도

도 15는 본 발명의 실시예3의 SRAM의 메모리셀, 비트선 및 워드선의 구성을 도시하는 부분확대도

도 16은 본 발명의 실시예3의 메모리셀에 있어서의 활성영역 및 제 1 폴리실리콘 패턴을 도시하는 평면도

도 17은 본 발명의 실시예3의 메모리셀에 있어서의 제 2 폴리실리콘 패턴 및 제 3 폴리실리콘 패턴을 도시하는 평면도

도 18은 본 발명의 실시예3의 메모리셀의 제 4 폴리실리콘 패턴을 도시하는 평면도

도 19는 본 발명의 실시예3의 메모리셀의 비트선 및 접지배선을 도시하는 평면도

도 20은 도 16∼도 19에 도시한 메모리셀을 2차원 어레이 형상으로 배치한 경우의 구성을 도시하는 평면도

도 21은 본 발명의 실시예4의 SRAM의 메모리셀, 비트선 및 워드선의 구성을 도시하는 부분확대도

도 22는 본 발명의 실시예4의 메모리셀의 활성영역 및 제 1 폴리실리콘패턴을 도시하는 평면도

도 23은 본 발명의 실시예4의 메모리셀의 제 2 폴리실리콘 패턴 및 제 3폴리실리콘 패턴을 도시하는 평면도

도 24는 본 발명의 실시예4의 메모리셀의 제 4 폴리실리콘 패턴을 도시하는 평면도

도 25는 본 발명의 실시예4의 메모리셀의 접지 배선 및 비트선의 패턴을 도시하는 평면도

도 26은 도 22∼도 25에 도시한 메모리셀을 2차원 어레이 형상으로 배치한 경우의 구성을 도시하는 평면도

도 27은 본 발명의 실시예5의 메모리셀, 비트선 및 워드선의 구성을 도시하는 부분확대도

도 28은 본 발명의 실시예5의 메모리셀의 활성영역 및 제 1 폴리실리콘패턴을 도시하는 평면도

도 29는 본 발명의 실시예5의 메모리셀의 제 2 의 폴리실리콘 패턴 및 제 3 폴리실리콘 패턴을 도시하는 평면도

도 30은 본 발명의 실시예5의 메모리셀의 제 4 폴리실리콘 패턴을 도시하는 평면도

도 31은 본 발명의 실시예5의 메모리셀의 접지 배선 및 비트선의 패턴을 도시하는 평면도

도 32는 도 28의 AA′선에 따르는 단면을 도시하는 단면도

도 33은 도 28의 BB′선에 따르는 단면을 도시하는 단면도

도 34는 본 발명의 실시예6의 SRAM의 메모리셀, 비트선 및 워드선의 구성을 도시하는 부분확대도

도 35는 실시예6의 SRAM의 동작을 설명하기 위한 타이밍도

도 36은 본 발명의 실시예6의 메모리셀의 활성영역인 제 1 폴리실리콘 패턴 및 제 2 폴리실리콘 패턴을 도시하는 평면도

도 37은 본 발명의 실시예6의 메모리셀의 제 3 폴리실리콘 패턴 및 제 4폴리실리콘 패턴의 구성을 도시하는 평면도

도 38은 본 발명의 실시예6의 메모리셀의 금속배선 패턴을 도시하는 평면도

도 39는 본 발명의 실시예7의 SRAM의 메모리셀, 비트선 및 워드선의 구성을 도시하는 부분확대도

도 40은 본 발명의 실시예7의 메모리셀의 활성영역, 제 1 폴리실리콘 패턴 및 제 2 폴리실리콘 패턴을 도시하는 평면도

도 41은 본 발명의 실시예7의 메모리셀의 제 3 폴리실리콘 패턴 및 제 4폴리실리콘 패턴을 도시하는 평면도

도 42는 본 발명의 실시예7의 메모리셀의 비트선 및 접지배선 패턴을 도시하는 평면도

도 43은 종래의 SRAM의 판독계 회로의 구성을 도시하는 개략블록도

도 44는 종래의 고저항 부하형 메모리셀의 구성을 도시하는 회로도

도 45는 종래의 CMOS 래치형 메모리셀의 구성을 도시하는 회로도

도 46은 전원 전위가 3 V인 경우의 종래의 SRAM의 메모리셀의 전달특성을 도시한 도면

도 47은 전원 전위가 2 V인 경우의 종래의 SRAM의 메모리셀의 전달특성을 도시한 도면

*도면의 주요부분에 대한 부호의 설명*

7a ∼ 7d ; 제 1 폴리 실리콘9a , 9b ; 활성층

9a1 , 9a2 ; 소스/드레인 영역9a4 ; 에미터영역

9a3 ; 불순물영역11a, 11b ; 제 1 벨릿콘택트

13a ∼ 13d ; 제 2 벨릿콘택트15 , 15a , 15b ; 제 2 폴리 실리콘

17a , 17b , 17b1 ∼ 17b3 ; 제 3 폴리 실리콘

18a , 18b ; 제 1 콘택트홀23a , 23b ; 금속배선

25 ; 실리콘 기판27 ; 필드 산화막

29 ; 고농도 불순물층1000 ; SRAM

1100 ∼ 1104 ; 제어신호 입력단자1106, 1108 ; 어드레스 입력 단자

1112 ; 열입력 버퍼1114 ; 행 어드레스 디코더

1120 ; 클록 생성기1124 ; 출력 버퍼

1126 ; 데이터 입력회로1130 ; 데이터 입출력 단자.

청구항 1에 기재된 스테이틱형 반도체 기억 장치는, 복수의 워드선과, 상기 워드선에 교차하여 마련되는 복수의 비트선과, 상기 워드선과 상기 비트선의 교점에 대응하여 행렬 형상으로 배치되는 복수의 메모리셀을 포함하는 메모리셀 어레이를 구비하고, 각 상기 메모리셀은 2개의 입출력 노드와, 기억 데이터를 유지하는 쌍안정 소자와, 대응하는 워드선이 선택되는 데 응답하여, 상기 쌍안정 소자와 상기 입출력 노드와의 접속을 개폐하는 스위치 수단을 포함하고, 인접하는 상기 메모리셀에 각각 속하는 적어도 2개의 입출력 노드마다 마련되고, 선택된 메모리셀의 상기 입출력 노드의 전위 레벨에 응답하여 대응하는 상기 비트선의 전위 레벨을 구동하는 복수의 바이폴라 트랜지스터를 더 구비한다.

청구항 2에 기재된 스테이틱형 반도체 기억 장치는 청구항 1에 기재된 스테이틱형 반도체 기억 장치의 구성에 있어서, 워드선은 상기 메모리셀 어레이의 행마다 대응하여 마련되고, 상기 비트선은 상기 메모리셀 어레이의 열마다 대응하여 쌍으로서 마련되고 상기 쌍안정 소자는 제 1 및 제 2 기억 노드를 갖고, 상기 스위치 수단은 대응하는 워드선이 선택되는 데 응답하여, 상기 제 1 기억 노드와 상기 2개의 입출력 노드중의 제 1 의 입출력 노드와의 접속 및 상기 제 2 기억 노드와 상기 2개의 입출력 노드중의 제 2 의 입출력 노드와의 접속을 각각 개폐하는 제 1 및 제 2 액세스 MOS 트랜지스터를 포함하고, 상기 복수의 바이폴라 트랜지스터는 상기 비트선쌍 중의 한쪽과 대응하는 열에 속하는 상기 메모리셀과의 사이에, 열방향으로 인접하여 배열되는 2개의 메모리셀마다 마련되는 복수의 제 1 바이폴라 트랜지스터와, 상기 비트선쌍 중의 다른쪽과 대응하는 열에 속하는 상기 메모리셀과의 사이에, 상기 제 1 바이폴라 트랜지스터가 접속되는 2개의 메모리셀과는 1메모리셀만큼 열방향으로 어긋난 2개의 메모리셀마다 마련되는 복수의 제 2 바이폴라 트랜지스터를 포함하고, 각 상기 제 1 바이폴라 트랜지스터의 에미터는 대응하는 비트선과 접속하고, 베이스는 대응하는 메모리셀의 2개의 제 1 의 입출력 노드와 접속하고, 각 상기 제 2 바이폴라 트랜지스터의 에미터는 대응하는 비트선과 접속하고, 베이스는 대응하는 메모리셀의 2개의 제 2 의 입출력 노드와 접속하고, 각 상기 제 1 및 제 2 바이폴라 트랜지스터의 콜렉터는 상기 제 1 및 제 2 액세스 MOS 트랜지스터의 백게이트와 접속한다.

청구항 3에 기재된 스테이틱형 반도체 기억 장치는 청구항 1에 기재된 스테이틱형 반도체 기억 장치의 구성에 있어서, 워드선은 상기 메모리셀 어레이의 행마다 대응하여 쌍으로서 마련되고, 비트선은 상기 메모리셀 어레이의 열마다 대응하여 마련되고, 상기 쌍안정 소자는 제 1 및 제 2 기억 노드를 갖고, 상기 스위치 수단은 대응하는 워드선이 선택되는 데 응답하여, 상기 제 1 기억 노드와 상기 2개의 입출력 노드중 제 1 의 입출력 노드와의 접속 및 상기 제 2 기억 노드와 상기 2개의 입출력 노드중의 제 2 의 입출력 노드와의 접속을 각각 개폐하는 제 1 및 제 2 액세스 MOS 트랜지스터를 포함하고, 워드선쌍을 이루는 2개의 워드선은 대응하는 행에 속하는 상기 메모리셀에 대하여 번갈아, 상기 제 1 및 제 2 액세스 MOS 트랜지스터의 게이트와 접속하고, 복수의 바이폴라 트랜지스터는 행방향에 인접하여 배열되는 2개의 메모리셀마다 대응하여 마련되고, 각 상기 바이폴라 트랜지스터의 에미터는 대응하는 비트선과 접속하고, 베이스는 대응하는 한쪽의 메모리셀의 제 1 의 입출력 노드 및 대응하는 다른쪽의 메모리셀의 제 2 의 입출력 노드와 접속하고, 각 바이폴라 트랜지스터의 콜렉터는 상기 제 1 및 제 2 액세스 MOS 트랜지스터의 백게이트와 접속한다.

청구항 4에 기재된 스테이틱형 반도체 기억 장치는 청구항 1에 기재된 스테이틱형 반도체 기억 장치의 구성에 있어서, 워드선은 상기 메모리셀 어레이의 행마다 대응하여 쌍으로서 마련되고, 비트선은 상기 메모리셀 어레이의 열마다 대응하여 마련되고, 쌍안정 소자는 제 1 및 제 2 기억 노드를 갖고, 스위치 수단은 대응하는 워드선이 선택되는 데 응답하여, 상기 제 1 기억 노드와 상기 2개의 입출력 노드중의 한쪽의 입출력 노드와의 접속 및 상기 제 2 기억 노드와 상기 2개의 입출력 노드중의 다른쪽의 입출력 노드와의 접속을 각각 개폐하는 제 1 및 제 2 액세스 MOS 트랜지스터를 포함하고, 워드선쌍을 이루는 2개의 워드선은 대응하는 행에 속하는 상기 메모리셀에 대하여 번갈아, 상기 제 1 및 제 2 액세스 MOS 트랜지스터의 게이트와 접속하고, 복수의 바이폴라 트랜지스터는 인접하는 2행 2열의 메모리셀에 각각 속하는 4개의 상기 입출력 노드에 대응하여 마련되고, 각 상기 바이폴라 트랜지스터는 상기 메모리셀 어레이의 대각(對角)방향에 가장 인접하는 다른 바이폴라 트랜지스터가 존재하도록 배치되고, 각 바이폴라 트랜지스터의 에미터는 대응하는 비트선과 접속하고, 베이스는 대응하는 메모리셀의 상기 4개의 입출력 노드와 접속하고, 각 상기 바이폴라 트랜지스터의 콜렉터는 상기 제 1 및 제 2 액세스 MOS 트랜지스터의 백게이트와 접속한다.

청구항 5에 기재된 스테이틱형 반도체 기억 장치는 청구항 1에 기재된 스테이틱형 반도체 기억 장치의 구성에 있어서, 워드선은 상기 메모리셀 어레이의 행마다 대응하여 쌍으로서 마련되고, 비트선은 상기 메모리셀 어레이의 열마다 대응하여 쌍으로서 마련되고, 각 쌍안정 소자는 제 1 및 제 2 기억 노드와, 서로 교차 접속하고, 양자의 접속점이 상기 제 1 및 제 2 기억 노드에 대응하는 제 1 및 제 2 인버터를 포함하고, 제 1 인버터 및 제 2 인버터는 동작 전류를 제어하는 제 1 및 제 2 동작 전류 제어 수단을 각각 갖고, 스위치 수단은 대응하는 워드선쌍중의 한쪽의 제 1 워드선이 선택되는 데 응답하여, 상기 제 1 기억 노드와 상기 2개의 입출력 노드중의 제 1 의 입출력 노드와의 접속을 개폐하는 제 1 액세스 MOS 트랜지스터와, 대응하는 워드선쌍중의 다른쪽의 제 2 워드선이 선택되는 데 응답하여, 상기 제 2 기억 노드와 상기 2개의 입출력 노드중 제 2 의 입출력 노드와의 접속을 개폐하는 제 2 액세스 MOS 트랜지스터를 포함하고, 제 1 및 제 2 동작 전류 제어 수단은 각각 상기 제 2 및 제 1 워드선이 비선택시에는, 선택시에 비교해서 동작 전류를 제한하고, 복수의 바이폴라 트랜지스터는 비트선쌍 중의 한쪽과 대응하는 열에 속하는 상기 메모리셀과의 사이에, 열방향으로 인접하여 배열되는 2개의 메모리셀마다 마련되는 복수의 제 1 바이폴라 트랜지스터와, 비트선쌍 중의 다른쪽과 대응하는 열에 속하는 상기 메모리셀과의 사이에, 상기 제 1 바이폴라 트랜지스터가 접속되는 2개의 메모리셀과는 1메모리셀만큼 열방향으로 어긋난 2개의 메모리셀마다 마련되는 복수의 제 2 바이폴라 트랜지스터를 포함하고, 각 제 1 바이폴라 트랜지스터의 에미터는 대응하는 비트선과 접속하고, 베이스는 대응하는 메모리셀을 2개의 제 1 의 입출력 노드와 접속하고, 각 제 2 바이폴라 트랜지스터의 에미터는 대응하는 비트선과 접속하고, 베이스는 대응하는 메모리셀의 2개의 제 2 의 입출력 노드와 접속하고, 각 상기 제 1 및 제 2 바이폴라 트랜지스터의 콜렉터는 상기 제 1 및 제 2 액세스 MOS 트랜지스터의 백게이트와 접속한다.

청구항 6에 기재된 스테이틱형 반도체 기억 장치는 청구항 1에 기재된 스테이틱형 반도체 기억 장치의 구성에 있어서, 워드선은 상기 메모리셀 어레이의 행마다 대응하여 쌍으로서 설정되고, 비트선은 상기 메모리셀 어레이의 열마다 대응하여 마련되고, 쌍안정 소자는 제 1 및 제 2 기억 노드를 갖고, 스위치 수단은 대응하는 워드선쌍중의 한쪽의 제 1 워드선이 선택되는 데 응답하여, 상기 제 1 기억 노드와 상기 2개의 입출력 노드중 제 1 의 입출력 노드와의 접속을 개폐하는 제 1 액세스 MOS 트랜지스터와, 대응하는 워드선중 다른쪽의 제 2 워드선이 선택되는 데 응답하여, 상기 제 2 기억 노드와 상기 2개의 입출력 노드중 제 2 의 입출력 노드와의 접속을 개폐하는 제 2 액세스 MOS 트랜지스터를 포함하고, 복수의 바이폴라 트랜지스터는 비트선과 대응하는 열에 속하는 상기 메모리셀 과의 사이에, 열방향으로 인접하여 배열되는 2개의 메모리셀마다 대응하여 마련되고, 대응하는 메모리셀을 상기 제 1 의 입출력 노드의 전위 레벨에 응답하여, 대응하는 상기 비트선의 전위 레벨을 구동하는 복수의 제 1 바이폴라 트랜지스터와, 비트선과 대응하는 열에 속하는 상기 메모리셀과의 사이에, 상기 제 1바이폴라 트랜지스터가 접속되는 2개의 메모리셀과는 1메모리셀분만큼 열방향으로 어긋난 인접하는 2개의 메모리셀마다 대응하여 마련되고, 대응하는 메모리셀의 상기 제 2 의 입출력 노드의 전위 레벨에 응답하여, 대응하는 상기 비트선의 전위 레벨을 구동하는 복수의 제 2 바이폴라 트랜지스터를 포함하고, 각 제 1 바이폴라 트랜지스터의 에미터는 대응하는 비트선과 접속하고, 베이스는 대응하는 메모리셀의 2개의 제 1 의 입출력 노드와 접속하고, 각 상기 제 2 바이폴라 트랜지스터의 에미터는 대응하는 비트선과 접속하고, 베이스는 대응하는 메모리셀의 2개의 제 2 의 입출력 노드와 접속하고, 각 제 1 및 제 2 바이폴라 트랜지스터의 콜렉터는 상기 제 1 및 제 2 의 액세스 MOS 트랜지스터의 백게이트와 접속한다.

(실시예1)

도 1은 본 발명의 실시예1의 스테이틱형 반도체 기억 장치(1000)의 구성을 도시하는 개략블록도이다.

도 1을 참조하면, 실시예1의 SRAM(1000)는 메모리셀 어레이(1118)를 포함한다. 메모리셀 어레이(1118)는 2차원으로 배치된 복수의 메모리셀을 포함한다. 후에 설명하는 바와 같이, 메모리셀은 워드선 WL 및 비트선쌍 BL, /BL에 접속되어 있다.

SRAM(l000)는 또, 행 어드레스 입력 단자(1106)에 부여되는 행 어드레스 신호 A0∼Ak-1를 받는 행 입력버퍼(1110)와 열 어드레스 입력 단자(1108)에 부여되는 Ak∼An-1를 받는 열 입력버퍼(1112)와 행 입력버퍼(1110)로부터의 출력을 디코드하여, 대응하는 메모리셀 어레이(1118)중의 행을 선택하는 행 어드레스 디코더(1114)와 열 입력버퍼(1112)로부터의 출력을 디코드하여, 대응하는 메모리셀 어레이의 열을 선택하는 열 어드레스 디코더(1116)와 외부 제어신호 입력 단자(1100)∼(1104)를 거쳐서 부여되는 라이트 인에이블 신호/W, 칩 셀렉트신호/CS 및 출력 인에이블 신호/OE에 대응한 신호와 행 입력버퍼 및 열 입력버퍼로부터의 신호를 받아, SRAM(1000)의 회로동작을 제어하기 위한 클록신호를 출력하는 클록 생성기(1120)와, 클록 생성기(1120)에 의해 제어되어, 판독동작에 있어서, 선택된 메모리셀부터의 데이터를 증폭하는 센스 앰프(1122)와 센스 앰프(1122)로부터의 출력을 받아, 데이터 입출력 단자(1130)에 판독된 데이터를 출력하는 출력 버퍼(1124)와 클록생성기(1120)에 의해 제어되어, 기입동작 모드에 있어서, 데이터 입출력 단자(1130)에 부여된 데이터를 받고, 선택된 메모리셀에 대하여 기입 데이터를 출력하는 데이터 입력회로(1126)를 포함한다.

외부 제어신호 입력 단자(1100)에 부여되는 라이트 인에이블신호/W는 활성화시(L레벨)에 있어서, 데이터의 기입을 지시하는 신호이다. 외부 제어신호 입력 단자(1102)에 부여되는 칩 선택신호/CS는 활성화시(L레벨)에 있어서, SRAM(1000)의 동작을 활성화하여, 이 칩이 선택된 것을 도시하는 신호이다. 외부 제어신호 입력 단자(1104)에 부여되는 출력 인에이블신호/OE는 활성화시(L레벨)에 있어서, 출력버퍼(1124)부터의 데이터출력을 활성화하는 신호이다.

도 2는 본 발명의 실시예1에 의한 SRAM(1000)에 있어서의 메모리셀의 상세를 도시하는 회로도이다. 도 2를 참조하면, 실시예1에 있어서의 SRAM(l000)의 메모리셀은 드라이버 트랜지스터 Q1, Q2, 액세스 트랜지스터 Q3, Q4, 바이폴라 트랜지스터 BP1, BP2 및 부하 소자 L1, L2를 포함한다.

드라이버 트랜지스터 Q1은 기억 노드 N1과 접지 전위 GND가 공급되는 노드와의 사이에 접속되고, 그 게이트는 기억 노드 N2에 접속된다. 드라이버 트랜지스터 Q2는 기억 노드 N2와 접지 전위 AND가 공급되는 노드와의 사이에 접속되고, 그 게이트는 기억 노드 N1에 접속된다.

부하 소자 L1은 전원 전위 Vcc가 공급되는 노드와 기억 노드 N1과의 사이에 접속된다. 부하 소자 L2는 전원 전위 Vcc가 공급되는 노드와 기억 노드 N2와의 사이에 접속된다. 액세스 트랜지스터 Q3은 바이폴라 트랜지스터 BP1의 베이스B와 기억 노드 N1과의 사이에 접속되고, 그 게이트는 워드선 WL에 접속된다. 액세스 트랜지스터 Q4는 기억 노드 N2와 바이폴라 트랜지스터 BP2의 베이스B와의 사이에 접속되고, 그 게이트는 워드선 WL에 접속된다. 바이폴라 트랜지스터 BP1의 에미터 E는 비트선 BL에 접속되고, 베이스 B는 액세스 트랜지스터Q3에 접속되고, 콜렉터 C는 콜렉터 전원 전위 Vccc를 갖는 노드에 접속된다. 바이폴라 트랜지스터 BP2의 에미터 E는 비트선 /BL에 접속되고, 베이스 B는 액세스 트랜지스터 Q4에 접속되고, 콜렉터 C는 콜렉터 전원 전위 Vccc를 갖는 노드에 접속된다.

부하 소자 Ll, L2로서는 도 44에 도시한 고저항 소자 R1, R2나, 도 45에 도시한 P채널 MOS 트랜지스터(박막 트랜지스터) Q5, Q6을 이용할 수 있다.

이하에서는 부하 소자 L1, L2로서 고저항 소자를 이용하는 경우를 설명한다.

바이폴라 트랜지스터 BP1, BP2의 콜렉터 C에 공급되는 콜렉터 전원 전위 Vccc는 드라이버 트랜지스터 Q1, Q2 및 액세스 트랜지스터 Q3, Q4의 백게이트 전위로 되어 있다. 이 백게이트 전위(콜렉터 전원 전위 Vccc)는 드라이버 트랜지스터 Q1, Q2의 소스 전위인 접지 전위 GND로 설정할 수 있다.

단, 이 백게이트 전위(콜렉터 전원 전위 Vccc)를 접지 전위 GND보다 낮은 전위(부(負)의 전위)로 할 수도 있다. 드라이버 트랜지스터 Q1, Q2 및 액세스 트랜지스터 Q3, Q4는 N채널 MOS 트랜지스터이다. 한편, 바이폴라 트랜지스터 BP1, BP2는 PNP형 트랜지스터이다.

도 3은 본 발명의 실시예1에 의한 SRAM(1000)의 메모리셀에 대한 기입동작을 설명하기 위한 도면이다. 또, 도 2와 동일부분에 대해서는 동일한 참조부호를 붙이고 그 설명은 반복하지 않는다.

일반적으로, 메모리셀은 2차원으로 배치되어 메모리셀 어레이를 구성한다. 도 3에 있어서는 설명을 간단히 하기 위해서 2 x 2의 메모리셀 어레이를 구성하는 예를 도시하고 있다. 또한, 설명을 현실적으로 하기 위해서, 전원 전위 Vcc로서 2 V를 가정하고 있다. 물론, 전원 전위 Vcc는 2 V에 한정되지 않는다. 또한, 콜렉터 전원 전위 Vccc은 전원 전위 GND인 것으로 한다.

SRAM(l000)의 기입동작

행방향 및 열방향의 선택에 의해, 메모리셀 어레이내의 1개의 메모리셀이 지정된다. 도 3을 참조하면, 메모리셀 MC1, MC2이 접속되는 워드선 WL1은 선택 상태에 있다. 즉, 워드선 WL1은 2 V로 되어 있다. 메모리셀 MC3, MC4이 접속되는 워드선 WL2은 비선택 상태로 되어 있다. 즉, 워드선 WL2은 0 V로 되어 있다. 이렇게 하여, 메모리셀 어레이의 행선택은 워드선 WL1, WL2에 의해서 실행된다.

메모리셀 MC1, MC3이 접속되는 비트선쌍 BLl, /BL1은 비선택 상태에 있다. 이와 같이 비선택 열에 대응하는 비트선에서는 비트선쌍 BL1, /BL1은 모두 저전위레벨로 되어 있다. 도 3에 도시한 예에서는 비트선쌍 BL1, /BL1은 모두 0 V이다.

메모리셀 MC2, MC4가 접속되는 비트선쌍 BL2, /BL2은 선택 상태에 있다. 기입동작에 있어서는 이 선택된 열에 대응하는 비트선쌍 BL2, /BL2은 기입 데이터에 응답하여 H레벨과 L레벨로 각각 구동되고 있다. 도 3에 있어서는 비트선 BL2은 2 V이고, 비트선 /BL2는 0 V이다.

우선, 비선택인 메모리셀 MC1의 동작에 관해서 설명한다. 메모리셀 MC1에 접속되는 워드선 WL1은 선택 상태이고, 메모리셀 MC1이 접속되는 비트선쌍 BL1, /BL1는 비선택 상태에 있다. 이 때, 액세스 트랜지스터 Q3, Q4는 함께 도통상태로 되어 있다. 이 때문에, 바이폴라 트랜지스터 BP1의 베이스 B는 액세스 트랜지스터 Q3을 거쳐서, 메모리셀 MC1의 기억 노드 N1에 접속되고, 바이폴라 트랜지스터 BP2의 베이스 B는 액세스 트랜지스터 Q4를 거쳐서 기억 노드 N2에 접속된다.

그렇지만, 바이폴라 트랜지스터 BP1, BP2의 에미터 및 콜렉터는 접지 전위GND, 즉 0 V이다. 따라서, 베이스·에미터간의 전위차가 이 바이폴라 트랜지스터 BP1, BP2의 상승 전압 이하이기 때문에, 바이폴라 트랜지스터 BP1, BP2는 비도통상태이다. 요컨대, 기억 노드 N1에 기억된 L레벨의 전위 및 기억 노드 N2에 기억된 H레벨의 전위는 워드선 WL1이 선택 상태로 되더라도, 비트선에 의해 외부로부터 부여되는 데이터에 의해서 영향을 받는 일은 없다.

다음에, 비선택인 메모리셀 MC3에 관해서 설명한다. 메모리셀 MC3이 접속되는 워드선 WL2은 비선택 상태에 있고, 메모리셀 MC3이 접속되는 비트선쌍 BL1, /BL1은 비선택 상태에 있다. 이 때, 액세스 트랜지스터 Q3, Q4는 비도통 상태로 되어 있다. 따라서, 비선택 행 및 비선택 열에 있는 메모리셀 MC3의 데이터는 외부로부터의 기입 데이터에 영향받는 일 없이 유지된다. 즉, 기억 노드 N1의 L레벨의 전위 및 기억 노드 N2의 H레벨의 전위는 유지된 채이다.

또, 메모리셀 MC1의 동작에서 설명한 것과 같이, 바이폴라 트랜지스터 BP1, BP2는 도통하지 않기 때문에, 이 메모리셀을 거쳐서 여분인 전류가 소비되는 일이 없다.

계속해서, 선택된 메모리셀 MC2의 동작에 관해서 설명한다. 이하에서는 메모리셀 MC2의 기억 노드 N1에 기억된 L레벨의 전위를 H레벨의 전위로, 기억 노드 N2에 기억된 H레벨의 전위를 L레벨의 전위로 치환하는 경우에 관해서 설명한다. 메모리셀 MC2가 접속되는 워드선 WL1 및 비트선쌍 BL2, /BL2은 함께 선택 상태에 있다. 이 때, 액세스 트랜지스터 Q3, Q4는 도통상태이다. 또, 비트선 BL2은 고전위(2 V)로 되어 있다.

노드 N1의 전위 레벨은 L레벨이기 때문에, 바이폴라 트랜지스터 BP1의 에미터 E - 베이스 B간의 PN 다이오드에는 이 바이폴라 트랜지스터 BP1의 상승 전압 이상의 전위차가 생긴다. 이것에 의해, 바이폴라 트랜지스터 BP1의 에미터 E로부터 콜렉터 C 및 베이스 B로 전류가 흐른다. 이 때의 바이폴라 트랜지스터 BP1에 흐르는 베이스 전류와 콜렉터 전류의 비는 바이폴라 트랜지스터 BP1의 전류증폭율로부터 주어지는 데, 일반적으로 콜렉터 전류가 큰 비율을 차지한다.

바이폴라 트랜지스터 BP1의 베이스 전류는 기억 노드 N1에 유입하여, 기억 노드 N1의 전위를 상승시킨다. 예를들면, 비트선 BL2의 전위가 2 V이기 때문에, 바이폴라 트랜지스터 BP1의 상승전압(E-B간 전압) Vbe를 0.7 V로 하면, 기억 노드 N1의 전압은 1.3 V로 된다. 기억 노드 N1의 전위가 드라이버 트랜지스터 Q2의 임계치 전압을 넘으면, 드라이버 트랜지스터 Q2는 온한다. 이 때문에, 드라이버 트랜지스터 Q2가 접속되는 기억 노드 N2의 전위는 저하한다. 저하한 전위를 갖는 기억 노드 N2는 드라이버 트랜지스터 Q1의 게이트에 접속되어 있기 때문에, 드라이버 트랜지스터 Q1은 차단상태로 된다. 이 드라이버 트랜지스터 Q1이 차단상태로 되면, 바이폴라 트랜지스터 BP1의 베이스 전류가 차단되어, 콜렉터 전류도 차단된다.

따라서, 기입시에 일시적으로 대전류가 바이폴라 트랜지스터 BP1의 에미터 E로부터 콜렉터 C에 흐르게 되지만, 기입후에 이 전류는 차단된다. 한편, 비트선/BL2은 저전위(0 V)이고, 바이폴라 트랜지스터 BP2는 도통상태로 되지 않는다.

여기서, 메모리셀 MC2의 기입동작에서 설명한 바와 같이 기입시의 일시적인 대전류를 저감하기 위해서, 바이폴라 트랜지스터 BP1, BP2의 콜렉터 C에 직렬로 저항을 접속하는 구성으로 하는 것도 가능하다.

다음에, 비선택인 메모리셀 MC4의 동작에 관해서 설명한다. 메모리셀 MC4이 접속되는 워드선 WL2은 비선택 상태에 있고 메모리셀 MC4가 접속되는 비트선쌍 BL2, /BL2은 선택 상태에 있다.

이 때, 액세스 트랜지스터 Q3, Q4는 비도통 상태로 되어 있다. 이 때문에, 메모리셀 MC4에 기억된 데이터는 외부로부터의 데이터 기입에 대하여 어떠한 영향을 받지 않고 유지되고 있다. 즉, 기억 노드 N1에는 L레벨의 전위가, 기억 노드 N2에는 H레벨의 전위가 유지된 채이다.

요컨대, 고전위(2 V)로 된 비트선 BL2에 접속되는 바이폴라 트랜지스터 BP1의 베이스 전류는 액세스 트랜지스터 Q3(차단상태)에 의해서 차단되어 있다. 따라서, 바이폴라 트랜지스터 BP1의 에미터 E-콜렉터 C 간에는 전류가 흐르지 않는다.

SRAM(1000)의 판독 동작

도 4는 본 발명의 실시예1에 의한 SRAM(1000)의 판독 동작을 설명하기 위한 도면이다. 또, 도 3과 동일부분에 대해서는 동일한 참조부호를 붙이고 그 설명은 반복하지 않는다.

또한, 판독 동작에 있어서도, 비선택 열에 대응하는 메모리셀 MC1, MC3에 있어서는 메모리셀을 구성하는 트랜지스터의 동작은 기입동작의 경우와 본질적으로 같아 그 설명을 반복하지 않는다.

이하에서는 선택 열에 존재하는 메모리셀 MC2, MC4의 동작에 관해서 설명한다. 또한, 데이터의 판독 메모리셀 MC2로부터 하는 것으로 한다.

판독동작이 개시되는 이전에는 비트선 BLl, /BLl, BL2, /BL2은 L레벨(0 V) 로 프리챠지되어 있다. 판독동작이 개시되면, 선택 열의 비트선 BL2, /BL2은 전류원(1,3)에 의해 H레벨로 풀업(pull-up)된다. 선택 열의 비트선 BL2, /BL2이 전류원(1,3)에 의해 H레벨로 풀업된 후, 선택행에 있는 워드선 WL1이 활성화된다. 요컨대, 워드선 WL1에 2 V의 전압이 부여된다.

이 때의 메모리셀 MC2의 동작에 관해서 설명한다. 메모리셀 MC2에 접속되는 워드선 WL1 및 비트선쌍 BL2, /BL2은 모두 선택 상태에 있다. 따라서, 액세스 트랜지스터 Q3, Q4는 도통상태로 되어 있다. 또, 메모리셀 MC2의 기억 노드 N1에는 L레벨의 전위가, 기억 노드 N2에는 H레벨의 전위가 기억되어 있는 것으로 한다.

이러한 메모리셀 MC2에 기억된 데이터를 판독하는 경우에는 정전류원(1,3)으로부터 비트선쌍 BL2, /BL2에 적당한 크기의 전류를 공급한다. 이 전류중, 바이폴라 트랜지스터 BP1, BP2의 전류 증폭율로 결정되는 전류가, 베이스 B를 거쳐서 메모리셀에 유입하는 것으로 된다. 따라서, 전류원(1,3)은 메모리셀 MC2의 데이터를 파괴하지 않도록 한 전류치로 설정할 필요가 있다. 도 4에 있어서는 예를들면, 200μA의 전류원(1,3)을 사용하고 있다. 이 전류중, 그 10%에 해당하는 20μA가 메모리셀 MC2에 유입하는 것으로 가정한다.

드라이버 트랜지스터 Q1은 도통상태로 되어 있고, 드라이버 트랜지스터 Q2는 차단상태로 되어 있다. 이 때문에, 도통상태로 되어 있는 드라이버 트랜지스터 Q1에 접속되는 바이폴라 트랜지스터 BP1에는 베이스 전류가 흐른다.

따라서, 바이폴라 트랜지스터 BP1이 온상태로 되어, 전류원(1)부터의 전류가 메모리셀 MC2에 유입한다. 이 때문에, 비트선 BL2의 전위는 저하한다.

한편 바이폴라 트랜지스터 BP2는 온상태로는 안되기 때문에, 비트선/BL2의 전위가 상승한다.

이상과 같이 하여, 비트선쌍 BL2, /BL2에 전위차가 발생한다. 이 전위차를 차동증폭기(센스 앰프)(5)로 감지·증폭하는 것에 의해, 메모리셀 MC2의 데이터를 외부에 판독하는 것이 가능해진다.

상술과 같이, 비트선쌍 BL2, /BL2의 전위차는 바이폴라 트랜지스터 BP1에 흐르는 전류(에미터전류)에 의해 발생한다. 이 전류는 메모리셀 MC2의 기억 노드 N1에 베이스 B를 거쳐서 유입하는 전류(베이스전류)보다, 대략 바이폴라 트랜지스터 BP1의 전류 증폭율에 해당하는 비율만큼 커진다. 따라서, 도 44나 도 45의 메모리셀을 이용하는 종래의 SRAM에 의한 판독동작보다도, 비트선 BL2의 전위 변화를 크게하는 것이 가능하다. 따라서, 실시예1에 의한 SRAM(1000)에서는 고속인 판독동작을 실현하는 것이 가능하다.

다음에, 비선택인 메모리셀 MC4에 관해서 설명한다. 메모리셀 MC4이 접속되는 워드선 WL2은 비선택 상태이고, 메모리셀 MC4이 접속되는 비트선쌍 BL2, /BL2은 선택 상태에 있다. 이 때, 액세스 트랜지스터 Q3, Q4는 차단상태이다. 이 때문에, 바이폴라 트랜지스터 BP1, BP2는 전류가 흐르지 않는다. 따라서, 메모리셀 MC4에 기억된 데이터는 유지된 채이고, 메모리셀 MC2로부터의 데이터의 판독동작에는 아무런 영향을 주지 않는다.

이상 설명한 바와 같이,실시예1에 의한 SRAM(l000)에서는 그 메모리셀의 액세스 트랜지스터 Q3, Q4와 비트선쌍 BL, /BL과의 사이에 바이폴라 트랜지스터 BP1, BP2를 마련하는 구성으로 되어 있다. 이 때문에, 기입동작 이외의 동작에서는 액세스 트랜지스터 Q3, Q4를 거쳐서 메모리셀의 기억 노드 N1, N2에 대량의 전류가 유입하는 일은 없다. 또, 기입동작에 있어서도, 기입의 대상으로 되는 메모리셀 이외의 메모리셀의 기억 노드 N1, N2에 액세스 트랜지스터 Q3, Q4를 거쳐서 다량의 전류가 유입하는 일은 없다.

이상 기술한 것은, 바꿔 말하면 메모리셀의 인버터 게인을 높게한 것에 해당한다. 즉, 메모리셀의 눈(目)(스테이틱 노이즈 마진)을 크게한 것에 해당한다. 따라서, 도 44나 도 45의 메모리셀을 이용하는 종래의 SRAM에서는 (Wd/Ld)을(Wa/La)의 약 3배 이상으로 하는 것에 따라, 메모리셀의 인버터의 게인을 높게 했었지만, 실시예1에 의한 SRAM에서는 이러한 제약은 없다.

또, 작은 구동력(Wd가 소(小))의 드라이버 트랜지스터 Q1, Q2를 이용했었다고해도, 바이폴라 트랜지스터에 의해서, 접지로 유입하는 전위를 증폭할 수 있다. 이에 따라, 도 2의 드라이버 트랜지스터 Q1, Q2의 채널폭을 Wd1로 하고, 채널 길이를 Ld1로 하고, 액세스 트랜지스터 Q3, Q4의 채널폭을 Wa1로 하고, 채널 길이를 La1로 하면, 드라이버 트랜지스터 Q1, Q2의 채널 Wd1을 축소하는 것이 가능하다. 즉, (Wd1/Ldl)/(Wa1/La1)을, 대략 1 또는 1보다 작게 하는 것도 가능하다. 이와 같이 실시예1에 의한 SRAM에서는 메모리셀 면적을 축소하는 것이 가능하다.

메모리셀의 구조

도 5는 도 2에 도시한 메모리셀에 있어서 드라이버 트랜지스터 Q1, Q2 및 액세스 트랜지스터 Q3, Q4의 게이트(제 1 폴리 실리콘)의 배치를 도시하는 평면도이다.

도 5를 참조하면, 도 2에 도시한 메모리셀에 있어서는 활성층(9a, 9b)가 실리콘 기판의 도시하지 않은 주표면에 형성된다. 활성층(9a, 9b)의 상층에, 도시하지 않은 절연층을 거쳐서 제 1 폴리 실리콘층(7a, 7b, 7c, 7d)가 형성된다. 제 1 폴리 실리콘(7c)와 활성층(9a)는 제 1 벨릿(belit)콘택트(11a)에 의해서 접속된다. 제 1 벨릿콘택트(1la)는 활성층(9a)와 제 1폴리 실리콘(7c)와의 사이에 형성되는 절연층(게이트산화막)에 접속 구멍을 여는 것에 의해 형성된다. 이것과 마찬가지로 해서, 제 1 폴리 실리콘(7d)와 활성층(9b)는 제 1 벨릿콘택트(11b)에 의해서 접속된다.

제 1 폴리 실리콘(7a)를 게이트로 하고, 활성층(9a)를 소스 및 드레인으로 하여 액세스 트랜지스터 Q4를 구성한다. 제 1 폴리 실리콘(7c)를 게이트로 하고 활성층(9b)를 소스 및 드레인으로 하여 드라이버 트랜지스터 Q1을 구성한다. 제 1 폴리 실리콘(7d)를 게이트로 하고 활성층(9a)를 소스 및 드레인으로 하여 드라이버 트랜지스터 Q2를 구성한다. 제 1 폴리 실리콘(7b)를 게이트로 하고 활성층(9b)를 소스 및 드레인으로 하여 액세스 트랜지스터 Q3을 구성한다.

도 6은 도 2에 도시한 메모리셀의 부하 소자(고저항 소자) L1, L2를 도 5에 도시한 평면 패턴상에 더 형성한 경우의 평면패턴을 도시한 도면이다. 또, 도 5에 있어서 실리콘 기판의 주표면에서 볼 때 하층에 존재하는 평면 패턴은 적절히 생략하고 있다. 또한, 도 5과 같은 부분에 있어서는 동일한 참조부호를 붙이고 그 설명은 반복하지 않는다.

제 2 폴리 실리콘(15, 15a, 15b)는 제 1 폴리 실리콘(7a∼7d)의 상층에 도시하지 않은 절연층을 거쳐서 형성된다. 제 2 폴리 실리콘(15)와 활성층(9b)(도 5)는 제 2 벨릿콘택트(13c)에 의해서 접속된다. 제 2 폴리 실리콘(15)와 활성층(9a)(도 5)는 제 2 벨릿콘택트(13d)에 의해서 접속된다. 제 2 폴리 실리콘(15a)와 활성층(9a)(도 5)는 제 2 벨릿콘택트(13a)에 의해서 접속된다. 제 2 폴리 실리콘(15b)와 활성층(9b)(도 5)는 제 2 벨릿콘택트(13b)에 의해서 접속된다. 제 2 폴리 실리콘(15, 15b, 15c)의 상층에 제 3 폴리 실리콘(17b, 17a)가 형성된다. 제 2 폴리 실리콘(17b)와 제 1 폴리 실리콘(7c)는 제 1 콘택트 홀(18a)에 의해서 접속된다. 제 3폴리 실리콘(17a)와 제 1 폴리 실리콘(7d)는 제 1 콘택트 홀(18b)에 의해서 접속된다.

도 7은 도 6에 도시한 평면패턴의 더 상층에 형성되는 비트선 BL, /BL을 도시하는 평면도이다. 또, 도 6와 마찬가지의 부분에 있어서는 동일한 참조부호를 붙이고 그 설명은 반복하지 않는다.

평면패턴(21)의 형상을 갖는 레지스트를 마스크로 하여 제 3 폴리 실리콘(17a), (17b)에 이온주입을 한다. 이에 따라, 제 3 폴리 실리콘(17a), (17b)중, 패턴(21)과 중첩되어 있지 않은 부분은 저항치가 내려가고, 배선, 특히 전원 전위를 공급하는 배선에 이용된다. 제 3 폴리 실리콘(17a), (17b)중, 패턴(21)과 중첩되고 있는 부분은 고저항의 폴리 실리콘으로 되고, 메모리셀의 부하 소자 L1, L2로서 이용된다.

제 3 폴리 실리콘(17a), (17b)의 상층에, 도시하지 않은 절연막층을 거쳐서 금속배선(23a), (23b)가 형성된다. 금속배선(23a)와 제 2 폴리 실리콘(15b)(도 6)는 제 2 콘택트 홀(19a)에 의해서 접속된다. 금속배선(23b)와 제 2 폴리 실리콘(15a)는 제 2 콘택트 홀(19b)에 의해서 접속된다. 금속배선(23a)는 비트선 BL(도 2)로서 이용되고, 금속배선(23b)는 비트선 /BL(도 2)로서 이용된다.

도 8은 도 7에 도시한 AA′선 및 BB′선에 따른 단면도이다. AA′선에 따른 단면도는 메모리셀의 중심을 축으로 하여 BB′선에 따른 단면도를 180°회전시킨 것과 동일하다. 즉, AA′선에 따른 단면도와 BB' 선에 따른 단면도는 메모리셀의 중심을 축으로 하여 180°의 회전대칭의 관계에 있다. 이하에 있어서는 BB′선에 따른 단면도에 관해서 설명한다. 또, 도 5∼도 7와 같은 부분에 있어서는 동일한 참조부호를 붙이고 그 설명은 적절히 반복하지 않는다.

도 8을 참조하면, 실리콘 기판(25)의 주표면에 필드산화막(27)이 형성된다. 필드산화막(27)이 형성되고 있지 않은 실리콘표면의 주표면이 활성층(활성 영역)으로 된다. 실리콘 기판(25)의 활성층(활성영역)에 액세스 트랜지스터 Q4의 한쪽의 소스/드레인 영역(9a1) 및 다른쪽의 소스/드레인(9a2)가 형성된다. 액세스 트랜지스터 Q4의 한쪽의 소스/드레인 영역 (9a1)와 다른쪽의 소스/드레인 영역(9a2) 사이의 활성층의 상층에는 도시하지 않은 절연층(게이트산화막)을 거쳐서 제 1 폴리 실리콘(7a) (액세스 트랜지스터 Q4의 게이트)가 형성된다. 그리고, 제 2 폴리 실리콘(7a)(게이트의 바로 아래의 활성층)이 액세스 트랜지스터 Q4의 채널 영역으로 되어 있다.

액세스 트랜지스터 Q4의 한쪽의 소스/드레인 영역(9a1)에는 바이폴라 트랜지스터 BP2의 에미터(9a4)가 형성된다. 또한, 액세스 트랜지스터 Q4의 한쪽의 소스/드레인 영역(9a1)는 바이폴라 트랜지스터 BP2의 베이스로서도 기능한다. 즉, 영역(9a1)은 액세스 트랜지스터 Q4의 한쪽의 소스/드레인 영역이기도 하고, 또한 바이폴라 트랜지스터 P2의 베이스 영역이기도 하다.

실리콘 기판(25)는 바이폴라 트랜지스터 BP2의 콜렉터 C로서 이용된다. 즉, 드라이버 트랜지스터 Ql, Q2 및 액세스 트랜지스터 Q3, Q4의 백게이트 단자가 바이폴라 트랜지스터 BP2의 콜렉터 C로 되어 있다.

실리콘 기판(25)의 활성층에는 불순물영역(9a3)이 형성된다. 불순물영역(9a3)의 상층에는 도시하지 않은 절연층을 거쳐서 제 1 폴리 실리콘(7c)가 형성된다. 제 1 폴리 실리콘(7c)와 불순물 영역(9a3)는 도시하지 않은 절연층(게이트 산화막)의 접속 구멍을 거쳐서 접속된다. 즉, 불순물 영역(9a3)와 제 1 폴리 실리콘(7c)는 제 1 벨릿 콘택트(1la)(도 5)에 의해서 접속된다. 또, 영역(9a1)∼(9a4) 및 액세스 트랜지스터 Q4의 채널 영역은 도 5의 활성층(9a)의 일부이다. 제 1 폴리 실리콘(7c)는 드라이버 트랜지스터 Q1의 게이트로서 이용된다. 제 1 폴리 실리콘(7c)의 바로 아래의 실리콘 기판(25)의 활성층(불순물 영역(9a3)을 형성하지 않는 부분)은 드라이버 트랜지스터 Q1의 채널 영역으로 되어 있다. 필드산화막(27)상에 제 1폴리 실리콘(7b)가 형성된다. 이 때문에, 제 1 폴리 실리콘(7b)는 배선으로서 기능한다.

제 1 폴리 실리콘(7a)∼(7c)의 상층에, 도시하지 않은 절연층을 거쳐서 제 2폴리 실리콘(15), (15a), (15b)가 형성된다. 제 1 폴리 실리콘(10a)와 바이폴라 트랜지스터 BP의 에미터영역(9a4)는 제 2 벨릿콘택트(13a)에 의해서 접속된다. 제 2 폴리 실리콘(15), (15a), (15b)의 상층에는 도시하지 않은 절연층을 거쳐서 제 3 폴리 실리콘(17a), (17b1), (17b2), (17b3)가 형성된다. 제 3 폴리 실리콘(17b1)와 제 1폴리 실리콘(7c)는 제 1 콘택트 홀(18a)에 의해서 접속된다.

제 3 폴리 실리콘(17b2)는 도 7의 제 3 폴리 실리콘(17b)중, 패턴(21)과 중첩되고 있는 부분에 해당하고, 고저항의 부분이다. 즉, 제 3 폴리 실리콘(17b2)는 부하 소자 L2이다.

제 3 폴리 실리콘(17b1), (17b3)는 도 7의 제 3 폴리 실리콘(17b)중, 패턴(21)과 중첩되고 있지 않은 부분이고, 저저항의 부분이다.

제 3 폴리 실리콘(17a), (17b1)∼(17b3)의 상층에는 도시하지 않은 절연층을 거쳐서 금속 배선(23a)가 형성된다. 금속 배선(23a)와 제 2 폴리 실리콘(15b)는 제 2 콘택트 홀(19a)에 의해서 접속된다. 금속 배선(23a)는 비트선 BL(도 2)로서 사용되고 있다.

상술과 같이, 실시예1에 의한 SRAM에서는 바이폴라 트랜지스터 BP1, BP2를 마련하는 것에 의해, 메모리셀의 인버터의 게인을 높게 하고 있기 때문에(메모리셀의 눈을 크게하고 있기 때문에), (Wd/Ld)/(Wa/La)를 대략 1 또는 1보다 작게 할수 있다. 도 5에 도시하고 있는 바와 같이, (Wd/Ld)/(Wa/La)는 거의 1로 되어 있다.

또한, 바이폴라 트랜지스터 BP2(BP1)의 에미터 E는 액세스 트랜지스터 Q4 (Q3)의 한쪽의 소스/드레인 영역(9a1)중에 형성된다. 베이스 B로서는 액세스 트랜지스터 Q4(Q3)의 한쪽의 소스/드레인 영역 (9a1)을 이용하고, 콜렉터 C로서는 드라이버 트랜지스터 Q1, Q2 및 액세스 트랜지스터 Q3, Q4의 백게이트 단자(실리콘 기판(25))을 이용하고 있다.

이 때문에, 바이폴라 트랜지스터 BP1, BP2를 마련한 것에 의한 메모리셀의 면적의 증대가 억제된다. 또한, 드라이버 트랜지스터 Q1, Q2 및 액세스 트랜지스터 Q3, Q4의 상층에 부하 소자 L1, L2를 마련하고 있다. 이 것으로도 메모리셀의 면적의 증대를 억제하는 것에 공헌한다.

이상과 같이, 실시예1에 의한 SRAM(1000)에서는 바이폴라 트랜지스터 BP1, BP2를 마련하는 것에 의해, 메모리셀의 인버터의 게인을 높게 하고 있기 때문에, 메모리셀 면적의 축소를 도모하는 것이 가능하다.

또, 실시예1에 의한 SRAM에서는 상술과 같이, 저전원 전위(2 V)이더라도, 바이폴라 트랜지스터 BP1, BP2를 마련하는 것에 의해 메모리셀의 인버터의 게인을 높게 하는 것이 가능하다. 이와 같이, 실시예1에 의한 SRAM(1000)에서는 종래 예에 있어서 설명한 바와 같이, 부하 소자로서 P채널 MOS 트랜지스터를 실리콘 기판의 주표면에 형성하므로써, 저전원 전위때의 메모리셀의 인버터 게인을 크게한다고 하는 구성을 이용하고 있지 않다. 따라서, 저전원 전위를 이용하는 경우에 있어서, 래치업이나 메모리셀 면적의 증대라는 문제점이 생기는 일이 없다.

또, 실시예1에 의한 SRAM(1000)에서는 L레벨의 데이터를 기억하고 있는 기억 노드에 접속된 드라이버 트랜지스터에 의해서, 접지로 이끌려지는 전류가 바이 폴라 트랜지스터에 의해서 증폭된다. 이 때문에, 비트선을 진폭시키는 데 요하는 시간이 줄어들어, 고속판독이 가능해 진다. 또, 실시예1에 의한 SRAM(1000)에서는 동작시에 있어서, 선택 행과 선택 열과의 교차점 부분의 메모리셀에만 전류가 흐르기 때문에, 동작 전류를 억제하는 것이 가능하다.

(실시예1의 변형예1)

실시예1에 의한 SRAM의 메모리셀의 변형예로서, 액세스 트랜지스터 Q3, Q4의 임계치 전압의 절대치를, 드라이버 트랜지스터 Q1, Q2의 임계치 전압의 절대치보다 작게 설정한다. 이와 같이 하는 것에 의해, 소위 메모리셀의 눈을 크게하는 것이 가능하다. 이하 그 동작에 관해서 자세히 설명한다.

도 9는 변형예1의 SRAM의 판독동작 상태의 메모리셀의 전달특성을 도시한 도면이다. 세로축은 기억 노드 Nl(도 1)의 전위를 도시하고, 가로축은 기억노드 N2(도 1)의 전위를 도시하고 있다. 전원 전위 Vcc로서는 예를들면 2 V의 경우에 관해서 설명한다.

도 9를 참조하면, 도면중 화살표 E로 도시한 바와 같은 전달 특성의 H레벨은 워드선 WL의 전압을 V(WL)로 하고, 액세스 트랜지스터 Q3, Q4의 임계치 전압을 Vtha로 하고, 비트선쌍 BL, /BL을 V(BL)로 하고, 바이폴라 트랜지스터BP1, BP2의 베이스 B∼에미터 E 사이의 전압을 Vbe로 하면, 아래와 같이 하여 결정된다.

즉, [V(WL)-Vtha] 과 [V(BL)-Vbe]에 있어서, 작은 쪽이 전달특성의 고 레벨(화살표 E)가 된다. 여기서, 바이폴라 트랜지스터 BP1, BP2의 베이스 B∼에미터 E 사이의 전압 Vbe는 PN 접합인 베이스·에미터를 형성하는 불순물 농도로 결정되고, 일반적으로 0.4 V∼0.8 V 정도의 값이다.

또, 선택 상태에 있는 워드선의 전압과 선택 상태에 있는 비트선의 전압을 모두 전원전압 Vcc(2 V)로 한다. 이러한 경우에는 액세스 트랜지스터 Q3, Q4의 임계치 전압 Vtha를 바이폴라 트랜지스터 BP1, BP2의 베이스∼에미터간 전압 Vbe보다 작은 전압으로 설정한다. 즉, 액세스 트랜지스터 Q3, Q4의 임계치 전압 Vtha를 드라이버 트랜지스터 Q1, Q2의 임계치 전압 Vthd보다 작은 전압으로 설정한다. 이와 같이 하는 것에 의해, 전달특성의 H레벨(화살표 E)을 V(BL)-Vbe로서 결정할 수 있어, 결과적으로 전달특성의 H레벨을 높게 할 수 있다. 여기서, Vbe와 Vthd는 대략 같은 값인 것 및 Vthd = Vtha로 되도록 메모리셀을 설계한 경우에 있어서, 백 게이트 효과에 의해 외관상 VthdVtha로 되는 것의 2점을 고려하고 있다. 한편, 바이폴라 트랜지스터 BP1, BP2를 마련하고 있기 때문에, 화살표 C로 도시한 바와 같이, 메모리셀의 인버터 게인을 높게 하는 것이 가능하다.

이상과 같이, 실시예1의 변형예1에 의한 SRAM에서는 인버터 게인을 높게 할 수 있음과 동시에(화살표 C), 전달특성의 H레벨도 높게 할 수 있다(화살표 E).

따라서, 낮은 전원전압으로 동작한 경우라도, 데이터 유지의 안정성이 증대한다고 하는 효과를 갖는다.

(실시예1의 변형예2)

실시예1의 변형예2에 있어서는 실시예1과 그 단면을 제외하고 같은 구성을 갖는다.

도 10은 변형예2에 의한 SRAM의 메모리셀의 단면도이다. 도 10의 단면도는 도 7의 AA′선 및 BB′선에 따른 단면도이다. 또, 도 8과 동일한 부분에 있어서는 동일한 참조부호를 붙이고 그 설명은 반복하지 않는다.

도 10을 참조하면, 실리콘 기판(25)의 내부에 고농도 불순물층(29)이 마련된다. 즉, 실리콘 기판(25)보다도 불순물 농도가 고농도이기 때문에, 고농도 불순물층(29)은 저저항층으로 되어 있다.

이와 같이, 변형예2에 있어서는 실리콘 기판(25)에 고농도 불순물층을 마련하고 있기 때문에, 메모리셀 어레이 전체에 균일하게 콜렉터전위 Vccc를 공급할 수 있다. 즉, 콜렉터전위 Vccc를 공급할 때의 전원공급 노드로부터의 거리의 영향을 작게 하는 것이 가능하다.

또, 고농도 불순물층(29)의 깊이를 조정하는 것에 의해, 바이폴라 트랜지스터BP1, BP2(도 2)의 콜렉터 C에 직렬로 접속된 저항의 저항치를 조정하는 것이 가능하다. 즉, 고농도 불순물층(29)를 화살표 F의 방향으로 형성하면, 콜렉터 C에 직렬로 접속된 저항의 저항치를 작게하는 것에 해당한다. 한편, 화살표 G에 도시하는 방향으로 고농도 불순물층(29)을 형성한 경우에는 콜렉터 C에 직렬로 접속된 저항의 저항치를 크게한 것에 해당한다.

이와 같이, 변형예2에 의한 SRAM에서는 고농도 불순물층(29)의 깊이를 조정 하는 것에 의해, 바이폴라 트랜지스터 BP1, BP2의 콜렉터 C에 직렬로 접속된 저항의 저항치를 조정하여, 기입시에 에미터 E에서 콜렉터 C에 일시적으로 흐르는 대전류를 제한할 수 있다.

(실시예2)

도 11은 본 발명의 실시예2의 SRAM의 메모리셀, 워드선 및 비트선쌍의 구성을 도시하는 부분 확대도이다.

실시예2에 의한 SRAM의 메모리셀은 실시예1에 의한 SRAM의 메모리셀과 이하의 점에서 다르다. 즉, 실시예1에 의한 SRAM의 메모리셀에 있어서는 액세스 트랜지스터 Q1 및 Q2의 각각에 대응하여 바이폴라 트랜지스터가 배치되고, 이 바이폴라 트랜지스터가 대응하는 비트선의 전위 레벨을 구동하는 구성으로 되어 있었다. 이것에 대하여, 실시예2의 SRAM의 메모리셀은 열방향으로 인접하는 2개의 메모리셀 MC1 및 MC2의 액세스 트랜지스터 Q1이 바이폴라 트랜지스터 Q7을 공유하고, 열방향으로 인접하는 메모리셀 MC2 및 MC3의 액세스 트랜지스터 Q2가 바이폴라 트랜지스터 Q8을 공유하는 구성으로 되어 있다.

또, 실시예1에 있어서는 바이폴라 트랜지스터를 포함시킨 구성을 메모리셀이라고 불렀지만, 이하에서는 설명의 편의상 부하 소자 L1 및 Q1로 이루어지는 제 1인버터와 부하 소자 L2 및 드라이버 트랜지스터 Q2로 이루어지는 제 2 인버터가 교차 접속한 쌍안정 소자와 제 1 및 제 2 인버터가 교차 접속하는 접속점인 제 1 및 제 2 기억 노드 N1 및 N2에 각각 접속하는 액세스 트랜지스터 Q3 및 Q4를 포함하는 부분을 메모리셀이라고 부른다.

단, 나중의 설명에 있어서 분명하게 되는 바와 같이, 메모리셀의 평면패턴에 있어서는 바이폴라 트랜지스터는 인접하는 메모리셀의 평면패턴에 일체로 되어 공유되는 구성으로 되어 있다.

이하에서는 도 11에 도시한 3가지의 메모리셀 MC1∼MC3중, 메모리셀 MC2에 주목하여 그 구성 및 동작에 관해서 설명하는 것으로 한다. 열방향에 관해서 이 메모리셀 MC2과 완전히 같은 패턴이 반복되는 것에 의해, 메모리셀 어레이가 구성된다.

실시예1의 SRAM의 메모리셀은 1비트의 기억소자당 바이폴라 트랜지스터가 2개 배치되는 구성으로 되어 있었기 때문에, 그 콜렉터영역이 MOS 트랜지스터의 백게이트와 공유되는 구성으로는 되어 있지만, 각 바이폴라 트랜지스터마다 독립으로 베이스 영역이나 에미터영역이 필요하게 된다. 이것에 대하여, 실시예2의 SRAM에서는 메모리셀 1개당 바이폴라 트랜지스터는 1개 존재하는 구성으로 되어 있기 때문에, 실시예1에 있어서의 메모리셀보다도 바이폴라 트랜지스터를 마련한 것에 의한 메모리셀 사이즈의 증가를 한층 더 억제하는 것이 가능하다.

도 11를 참조하면, 메모리셀 MC2은 전원 전위 Vcc과 접지 전위 GND와의 사이에 직렬로 접속되는 부하 소자 L1 및 드라이버 MOS 트랜지스터 Q1을 포함하는 제 1 인버터와, 전원 전위 Vcc과 접지 전위 GND와의 사이에 직렬로 접속되는 부하 소자 L2와 드라이버 MOS 트랜지스터 Q2를 포함하는 제 2 인버터를 포함하고, 이들 제 1 및 제 2 인버터는 서로 교차 접속하고 있다. 제 1 인버터의 출력노드 N1 및 제 2 인버터의 출력노드 N2을 각각 제 1 및 제 2 기억 노드라고 부르는 것으로 한다. 따라서, 메모리셀 MC2에 기억되는 데이터에 따라서, 기억 노드 N1 및 N2의 전위 레벨은 서로 상보인 전위 레벨로 유지된다.

메모리셀 MC2은 또, 기억 노드 N1과 입출력 노드 P1와의 사이에 접속되고, 게이트 전위가 워드선 WL2과 접속하는 액세스 트랜지스터 Q3와, 기억 노드 N2와 입출력 노드 P2와의 사이에 접속되고, 게이트가 워드선 WL2과 접속하는 액세스 트랜지스터 Q4를 포함한다.

제 1 의 입출력 노드 P1은 에미터가 비트선 BL과 접속하는 바이폴라 트랜지스터 Q7의 베이스와 접속하고, 제 2 의 입출력 노드 P2는 에미터가 비트선 /BL과 접속하는 바이폴라 트랜지스터 Q8의 베이스와 접속하고 있다. 바이폴라 트랜지스터 Q7 및 Q8의 콜렉터는 각각 접지 전위 GND와 결합하고 있다.

또, 후에 설명하는 바와 같이, 특히 한정되지 않지만, 바이폴라 트랜지스터 Q7 및 Q8의 콜렉터와 액세스 트랜지스터 Q3, Q4 및 드라이버 트랜지스터 Q1 및 Q2의 백게이트를 공통으로 하는 구성으로 하는 것에 의해, 메모리셀 면적을 한층 더 저감하는 것이 가능하다.

바이폴라 트랜지스터 Q7의 베이스는 메모리셀 MC2에 대하여 열방향으로 근접하는 메모리셀 MC1의 제 1 의 입출력 노드 P1와도 결합하고 있다. 한편, 바이폴라 트랜지스터 Q8의 베이스는 메모리셀 MC2에 대하여 열방향으로 근접하는 메모리셀 MC3의 제 2 의 입출력 노드 P2와도 결합하는 구성으로 되어 있다.

도 11에 도시한 바와 같은 구성을 갖는 메모리셀을 어레이형상으로 배치하므로써, 실시예1의 메모리셀에 있어서는 1비트 기억소자당 2개 필요한 바이폴라 트랜지스터를 1개로 감소하는 것이 가능해진다. 따라서, 메모리셀 사이즈의 축소, 나아가서는 칩사이즈의 축소를 실현하여, 제조코스트의 저감을 실현하는 것도 가능해진다.

도 11에 있어서, 워드선 WL1, 워드선 WL2, 워드선 WL3은 각각 외부로부터부여된 어드레스 신호에 응답하여 배타적으로 선택되어, 그 전위 레벨이 H레벨로 된다. 따라서, 2개의 메모리셀에 대해서 바이폴라 트랜지스터가 공유되는 구성으로 되어 있더라도, 임의의 1개의 바이폴라 트랜지스터의 베이스는 2개의 온상태로 되어 있는 액세스 MOS 트랜지스터에 동시에 접속되는 일은 없다. 요컨대, 그 기입동작 및 판독동작에 있어서도, 기본적으로는 실시예1의 메모리셀과 같은 동작을 하는 것이 된다.

도 12는 도 11에 도시한 메모리셀을 갖는 실시예2의 SRAM의 기입동작 및 판독동작을 설명하기 위한 타이밍도이다.

도 12에 있어서, 칩 선택신호 /CS, 어드레스 신호 Add, 라이트 인에이블신호/WE, 입력데이터 Din, 출력 데이터 Dout는 SRAM과 외부와의 인터페이스(interface) 신호이다.

이하, 우선 데이터의 기입동작에 관해서 설명한다. 시각 t1에 있어서는 칩 선택신호 /CS는 활성상태(L레벨)인 것으로 한다.

계속해서, 시각 t2에 있어서, 외부로부터 부여된 어드레스 신호 Add에 응답하여, 선택되어야 할 워드선(메모리셀 어레이의 행)이 지정된 것에 응답하여, 대응하는 워드선의 전위 레벨이 활성상태(L레벨)로 된다.

데이터 입출력 단자에 대하여 기입 데이터 Din이 부여된 후, 시각 t3에 있어서, 라이트 인에이블신호 /WE가 활성상태(L레벨)로 되어 기입동작이 지정된다. 이것에 응답하여, L레벨로 프리챠지되어 있던 비트선쌍 BL, /BL의 전위 레벨은 각각 대응하는 상보적인 전위 레벨로 구동된다. 이 때, 예를들면 기억 노드 N1에는 원래 L레벨이 기억되어 있고, 비트선 BL의 전위 레벨이 H레벨로 구동되어 있는 경우를 생각하면, 비트선 BL에 접속되는 바이폴라 트랜지스터 Q7의 에미터·베이스간의 전위차는 이 바이폴라 트랜지스터의 상승 전압이상으로 된다. 따라서, 바이폴라 트랜지스터 Q7가 도통하므로써, 노드 N1의 전위 레벨이 H레벨로 되도록 충전된다. 이것에 응답하여, 드라이버 트랜지스터 Q2는 도통상태로 되어, 기억 노드 N2의 전위 레벨이 L레벨까지 방전된다. 한편, 드라이버 트랜지스터 Q1은 차단상태로 되기 때문에, 기억 노드 N1의 전위 레벨은 H레벨까지 충전된다. 즉, 기억 데이터를 유지하고 있는 쌍안정 소자의 상태가 반전 하는 것에 의해, 대응하는 데이터의 기입이 행하여지는 것으로 된다.

시각 t5에 있어서, 라이트 인에이블신호 /WE가 불활성상태(H레벨)로 되는 것에 의해 기입동작이 종료한다.

계속해서, 판독동작에 관해서 설명한다.

어드레스 신호 Add가 전환하는 데 응답하여 대응하는 워드선이 선택되고, 시각 t6에 있어서, 선택된 워드선의 전위 레벨이 H레벨로 된다. 따라서, 액세스 트랜지스터 Q3 및 Q4이 함께 도통상태로 되어 제 1 의 입출력 노드 P1과 제 1 기억 노드가 접속되고, 제 2 의 입출력 노드 P2와 제 2 기억 노드 N2가 접속된다. 한편, 시각 t7에 있어서, 비트선쌍의 전위 레벨이 전원 전위 Vcc로 향하여 풀업된다. 이 때, 예를들면 기억 노드 N2에 L레벨이 유지되어 있는 경우를 생각하면, 비트선/BL에 접속하는 바이폴라 트랜지스터 Q8의 에미터·베이스간의 전위차는 상승 전압이상으로 되어, 이 바이폴라 트랜지스터 Q8은 도통상태로 된다. 이것에 응답하여, 비트선 /BL의 전위 레벨이 저하한다. 한편, 비트선 BL에 접속되는 바이폴라 트랜지스터 Q7은 기억 노드 N1의 전위 레벨이 H레벨이기 때문에, 도통상태로는 되지 않는다. 따라서, 비트선 BL의 전위 레벨은 상승한다.

이렇게 하여 발생한 비트선쌍 BL, /BL간의 전위차를 검출하여 증폭하는 것에 의해, 시각 t8에 있어서 데이터 입출력 단자에 판독 데이터가 출력된다.

도 13은 도 11에 도시한 실시예2의 SRAM의 메모리셀의 평면패턴을 도시하는 평면도이고, 도 13a는 활성층 및 제 1 폴리 실리콘층의 패턴을, 도 13b는 제 2 폴리 실리콘 패턴을, 도 13c은 제 3 폴리 실리콘 패턴 및 비트선의 패턴을 각각 도시한다.

도 5∼도 7에 도시한 실시예1의 SRAM의 평면패턴과 다른 점은, 실시예1에 있어서는 메모리셀의 비트선 방향의 경계가 제 2 벨릿 콘택트(13a) 및 (13b)의 외측에 존재하고 있는 데 대하여, 실시예2에 있어서는 메모리셀의 경계는 제 2 벨릿 콘택트(13a) 및 (13b) 상에 존재하는 구성으로 되어 있는 것이다.

그 밖의 점은 도 5∼도 7과 같고, 동일부분에는 동일부호를 붙이고 설명은 생략한다.

도 14는 도 13에 도시한 메모리셀을 어레이형상으로 배열한 경우의 패턴을 도시한 도면이다.

도 14에 있어서는 인접하는 2개의 메모리셀에 의해 제 2 벨릿 콘택트(13a) 또는 (13b)가 공유되는 구성으로 되어 있다. 도 8에 있어서 설명한 바와 같이, 이 제 2 벨릿 콘택트(13a) 또는 (13b)는 액세스 트랜지스터의 소스/드레인 영역에 공통하는 영역에 마련된 바이폴라 트랜지스터의 에미터와 제 2 폴리 실리콘(15a) 또는 (15b)를 접속하는 접속 구멍이다.

따라서, 도 14에 도시한 바와 같은 메모리셀 어레이의 배치로 하는 것에 의해, 비트선 방향, 즉 메모리셀 어레이의 열방향에 대해서 인접하는 2개의 메모리셀이 1개의 바이폴라 트랜지스터를 공유하는 구성을 실현하는 것이 가능해진다.

이러한 구성으로 하는 것에 의해, 메모리셀의 열방향에 대해서 실시예1의 메모리셀보다도 메모리셀 면적을 축소하는 것이 가능해진다.

(실시예3)

도 15는 본 발명의 실시예3의 SRAM의 메모리셀, 비트선 및 워드선의 구성을 도시하는 부분확대도이다.

실시예2의 SRAM의 메모리셀 어레이에 있어서는 비트선방향(열방향)에 대해서 인접하는 2개의 메모리셀이 대응하는 비트선의 전위 레벨을 구동하는 바이폴라 트랜지스터를 공유하는 구성으로 되어 있었다. 이것에 대하여, 실시예3의 메모리셀 어레이에 있어서는 워드선방향(행방향)에 인접하는 메모리셀이 대응하는 비트선을 구동하는 바이폴라 트랜지스터를 공유하는 구성으로 되어 있다.

실시예2의 메모리셀 어레이에 있어서는 워드선방향에 배치된 메모리셀은 동일한 워드선에 접속되는 구성으로 되어 있다. 이것에 대하여, 실시예3의 메모리셀에 있어서는 워드선방향에 인접하는 2개의 메모리셀에는 다른 워드선(워드선 WL0,워드선 WL1)이 각각 접속된다. 따라서, 특정한 메모리셀이 선택된 경우에 있어서도, 서로 워드선방향에 인접하는 셀은 배타적으로 선택된다.

따라서, 워드선방향에 인접하는 2개의 메모리셀이 공유하는 동일한 바이폴라 트랜지스터의 베이스가 온상태(선택 상태)로 되어 있는 2개의 액세스 MOS 트랜지스터에 동시에 접속되는 것을 회피하는 것이 가능하다.

이러한 구성으로 하는 것에 의해, 실시예2와 같이 1비트 기억소자당 바이폴라 트랜지스터의수를 저감하여, 메모리셀 면적의 축소를 도모하는 것이 가능해진다.

또한, 실시예3에 있어서는 행방향에 인접하는 메모리셀이 동시에 선택 상태로 되는 일이 없다. 따라서, 예를들면 메모리셀 MC2이 선택되는 경우는 비트선 BL2 및 BL3을 쌍으로서 이용하는 것에 의해, 데이터의 판독 또는 기입을 할 수 있다. 따라서, 메모리셀당 비트선의 갯수를 실시예2에 있어서의 2줄로부터 1개로 감소시키는 것이 가능하고, 금속배선의 배선 피치를 완화할 수 있다. 이 것은 금속간의 쇼트같은 결함에 대한 내성이 향상하는 것을 의미하여, 제조효율의 향상을 도모할 수 있다고 하는 이점도 있다.

도 15에 도시한 메모리셀 MC1∼MC3중, MC2의 구성을 중심으로하여 설명한다.

메모리셀 MC2은 전원 전위 Vcc와 접지 전위 GND와의 사이에 직렬로 접속되는 제 1 부하 소자 L1 및 제 1 드라이버 트랜지스터 Q1을 포함하는 제 1 인버터와 전원 전위 Vcc과 접지 전위 GND와의 사이에 직렬로 접속되는 제 2 부하 소자 L2과 제 2 드라이버 트랜지스터 Q2를 포함하는 제 2 드라이버 Q2를 갖는 제 2 인버터를 포함한다.

제 1 및 제 2 인버터는 교차 접속되고, 제 1 인버터의 출력노드 N1 및 제 2 인버터의 출력노드 N2이 각각 제 1 및 제 2 기억 노드에 대응한다. 메모리셀 MC2은 또, 제 1 기억 노드 N1과 메모리셀의 제 1 의 입출력 노드 P1와의 사이에 접속되고, 게이트가 제 1 워드선 WL1에 접속되는 액세스 트랜지스터 Q3와 제 2 기억 노드 N2와 제 2 의 입출력 노드 P2와의 사이에 접속되고, 게이트가 워드선 WL1에 접속되는 제 2 액세스 트랜지스터 Q4를 포함한다.

메모리셀 MC1 및 MC3의 액세스 트랜지스터 Q3 및 Q4는 함께 워드선 WL0에 접속하고 있다.

비트선 BL2과 에미터가 접속하는 바이폴라 트랜지스터 Q7의 베이스는 메모리셀 MC1의 입출력 노드 P2와 메모리셀 MC2의 입출력 노드 P1에 모두 접속하는 구성으로 되어 있다. 한편, 비트선 BL3에 에미터가 접속하는 바이폴라 트랜지스터Q7은 메모리셀 MC2의 입출력 노드 P2 및 메모리셀 MC3의 입출력 노드 P1와의 쌍방에 접속하는 구성으로 되어 있다.

바이폴라 트랜지스터 Q7의 콜렉터는 접지 전위와 결합하고 있다. 또, 후에 설명하는 바와 같이, 특히 한정되지 않지만, 바이폴라 트랜지스터 Q7의 콜렉터와 드라이버 트랜지스터 Q1, Q2 및 액세스 트랜지스터 Q3, Q4의 백게이트가 공통의 영역을 공유하는 구성으로 하는 것에 의해, 보다 메모리셀의 면적을 감소하는 것도 가능하다.

상술한 바와 같이, 예를들면 워드선 WL1이 선택 상태인 경우는 메모리셀 MC2의 기억 노드 N1 및 N2의 전위레벨에 응답하여 바이폴라 트랜지스터 Q7이 도통상태 또는 차단상태로 되어, 비트선 BL2 및 BL3이 기억 데이터에 대응하는 전위 레벨로 구동되는 것으로 된다.

메모리셀열의 1열마다 메모리셀이 접속하는 워드선이 번갈아 워드선 WL0 또는 WL1로 되는 점을 제외하고는 판독동작 및 기입동작은 도 12에 있어서 설명한 실시예2의 동작과 같다.

도 16은 도 15에 도시한 실시예3의 SRAM의 메모리셀의 평면패턴을 도시하는 평면도이다.

도 16에 있어서는 활성영역패턴(111), 액세스 트랜지스터 또는 드라이버 트랜지스터의 게이트로 되는 제 1 폴리 실리콘 패턴(112)가 도시되어 있다. 도 16을 참조하면, 메모리셀의 경계 테두리(100)를 경계로 하여, 이 셀 테두리(100)의 각 주변에서 선대칭으로 평면도를 되돌리는 것에 의해 2차원의 어레이배치가 구성된다. 활성영역(11la)와 제 1 폴리 실리콘 패턴(112b)와의 중첩 부분이 액세스 트랜지스터 Q3에 대응한다. 활성영역(111a)와 제 1 폴리 실리콘 패턴(112a)와의 중첩 부분이 드라이버 트랜지스터 Q1에 대응한다.

활성영역(11lb)와 제 1 폴리 실리콘 패턴(122d)와의 중첩 부분이 액세스 트랜지스터 Q4에 대응하고, 활성영역(111b)와 제 1 폴리 실리콘 패턴(112c)와의 중첩 부분이 드라이버 트랜지스터 Q2에 대응한다.

제 1 폴리 실리콘 패턴(112a) 및 (112c)은 반도체 기판표면의 게이트산화막에 개구된 접속 구멍의 제 1 벨릿 콘택트(113)에 의해, 활성영역(111b) 및 (111a)에 각각 접속하고 있다.

활성영역(111a)에 있어서의 영역 (115b)는 후에 설명하는 바와 같이 콘택트 홀로서, 이 부분이 바이폴라 트랜지스터의 에미터영역에 해당한다. 한편, 활성영역(11lb)에서의 콘택트 홀(115b)에 대해서도 마찬가지이다.

도 17은 도 16에 도시한 평면패턴상에, 도시하지 않은 절연층을 거쳐서 적층되는 제 2 폴리 실리콘 패턴 및 제 2 폴리 실리콘 패턴상에 도시하지 않은 절연막을 거쳐서 형성되는 제 3 폴리 실리콘 패턴을 도시하는 평면도이다.

또, 도 17에 있어서는 도면을 보기쉽게 하기 위해서, 활성영역(111)등은 적절히 생략하고 있다.

제 2 폴리 실리콘(17)는 도 15에 도시한 부하 소자 L1, L2를 구성하는 박막 트랜지스터(이하, TFT라고 부른다)의 게이트 전극을 형성한다. 이 제 2 폴리 실리콘(117)는 도시하지 않은 절연막에 개구된 제 2 벨릿콘택트(114)에 의해, 활성영역 (111) 및 제 1 폴리 실리콘(112a) 및 (111c)과 접속된다. 제 3 폴리 실리콘(119)는 TFT의 채널 영역 및 소스/드레인 영역을 형성한다. 제 2 폴리 실리콘(117)와 제 3 폴리 실리콘(119)의 중첩 부분이 TFT에 대응한다. 제 3 폴리 실리콘(119)는 도시하지 않은 절연층에 개구되는 제 3 벨릿콘택트(118)에 의해 제 2 폴리 실리콘(117)와 접속되고 있다.

도 18은 도 17에 도시한 평면패턴상에, 도시하지 않은 절연층을 거쳐서 적층되는 제 4 폴리 실리콘 패턴을 도시하는 평면도이다. 도 18에 있어서도, 도면을 보기쉽게 하기 위해서, 제 1 폴리 실리콘 패턴(112) 이외의 패턴은 적절히 도시를 생략하고 있다.

제 4 폴리 실리콘 패턴(120a) 및 (120b)는 워드선을 구성하고 있다. 도 18에 있어서는 2줄의 워드선(120a) 및 (120b)중, 워드선(120b)가 제 4 벨릿 콘택트(116)를 거쳐서 하층의 제 1 폴리 실리콘 패턴(112b) 및 (112d)와 접속하고 있다.

도 19는 도 18에 도시한 평면패턴상에, 도시하지 않은 절연층을 거쳐서 형성되는 금속 배선 패턴을 나타내는 평면도이다.

금속배선(21b)는 접지 전위 선(접지선)으로서, 콘택트 홀(115a)를 거쳐서, 드라이버 MOS 트랜지스터 Q1, Q2의 소스 영역 및 기판(웰)에 접지 전위를 공급한다. 여기서, 도 19에 도시한 바와 같이, 콘택트 홀(115a)는 그 중앙부분으로 이온주입되는 불순물의 형이 P형으로부터 N형으로 변경하고 있다. N형 영역은 드라이버 트랜지스터 Q1 및 Q2의 소스 영역과의 콘택트 부분이고, P형 영역은 기판과의 콘택트부분이다.

금속배선(21a)는 비트선으로서, 콘택트홀(115b)를 거쳐서, 활성영역(111a) 및 (11lb)와 접속하고 있다.

상술한 바와 같이, 이 콘택트 홀(115b)의 부분이, 바이폴라 트랜지스터의 에미터 영역으로서, P형 영역으로 되어 있다.

이 에미터영역(115b)를 둘러싸도록 N형의 액세스 트랜지스터의 소스 영역이 존재하고 있다.

또, 기판(웰)은 P형이기 때문에, 상술한 에미터영역 및 액세스 트랜지스터의 소스 영역 및 기판(웰)의 3층으로, PNP 바이폴라 트랜지스터를 구성하고 있다. 따라서, 바이폴라 트랜지스터 및 액세스 트랜지스터의 기판내부의 불순물영역의 구성은 도 8에 도시한 실시예1의 구성과 같다.

도 20은 도 16∼19에 도시한 실시예3의 메모리셀을 어레이형상으로 배치한 경우의 평면패턴을 도시한 도면이다. 도 16에 있어서 도시하고 있는 바와 같이, 바이폴라 트랜지스터의 에미터영역에 해당하는 콘택트 홀(115b)는 워드선방향에 인접하는 2개의 메모리셀에 공유되는 구성으로 되어 있다. 한편, 워드선 WL0 및 워드선 WL1는 번갈아 워드선 방향으로 배열된 메모리셀의 액세스 트랜지스터 Q3 및 Q4와 접속되는 구성으로 되어 있다.

따라서, 도 15에 있어서 설명한 바와 같이, 실시예1에 있어서는 1비트 기억소자당 2개 필요한 바이폴라 트랜지스터를 1개로 감소시키는 것이 가능하고, 메모리셀사이즈의 축소 나아가서는 칩사이즈의 축소를 실현하여, 제조코스트의 저감을 실현하는 것이 가능해진다.

(실시예4)

도 21은 본 발명의 실시예4의 SRAM의 메모리셀, 비트선 및 워드선의 구성을 도시하는 부분확대도이다.

메모리셀 어레이부분 이외의 구성은 도 1에 도시한 실시예1의 SRAM의 구성과 같다.

실시예4의 SRAM의 메모리셀의 구성은 실시예2의 메모리셀 어레이의 구성 및 실시예3의 메모리셀 어레이의 구성을 복합한 구성으로 되어 있다. 즉, 2차원배치된 메모리셀 어레이에 있어서, 인접하는 4개의 메모리셀로 1개의 바이폴라 트랜지스터를 공유하는 구성으로 되어 있다.

즉, 도 21을 참조하면, 메모리셀 MC11은 워드선 WL1에 의해 선택되어, 그 제 2 의 입출력 노드가 비트선 BL2에 에미터가 접속하는 바이폴라 트랜지스터 Q7의 베이스와 접속하고 있다. 한편, 메모리셀 MC12은 워드선 WL0에 의해 선택되어, 그 제 1 의 입출력 노드 P1가 비트선 BL2과 에미터가 접속하는 바이폴라 트랜지스터 Q7의 베이스와 접속하고 있다.

메모리셀 MC21는 워드선 WL3에 의해 선택되어, 그 제 2 의 입출력 노드가 바이폴라 트랜지스터 Q7의 베이스와 접속하고 있다. 메모리셀 MC22은 워드선 WL2에 의해 선택되어, 그 제 1 의 입출력 노드가, 바이폴라 트랜지스터 Q7의 베이스와 접속하고 있다.

바이폴라 트랜지스터 Q7의 콜렉터는 접지 전위와 결합하고 있다. 또, 제 2 및 제 3 실시예에 있어서의 메모리셀과 같이, 이 바이폴라 트랜지스터 Q7의 콜렉터 영역과 메모리셀 중의 드라이버 트랜지스터 Q1및 Q2의 백게이트 및 액세스 트랜지스터 Q3 및 Q4의 백게이트가 공통인 영역을 공유하는 구성으로 하는 것에 의해, 한층 더 메모리셀 면적의 저감을 도모하는 것이 가능해진다.

도 21에 도시한 바와 같은 메모리셀 어레이의 구성으로 하는 것에 의해, 인접하는 2개의 열(비트선 방향)에 속하는 메모리셀은 각각 다른 워드선에 의해 선택되기 때문에, 예를들면 메모리셀 MC11와 MC12가 동시에 선택 상태로 되는 일은 없다. 한편, 행방향(워드선의 방향)에 관해서도, 예를들면 메모리셀 MC11와 MC21가 동시에 선택 상태로 되는 일은 없다. 이 때문에, 바이폴라 트랜지스터Q7의 베이스가 접속하는 4개의 액세스 트랜지스터중, 2개 이상이 동시에 도통상태로 되는 일은 없다. 이것 때문에, 판독동작 또는 기입동작에 있어서, 선택된 메모리셀의 입출력 노드의 전위 레벨에 응답하여, 바이폴라 트랜지스터 Q7이 비트선 BL2의 전위 레벨을 구동하는 것이 가능하다.

요컨대, 1비트 기억소자당 실시예1에 있어서는 2개의 바이폴라 트랜지스터가 필요한 데 대하여, 실시예4의 메모리셀에 있어서는 2분의 1개의 바이폴라 트랜지스터를 포함하는 구성으로 되어 있기 때문에, 더욱 메모리셀 면적의 축소를 도모하는 것이 가능해진다.

도 22, 23, 24 및 도 25은 도 21에 도시한 실시예4의 메모리셀의 평면패턴을 도시한 도면이고, 실시예3의 도 16∼도 19에 각각 대비되는 도면이다.

실시예3의 평면패턴과 다른 점은 실시예3의 메모리셀에 있어서는 도 16에 도시한 바와 같이, 메모리셀의 테두리(100)에 의해, 콘택트홀(115b)가 반으로 분할되는 구성으로 되어 있는 것에 대하여, 실시예4에서는 메모리셀의 테두리(100)의 내부에는 콘택트 홀(115b) 1개에 관하여, 그 4분의 1이 포함되는 구성으로 되어 있는 것이다. 따라서, 실시예4의 메모리셀의 테두리(100)내에는 콘택트홀(115b)는 2분의 1개 존재하는 것에 대응한다.

도 16에 있어서 설명한 바와 같이, 이 콘택트 홀(115b)는 액세스 트랜지스터 Q3 또는 Q4의 소스 영역과 그 베이스 영역을 공유하는 바이폴라 트랜지스터의 에미터영역에 대응한다. 따라서, 실시예4의 메모리셀중에는 바이폴라 트랜지스터는 2분의 1개 존재하는 것에 대응한다. 그 밖에, 도 16∼도 19와 동일부분에는 동일부호를 붙이고 그 설명은 반복하지 않는다.

도 26은 도 22∼도 25에 있어서 도시한 실시예4의 메모리셀의 평면패턴을 2차원 어레이 형상으로 배열한 경우의 구성을 도시한 도면이다.

워드선 방향(행방향)에 관해서 보면, 인접하는 메모리셀의 액세스 트랜지스터는 제 4 벨릿 콘택트(116)를 거쳐서, 번갈아 워드선 WL0 또는 워드선 WL1에 접속하고 있다.

바이폴라 트랜지스터의 에미터에 대응하는 콘택트 홀(115b)는 인접하는 4개의 메모리셀에 의해 공유되는 구성으로 되어 있다. 따라서 도 26에 도시한 바와 같이 메모리셀을 배치 하는 것에 의해, 도 20에 도시한 실시예3의 경우보다도 더 메모리셀 면적을 축소하는 것이 가능하여, 칩사이즈의 축소, 즉 제조코스트의 저감을 실현하는 것이 가능해진다.

또, 실시예3의 메모리셀과 같이, 1메모리셀당 비트선의 갯수가 실시예1에 있어서의 메모리셀의 2개로부터 1개로 감소시키는 것이 가능하여 금속배선의 피치를 완화할 수 있다. 따라서, 금속배선간 쇼트 불량같은 결함에 대한 내성을 향상하는 것이 가능하여 제조효율을 향상시키는 것이 가능해진다.

(실시예5)

도 27는 본 발명의 실시예5의 SRAM의 메모리셀, 비트선 및 워드선의 구성을 도시하는 부분확대도이다.

메모리셀 어레이 이외의 부분의 구성은 도 1에 도시한 실시예1의 SRAM과 같다.

실시예5의 메모리셀이 도 21에 도시한 실시예4의 메모리셀과 다른 점은 이하의 2점이다.

제 1로는 메모리셀중의 쌍안정 소자를 구성하는 2개의 인버터의 구성이 전원 전위 Vcc과 접지 전위 GND와의 사이에 직렬로 접속되는 부하 소자, 디플리션형 MOS 트랜지스터 및 드라이버 MOS 트랜지스터를 포함하는 구성으로 되어 있는 점이다.

이 때, 부하 소자와 디플리션형 트랜지스터와의 접속점이 인버터의 출력노드, 즉 쌍안정 소자의 기억 노드에 대응하고 있다.

제 2로는 2개의 액세스 트랜지스터 Q3 및 Q4와 상기 인버터중에 포함되는 디플리션형 트랜지스터 Q9 및 Q10의 게이트가 공통으로 접속되고, 또 그들의 게이트가 대응하는 워드선에 접속되는 구성으로 되어 있는 점이다.

즉, 실시예5의 메모리셀은 전원 전위 Vcc와 접지 전위 GND와의 사이에 직렬로 접속되는 부하 소자 L1 및 디플리션형 MOS 트랜지스터 Q9 및 드라이버 MOS 트랜지스터 Q1을 포함하는 제 1 인버터와, 전원 전위 Vcc와 접지 전위 GND와의 사이에 직렬로 접속되는 부하 소자 L2 및 디플리션형 MOS 트랜지스터 Q10 및 드라이버 트랜지스터 Q2를 갖는 제 2 인버터를 포함한다. 부하 소자 L1과 디플리션형 MOS 트랜지스터 Q9와의 접속점이 제 1 인버터의 출력노드, 즉 제 1 기억 노드에 대응하고, 부하 소자 L2와 디플리션형 트랜지스터 Q10와의 접속점이 제 2 인버터의 출력노드, 즉 제 2 기억 노드에 대응한다. 제 1 및 제 2 인버터는 서로 교차 접속을 하여 쌍안정 소자를 형성한다. 즉, 기억 노드 N1과 드라이버 트랜지스터 Q2의 게이트가 접속하고, 기억 노드 N2와 드라이버 트랜지스터 Q1의 게이트가 접속하고 있다.

실시예5의 메모리셀은 또, 제 1 기억 노드 N1과 제 1 의 입출력 노드 P1와의 사이에 접속되는 액세스 MOS 트랜지스터 Q3와, 제 2 기억 노드 N2와 제 2 의 입출력 노드 P2와의 사이에 접속되는 제 2 의 액세스 MOS 트랜지스터 Q4를 포함한다. 액세스 트랜지스터 Q3의 게이트, 디플리션형 MOS 트랜지스터 Q9의 게이트, 디플리션형 트랜지스터 Ql0의 게이트 및 액세스 트랜지스터 Q4의 게이트는 함께 워드선 WL1과 접속하고 있다.

액세스 트랜지스터 Q3 및 Q4는 대응하는 워드선 WL1이 선택 상태(L레벨) 로 되는 데 응답하여 도통상태로 되는 데 대하여, 디플리션형 트랜지스터 Q9 및 Q10은 워드선 WL1이 선택 상태 혹은 비선택 상태의 어느쪽의 상태이더라도, 도통상태로 되어 있다.

도 27에 있어서, 예를들면 메모셀 MC12, MC13 및 MC22 및 MC23이 1개의 바이폴라 트랜지스터 Q7을 공유하는 구성으로 되어 있다. 즉, 메모리셀 MC12의 제 2 의 입출력 노드 P2와 메모리셀 MC13의 제 1 의 입출력 노드 P1와 메모리셀 MC22의 제 2 의 입출력 노드 P2와 메모리셀(23)의 제 1 의 입출력 노드 P1은 함께 비트선 BL3에 에미터가 접속하는 바이폴라 트랜지스터 Q7의 베이스와 접속하고 있다.

바이폴라 트랜지스터 Q7의 콜렉터는 접지 전위와 결합하고 있다.

또, 실시예1∼4와 같이, 이 바이폴라 트랜지스터의 콜렉터 영역과 메모리셀중의 드라이버 트랜지스터 Q1 및 Q2, 디플리션형 MOS 트랜지스터 Q9 및 Q10 및 액세스 트랜지스터 Q3 및 Q4의 백게이트가 공통영역을 갖는 구성으로 하는 것에 의해, 메모리셀 면적을 보다 저감하는 구성으로 하는 것으로도 가능하다.

도 27에 도시하는 바와 같이, 서로 인접하는 열에 속하는 메모리셀은 다른 워드선에 의해 선택되는 구성으로 되어 있다. 즉, 메모리셀 MC11 및 MC13은 워드선 WL0에 의해 선택되는 데 대하여, 메모리셀 MC11와 MC13에 끼워진 열에 속하는 메모리셀 MC12은 워드선 WL1에 의해 선택된다.

여기서, 메모리셀에 포함되는 쌍안정 소자를 구성하는 제 1 및 제 2 인버터중에 디플리션형 MOS 트랜지스터 Q9 및 Q10이 존재하더라도, 이들 트랜지스터는 워드선이 선택 상태 또는 비선택 상태로 있음에도 불구하고 항상 도통상태로 되어 있기 때문에, 그 동작은 기본적으로 도 21에 도시한 메모리셀의 동작과 같다.

따라서, 이하에 설명하는 바와 같이 디플리션형 MOS 트랜지스터 Q9 및 Q10이 존재하는 구성으로 하는 것에 의해, 보다 메모리셀 면적의 저감을 도모하는 것이 가능해진다.

도 28∼도 31는 도 27에 도시한 메모리셀의 평면패턴을 도시하는 평면도로,실시예4의 도 22∼도 25에 각각 대응하는 도면이다.

실시예5의 SRAM의 메모리셀의 평면패턴이 실시예4의 메모리셀의 평면패턴과 다른 점은 이하와 같다.

실시예4의 메모리셀은 도 22에 도시한 바와 같이, 액세스 트랜지스터 Q3 및 Q4의 게이트 전극에 대응하는 제 1 폴리실리콘 패턴(112b) 및 (112d)는 각각 독립한 패턴으로 되어 있는 것에 대하여, 실시예5의 메모리셀에 있어서는 액세스 트랜지스터 Q3 및 Q4 및 디플리션형 MOS 트랜지스터 Q9 및 Q10의 게이트에 대응하는 제 1 폴리실리콘 패턴은 일체의 패턴인 (112e)로 되어 있는 것이다.

제 2로는 제 1 폴리실리콘 패턴(112e)에 대하여, 1개의 제 4 벨릿콘택트(116)가 형성되고, 이 제 4 벨릿콘택트(116)를 거쳐서, 워드선의 제 4 폴리 실리콘(20b)가 제 1 폴리 실리콘(112e)와 접속되는 구성으로 되어 있는 것이다.

제 3으로는 제 1 폴리실리콘 패턴(112e)와 활성영역(111)과의 중첩부분중, 디플리션형 MOS 트랜지스터 Q9 및 Q10에 대응하는 부분이 디플리션형 MOS 트랜지스터가 되도록, 해당 부분의 활성영역에 대하여 사전에 소정 도즈량 및 소정주입 에너지의 이온주입을 하여 두는 것에 의해, 그 임계치가 액세스 트랜지스터 Q3 및 Q4나 드라이버 트랜지스터 Q1 및 Q2보다도 낮은 값이 되도록 하고 있는 점이다.

상술한 바와 같이, 실시예5의 메모리셀에 있어서는 제 4 벨릿콘택트(116)가 1메모리셀당 1개 형성되는 것만으로 좋기 때문에, 메모리셀 면적을 한층 더 저감하는 것이 가능해진다.

도 28은 도 27에 도시한 실시예3의 SRAM의 메모리셀의 평면패턴을 도시하는 평면도이다.

도 28에 있어서는 활성영역 패턴(111), 액세스 트랜지스터 또는 드라이버 트랜지스터의 게이트로 되는 제 1 폴리실리콘 패턴(112)가 도시되어 있다. 도 28를 참조하면, 메모리셀의 경계테두리(100)를 경계로 하여 이 셀테두리(100)의 각 주변에서 선대칭으로 평면도를 되돌리는 것에 의해 2차원의 어레이배치가 구성된다. 활성영역(11la)와 제 1 폴리실리콘 패턴(112e)와의 중첩부분중 콘택트 홀(115b)에 가까운 쪽의 영역이 액세스 트랜지스터 Q3에 대응하고, 제 4 벨릿 콘택트(116)에 가까운 쪽의 영역이 디플리션형 MOS 트랜지스터 Q9에 대응한다. 활성영역(111a)와 제 1 폴리실리콘 패턴(112a)와의 중첩부분이 드라이버 트랜지스터 Q1에 대응한다.

활성영역(111b)와 제 1 폴리실리콘 패턴(112e)와의 중첩부분중 콘택트홀(115b)에 가까운 쪽의 영역이 액세스 트랜지스터 Q4에 대응하고, 제 4 벨릿콘택트(116)에 가까운 쪽의 영역이 디플리션형 MOS 트랜지스터 Q10에 대응한다. 활성영역(11lb)와 제 1 폴리실리콘 패턴(112c)와의 중첩부분이 드라이버 트랜지스터 Q2에 대응한다.

제 1 폴리실리콘 패턴(112a) 및 (112c)는 반도체 기판 표면의 게이트 산화막에 개구된 접속 구멍의 제 1 벨릿콘택트(113)에 의해, 활성영역(111b) 및 (111a)에 각각 접속하고 있다.

활성영역(111a)에서의 영역(115b)는 후에 설명하는 바와 같이 콘택트 홀로서, 이 부분이 바이폴라 트랜지스터의 에미터 영역에 해당한다. 한편, 활성영역(11lb) 에서의 콘택트 홀(115b)에 관해서도 마찬가지이다.

도 29는 도 28에 도시한 평면패턴상에, 도시하지 않은 절연층을 거쳐서 적층되는 제 2 폴리실리콘 패턴 및 제 2 폴리실리콘 패턴상에, 도시하지 않은 절연막을 거쳐서 형성되는 제 3 폴리실리콘 패턴을 도시하는 평면도이다.

또, 도 29에 있어서는 도면을 보기쉽게 하기 위해서, 활성영역(111)등은 적절히 생략하고 있다.

제 2 폴리 실리콘(117)는 도 27에 도시한 부하 소자 L1, L2를 구성하는 박막 트랜지스터(이하, TFT라고 부른다)의 게이트 전극을 형성한다. 이 제 2 폴리 실리콘(117)는 도시하지 않은 절연막에 개구된 제 2 벨릿콘택트(114)에 의해, 활성영역 (111)및 제 1 폴리 실리콘(112a) 및 (111c)과 접속된다. 제 3 폴리 실리콘(119)는 TFT의 채널 영역 및 소스/드레인 영역을 형성한다. 제 2 폴리 실리콘(117)와 제 3 폴리 실리콘(119)의 중첩부분이 TFT에 대응한다. 제 3 폴리 실리콘(119)는 도시하지 않은 절연층에 개구되는 제 3 벨릿콘택트(118)에 의해 제 2 폴리 실리콘(117)와 접속되고 있다.

도 30은 도 29에 도시한 평면패턴상에, 도시하지 않은 절연층을 거쳐서 적층되는 제 4 폴리실리콘 패턴을 도시하는 평면도이다. 도 30에 있어서도, 도면을 보기쉽게 하기 위해서, 제 1 폴리실리콘 패턴(112) 이외의 패턴은 적절히 도시를 생략하고 있다.

제 4 폴리실리콘 패턴(120a) 및 (120b)는 워드선을 구성하고 있다. 도 30에 있어서는 2개의 워드선(120a) 및 (120b)중, 워드선(120b)가 제 4 벨릿콘택트(116)를 거쳐서 하층의 제 1 폴리실리콘 패턴(112b) 및 (112d)와 접속하고 있다.

도 31은 도 30에 도시한 평면패턴상에, 도시하지 않은 절연층을 거쳐서 형성되는 금속배선패턴을 도시하는 평면도이다.

금속배선(21b)는 접지 전위선(접지선)으로서, 콘택트홀(115a)를 거쳐서 드라이버 MOS 트랜지스터 Q1, Q2의 소스영역 및 기판(웰)에 접지 전위를 공급한다. 여기서, 도 31에 도시한 바와 같이, 콘택트홀(115a)는 그 중앙부분으로 이온주입되는 불순물의 형이 P형에서 N형으로 변경하고 있다. N형 영역은 드라이버 트랜지스터 Q1 및 Q2의 소스 영역과의 콘택트 부분이고, P형 영역은 기판과의 콘택트부분이다.

금속배선(21a)는 비트선으로서, 콘택트 홀(115b)를 거쳐서, 활성영역(11la) 및 (111b)와 접속하고 있다.

상술한 바와 같이, 이 콘택트 홀(115b)의 부분이, 바이폴라 트랜지스터의 에미터영역으로서, P형 영역으로 되어 있다.

이 에미터영역(115b)를 둘러싸도록 N형의 액세스 트랜지스터의 소스 영역이 존재하고 있다.

또, 기판(웰)은 P형이기 때문에, 상술한 에미터영역 및 액세스 트랜지스터의 소스 영역 및 기판(웰)의 3층에 의해, PNP 바이폴라 트랜지스터를 구성하고 있다. 따라서, 바이폴라 트랜지스터 및 액세스 트랜지스터의 기판내부의 불순물 영역의 구성은 도 8에 도시한 실시예1의 구성과 같다.

이상과 같은 구성으로 하는 것에 의해, 실시예4의 메모리셀에 비해서 보다 메모리셀 면적의 축소를 도모하는 것이 가능해진다.

도 32는 도 28에 도시한 AA′선에 따르는 단면을 도시한 도면이다.

제 4 벨릿콘택트(116)를 거쳐서, 제 4 폴리 실리콘(120b)가 제 1 폴리 실리콘(112e)와 접속되고 있다.

또한, 제 1 폴리 실리콘(112e)가 게이트산화막을 거쳐서 접하고 있는 P 기판의 표면에는 저농도의 P 형 불순물이 주입되어 있고, 이 부분을 채널 영역으로 하는 트랜지스터 Q9 및 트랜지스터 Q10은 디플리션형 트랜지스터로 되어 있다.

도 33은 도 28에 도시한 BB′선에 따르는 단면을 도시하는 단면도이다.

제 1 폴리 실리콘(112c)는 게이트 산화막을 개구하여 형성되는 제 1 벨릿콘택트 홀(113)를 거쳐서, 기판의 n 영역과 접속하고 있다. 한편, 제 2 폴리 실리콘(117)은 제 2 벨릿콘택트 홀(114)를 거쳐서 제 1 폴리 실리콘(112c) 및 제 1 벨릿콘택트 홀에 의해 노출하고 있는 기판표면과 접속하고 있다.

이에 따라, 부하 소자로 되는 TFT 트랜지스터의 드레인이 액세스 트랜지스터 Q3의 소스 영역 및 드라이버 트랜지스터 Q2의 게이트와 접속되는 것으로 된다.

부하 소자 L2로 되는 TFT의 게이트 전극의 제 3 폴리 실리콘(119)는 제 3 벨릿콘택트(118)를 거쳐서 제 2 폴리 실리콘(117)과 접속하고 있다.

이상과 같은 구성으로 하는 것에 의해, 인접하는 4개의 메모리셀이 동일한 바이폴라 트랜지스터를 공유하는 구성으로 되고, 또한, 제 4 벨릿콘택트 홀의 수를 저감할 수 있기 때문에, 메모리셀 면적의 축소를 도모하는 것이 가능해진다. 따라서, 칩 사이즈의 축소, 즉 제조코스트의 저감을 실현하는 것이 가능해진다.

또, 본 실시예5에 있어서도 메모리셀당 비트선의 갯수가 실시예1에 있어서의 2개로부터 1개로 감소시키는 것이 가능하기 때문에, 금속배선의 핏치를 완화할 수 있고, 금속 배선간의 쇼트와 같은 결함에 대한 내성을 향상할 수 있다. 이 것으로부터, 제조효율의 향상을 가져온다고 하는 이점도 있다.

(실시예6)

도 34는 본 발명의 실시예6의 SRAM의 메모리셀, 비트선 및 워드선의 구성을 도시하는 부분확대도이다.

실시예6의 메모리셀이 도 11에 도시한 실시예2의 메모리셀의 구성과 다른 점은 이하의 점이다.

제 1로는 메모리셀에 포함되는 쌍안정 소자를 구성하는 제 1 인버터가 전원 전위 Vcc와 접지 전위 GND와의 사이에 직렬로 접속되는 부하 소자 L1, 드라이버 MOS 트랜지스터 Q1 및 디플리션형 MOS 트랜지스터 Q11를 포함하는 구성으로 되어 있는 것이다.

마찬가지로 해서, 쌍안정 소자를 구성하는 제 2 인버터도 전원 전위 Vcc와 접지 전위 GND와의 사이에 직렬로 접속되는 부하 소자 L2, 드라이버 MOS 트랜지스터 Q2 및 디플리션형 MOS 트랜지스터 Q12를 포함하고 있다.

제 2로는 메모리셀당 2개의 워드선 WL0 및 WL1이 배치되는 구성으로 되어 있는 것이다. 여기서, 워드선 WL0은 디플리션형 MOS 트랜지스터 Q11의 게이트 및 액세스 트랜지스터 Q4의 게이트와 접속하고, 워드선 WL1은 디플리션형 MOS 트랜지스터 Q12 및 액세스 트랜지스터 Q3과 접속하고 있다.

이상과 같은 구성으로 되어 있기 때문에, 워드선 WL0 및 워드선 WL1이 함께 비선택 상태(L레벨)로 되어 있는 경우라도, 디플리션형 MOS 트랜지스터 Q11및 Q12는 모두 도통상태로서, 기억 데이터의 유지동작에는 영향이 없다.

계속해서, 도 34에 도시한 메모리셀에 대한 데이터의 판독동작 및 기입동작에 관해서 설명한다.

도 35는 도 34에 도시한 메모리셀에 대한 기입동작 및 판독동작을 설명하기 위한 타이밍도이고, 실시예2의 도 12와 대비되는 도면이다.

이하에서는 우선 기입동작에 관해서 설명한다.

시각 t1에 있어서는 칩셀렉트 신호 /CS는 활성상태(L레벨)로 되어 있는 것으로 한다.

외부로부터 부여된 어드레스 신호 Add에 응답하여 대응하는 행이 선택되고, 시각 t2에 있어서 대응하는 행의 워드선 WL0 및 WL1이 모두 활성상태(H레벨)로 변화한다. 이하에서는, 기억 노드 N1에 L레벨, 기억 노드 N2에 L레벨을 기입 하는 경우에 관해서 설명한다.

시각 t3에 있어서, 라이트 인에이블신호 /WE가 활성상태(L레벨)로 되는 데 응답하여, 워드선 WL0은 선택 상태(H레벨)가 유지되고, 워드선 WL1은 비선택 상태(L레벨)로 변화한다. 이 상태로부터 비트선 BL 및 /BL의 전위 레벨을 H레벨로 풀업한다. 이 때, 액세스 트랜지스터 Q3 및 Q4 중, 워드선 WL0과 접속하는 트랜지스터 Q4만이 도통상태로 되어 있다. 따라서, 예를들면 노드 N2에는 L레벨이 미리 유지되어 있던 것으로 하면, 비트선 /BL의 전위 레벨이 H레벨로 되는 데 응답하여, 바이폴라 트랜지스터 Q8이 도통상태로 되어, 노드 N2의 전위 레벨을 상승시킨다. 이 때, 워드선 WL1은 비선택 상태로서, 디플리션형 MOS 트랜지스터 Q12를 거쳐서 흐르는 전류는 워드선 WL1이 H레벨로 되어 있는 경우와 비교하여 억제되는 것으로 된다.

따라서, 액세스 트랜지스터 Q4, 드라이버 트랜지스터 Q2 및 디플리션형 MOS 트랜지스터 Q12를 거쳐서 과도적으로 흐르는 전류치는 도 11에 도시한 실시예1의 경우보다도 작은 전류치로 억제하는 것이 가능해진다. 따라서, 이 과도적으로 흐르는 전류를 베이스 전류로 하여, 바이폴라 트랜지스터 Q8을 거쳐서 비트선/BL에서 접지로 향해서 흐르는 전류치도 억제되는 것으로 되어, 기입시에 있어서의 소비 전류를 억제하는 것이 가능하다.

다음에, 판독동작에 관해서 설명한다.

외부로부터 어드레스 신호 Add가 새롭게 부여되는 데 응답하여, 선택된 행에 대응하는 워드선 WL0 및 WL1은 시각 t6에 있어서 모두 선택 상태(H레벨)로 된다. 이 때, 라이트 인에이블신호 /WE는 불활성상태(H레벨)인채이므로 양쪽 워드선은 판독동작을 통하여 모두 H레벨을 유지한다.

비트선쌍 BL, /BL의 전위 레벨을 H레벨로 풀업하면, 액세스 트랜지스터 Q3 및 Q4는 모두 도통상태로 되어 있기 때문에, 기억 노드 N1 및 N2에 각각 유지되어 있는 전위 레벨에 응답하여 바이폴라 트랜지스터 Q7 또는 Q8중 어느것인가가 도통상태로 되어, 대응하는 비트선을 방전한다. 따라서, 기억 노드 N1 및 N2에 기억되어 있는 정보에 따라서, 비트선쌍 BL 및 /BL의 전위 레벨이 상보적으로 변화한다. 이 비트선쌍의 전위 레벨의 변화를 외부에 출력하는 것에 의해, 데이터 입출력 단자 Dout에 판독된 데이터가 출력된다.

요컨대, 판독동작에 있어서는 디플리션형 트랜지스터 Q11 및 Q12은 모두 강하게 온하고 있기 때문에, 쌍안정 소자를 거쳐서 흐르는 과도적인 전류치는 도 12에 도시한 판독시의 전류치와 대략 같은 값으로 된다.

이상과 같은 구성으로 하는 것에 의해, 데이터의 판독동작시에 비해, 데이터의 기입시에 있어서의 소비전류를 작게하는 것이 가능하여 소비전류를 저감하는 것이 가능해진다.

도 36∼도 38은 도 34에 도시한 메모리셀의 평면패턴을 도시하는 평면도로서, 실시예5의 평면도인 도 28∼도 31에 대비되는 도면이다.

이하, 동일부분에는 동일부호를 붙이고 그 설명은 적절히 생략한다.

실시예5의 평면패턴과 실시예6의 평면패턴이 다른 점은 이하와 같다.

제 1 폴리실리콘 패턴(112b)는 액세스 트랜지스터 Q3 및 디플리션형 MOS 트랜지스터 Q12의 게이트 전극이고, 동시에 워드선을 겸하고 있다. 한편, 제 1 폴리 실리콘(112d)는 액세스 트랜지스터 Q4의 게이트 및 디플리션형 MOS 트랜지스터 Ql1의 게이트 전극이고, 동시에 워드선도 겸하고 있다. 따라서, 실시예5의 도 30에 도시한 바와 같이, 워드선으로서 제 4 폴리실리콘 패턴을 이용한다고 하는 구성으로는 되어 있지 않다.

즉, MOS 트랜지스터 Q1 및 Q12 및 Q2 및 Q11이 워드선의 연장방향에 인접하여 배치되어 있으므로, 다른 배선층을 이용하여 워드선을 배선할 필요가 없기 때문이다.

제 4 폴리 실리콘(120)은 접지배선(ground 배선)으로서 사용하고 있다.

또한, 반드시 이하와 같은 구성에는 한정되지 않지만, 도 38에 도시한 본 실시예에서는 제 2 금속층으로 비트선(123)을 형성하고 있고, 스루홀(122)에 의해 제 1금속배선(121)에 접속하는 구성으로 되어 있다.

여기서, 제 1 금속배선(121c)는 특히 한정되지 않지만, 행선택계 회로의 신호전달에 이용하는 것이 가능하다.

(실시예7)

도 39는 본 발명의 실시예7의 SRAM의 메모리셀, 비트선 및 워드선의 구성을 도시하는 부분확대도이다.

실시예7의 메모리셀의 구성이 실시예1의 메모리셀의 구성과 다른 점은 이하와 같다.

우선 제 1로, 1개의 메모리셀당 배치되는 비트선을 1개로 하는 구성으로 하고 있는 점이다.

제 2로는 비트선이 1개로 된 것에 따라서, 동일한 메모리셀에 포함되는 액세스 MOS 트랜지스터 Q3 및 Q4가 동시에 도통상태로 되는 것을 방지하기 때문에, 각 메모리셀당 워드선이 2개의 쌍으로서 배치되는 구성으로 되어 있는 것이다.

이러한 구성으로 하는 것으로도, 1비트의 메모리셀에 대하여 필요한 바이폴라 트랜지스터를 실시예1에 있어서의 메모리셀당, 2개에서 1개로 감소시키는 것이 가능하여, 메모리셀 면적의 축소를 도모하는 것이 가능해진다.

도 39에 있어서, 데이터의 판독동작에 있어서는 각 메모리셀에 대응하여, 2개의 워드선중, 미리 정해진 한쪽이 선택되는 것으로 한다. 예를들면, 짝수번째의 워드선 WL0, WL2등이 선택되어 대응하는 비트선의 전위가 판독 데이터에 응답하여 구동된다.

한편, 기입동작에 있어서는 기입되는 데이터에 응답하여 각 메모리셀에 대응하는 워드선의 2개의 워드선중 한쪽이 선택된다.

도 40∼도 42는 실시예7의 메모리셀의 평면패턴을 도시하는 평면도로서, 실시예6의 평면도인 도 36∼도 38에 대응하는 도면이다.

또, 부호는 실시예5의 평면패턴도인 도 28∼도 31과 동일부분에는 동일부호를 부여하고 있다. 실시예7의 메모리셀에 있어서는 제 2 폴리실리콘 패턴(117)이 워드선으로 되고 제 3 폴리 실리콘(119)가 TFT의 게이트 전극으로 되고, 제 4 폴리 실리콘(120)이 부하 소자인 TFT의 채널 및 소스/드레인 배선을 형성하고 있다.

금속배선(121b)는 그라운드 배선으로서, 콘택트 홀(115a)를 거쳐서 기판(웰) 및 드라이버 트랜지스터 Q1 및 Q2의 소스에 접지 전위를 공급하고 있다.

금속배선(121b)는 비트 배선이다.

청구항 1에 기재된 스테이틱형 반도체 기억 장치는 래치업이라는 문제를 발생시키는 일없이 저전원 전위화를 실현할 수 있는 것에 더하여, 서로 인접하는 메모리셀에 각각 속하는 적어도 2개의 입출력 노드가 비트선의 전위 레벨을 구동하는 바이폴라 트랜지스터를 공유하는 구성으로 되어 있기 때문에, 메모리셀 면적의 축소를 도모할 수 있어, 칩 면적의 축소, 더 나아가서는 제조코스트의 저감을 도모하는 것이 가능하다.

청구항 2에 기재된 스테이틱형 반도체 기억장치는 래치업이라고 하는 문제를 발생시키는 일없이 저전원 전위화를 실현할 수 있는 것에 더하여, 열방향으로 인접하는 2개의 메모리셀이 대응하는 비트선의 전위 레벨을 구동하는 바이폴라 트랜지스터를 공유하는 구성으로 되어 있으므로 메모리셀 면적의 축소를 도모할 수 있다.

청구항 3에 기재된 스테이틱형 반도체 기억장치는 래치업이라고 하는 문제를 발생시키는 일없이 저전원 전위화를 실현할 수 있는 것에 더하여, 행방향에 인접하는 2개의 메모리셀이 대응하는 비트선의 전위 레벨을 구동하는 바이폴라 트랜지스터를 공유하는 구성으로 되어 있으므로 메모리셀 면적의 축소를 도모하는 것이 가능하다.

청구항 4에 기재된 스테이틱형 반도체 기억 장치는 래치업이라고 하는 문제를 발생시키는 일없이 저전원 전위화를 실현할 수 있는 것에 더하여, 인접하는 2행 2열의 메모리셀이 대응하는 비트선의 전위 레벨을 구동하는 바이폴라 트랜지스터를 공유하는 구성으로 되어 있으므로 메모리셀 면적의 증대를 억제할 수 있다.

더구나, 메모리셀당 배치되는 비트선을 1개의 구성으로 하는 것이 가능하고, 금속 배선간의 피치를 완화하여, 금속 배선간 쇼트등의 불량을 방지하여, 제조효율을 향상시키는 것이 가능하다.

청구항 5에 기재된 스테이틱형 반도체 기억 장치는 래치업이라고 하는 문제를 발생시키는 일없이 저전원 전위화를 실현할 수 있는 것에 더하여, 데이터의 기입시에 대응하는 기억 노드가 충전되는 인버터의 동작전류를 제한할 수 있어 기입동작시의 소비전력을 저감할 수 있다.

청구항 6에 기재된 스테이틱형 반도체 기억 장치는 래치업이라고 하는 문제를 발생시키는 일없이 저전원 전위화를 실현할 수 있는 것에 더하여, 열방향에 인접하는 2개의 메모리셀이 대응하는 비트선의 전위 레벨을 구동한 바이폴라 트랜지스터를 공유하기 때문에 메모리셀 면적의 증대를 억제할 수 있다. 또, 메모리셀마다 배치되는 비트선이 1개이므로, 금속 배선간의 피치를 완화할 수 있어 금속 배선간의 쇼트등에 의한 불량의 발생을 억제하여 제조효율의 향상을 도모할 수 있다.

Claims (6)

1. 스테이틱형 반도체 기억 장치로서,

   복수의 워드선과,

   상기 워드선에 교차하여 마련되는 복수의 비트선과,

   상기 워드선과 상기 비트선의 교점에 대응하여 행렬 형상으로 배치되는 복수의 메모리셀을 포함하는 메모리셀 어레이를 구비하고,

   각 상기 메모리셀은

   2개의 입출력 노드와,

   기억 데이터를 유지하는 쌍안정 소자와,

   대응하는 워드선이 선택되는 데 응답하여, 상기 쌍안정 소자와 상기 입출력 노드와의 접속을 개폐하는 스위치 수단을 포함하고,

   인접하는 상기 메모리셀에 각각 속하는 적어도 2개의 입출력 노드마다 마련되고, 선택된 메모리셀의 상기 입출력 노드의 전위 레벨에 응답하여 대응하는 상기 비트선의 전위 레벨을 구동하는 복수의 바이폴라 트랜지스터를 더 구비하는 스테이틱형 반도체 기억 장치.
2. 제 1 항에 있어서,

   상기 워드선은 상기 메모리셀 어레이의 행마다 대응하여 마련되고,

   상기 비트선은 상기 메모리셀 어레이의 열마다 대응하여 쌍으로서 마련되고,

   상기 쌍안정 소자는 제 1 및 제 2 기억 노드를 갖고,

   상기 스위치 수단은

   대응하는 워드선이 선택되는 데 응답하여, 상기 제 1 기억 노드와 상기 2개의 입출력 노드중의 제 1 의 입출력 노드와의 접속 및 상기 제 2 기억 노드와 상기 2개의 입출력 노드중의 제 2 의 입출력 노드와의 접속을 각각 개폐하는 제 1 및 제 2 액세스 MOS 트랜지스터를 포함하고,

   상기 복수의 바이폴라 트랜지스터는

   상기 비트선쌍 중의 한쪽과 대응하는 열에 속하는 상기 메모리셀과의 사이에, 열방향으로 인접하여 배열되는 2개의 메모리셀마다 마련되는 복수의 제 1 바이폴라 트랜지스터와,

   상기 비트선쌍 중의 다른쪽과 대응하는 열에 속하는 상기 메모리셀과의 사이에, 상기 제 1 바이폴라 트랜지스터가 접속되는 2개의 메모리셀과는 1메모리셀만큼 열방향으로 어긋난 2개의 메모리셀마다 마련되는 복수의 제 2 바이폴라 트랜지스터를 포함하고,

   각 상기 제 1 바이폴라 트랜지스터의 에미터는 대응하는 비트선과 접속하고, 베이스는 대응하는 메모리셀의 2개의 제 1 의 입출력 노드와 접속하고,

   각 상기 제 2 바이폴라 트랜지스터의 에미터는 대응하는 비트선과 접속하고, 베이스는 대응하는 메모리셀의 2개의 제 2 의 입출력 노드와 접속하고,

   각 상기 제 1 및 제 2 바이폴라 트랜지스터의 콜렉터는 상기 제 1 및 제 2 액세스 MOS 트랜지스터의 백게이트와 접속하는 스테이틱형 반도체 기억 장치.
3. 제 1 항에 있어서,

   상기 워드선은 상기 메모리셀 어레이의 행마다 대응하여 쌍으로서 마련되고,

   상기 비트선은 상기 메모리셀 어레이의 열마다 대응하여 마련되고, 상기 쌍안정 소자는 제 1 및 제 2 기억 노드를 갖고,

   상기 스위치 수단은

   대응하는 워드선이 선택되는 데 응답하여, 상기 제 1 기억 노드와 상기 2개의 입출력 노드중 제 1 의 입출력 노드와의 접속 및 상기 제 2 기억 노드와 상기 2개의 입출력 노드중의 제 2 의 입출력 노드와의 접속을 각각 개폐하는 제 1 및 제 2 액세스 MOS 트랜지스터를 포함하고,

   상기 워드선쌍을 이루는 2개의 워드선은 대응하는 행에 속하는 상기 메모리셀에 대하여 번갈아, 상기 제 1 및 제 2 액세스 MOS 트랜지스터의 게이트와 접속하고,

   상기 복수의 바이폴라 트랜지스터는

   행방향에 인접하여 배열되는 2개의 메모리셀마다 대응하여 마련되고,

   각 상기 바이폴라 트랜지스터의 에미터는 대응하는 비트선과 접속하고, 베이스는 대응하는 한쪽의 메모리셀의 제 1 의 입출력 노드 및 대응하는 다른쪽의 메모리셀의 제 2 의 입출력 노드와 접속하고,

   각 상기 바이폴라 트랜지스터의 콜렉터는 상기 제 1 및 제 2 액세스 MOS 트랜지스터의 백게이트와 접속하는 스테이틱형 반도체 기억 장치.
4. 제 1 항에 있어서,

   상기 워드선은 상기 메모리셀 어레이의 행마다 대응하여 쌍으로서 마련되고,

   상기 비트선은 상기 메모리셀 어레이의 열마다 대응하여 마련되고,

   상기 쌍안정 소자는 제 1 및 제 2 기억 노드를 갖고,

   상기 스위치 수단은

   대응하는 워드선이 선택되는 데 응답하여, 상기 제 1 기억 노드와 상기 2개의 입출력 노드중의 한쪽의 입출력 노드와의 접속 및 상기 제 2 기억 노드와 상기 2개의 입출력 노드중의 다른쪽의 입출력 노드와의 접속을 각각 개폐하는 제 1 및 제 2 액세스 MOS 트랜지스터를 포함하고,

   상기 워드선쌍을 이루는 2개의 워드선은 대응하는 행에 속하는 상기 메모리셀에 대하여 번갈아, 상기 제 1 및 제 2 액세스 MOS 트랜지스터의 게이트와 접속하고,

   상기 복수의 바이폴라 트랜지스터는

   인접하는 2행 2열의 메모리셀에 각각 속하는 4개의 상기 입출력 노드에 대응하여 마련되고,

   각 상기 바이폴라 트랜지스터는 상기 메모리셀 어레이의 대각(對角)방향에 가장 인접하는 다른 바이폴라 트랜지스터가 존재하도록 배치되고,

   각 상기 바이폴라 트랜지스터의 에미터는 대응하는 비트선과 접속하고, 베이스는 대응하는 메모리셀의 상기 4개의 입출력 노드와 접속하고,

   각 상기 바이폴라 트랜지스터의 콜렉터는 상기 제 1 및 제 2 액세스 MOS 트랜지스터의 백게이트와 접속하는 스테이틱형 반도체 기억 장치.
5. 제 1 항에 있어서,

   상기 워드선은 상기 메모리셀 어레이의 행마다 대응하여 쌍으로서 마련되고,

   상기 비트선은 상기 메모리셀 어레이의 열마다 대응하여 쌍으로서 마련되고,

   각 상기 쌍안정 소자는

   제 1 및 제 2 기억 노드와,

   서로 교차 접속하고, 양자의 접속점이 상기 제 1 및 제 2 기억 노드에 대응하는 제 1 및 제 2 인버터를 포함하고,

   상기 제 1 인버터 및 제 2 인버터는

   동작 전류를 제어하는 제 1 및 제 2 동작 전류 제어 수단을 각각 갖고,

   상기 스위치 수단은

   대응하는 워드선쌍중의 한쪽의 제 1 워드선이 선택되는 데 응답하여, 상기 제 1 기억 노드와 상기 2개의 입출력 노드중의 제 1 의 입출력 노드와의 접속을 개폐하는 제 1 액세스 MOS 트랜지스터와,

   대응하는 워드선쌍중의 다른쪽의 제 2 워드선이 선택되는 데 응답하여, 상기 제 2 기억 노드와 상기 2개의 입출력 노드중 제 2 의 입출력 노드와의 접속을 개폐하는 제 2 액세스 MOS 트랜지스터를 포함하고,

   상기 제 1 및 제 2 동작 전류 제어 수단은 각각 상기 제 2 및 제 1 워드선이 비선택시에는, 선택시에 비해서 동작 전류를 제한하고,

   상기 복수의 바이폴라 트랜지스터는

   상기 비트선쌍 중의 한쪽과 대응하는 열에 속하는 상기 메모리셀과의 사이에, 열방향으로 인접하여 배열되는 2개의 메모리셀마다 마련되는 복수의 제 1 바이폴라 트랜지스터와,

   상기 비트선쌍 중의 다른쪽과 대응하는 열에 속하는 상기 메모리셀과의 사이에, 상기 제 1 바이폴라 트랜지스터가 접속되는 2개의 메모리셀과는 1메모리셀만큼 열방향으로 어긋난 2개의 메모리셀마다 마련되는 복수의 제 2 바이폴라 트랜지스터를 포함하고,

   각 상기 제 1 바이폴라 트랜지스터의 에미터는 대응하는 비트선과 접속하고, 베이스는 대응하는 메모리셀을 2개의 제 1 의 입출력 노드와 접속하고,

   각 상기 제 2 바이폴라 트랜지스터의 에미터는 대응하는 비트선과 접속하고, 베이스는 대응하는 메모리셀의 2개의 제 2 의 입출력 노드와 접속하고,

   각 상기 제 1 및 제 2 바이폴라 트랜지스터의 콜렉터는 상기 제 1 및 제 2 액세스 MOS 트랜지스터의 백게이트와 접속하는 스테이틱형 반도체 기억 장치.
6. 제 1 항에 있어서,

   상기 워드선은 상기 메모리셀 어레이의 행마다 대응하여 쌍으로서 마련되고,

   상기 비트선은 상기 메모리셀 어레이의 열마다 대응하여 마련되고,

   상기 쌍안정 소자는 제 1 및 제 2 기억 노드를 갖고,

   상기 스위치 수단은

   대응하는 워드선쌍중의 한쪽의 제 1 워드선이 선택되는 데 응답하여, 상기 제 1 기억 노드와 상기 2개의 입출력 노드중 제 1 의 입출력 노드와의 접속을 개폐하는 제 1 액세스 MOS 트랜지스터와,

   대응하는 워드선중 다른쪽의 제 2 워드선이 선택되는 데 응답하여, 상기 제 2 기억 노드와 상기 2개의 입출력 노드중 제 2 의 입출력 노드와의 접속을 개폐하는 제 2 액세스 MOS 트랜지스터를 포함하고,

   상기 복수의 바이폴라 트랜지스터는

   상기 비트선과 대응하는 열에 속하는 상기 메모리셀 과의 사이에, 열방향으로 인접하여 배열되는 2개의 메모리셀마다 대응하여 마련되고, 대응하는 메모리셀을 상기 제 1 의 입출력 노드의 전위 레벨에 응답하여, 대응하는 상기 비트선의 전위 레벨을 구동하는 복수의 제 1 바이폴라 트랜지스터와,

   상기 비트선과 대응하는 열에 속하는 상기 메모리셀과의 사이에, 상기 제 1바이폴라 트랜지스터가 접속되는 2개의 메모리셀과는 1메모리셀분만큼 열방향으로 어긋난, 인접하는 2개의 메모리셀마다 대응하여 마련되고, 대응하는 메모리셀의 상기 제 2 의 입출력 노드의 전위 레벨에 응답하여, 대응하는 상기 비트선의 전위 레벨을 구동하는 복수의 제 2 바이폴라 트랜지스터를 포함하고,

   각 상기 제 1 바이폴라 트랜지스터의 에미터는 대응하는 비트선과 접속하고, 베이스는 대응하는 메모리셀의 2개의 제 1 의 입출력 노드와 접속하고,

   각 상기 제 2 바이폴라 트랜지스터의 에미터는 대응하는 비트선과 접속하고, 베이스는 대응하는 메모리셀의 2개의 제 2 의 입출력 노드와 접속하고,

   각 상기 제 1 및 제 2 바이폴라 트랜지스터의 콜렉터는 상기 제 1 및 제 2 의 액세스 MOS 트랜지스터의 백게이트와 접속하는 스테이틱형 반도체 기억 장치.