KR0148580B1 - 반도체 메모리 및 반도체 메모리셀 - Google Patents

Abstract

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Description

반도체 메모리 및 반도체 메모리셀

제1도는 본 발명의 기본적인 실시예를 도시한 도면.

제2도는 종래기술을 도시한 도면.

제3도 내지 제5도 및 제13도는 각각 본 발명의 다른 실시예를 도시한 도면.

제6도 내지 제12도 및 제14도는 반도체상에 나타낸 본 발명의 각각의 단면구조를 도시한 도면.

제15도는 워드선과 비트선 사이의 리드전류와 전압사이의 관계를 도시한 도면.

제16도 a, b는 본 발명의 1실시예를 도시한 도면 및 타이밍도.

제17도는 기본 반도체 메모리를 도시한 회로도.

제18도 내지 제21도는 본 발명의 1실시예를 도시한 도면.

제22도 내지 제31도는 본 발명의 1실시예에 따른 메모리 셀을 도시한 회로도.

제32도는 본 발명의 센스앰프를 도시한 회로도.

제33도는 셀전류 I_cell과 셀전압 V_cell사이의 관계를 도시한 도면.

제34도 a는 본 발명의 반도체 메모리의 1실시예를 도시한 회로도.

제34도 b는 제34도a의 주요부의 동기화된 동작파형을 도시한 파형도.

제35도 a는 본 발명의 반도체 메모리의 다른 실시예를 도시한 회로도.

제35도 b는 제35도a의 주요부의 동기화된 동작파형을 도시한 파형도.

제36a는 종래기술의 반도체 메모리를 도시한 회로도.

제36b는 제36도a의 주요부의 동기화된 동작파형을 도시한 파형도.

제36도 c는 종래기술의 바이폴라 메모리를 도시한 회로도.

제36도 d는 제36도 c의 주요부의 동기화된 동작파형을 도시한 파형도.

제37도는 종래기술의 메모리셀의 1예를 도시한 회로도.

제38도 a 및 제38도 c는 종래기술의 반도체 메모리와 메모리셀을 도시한 회로도.

제38도 b는 종래기술의 다른 메모리를 도시한 회로도.

제39도는 제35도 a의 반도체 메모리에 사용되는 메모리 셀의 1실시예를 도시한 회로도.

제40도는 제35도 a의 주요부를 도시한 확대도.

제41도는 제34도 a의 반도체 메모리에 사용되는 본 발명의 메모리셀의 1실시예를 도시한 도면.

제42도 a는 제34도 a의 주요부를 도시한 확대도.

제42도 b는 액세스 시간에 대해서 디지트선 전류의 영향을 도시한 도면.

제43도는 다른 리드형식의 반도체 메모리의 1실시예를 도시한 회로도.

제44도 a 및 b, 제45도 a 및 b, 제46a 및 b, 제47도 a 및 b, 제48도 a 및 b는 각각 본 발명의 메모리셀의 다른 실시예를 도시한 회로도.

제49도 a 및 b, 제50도는 구동회로의 다른 실시예를 도시한 회로도.

제51도 및 제52도는 노이즈 방지를 위한 대응수단을 갖는 MOS 트랜지스터의 1실시예를 도시한 단면도.

제53도는 pnp트랜지스터를 사용한 반도체 메모리의 1실시예를 도시한 회로도.

본 발명은 반도체 메모리에 관한 것으로, 특히 고집적이고 고속으로 메모리의 비트선을 구동하고, 메모리의 전력소비를 저감하는 데 적합한 회로 기술에 관한 것이다.

바이폴라 메모리의 고속동작을 달성하기 위해서는 큰 부하를 갖는 비트선을 고속으로 방전시키는 것이 필수적이다.

종래기술에서는 비트선 방전전류로써 작용하는 리드전류를 증가시켜 대처하고 있다. 종래기술의 1예를 제2도에 도시한다. 도면에서, C는 메모리셀, W, LW는 워드선, B0, B1은 비트선, Q0, Q1은 기본 트랜지스터, BS는 비트선 선택신호, BD는 npn 트랜지스터 Q2~Q6 및 저항 R3을 갖는 비트선 구동회로, IB0, IB1은 비트선 방전전류원, IY는 비트선 구동회로 전류원, OB는 출력버퍼, D0은 데이타 출력신호를 나타내고 있다. 메모리셀 C내의 수 mA의 리드전류는 일본국 특허 공고공보 No. 62-7639호에 기재되어 있는 바와 같이 쇼트키 베리어 다이오드 SBD에 연속해서 교차결합된 트랜지스터 Q0 및 Q1에 저항 R을 접속시키는 것에 의해 흐르게 된다. 따라서, 비트선의 부하용량을 고속으로 방전시킬 수가 있다.

최근, 절연게이트형 트랜지스터와 바이폴라 트랜지스터를 사용하는 다수의 회로가 호환성 메모리의 고집적 및 고속화를 위해 제안되고 있다. 일본국 특허공개공보 No. 56-58193호로서 1981년 5월 21일 공고된 일본국 특허공고공보 No. 63-31879호에 기재된 회로에 있어서, 메모리셀은 고집적에 적합한 절연게이트형 트랜지스터로 구성되어 있고, 선택회로, 리드/라이트 제어회로, 센스앰프등은 고속에 적합한 바이폴라 트랜지스터로 구성되어 있다. 따라서, 상기 기재된 회로는 고집적 및 고속 양쪽 모두를 매우 효과적으로 달성할 수가 있다. 특히, 이 예에서는 워드선을 전환하는 것에 의해 정보를 리드하기 위한 비트선의 전압진폭이 현저하게 작은값(예를 들면, 약 70mV)으로 되어 고속의 리드를 달성할 수가 있다. 그러나, 정보가 비트선을 전환하는 것에 의해 리드될 때의 비트선 진폭(예를 들면, 약 0.2V)과 정보가 비트선을 전환하는 것에 의해 리드되거나 라이트될 때의 비트선 진폭(예를 들면, 약 3.2V)에서의 나머지 큰 값에 의해 가속이 제한된다. 또한, 셀전류는 선택워드선에 접속된 모든 셀에 흐르므로 전력소비의 저감에 한계가 있다.

상술한 종래기술의 예를 제17도의 반도체 메모리의 메모리 셀 및 주변회로를 도시한 회로도에 도시한다. 제17도에서 MC11~MC22는 메모리셀을 나타내고, W1 및 W2는 워드선, BL1, BR1, BL2 및 BR2는 비트선, VYIN1 및 VYIN2는 비트선 구동회로 BD1에 공급되는 비트선 선택신호, VRL 및 VRR은 리드/라이트 제어신호를 나타내고 있다. 괄호속의 값은 신호의 전압값의 1예를 나타내는 것으로, 예를 들면 비트선 선택신호 VYIN(OV, 4.2V)은 OV의 선택레벨과 4.2V의 비선택 레벨을 가지며, 리드/라이트 제어신호 VRL 및 VRR(4V, OV)는 4V의 리드 레벨과 OV의 라이트 레벨을 갖는다.

제17도에서 메모리셀 MC11이 정보를 리드하기 위해서 선택되면, 워드선 W1은 트랜지스터 QTL 및 QTR을 턴온하기 위해서 고전위로 구동된다. 비트선 선택신호 VYIN1은 트랜지스터 QYL 및 QYR을 턴오프하기 위하여 OV의 선택레벨로 구동되고, 리드/라이트 제어신호 VRL 및 VRR은 트랜지스터 QRL 및 QRR을 턴온하기 위하여 4V의 레벨로 구동된다. 현재 메모리셀 MC11 내의 트랜지스터 QNL이 ON이고, QNR이 OFF이면, 셀전류 I_cell은 트랜지스터 QRL, QTL 및 QNL을 거쳐서 센스앰프 SA에서 VEE로 흐르게 된다. 한편, 비선택 비트선 BL2에서 비트선 선택신호 VYIN2는 4.2V의 비선택 레벨로 VRL 및 VRR(4V)보다 0.2V만큼 더 크므로, 메모리셀 MC12를 거쳐서 흐르는 셀전류 I_cell이 센스앰프 SA에서 VEE로 흐르게 되지 않지만, 비트선 구동회로 BD2 내의 QYL 또는 QYR을 거쳐서, 메모리셀 MC12 내의 QTL 또는 QTR 및 QNL 또는 QNR을 거쳐서 흐르게 된다. 그 결과, 센스앰프 SA를 통해서 흐르는 것이 셀 MC11의 메모리셀 MC11의 셀전류 I_cell이고, 이것은 MC11의 정보를 리드하기 위해서 검출할 수가 있다. 여기서, 트랜지스터 QRL 및 QRR의 베이스-에미터 전압이 0.8V로 설정되면, 선택 비트선 BL1 및 BR1의 전위가 약 3.2(=4-0.8)V로 고정되는 것에 특히 주목해야 한다. 그 결과, 선택워드선이 셀 MC12의 정보를 리드하기 위해서 전환될때, 비트선 BL1 및 BR1의 전위는 거의 변환되지 않는다. 즉, 비트선의 큰 기생용량을 충반전하기 위해 요구되는 시간주기를 거의 제로(0)로 줄일수 있으므로 매우 고속으로 리드를 달성할 수가 있다.

반도체 메모리는 ISSCC Digest of Technical Papers, p. 212, 213, Feb. 1986, A 13ns/500 MW 64 Kb ECL RAM 또는 일본국 특허 공개공보 No. 62-58487호에 기재되어 있는 것이 있다.

종래기술의 대부분의 메모리 LSI는 어드레스 버퍼, 어드레스 디코더, 메모리셀 어레이, 센스회로 및 출력버퍼를 포함하고 있으며, 이들은 서로 유사한 구조로 되어 있다. 예를 들면, 대부분의 BiCMOS 스테이틱 메모리는 제36도 a에 도시한 구조를 가지며, 대부분의 바이폴라 메모리는 제36도 c에 도시한 구조를 갖고 있다.

제36도 a에 도시한 바와 같이, 어드레스 신호 AX₀및 AX₁은 어드레서 버퍼 XB에 공급되어 AX₀및 AX₀'(AX₁및 AX₁') 신호가 출력된다. 즉, 이 예에서는 2개의 입력을 갖지만, 입력의 수가 일반적으로 아주 많다는 것은 아주 당연한 것이다. 상기한 어드레스 버퍼 XB는 어드레스 신호 AX₀및 AX₁이 ECL(Emitter Coupled Logic)레벨인 경우, 주 구성요소로써 바이폴라 트랜지스터로 종종 구성된다.

어드레서 버퍼 XB의 출력은 프리디코더 XD(이 경우에는 NAND 게이트로 구성된다)에 의해 디코드 된다. 프리디코더 XD의 출력은 디코더 구동회로 XDD에 공급되어 워드선중의 하나를 선택한다. 제36도 a의 구성에서는 선택워드선 WL에 접속된 메모리셀 MC가 모두 선택된다.

한편, 열방향의 선택은 컬럼선택신호 YSS를 컬럼선택회로 YS에 공급하는 것에 의해 달성된다.

따라서, 로우 선택선(워드선) 및 컬럼선택선(비트선)의 교차점에 배치된 메모리셀의 정보가 센스회로 SENS의 전류 전환에 따라서 리드된다. 이 신호는 센스회로 SENS에 의해 증폭되어 출력버퍼(도시하지 않음)로 공급된다. 라이트 동작을 위해서 공통 센스선 CSL은 라이트된 데이타에 따라서 고 레벨 또는 저 레벨로 설정된다. 그후, 컬럼 선택회로 YS가 선택되거나 또는 디지트선 DL 및 DL'가 고 레벨 또는 저 레벨로 직접 설정된다. 여기에서는 이 동작을 위한 회로를 생략하고 있다.

메모리셀 MC는 2개의 교차결합된 nMOS 트랜지스터와 2개의 부하저항으로 구성된 플립플롭으로 구성되어 있다.

집적도의 증가와 각각의 비트선에 결합된 다수의 메모리셀의 증가에 따라서 비트선의 길이가 증가하여 비트선의 배선저항 R0 및 R1이 증가하게 된다. 따라서, 비트선의 배선 저항에 의해 일어나는 전압강하에 따라 메모리셀의 리드 마진이 감소된다. 비트선의 배선저항에 의한 전압강하 Vdrop는 다음과 같이 나타낼 수 있다.

Vdrop = RB x IR

여기서, RB : 배선저항 R0, R1

IR : 리드전류

따라서, 리드전류 IR은 Vdrip를 감소시키기 위해서 저감되어야 한다. 그러나, 종래기술에서는 (리드전류)=(비트선방전전류)이므로, 리드전류가 저감되면 비트선의 방전이 지연되게 되어 액세스 시간이 길어진다는 문제점이 있었다.

또, 제17도의 회로는 적어도 3개의 문제점을 가지고 있다. 제1의 문제는 선택된 비트선이 메모리셀 MC12의 정보를 리드하기 위해서 전환될때 발생한다. 트랜지스터 QYL 및 QYR의 베이스 에미터 전압이 0.8V로 설정되면, 비 선택된 비트선 BL2 및 BR2의 전위가 대략 3.4(=4.2-0.8)V로 설정된다. 따라서, 메모리셀 MC12의 정보를 리드하기 위해서 비트선 BL2 및 BR2의 전위는 방전되어야 하므로 비트선 BL2 및 BR2를 3.4V에서 3.2V까지 강하시킬 수 있다. 이들 방전에 관한 전류는 메모리셀 MC12의 셀전류 I_cell과 비트선에 결합된 전류공급원 IBL 및 IBR이다. 이들 전류는 다수의 비트선(예를 들면, 128)을 거쳐서 흐르기 때문에 전력소비를 제한하고, 동시에 전류를 증가시켜 상기의 방전시간을 짧게 되도록 하는 것은 불가능하다. 2번째의 문제는 제17도의 정보 라이트 동작시에 발생한다. 메모리셀 MC11이 선택되어 정보가 라이트되면, 워드선 W1이 리드동작과 마찬가지로 고전위로 구동되고, 비트선 선택신호 VYIN1이 OV의 선택레벨로 구동된다. 라이트 정보에 따라서 리드/라이트 제어신호 VRL 또는 VRR은 4V에서 OV로 구동된다. VRR이 OV로 구동되면, 그 후 메모리셀 MC11 내의 트랜지스터 QNL이 ON이고, 비트선 BR1이 3.2V에서 OV로 변환되어 트랜지스터 QNL은 OV까지 강하된 그의 게이트 전압을 가지며, 셀정보를 반전시키기 위하여 ON에서 OFF로 전환된다. 특히, 정보 라이트시에 비트선 BL1 또는 BR1을 3.2V 에서 OV로 강하시키기 위하여 방전이 요구된다. 방전에 관한 전류는 비트선에 결합된 전류공급원 IBL 및 IBR이다. 이들 전류는 상술한 바와 같이 방전시간 주기를 짧게하기 위해서 증가시킬 수 없다.

이제까지의 설명에서는 일본국 특허공고공보 No. 63-31879호에 기재된 것과 마찬가지로 리드/라이트 제어신호 VRL 또는 VRR 중의 하나가 정보가 라이트될때 라이트 정보에 따라서 4V에서 OV로 구동된다. 그러나, 트랜지스터 QRL 및 QRR의 베이스-에미터 전압이 0.8V로 설정되면, 비트선 BL1 또는 BR1은 리드/라이트 제어신호 VRL 또는 VRR이 4V에서 0.8V로 구동되더라도 OV로 설정되므로, 정보를 라이트 할 수가 있다. 또한, 이때 비트선 선택신호 VYIN1은 선택된 비트선에 결합된 트랜지스터 QYL 및 QYR을 턴오프하도록 4.2V에서 OV로 강하시킬 필요는 없다. 그러나, 리드/라이트 제어신호 VRL 및 VRR의 저전압(0.8V)보다 약 0.2V 낮은 0.6V로 비트선 선택신호 VYIN1을 강하시키기 위하여 전과 같이하면 충분하다. 따라서, 리드/라이트 제어신호 VRL 및 VRR의 전압진폭을 4(=4-0)V에서 3.2(=4-0.8)V로, 비트선 선택신호 VYIN의 전압진폭을 4.2(=4.2-0)V에서 3.6(=4.2-0.6)V로 저감시키는 것에 의해 상기 동작을 여전히 가속시킬 수가 있다. 그러나, 비트선의 전압진폭은 저감되지 않으므로, 비트선의 방전시간을 짧게할 수가 없다.

제17도를 참조해서 방전시간의 문제점을 설명한다. 전압관계가 제17도의 n채널 절연게이트형 트랜지스터(이하, nMOS라 한다)를 p채널 절연게이트형 트랜지스터(이하, pMOS라 한다)로 대체하고, npn 바이폴라 트랜지스터(이하 npn 트랜지스터라 한다)를 pnp 바이폴라 트랜지스터(이하 pnp 트랜지스터라 한다)로 대체하여 전압관계가 전체적으로 반전된 경우에 비트선의 충전시간에 또 다른 문제가 발생한다.

마지막으로 제17도의 회로에서의 제3의 문제는 전력 소비에 직접관계된 회로이다. 상술한 바와 같이 메모리셀 MC11이 리드되는 동안에 셀전류 I_cell은 메모리셀 MC11 내의 트랜지스터 QNL이 ON이면, 센스앰프 SA에서 트랜지스터 QRL, QTL 및 QNL을 거쳐서 흐른다. 한편, 선택되지 않은 메모리셀 MC12의 셀전류 I_cell은 센스앰프에서 VEE로는 흐르지 않지만, 비트선 구동회로 BD2 내의 트랜지스터 QYL 또는 QYR 또는 메모리셀 MC12 내의 트랜지스터 QTL 또는 QTR, 트랜지스터 QNL 또는 QNR을 거쳐서 흐르게 된다. 그 결과, 메모리셀 MC11의 셀전류 I_cell만이 센스앰프 SA를 거쳐서 흐르므로 그것을 메모리셀 MC11의 정보를 리드하여 검출할 수 있다. 여기서, 주목할 것은 셀전류 I_cell도 선택워드선 및 비선택 비트선에 결합된 비선택 메모리셀 MC12를 거쳐서 흐른다는 것이다.

설명의 간단화를 위해서 제17도는 2개의 셀만이 각각의 워드선에 접속된 것을 도시하였다. 일반적으로 각각의 워드선은 다수의 워드선(예를 들면, 128)에 접속되어 있다. 그 결과, 셀전류 I_cell은 전력소비를 일으키는 선택워드선에 접속된 모든 다수의 셀에서 흐른다.

다음에, 제36도 a의 주요부의 동작파형을 제36도 b의 타이밍도로 설명한다. 워드선 WL은 대략 VEE(-5.2V)의 고 레벨과 대략 V_cc(OV)의 저 레벨을 갖는 파형을 갖는다. 메모리셀이 선택되면, 전압신호가 디지트선 DL로 리드된다. 이 신호는 약 50mV의 진폭을 갖는다. 이 신호는 250mV의 센스출력 Sout를 발생시키기 위하여 바이폴라 트랜지스터에 의해 증폭된다.

제36도 a에 도시한 BiCMOS 메모리는 바이폴라 메모리보다 고밀도이고 고속이지만, 바이폴라 메모리보다 액세스 시간이 길다. 액세스 시간이 더 긴 주된 이유는 다음에 설명하는 바와 같다. 제36도 b에 도시한 바와 같이 입력신호가 작은 진폭을 갖는 ECL 레벨일지라도 워드선 구동신호 및 다른 내부신호는 그들의 변환에 대한 시간을 취하도록 약 5V의 진폭을 갖는 MOS 신호로 된다. 또한 대용량을 위해 고부하를 갖는 워드선의 진폭은 액세스 시간을 연장하도록 5V로 된다. 또한, 고부하 아래의 디지트선은 50mV 만큼 작은 진폭을 갖고, MOS 형의 메모리셀은 0.1mA의 전류를 통과하는 저 구동능력을 가지므로, 액세스 타임을 연장할 수 있다.

한편, 제36도 c는 최고속을 갖는 바이폴라 메모리의 셀 어레이를 도시한 회로도이고, 제36도 d는 그의 동작파형도이다. 도면에 도시한 바와 같이 바이폴라 메모리에서 워드선의 진폭은 대략 1V로 작으므로 동작을 가속시킬 수 있다. 메모리셀이 선택되면, 메모리셀의 ON 트랜지스터에 결합되는 디지트선 DL은 ON 트랜지스터로 부터 흘러나오는 리드전류 IR을 갖고, 메모리셀의 OFF 트랜지스터에 결합되는 디지트선은 센스 트랜지스터로 부터 흘러 나오는 리드전류를 갖는다. 메모리셀과 센스 트랜지스터는 전류 스위치를 함께 구성해서 높은 베이스 전압을 갖는 트랜지스터에서 리드전류를 흐르게 한다. 디지트선의 전압은 제36도 d에 도시한 바와 같이 에미터 폴로워의 경우와 마찬가지로 리드전류의 흐름에 대해 트랜지스터의 베이스 전압보다 1_VBE만큼 더 작은 값으로 결정되고, 그의 진폭은 약 200mV로 된다. 따라서, 진폭이 비교적 크지만, 바이폴라 메모리의 경우에서의 구동능력은 수 mA의 전류를 공급할 만큼 높으므로, 디지트선을 동작속도를 높이기 위해서 매우 고레벨로 고속으로 충전 또는 방전시킬 수 있다.

한편, 대부분의 전위회로는 제36도 a에 도시한 바와 같이 워드선 구동신호 및 나머지 내부신호의 진폭을 저감시키기 위해서 바이폴라 회로로 구성되어 고속동작을 갖는다. 그러나, 메모리셀을 구성하는 MOS 트랜지스터는 작은 진폭으로써 구동되고, 트랜지스터의 gm이 리드 및 라이트 동작을 전부 지연시키기 위하여 강하된다.

따라서, MOS 메모리 셀 또는 CMOS 메모리셀(즉, 제36도 a의 메모리셀 MC의 부하저항내의 메모리셀이 p-MOS로 대체된다)이 사용되면, 동작속도를 증대시키는 것이 곤란하다. 따라서, 종래기술의 몇개의 바이폴라 메모리가 고안되어 메모리셀만이 바이폴라 메모리와 같이 동작하도록 MOS 또는 CMOS로 대체된다.

그러나, 단순히 상기한 MOS 트랜지스터에 의한 바이폴라 트랜지스터의 치환은 만족스런 결과를 얻을 수 없었다.

특히, 제38도 a에 도시한 메모리에 의한 리드동작을 위해 바이폴라 메모리의 경우에서와 같이 선택될 워드선 WL1... WLn에 부펄스가 인가된다. 메모리셀의 트랜지스터 T18이 ON이고 선택워드선에 결합되면, 정보를 리드하도록 디지트선 BL1의 레벨을 저레벨로 강하시키기 위해서 다이오드 D6을 거쳐서 전류가 흐른다. 이들의 동작은 바이폴라 메모리의 동작과 마찬가지이다. MOS 트랜지스터의 전류 구동능력이 작으므로(통상, 약 0.1mA), 리드전류는 바이폴라 메모리의 경우의 초고속(통상, 수 mA)보다 대략 1차 수 만큼 더 작다. 따라서, 바이폴라 메모리보다 리드 속도가 훨씬더 낮게 되도록 대부하 디지트선을 고속으로 충전 또는 방전시킬 수는 없다.

상기의 상황에서 라이트 동작은 MOS 메모리와 바이폴라 메모리 사이에서 서로 상이하다. 예를들면, 반전정보가 제38도 a의 선택 메모리셀에서 라이트되는 경우를 고려하면, 트랜지스터 T18이 ON되고, 다른 트랜지스터 T17이 OFF 된다. 이 경우에, 상기 일본국 특허공개공보에 기재된 바와 같이 트랜지스터 T16, Q6 및 Q4는 데이타선 DL1 의 전위를 강하시키기 위해서 ON으로 된다.

제37도에 도시된 바와 같이 선택된 메모리셀의 트랜지스터 Q18이 바이폴라 트랜지스터를 사용하는 메모리셀이면, 트랜지스터가 ON일때 다이오드 SB를 거쳐서 흐르는 컬렉터 전류 및 베이스 전류를 갖는다. 데이타선의 전위가 강하 되면, 다이오드 SB는 비도전형으로 되어 고저항을 갖는 저항 R1을 거쳐서 베이스 전류가 흐르게 된다. 그후, 트랜지스터 Q18은 강하된 베이스 전위를 가지므로 OFF로 된다. 그 결과, 트랜지스터 Q18의 컬렉터 전위는 트랜지스터 Q17을 ON 시키기 위하여 상승된다. 한편, 제38도 a의 MOS 메모리셀의 경우에는 트랜지스터 T18을 거쳐서 게이트 전류가 흐르지 않아 트랜지스터 T18의 게이트 전압은 데이타선 BL1이 저레벨로 되더라도 강하되지 않는다. 트랜지스터에서 누설이 없다면, 트랜지스터 T18은 ON으로 되고, 트랜지스터 T17은 OFF로 되어 라이트 동작이 달성되지 않는다. 라이트 동작이 MOS 트랜지스터의 누설등에 의해 실행되더라도 그들의 라이트 시간은 매우 긴 주기로 증대한다.

제36도 c에 도시한 종래기술의 바이폴라 메모리에서는 제38도 b에 도시한 바와 같이 메모리셀만이 바이폴라 트랜지스터와 마찬가지의 동작을 실행하도록 MOS셀로 치환된다. 특히, 바이폴라 메모리와 마찬가지로 MOS 메모리셀의 리드는 메모리셀 트랜지스터에서 센스 트랜지스터중의 하나의 전류만을 공급하는 것에 의해 달성된다. 메모리셀이 MOS 트랜지스터로 구성되어 있으므로, 셀에 공급되는 전류는 최고 약 100㎂이다. 이들의 동작을 위해서 전류 I_D1은 여기에 기재된 바와 같이 셀전류(예를 들면, 100㎂)보다 훨씬 작은 값(예를 들면 1/100)을 갖는다. 이것은 디지트선의 충방전을 아주길게 만드므로 동작을 가속시키는 것은 불가능하다. 예를 들면, 종래기술에서 MOS 셀이 TTL 레벨 근방의 레벨에서 동작하므로, 메모리셀의 구동에 긴시간을 취하여 액세스 시간 및 라이트 시간은 집적도에 따른 바이폴라 메모리보다 긴 5시간으로 된다.

상기한 바와 같이, 일반적으로 바이폴라 메모리셀만이 종래 기술의 동작을 위해 MOS 또는 CMOs 메로리셀로 치환되면, 만족스러운 고속동작을 달성하는 것이 곤란하다는 문제점이 있었다.

본 발명의 목적은 집적도가 증가하더라도 고속으로 비트선을 방전하고 리드 마진을 확실하게 보장할 수 있는 반도체 메모리를 제공하는 것이다.

또, 본 발명의 목적은 비트선을 전환하는 것에 의해 정보가 리드될때 비트선의 충방전 시간주기를 짧게할 수 있는 반도체 메모리셀을 제공하는 것이다.

본 발명의 다른 목적은 정보의 라이트 동작시에 비트선의 충방전 시간주기를 짧게할 수 있는 반도체 메모리셀을 제공하는 것이다.

본 발명의 또다른 목적은 셀전류가 비선택셀로 흐르는 것을 방지할 수 있는 반도체 메모리셀을 제공하는 것이다.

본 발명의 또 다른 목적은 상기 목적을 달성하는 것에 의해 저소비 전력이면서 고집적이고 고속인 반도체 메모리를 제공하는 것이다.

또, 본 발명의 목적은 짧은 액세스 시간, 예를 들면 바이폴라 메모리의 액세스 시간보다 짧은 액세스 시간을 달성할 수 있는 BiCMOS 메모리를 제공하는 것이다.

본 발명의 다른 목적은 저소비 전력의 BiCMOS 메모리를 제공하는 것이다.

본 발명의 또다른 목적은 고집적인 BiCMOS를 제공하는 것이다.

본 발명의 목적을 달성하기 위해서 본 발명은 서로 결합된 각각의 에미터나 서로 교차결합된 그들의 컬렉터 및 베이스를 갖는 제1 및 제2의 구동트랜지스터, 제1 및 제2의 트랜지스터의 양극성에 대향해서 상기 제1 및 제2의 구동트랜지스터의 컬렉터 및 베이스에 각각 결합된 그들의 베이스 및 컬렉터와 서로 결합되는 각각의 에미터를 갖는 제3 및 제4의 부하트랜지스터를 갖는 플립플롭으로 구성된 반도체 메모리셀에 있어서, 상기 제1 및 제2의 구동트랜지스터의 각각의 컬렉터에 결합된 그들의 에노드와 각각의 비트선에 결합된 그들의 캐소드 및 상기 제3 및 제4의 부하트랜지스터의 각각의 에미터에 결합된 전류원을 갖는 제1 및 제2의 다이오드를 포함하는 반도체 메모리셀을 마련하는 것이다. 상술한 바와 같이 메모리셀을 구성하는 것에 의해 리드정보를 반송하는 리드전류 I_R을 비트선 방전전류 I_B보다 더 작게 설정할 수가 있다. 특히, 종래기술에서는 리드전류와 비트선 방전전류 사이의 관계가 I_R=I_B인데 반하여 본 발명에 따른 I_R의 관계는 대략 I/IO(I_B)와 같거나 더욱 작게 얻어진다. 따라서, 종래기술에서 사용된 비트선 방전전류가 공급되더라도 리드전류를 종래기술에서의 리드전류보다 대략 1/10만큼 작게하거나 그것보다 더욱 작게 할 수 있어 비트선의 배선저항에 의해 일어나는 전압강하를 저감할 수가 있다. 따라서, 집적도가 증가하더라도 고속으로 비트선을 방전하고 리드마진을 확실하게 보장할 수 있는 반도체 메모리를 제공할 수 있다.

또한, 본 발명은 X선택신호 및 Y선택신호가 선택 레벨에 따라 메모리셀로 입력될 때에만 하나의 비트선에 공급되는 셀 전류 I_cell을 포함한다.

본 발명은 선택된 비트선에만 전류 I_R을 공급하거나 또는 비선택에서 선택상태로 전환된 비트선에만 일시적으로 전류 I_R을 공급하는 수단, 기억된 정보를 리드하기 위해서 선택 비트선내에 흐르는 전류사이의 차이를 검출하는 센스앰프를 포함하고, 전류 I_R및 셀전류 I_cell은 I_RI_cell의 관계을 갖는다. 그 결과, 선택 비트선이 셀정보를 리드하거나 라이트하기 위해서 전환되면, 전력소비의 어떤 실질적인 증가없이 비트선의 충방전 시간주기를 짧게할 수가 있다. 고집적에 적합한 절연게이트형 트랜지스터의 메모리셀을 구성하고, 고속에 적합한 바이폴라 트랜지스터에 의해 비트선을 구동하는 것에 의해 메모리의 고집적 및 고속동작을 매우 효과적으로 달성할 수가 있다. 선택된 비트선쌍을 거쳐서 흐르는 전류의 차(예를 들면, (I_R+I_cell)-I_R=I_cell)로 부터 I_R≫I_cell인 경우에 노이즈에 대해서 작고 약하게 되는 것으로 변환되는 것을 피하기 위한 수단은 센스앰프가 셀전류 I_cell이 흐르는지 흐르지 않는지를 검출할 수 있도록 비트선쌍과 전류 I_R에 실질적으로 등가인 전류를 공급하거나 바이패스하기 위한 센스앰프 사이에 접속되어 있다. 상기 센스앰프는 적어도 2개의 차동앰프를 포함하고 있다.

셀전류 I_cell은 메모리셀에 인가되는 전압차 V_cell을 종래의 전압차보다 낮은 레벨로 저감시키기 위하여 종래기술의 셀전류보다 저레벨로 저감된다. 그 결과, 정보를 라이트하는 데 필요로 되는 비트선의 전압진폭이 비트선의 충방전 시간주기를 짧게하기 위해서 저감된다. 종래기술에서는 셀전류 I_cell이 저감되면, 셀전류 I_cell에 따라서 비트선의 충방전 시간주기가 길게되고 신호전압진폭이 노이즈에 대해서 저감되어 약하게 되므로, 이 셀전류 I_cell은 가능한 한 크게 설계되어 있다. 반면에, 본 발명은 종래의 셀전류 보다 더 작은 셀전류 I_cell(약 0.3mA)를 가지며, 여기서 주목할 것은 I_R≫I_cell이면, 충방전 시간주기는 셀전류 I_cell에 관계가 없다는 것과 I_R≫I_cell일지라도 노이즈에 대한 강도는 저하되지 않는다는 것이다. 셀전류 I_cell이 저검되면, 그것에 따라서 메모리셀에 인가되는 전압차 V_cell을 종래보다 더 작게(약 5V)할 수가 있다. 그 결과, 정보의 라이트에 필요한 비트선의 전압진폭은 비트선의 충방전 시간주기를 짧게하기 위해서 저감시킬 수 있다. 다음의 설명에서는 셀전류 I_cell이 저감되면, 전압차 V_cell을 저감하는 이유와 정보의 라이트에 필요한 비트선의 전압 진폭을 저감하는 이유 및 셀전류 I_cell이 저감되면 비트선의 충방전 시간주기를 짧게하는 이유를 상세하게 기술한다.

일반적으로, 플립플롭을 구성하는 절연게이트형 트랜지스터는 불포화영역에서 사용되고 있으므로, 그들의 전압-전류특성을 다음의 관계로 나타낼 수 있다.

(예를 들면, 야나이, 나가타저, (주)코로나 발행, Engineering (2) of Integrated Circuit p. 99). 이 관계는 I_D/=I_cell, V_GS/=V_cell및 V_DS/=kV_cell로 대체하는 것에 의해 다음의 형식으로 다시 쓸 수 있다.

여기서, β : 플립플롭을 구성하는 절연게이트형 트랜지스터의 전압, β=142μS/V (예를 들면, T_OX=250A' 와 W/L=2, 야나이 및 나가타저, (주)코로나 발행 Engineering (2) of Integrated Circuit 의 p. 100~101).

V_T: 플립플롭을 구성하는 절연게이트형 트랜지스터의 임계전압, 임계전압 V_T=0.5V 또는 1V(예를 들면, 일본국 특허공고공보 No. 63-31879호),

k : 정보 리드 동작시의 전압차 V_cell에 대한 플립플롭을 구성하는 절연게이트형 트랜지스터의 소오스와 드레인 사이에 인가되는 전압 V_DS의 비, k=1/8.

일반적으로, 정보리드 동작의 비트선 전위는 셀에 인가되는 2개의 전위 사이의 중간값으로 설정되고, 플립플롭을 구성하는 절연게이트형 트랜지스터의 ON 저항과 비트선에 결합되는 절연게이트형 트랜지스터의 ON 저항 사이의 비는 일반적으로 1:3으로 설정된다.

따라서, V_DS/=(1/2)x(1/4)xV_cell=(1/8)xV_cell및 k/=(1/8)로 된다.

이 경우에서는 전압차 V_cell과 셀전류 I_cell사이의 관계를 표 1 및 제33도로써 나타낸다.

제33도에서 볼수 있는 바와 같이 전압차 V은 낮은 셀전류 I에 대해서 더 작게 될 수가 있다. 특히, 셀전류 I이 종래보다 더 작게(예를 들면, 약 0.3mA) 설정되면, 0.2mAI0mA의 범위내에서 V/=4V-1V의 범위내로 전압차 V을 설정할 수가 있다. 예를 들면, I=0.05mA와 V=0.5V 에 대해서 전압차 V=전원전압 /=5V의 40%, 예를 들면 V=2V로 저감된다.

다음에, 전압차 V이 그 값만큼 작은 값으로 되면, 정보라이트에 필요하게 되는 비트선의 전압진폭은 다음에 설명하는 바와 같이 비트선의 충방전 시간주기를 짧게하기 위해서 저감된다. 상기한 바와 같이 메모리셀내의 정보를 라이트하기 위해서 바트선쌍의 전위의 적어도 하나는 트랜지스터를 턴오프하는 것에 의해 플립플롭을 구성하는 절연게이트형 트랜지스터의 소오스 전위와 등가로 되어야 한다. 종래기술에서는 전압차 V-전원전압/=5V 이므로, 상기한 소오스 전위가 접지 전압 또는 전원전압으로 된다.

따라서, 정보라이트 동작에서 비트선은 비트선의 전위를 접지전압 또는 전원전압과 등가로 되도록 충방전된다. 그러나, 전압차 V이 강하되면, 상기한 소오스 전위는 접지전위 또는 전원전압과 항상 등가로 될 필요는 없다. 한편, 정보라이트 동작에서 비트선의 전위는 접지전위 또는 전원전압과 등가일 필요는 없다. 따라서, 이것에 의해 비트선의 충방전 시간주기를 짧게하는 것에 의해 정보라이트 동작에 필요한 비트선의 전압진폭을 저감시키는 것이 가능하게 된다.

메모리셀에 대해서 X선택신호 및 Y선택신호 모두가 선택 레벨일 때에만 비트선중의 하나에 셀전류 I이 공급되고, 비선택에는 셀전류 I이 공급되지 않으므로 전력소비가 저감된다.

비트선에 접속된 에미터, 리드/라이트 제어신호가 공급되는 베이스 및 메로리셀 정보를 출력하는 컬렉터를 갖는 1쌍의 바이폴라 트랜지스터 QRL, QRR은 제17도에 도시한 바와 같이 npn 바이폴라 트랜지스터이다. 따라서, 제1 및 제2의 절연게이트형 트랜지스터 QNL 및 QNR은 제17도의 n채널 절연게이트형 트랜지스터에서 전압 VCC가 공급되는 소오스를 갖는 p채널 절연게이트형 트랜지스터로 변환되고, 저항 RL 및 RR에는 전압 VEE가 공급된다. 그 결과, 비트선 선택신호 VYIN은 비선택된 비트선을 고전위로 구동하기 위해서 비선택 레벨에서 고전위로 구동된다. 그후, 비선택셀내의 p채널 절연게이트형 트랜지스터는 셀전류 I을 저감시키기 위하여 강하된 드레인-소오스 전압 V를 갖도록 상승된 드레인 전압을 갖는다. 비선택된 비트선이 특히 고전위로 상승되면, 상기한 비선택셀의 셀전류 I은 실질적으로 제로(0)으로 저감되어 소비전류를 저감시킬 수가 있다.

이 경우에, 본 발명에 따른 제1 및 제2의 절연게이트형 트랜지스터 QNL 및 QNR은 p채널 절연게이트형 트랜지스터로 변환되고, 1쌍의 비트선에 결합되는 절연게이트형 트랜지스터 QTL 및 QTR은 n채널 절연게이트형 트랜지스터로 변환된다. 따라서, 비선택 비트선이 고전위로 구동되면, OFF 측의 p채널 절연게이트형 트랜지스터의 드레인 전압도 상승된다. 그 결과, 비트선이 과도하게 고전위로 상승되면, 셀마진이 저하되는 것을 방지하기 위하여 셀의 정보전압을 강하시킬 수 있다. 트랜지스터 QTL 및 QTR이 n채널 절연게이트형 트랜지스터이면, OFF 측의 p채널 절연게이트형 트랜지스터의 드레인 전압은 더이상 상승되지 않도록 트랜지스터 QTL 및 QTR의 임계전압에 의해 워드선의 전위보다 낮은 전위로 고정된다. 그 결과, 셀정보 전압은 강하되어 셀마진이 조금도 저하되지 않는다.

또한, 본 발명의 목적을 달성하기 위해서 본 발명은 일정한 전류 구동능력을 갖는 메로리셀로 구성된 메모리셀 어레이와 적어도 2개의 전류원 또는 전류 스위치 및 그의 에미터가 상기 셀어레이의 디지트선에 결합된 2개의 바이폴라 트랜지스터를 갖는 센스회로를 포함하는 대용량이고 저소비전력인 반도체 메모리를 제공하는 것이다. 이 경우에 메모리셀은 일정전류를 공급하는 것이면 어떤 형이라도 좋다. 이들 MOS 트랜지스터로 된 셀에 대히서 그들의 밀도는 최상이다. 또한 센스회로는 메모리셀을 거쳐서 흐르는 전류보다 큰 전류가 공급되므로, 메모리셀이나 대전류에서 전류를 부가하거나 빼는 것에 의해 정보가 리드된다. 센스회로에 대한 전류는 메모리셀에서 리드전류보다 더 크므로 디지트선과 센스회로는 고속동작을 위해 고속에서 충전 또는 방전된다.

본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로 명확하게 될 것이다.

이하 본 발명의 구성에 대해서 실시예와 함께 설명한다.

먼저, 제1도를 참조해서 본 발명의 1실시예를 설명한다.

제1도에서 C는 메모리셀이고, W, LW는 워드선, B0, B1은 비트선, Q0, Q1은 기준 트랜지스터, WS는 워드선 선택신호, BS는 비트선 선택신호, BD는 비트선 구동회로, IB0, IB1은 방전전류원, OB는 출력버퍼, D0은 데이타 출력신호이다. 메모리셀 C는 pnp 부하트랜지스터 QP0, QP1과 npn 트랜지스터 QN0, QN1, 전류원 IH에 접속하기 위해서 제어신호 VCS에 응답해서 동작하는 트랜지스터 QCS를 포함하는 2개의 사이리스터를 함께 접속하는 것에 의해 플립플롭이 형성되도록 배열되고, 구동 트랜지스터 QN0 및 QN1의 에미터가 접속되고, 사이리스터는 각각 다이오드 D0 및 D1을 거쳐서 비트선에 결합되어 있다. 이 메모리셀은 제15도에 도시한 바와 같이 워드선 W와 비트선 B0 및 B1 사이의 전압 VWB에 의해 선택적으로 선택상태(리드상태) 및 비선택 상태(유지상태)로 되도록 제어된다. 다음의 설명에서는 트랜지스터 QP0과 QN0이 도전형이라고 가정하면, 트랜지스터 QN0의 컬렉터는 비교적 저전위로 되고, 트랜지스터 QN1의 컬렉터는 비교적 고전위로 된다. 트랜지스터 QP0 및 QN0이 모두 비선택 상태일 때에만 포화영역과 트랜지스터 QN0 및 QN1의 각각의 컬렉터 사이의 전위차 VMC의 동작은 다음과 같이 된다.

VMC=VBE-VCE(포화)~700mV

여기서, VBE : 트랜지스터 QP0의 베이스-에미터 전압(700mV 보다 높지 않다).

VCE(포화): 포화시의 트랜지스터 QP0의 컬렉터-에미터 전압(0mV 보다 높지 않다).

이때, 다음에 기술하는 전압 VWB는 컬렉터에 접속된 다이오드 D1이 비도전형인 고전위로 되도록 인가된다.

VWB=VCF(포화)+VF(오프)~0V

여기서, VF(오프): 도전형이 아닐때 다이오드 D1의 애노드-캐소드 전압(0V 보다 높지 않다).

따라서, 비선택 상태에서는 제15도의 좌측부에 나타낸 바와 같이 메모리셀에서 비트선으로 흐르는 리드전류는 없다.

제15도의 우측부에 나타낸 바와 같이 선택 상태에서의 리드에 대한 VWB는 다이오드 D1을 도전형의 레벨로 증대시켜 트랜지스터 QP0이 활성영역에서 동작한다. 한편, 다음의 전압 VWB가 인가된다.

VWB=VCE(활성)+VF(온)~1.0V

여기서, VCE(활성): 활성영역에서 동작하기 위해서 트랜지스터 QP0에 대해 요구되는 전압(300mV 보다 높지 않다).

VF(온): 도전형인 경우, 다이오드 D1의 애노드-캐소드 전압(700mV 보다 높지 않다.)

따라서, 제15도에 도시한 바와 같이 일정 전류원으로써 작용하는 트랜지스터 QP0과 다이오드 D1을 거쳐서 비트선으로 흐르는 리드전류 I은 다음과 같이 된다.

I_R= hFE(pnp) x IST

여기서, hFE(pnp): 트랜지스터 QP0의 전류증폭율,

IST: 유전전류.

트랜지스터 QCS는 메모리셀이 선택 상태에 있을 때 유지전류를 안전하게 공급하기 위한 전류원으로써 작용하고 있다는 것에 주목해야 한다.

이때, 기준 트랜지스터 Q0 및 Q1의 에미터 전류는 각각 I_B-I_R과 I_B(I_B는 전류원 IB0 및 IB1 에서 공급된 비트선 방전전류)이다. 이 전류차는 출력버퍼 OB에서 증폭되어 데이타 출력신호 D0으로써 출력된다.

다음은 이 메모리셀로 라이트 되는 것을 설명한다. 메모리셀 C로 라이트가 사전에 실행되었다고 하면, 트랜지스터 QP0과 QN0 모두는 도전형으로 된다. 다음에, 라이트 정보에 따라서 기준 트랜지스터 Q0 또는 Q1 중의 어느 하나, 예를 들면 트랜지스터 Q1의 베이스 전위가 결정되어 리드 시간의 전위보다 더 낮게된다. 그 때문에, 비트선 B1의 전위가 낮아져서 트랜지스터 QN0의 베이스 전위가 낮아지고, QN0이 비도전형으로 된다. 그 결과, 트랜지스터 QP1이 메모리셀내에 축적된 정보를 반전시키도록 도전형으로 되어 라이트 동작이 완료한다.

유지전류가 2㎂라고 가정하면, pnp 트랜지스터의 전류 증폭을 hFE(pnp)는 100이고, 리드전류 IR은 200㎂이다. 한편, 비트선을 거쳐서 흐르는 대기 상태 전류는 종래기술의 대략 1/10로 되는 약 200㎂, 즉 수 mA로 저감시킬 수 있다. 따라서, 집적도의 증가에 따라 배선저항 R0과 R1이 증가하더라도 배선저항에 의한 전압강하가 적어 메모리셀의 리드 마진의 저감은 없다. 또한, 비트선 방전 전류 I_B를 I_R과 관계없이 설정할 수 있어 종래기술에서와 같이 수 mA로 공급할 수 있다. 따라서, 비트선이 고속으로 방전되어 집적도에서의 증대에 의한 액세스 시간의 증가는 없다.

제3도는 사이리스터가 각각 쇼트키 베리어 다이오드(이하, SBD라 한다) D2 및 D3을 거쳐서 비트선에 접속되어 있는 본 발명의 다른 실시예를 도시한 것이다. SBD의 순방향 전압은 pn 접압 다이오드의 순방향 전압보다 낮으므로, 비트선 전위를 비교적 높게 되도록 설계할 수 있으므로 비트선 구동회로의 전원전압 마진을 크게할 수가 있다.

제4도는 저항 RCS를 사용해서 전류원을 구성하는 본 발명의 또 다른 실시예를 도시한 것이다. 제1의 실시예에서는 전류원이 트랜지스터 QCS로써 구성되어 있으므로, 바이어스 전압 VCS를 베이스에 인가하기 위해서 공통선이 필요하게 된다. 그러나, 본 실시예에서는 전류원이 저항으로 구성되어 있으므로 공통선이 필요없이 메모리셀 영역을 저감하는 것이 가능하다. 저항 RCS가 다결정 실리콘으로 형성되면, 절연소자 영역은 불필요하게 되므로 메모리셀 영역을 더욱 저감할 수가 있다.

제5도는 포화를 방지하기 위한 SBD D4 및 D5가 트랜지스터 QN0 및 QN1의 각각의 베이스 및 컬렉터 사이에 접속된 본 발명의 또 하나의 실시예를 도시한 것이다. 이 구성에서 트랜지스터 QN0, QN1, QP0과 QP1은 포화영역에서 동작하지 않으므로 고속으로 리드 및 라이트를 실행하는 것이 가능하다.

제6도는 반도체상에 실현되는 본 발명에 따른 메모리셀의 교차 단면구조를 도시한 본 발명의 또 하나의 실시예를 도시한 것이다. 제6도에서 P1은 반도체 기판이고, P2는 pnp 트랜지스터의 에미터 영역, P3은 pnp 트랜지스터의 컬렉터 영역 및 npn 트랜지스터의 베이스 영역, P4는 npn 트랜지스터의 베이스 영역, N1, N4는 N형 매립층, N2, N5는 N형 에피택셜층, N3, N6은 npn 트랜지스터의 에미터영역, S1은 쇼트키 접합이다. P2, N2 및 P3은 pnp 트랜지스터를 조합해서 구성되고, N3, P3 및 N2는 npn 트랜지스터를 조합해서 구성되며 이들 2개의 트랜지스터가 서로 협동해서 사이리스터로써 작용한다. 쇼트키 접합 S1은 비트선과 상기한 사이리스터를 함께 결합하는 SBD를 구성한다. N6, P4 및 N5는 전류원으로써 동작하는 npn 트랜지스터를 조합하여 구성된 것이다.

제7도는 베이스 전극이 다결정 실리콘을 사용해서 실리콘 결정의 측벽으로 부터 빠져나오는 자기정합 바이폴라 공정으로써 제조된 메모리셀의 교차 단면구조를 도시한 본 발명의 또 하나의 실시예를 도시한 것이다. 제7도에서 P1은 반도체 기판이고, P2는 pnp 트랜지스터의 에미터영역, P3A는 pnp 트랜지스터의 컬렉터영역, P3B는 npn 트랜지스터의 베이스영역, P4는 npn 트랜지스터의 베이스영역, N1, N4는 N형 매립층, N2A, N2B, N5는 N형 에피택셜층, N3, N6은 npn 트랜지스터의 에미터 영역, PS1, PS2는 P형 다결정 실리콘 전극이고, S1은 쇼트키 접합이다.

P2, N2A 및 P3A는 pnp 트랜지스터를 조합해서 구성되고, N3, P3B 및 N2B는 npn 트랜지스터를 조합해서 구성되며, 이들 트랜지스터를 서로 협동해서 사이리스터로써 작용한다. 쇼트키 접합 S1은 비트선과 상기한 사이리스터를 함께 결합하는 SBD를 구성한다. N6, P4 및 N5는 전류원으로써 동작하는 npn 트랜지스터를 조합해서 구성된다. 본 실시예와 같이 자기정합 공정을 사용하는 것에 의해 트랜지스터의 성능을 큰 마진으로 향상할 수 있으므로, 본 발명은 메모리 성능에서의 향상에 크게 기여할 수 있다.

제8도는 α입자에 의한 소프트 에러를 방지하기 위해 대책수단이 취해지는 본 발명의 또 하나의 실시예를 도시한 것이다. 제8도에서 P1은 반도체 기판, P11은 P형 차폐층, P12는 pnp 트랜지스터의 컬렉터영역, P13은 pnp 트랜지스터의 에미터영역, P14, P15는 npn 트랜지스터의 베이스영역, N11, N16은 N형 매립층, N12는 SBD의 캐소드영역, N13은 캐소드를 인출하는 N형 영역, N14는 pnp 트랜지스터의 베이스를 인출하는 N형 영역, N15는 pnp 트랜지스터의 베이스영역, N17은 npn 트랜지스터의 컬렉터영역, N18은 에피택셜층, N19는 npn 트랜지스터의 에미터영역, PS11, PS12, PS13은 다결정 실리콘 전극, S1은 쇼트키 접합이다. P13, N15 및 P12는 pnp 트랜지스터를 조합해서 구성하고, N16, N14 및 N17은 npn 트랜지스터를 조합해서 구성되며, 이들 트랜지스터를 서로 협력해서 사이리스터로써 작용시킨다. 쇼트키 접합 S1은 비트선과 상술한 사이리스터를 함께 결합하는 SBD를 구성한다. N19, P15 및 N18은 전류원으로써 동작하는 npn 트랜지스터를 조합해서 구성된다.

본 실시예에서 메모리셀의 정보 축적 노드는 α입자에 의해 발생된 노이즈 전하의 발생원인 기판에서 전기적으로 분리된다. 특히, 쇼트키 접합을 포함하는 SBD는 P형 차폐층 P11과 P13, N15 및 P12를 포함하는 pnp 트랜지스터에 의해 기판에서 전기적으로 분리되어 N형 매립영역 N11에 의해 기판에서 전기적으로 분리된다. 또한, 역방향에서의 N16, P14 및 N17을 포함하는 npn 트랜지스터와 정보 축적 노드를 구성하는 컬렉터영역 N17을 사용하는 것에 의해 기판에서 분리된다. 따라서, 정보 축적 노드를 노이즈 전하 발생원인 기판으로 부터 완전히 분리시킬 수 있으므로, α입자에 의한 소프트 에러를 현저하게 저감시킬 수가 있다.

제9도는 pn 접합 다이오드를 제8도에 도시한 SBD로 대체한 본 발명의 또 하나의 실시예를 도시한 것이다. 본 실시예는 SBD가 pn 접합 다이오드로 치환된 것만이 제8도에 도시한 실시예와 서로 상위한 것이다. 이 pn 접합 다이오드는 pnp 트랜지스터의 컬렉터영역 P12와 P형 매립영역 N11을 포함한다. SBD에 대한 pn 접합 다이오드의 대체는 메모리셀 구조를 단순화시킬 수 있게 되어 셀영역의 저감을 가능하게 한다.

제10도는 다결정 실시콘으로 된 pn 접합 다이오드가 제9도에 도시한 pn 접합 다이오드를 대신한 본 발명의 또 하나의 실시예를 도시한 것이다. 본 실시예에서는 pn 접합 다이오드가 다결정 실리콘으로 된 pn 접합 다이오드로 치환된 것만이 제8도에 도시한 실시예와 상위한 것이다. 다결정 실리콘으로 된 pn 접합 다이오드는 pnp 트랜지스터의 컬렉터 전극 PS12(p형 다결정 실리콘)와 n형 다결정 실리콘 영역 PS14를 포함한다. pn접합 다이오드에 대한 다결정 실리콘 pn접합 다이오드의 대체는 제9도에 도시한 실시예의 경우에서보다 셀영역을 한층더 저감시킬 수 있다.

제11도는 제10도의 사이리스터를 조합해서 구성하는 pn 및 npn 트랜지스터가 혼합형태로 함께 조합되는 본 발명의 또 하나의 실시예를 도시한 것이다. P13, N15 및 P12는 각각 pnp 트랜지스터의 에미터, 베이스 및 컬렉터로 작용하고, N14, P12 및 N11은 각각 npn 트랜지스터의 컬렉터, 베이스 및 에미터로써 작용한다. 혼합형태로 npn 및 pnp 트랜지스터를 함께 조합하는 것에 의해 요구된 다수의 N형 매립영역을 하나로 줄일 수 있으므로, 큰 마진에 의한 셀영역을 저감시킬 수가 있다.

제12도는 트랜지스터의 포화방지용 SBD가 제11도에 도시한 실시예의 구성에 부가된 본 발명의 또 하나의 실시예를 도시한 것으로 제5도에 도시한 실시예에 대응하는 교차 단면 구조를 도시한 것이다. 본 실시예는 pnp 트랜지스터의 베이스영역 N15에 형성된 쇼트키 접합 S2만이 제11도에 도시한 실시예와 서로 다르다. 쇼트키 접합 S2는 캐소드로써 규정되는 pnp 트랜지스터의 베이스영역 N15와 함께 SBD를 구성한다. 따라서, SBD의 애노드 전극과 pnp 트랜지스터의 컬렉터영역(접속은 도시하지 않음)을 함께 접속하는 것에 의해 pnp 트랜지스터 및 npn 트랜지스터의 포화를 방지할 수가 있어 고속으로 리드 및 라이트를 실행할 수 있다.

제13도는 제1도의 실시예에서 다이오드 D0 및 D1이 접속된 방향에서 역전된 본 발명의 또 하나의 실시예를 도시한 것이다. 특히, 다이오드 D4 및 D5의 애노드가 각각 비트선 B0 및 B1에 결합되고, 그의 캐소드가 트랜지스터 QN0 및 QN1의 각각의 컬렉터에 접속되어 있다. 이것에 의해 제1도에 도시한 실시예에서의 일정 전류원 트랜지스터 QCS를 생략할 수가 있고, 제14도에 도시한 바와 같이 메모리셀 영역을 극단적으로 작게 만들 수가 있다. 제14도에서 PS15 및 PS16은 비트선 및 사이리드터를 함께 결합하는 pn 접합 다이오드를 조합해서 구성되는 각각 N형 다결정 실리콘 및 P형 다결정 실리콘이다.

또한, 본 실시예는 제12도에 도시한 실시예와 같이 pnp 트랜지스터의 베이스영역 N15에서의 쇼트키 접합을 형성하는 것에 의해 트랜지스터의 포화를 방지할 수 있고, 이것에 의해 고속으로 리드 및 라이트 동작을 실행하는 것도 가능하다.

제1도~제15도의 본 발명에 따라 리드정보를 반송하는 리드전류 I_R은 비트선 방전전류 I_B의 대략 1/10로 설정할 수가 있다. 따라서, 종래기술과 같이 비트선 방전전류가 공급되더라도 리드전류가 종래기술의 대략 1/10로 작게 되므로 비트선의 배선저항에 의한 전압강하를 줄일 수가 있다. 따라서, 집적도가 증대하더라도 고속으로 비트선을 방전하고 리드마진을 확실하게 보증할 수 있는 반도체 메모리셀을 제공할 수가 있다.

제18도 a는 반도체 메모리의 메모리셀 및 주변회로를 도시한 블럭도이다. 제18도 b는 비트선을 통해서 흐르는 전류를 도시한 파형도이고, 제18도 c는 센스앰프를 거쳐서 흐르는 전류를 도시한 파형도이다. 제18도 d에서는 축적정보를 따라서 비트선중의 하나에 셀전류 I_cell을 공급하는 한쌍의 비트선 BL1과 BR1에 접속된 메모리셀 MC11 및 MC21, 한쌍의 비트선 BL2 및 BR2에 접속된 메모리셀 MC12 및 MC22, 선택된 비트선쌍으로만 전류 I_R을 공급하는 수단 BS 및 센스앰프 SA을 도시하고 있다. 본 발명에서는 상기한 전류 I_R과 셀전류 I_cell사이의 관계 I_RI_cell을 만족시키기 위해서 선택된 비트선쌍으로만 전류 I_R을 공급하는 수단 BS를 마련한 것이다. 따라서, 정보라이트 동작을 위한 비트선의 방전시간 주기를 다음에 기술하는 바와 같이 선택비트선이 셀정보를 리드하도록 전환될 때 어떤 실질적인 전력소비의 증대없이 짧게할 수가 있다.

첫째로, 다음의 경우를 고려해 본다. 워드선 W1이 선택레벨, 시간 t₀에 있을 때 스위치 SW1이 OFF에서 ON으로 전환되고, 스위치 SW2가 ON에서 OFF로 전환되어 메모리셀 MC11의 정보를 리드하기 위해서 선택된 비트선은 BL2 및 BR2에서 BL1 및 BR1로 전환되어도 좋다. 이 경우 비트선 BL1 및 BR1을 거쳐서 흐르는 전류를 제18도 b에 나타내고, 센스앰프 SA를 거쳐서 흐르는 전류 ISL 및 ISR을 제18도 c에 나타낸다. 이들 도면에서 점선으로 표시된 선은 선택 비트선쌍에만 전류 I_R을 공급하는 수단 BS가 마련되어 있지 않은 종래기술의 파형이다. 먼저, 비트선 BL1, BR1을 거쳐서 흐르는 전류는 종래기술과 본 발명의 양쪽 모두 시간전에서는 각각 I_cell+I_B와 I_B이다. 여기서, 전류 I_B는 일본국 특허공고공보 No. 63-31879호에 기재된 바와 같이 통상 전력소비의 관점에서 I_B≪I_cell로 제한된다. 따라서, I_cell+I_B/=I_cell및 I_B/=0으로 생각하여도 좋다. 시간 t₀후에 비트선 BL1 및 BR1을 거쳐서 흐르는 전류는 종래기술과 다르지 않다. 한편, 본 발명에서는 전류 I_R과 셀전류 I_cell사이의 관계 I_RI_cell을 만족시키기 위해서 선택된 비트선쌍에만 전류 I_R을 공급하는 수단 BS를 마련한 것이다. I_B에 부가해서 비트선 BL1 및 BR1을 거쳐서 흐르는 전류는 I_R+I_cell이므로, 적어도 I_R-I_cell(0, ∴ I_RI_cell)에 의해 종래기술보다 더 크게 된다. 이것에 의해 종래보다 선택비트선 BL1 및 BR1의 기생용량의 방전시간을 더욱 짧게할 수가 있다. 그 결과, 제18도 c에 도시한 바와 같이, 센스앰프 SA의 전류 ISL 및 ISR의 파형을 변화시키는 시간을 종래기술의 도트선 파형에 비교해서 가속시킬 수 있다. 또한, 소비전력도 전류 I_R이 선택된 비트선쌍에만 공급되므로, 거의 증가하지 않는다. 제18도 c에 도시한 바와 같이, 전류 ISL 및 ISR은 ISL/=I_R+I_cell및 ISR/=I_R로 나타낸 바와 같이 종래보다 I_R만큼 더 크다. 따라서, I_R≫I_cell인 경우에 (I_R+I_cell)-I_R=I_cell의 전류차에서 변환되는 신호전압의 진폭이 노이즈에 대해서 작고 약하게 될지도 모른다는 염려가 있다. 그 문제는 다음에 기술하는 바와 같이 해결할 수 있다.

다음에, 정보가 메모리셀 MC11 내에서 라이트되는 경우를 고려해 본다. 이 경우에서도 역시 비트선 BL1 및 BR1을 거쳐서 흐르는 전류가 종래기술의 전류보다 더 커서 비트선의 방전시간주기를 명백하게 짧게할 수가 있다.

제19도 a는 반도체 메모리의 메모리셀 및 주변회로를 도시한 회로도이고, 제19도 b는 각부의 전위를 나타낸 파형도, 제19도 c는 비트선을 거쳐서 흐르는 전류를 나타낸 파형도이고, 제19도 d는 센스앰프를 거쳐서 흐르는 전류를 도시한 파형도, 제19도 e 및 f는 각부의 전위의 다른 예를 도시한 파형도이다. 본 실시예에서는 제16도 a와 마찬가지로 메모리셀(MC11~MC22)가 고집적에 적합한 절연게이트형 트랜지스터로 구성되고, 비트선 구동회로(BD1 및 BD2)가 고속에 적합한 바이폴라 트랜지스터로 구성되어 있다. 제19도 a의 실시예는 다음에 기술하는 2가지점에서 제16도 a의 실시예와 서로 상위하다. 그 첫번째는 메모리셀에 인가되는 전압 V_cell이 제16도 a의 실시예에서는 V_cell=5V(=전원전압)로 설정되어 있는 반면에 본 발명에 따른 제19도 a의 실시예에서는 V_cell=VC-VE=2V(전원전압)로 설정되어 있는 점이다. 즉, 상술한 바와같이 본 발명은 V_cell/=4V-IV_TI와 같이 전압 V_cell을 설정할 수 있다. 다음의 설명이 V_cell=2V로 예시되어도, 전압 V_cell이 2V와 다른 경우에도 마찬가지의 결과를 유지할 수가 있다. 한편, 정보리드 동작을 위한 선택 비트선의 리드/라이트 제어신호 VRL 및 VRR은 실질적으로 VC와 VE 사이의 값으로 자주 설정되고, 전압 VRL 및 VRR과 전위 VC 및 VE 사이의 관계가 변화되지 않는 한은 모두 마찬가지이다. 따라서, 다음의 설명에서는 정보리드용 전압 VRL 과 VRR이 제15도 a의 실시예와 마찬가지로 4V와 VC=4.2V 및 VE=2.2V로 설정되므로, 선택 비트선의 전위(예를 들면 VRL 및 VRR=4V에 대한 3.2V)를 전압 VC와 VE의 값 사이의 중간값으로 하여도 좋다. 지금, 트랜지스터 QNL 및 QNR의 소오스 전압(VE)가 제16도 a의 0V에서 제19도 a의 2.2V 까지 상승되면, 정보라이트 동작을 위한 비트선의 전압진폭을 라이트 동작을 위한 비트선의 방전시간이 짧게 되도록 저감시킬 수 있다. 이 짧게하는 것을 설명하기 전에 제19도 a의 정보리드 동작을 제19도 b 및 제19도 c를 참조해서 설명한다. 제19도 a에 도시한 바와 같이 메모리셀 MC를 선택하는 것에 의해 정보가 리드되면, 제19도 b의 시간 t₁~t₂로 나타낸 바와 같이 트랜지스터 QTL 및 QTR을 턴온 시키도록 워드선 W1이 고전위(예를 들면, 본 발명의 실시예에서 4.2V)로 구동된다. 또한, 트랜지스터 QYL 및 QYR을 턴오프시키기 위해서 비트선 선택신호 VYIN1은 선택레벨에서 고전위(예를 들면, 2.2V)로 구동되어 트랜지스터 QYL 및 QYR의 베이스 전위를 저전위(예를 들면 2.8V)로 강하시키기 위해서 전류 IY가 저항 RY에 공급된다. 또한, 리드/라이트 제어신호 VRL 및 VRR은 3.2V 전위로 비트선 BL1 및 BR1을 설정하도록 4V로 구동된다. 지금, 메모리셀 MC11 내의 트랜지스터 QNL이 ON이면, 셀전류 I_cell이 트랜지스터 QRL, QTL 및 QNL을 거쳐서 센스앰프 SA에서 VE로 흐른다. 한편, 비트선 선택신호 VYIN2는 1.8V의 비선택 레벨로 되므로, 트랜지스터 QYL 및 QYR의 베이스 전위를 고레벨(예를 들면, 4.2V)로 상승시키도록 비트선 구동회로 BD2 내의 저항 RY에는 전류가 흐르지 않는다. 이 전위는 VRL 및 VRR(즉, 4V)보다 0.2V 만큼 더 높으므로, 셀MC12를 거쳐서 흐르는 셀전류 I_cell은 센스앰프 SA로는 흐르지 않지만 구동회로 BD2 내의 트랜지스터 QYL 또는 QYR, 메모리셀 MC12 내의 트랜지스터 QTL 또는 QTR, QNL 또는 QNR을 거쳐서 흐른다. 그 결과, 센스앰프 SA에 흐르는 전류가 셀 MC11의 셀전류 I_cell인 것을 알 수 있다. 특히, 제19도 d의 시간 t₁~t₂에 나타낸 바와 같이 ISL 의 셀전류 I_cell은 메모리셀 MC11의 셀전류이고, 센스앰프 SA에 의해 메모리셀 MC11의 정보를 리드하기 위해서 검출된다.

다음에, 셀내의 트랜지스터 QNL 및 QNR의 소오스 전압(VE)가 2.2V로 상승하면, 정보라이트 동작을 위한 비트선의 전압진폭을 다음에 기술하는 바와 같이, 정보라이트 동작을 위한 비트선의 방전시간주기를 짧게하기 위해서 저감시킬 수 있다. 제19도 a를 참조해서 메모리셀 MC11 내의 트랜지스터 QNL이 ON으로 될때, 정보가 리라이트되는 경우를 고려해 본다. 상술한 바와 같이, 제16도 a의 예에서는 트랜지스터 QNL이 0V로 강하된 그의 게이트-소오스 전압을 가지고 ON에서 OFF로 전환되는 것에 의해 셀전류를 반전시키기 위해서, 리드/라이트 제어신호 VRR은 트랜지스터 QNL의 게이트 전압을 0V로 강하시키고, 비트선 BR1을 3.2V에서 0.8V로 구동시키기 위하여 4V에서 0.8V로 구동된다. 그러나, 제19도 a에서 트랜지스터 QNL의 소오스 전압(VE)이 2.2V로 설정되어 있기 때문에 트랜지스터 QNL의 게이트-소오스 전압을 0V로 설정하기 위해서는 제19도 b의 시간 t₂~t₃에 나타낸 바와 같이 신호 VRR을 4V에서 3.3V로 구동시키고, 트랜지스터 QNL의 게이트 전압을 2.2V로 설정하기 위해서는 비트선 BR1을 3.2V에서 2.2V로 구동시켜야 한다. 이때, 트랜지스터 QNL이 0V로 강하된 그의 게이트-소오스 전압을 갖고 ON에서 OFF로 전환되므로, 트랜지스터 QNL 및 QNR은 그들의 드레인 전압 VC0 및 VC1, 즉 반전된 셀 정보를 갖는다. 한편, 제19도 a에 도시한 바와 같이 정보라이트 동작을 위한 비트선의 전압진폭을 제16도 a의 3.2(=3.2-0)V로 저감할 수 있으므로, 라이트 동작을 위한 비트선의 방전시간주기를 대략 31%(=1.0/3.2)정도 짧게할 수가 있다.

다음에, 제16도 a와 제19도 a의 두번째의 상이점은 비선택 비트선의 전류보다 더 큰 전류가 제18도 a와 같이 제19도 a의 실시예에서도 선택 비트선으로 공급된다는 점이다. 특히, 제19도 a에서는 전류원 IRL 및 IRR과 바이폴라 트랜지스터 QIRL 및 QIRR이 마련되어 있다. 비트선 선택신호 VYIN1이 선택레벨의 고전위(즉, 2.2V)에 있을 때, 상기 트랜지스터 QIRL 및 QIRR은 선택비트선에만 전류 IRL 과 IRR을 공급하기 위해서 턴온 된다. 따라서, 상기한 바와 같이 셀정보가 선택비트선을 전환해서 리드되고, 정보가 라이트될 때 비트선의 방전시간 주기를 전력소비의 증대없이 짧게 할 수가 있다. 이것에 대해서는 다음에 설명한다. 먼저, 제19도 a에 도시한 바와 같이 선택비트선이 셀 MC11 의 정보를 리드하기 위해서 BL2 및 BR2에서 BL1 및 BR1로 전환되는 경우에 대해서 고려된다. 이 경우, 비트선 BL1 및 BR1을 거쳐서 흐르는 전류의 파형을 제19도 c에 도시하고, 센스앰프 SA를 거쳐서 흐르는 전류 ISL 및 ISR의 파형을 제19도 d에 도시한다. 먼저, 비선택시(시간주기 t₀~t₁에 대해) 비트선 BL1 및 BR1을 거쳐서 흐르는 전류는 각각 I_cell과 0이다(본 실시예에서는 제18도에서 트랜지스터 QNL과 QNR의 임계전압 VT가 0.5V이고, 셀전류 I_cell=0.05mA 이라고 가정한다).

다음에, 메모리셀 MC11의 정보리드 동작일때(시간주기 t₁~t₂에 대해) 선택비트선쌍에는 전류 IR(=IRL=IRR=1.5mA)가 공급되고, 비트선 BL1 및 BR1을 거쳐서 흐르는 전류는 I_R+I_cell(1.55mA)와 I_R(1.5mA)로 증가한다. 이것에 의해 선택비트선 BL1 및 BR1의 기생용량의 방전시간 주기를 짧게할 수가 있다. 또한, 전류 I_R은 선택비트선쌍에만 흐르므로 전력소비가 거의 증대하지 않는다. 다음에, 정보가 메모리셀 MC11 내에서 라이트되는 경우를 고려해 본다. 이때, 비트선 BL1 및 BR1을 거쳐서 흐르는 전류의 파형은 제19도 c의 시간 t₂~t₃에 나타낸다. 이 경우에도 선택 비트선 BL1 및 BR1을 거쳐서 흐르는 전류는 종래보다 대략 I_R(1.5mA)로 갈거나 더 크므로, 비트선의 방전시간 주기를 명백하게 짧게할 수가 있다.

즉, 이제까지의 설명에서는 비트선 BR1 이 3.2V에서 2.2V로 구동되고, 셀 MC11 내의 트랜지스터 QNL이 ON으로 될때 정보가 리라이트되는 경우의 셀정보를 반전시키기 위하여 트랜지스터 QNL을 ON에서 OFF로 전환시켰다. 그러나, 이 경우에 제19도 e에 도시한 바와 같이 트랜지스터 QNR을 OFF에서 ON으로 전환해서 셀정보를 반전시키도록 정보는 셀 MC11 내의 트랜지스터 QNL이 ON일 때 리라이트되고, 신호 VRL은 4V에서 5V로 구동되고, 비트선은, 3.2V에서 4.2V로 구동되도록 하여도 좋다. 이 경우에 하위 V_cell에 대해서는 정보라이트 동작시 비트선의 전압진폭을 짧게할 수는 없었다. 그러나, 비트선 BL1의 구동용 트랜지스터 QRL이 바이폴라 트랜지스터이므로, 비트선은 매우 고속으로 충전시킬 수 있다. 한편, 비선택 비트선의 전류보다 큰 전류가 선택 비트선으로 공급되면, 라이트 회복시간 주기에 따라서 라이트 동작후의 비트선의 방전 시간 주기를 짧게할 수가 있다.

제19도 f는 워드선만 선택된 주기(t₅~t₁)가 메모리셀 MC11이 비선택된 주기(t₀~t₁) 내에 있는 경우의 각부의 전위를 도시한 파형도이다. 제19도 f는 다음에 설명한다.

제20도 a는 본 발명의 또다른 실시예의 반도체 메모리의 메모리셀 및 주변회로를 도시한 회로도이고, 제20도 b는 각부의 전위를 도시한 파형도이고, 제20도 c는 비트선을 통해서 흐르는 전류를 도시한 파형도이며, 제20도 d는 센스앰프를 거쳐서 흐르는 전류를 도시한 파형도이다. 본 실시예에서는 제19도 a와 마찬가지로 비선택 비트선에 흐르는 전류보다 큰 전류가 선택비트선에 흐르므로 비트선의 방전시간 주기를 짧게할 수 있다. 또한, 본 발명에 따른 셀내의 트랜지스터 QNL 및 QNR의 소오스에 인가되는 일정전압(VE)는 OV에서 2.2V 로 상승되므로, 라이트 동작을 위한 비트선의 방전시간 주기를 짧게할 수가 있다. 여기서, 제20도 a의 실시예와 상기 제19도 a의 실시예 사이의 차이는 메모리셀내의 트랜지스터 QNL 및 QNR의 드레인에 접속되는 부하가 제19도 a의 실시예에서는 저항 RL 및 RR인 것에 대해서 제20도에서는 pMOS 트랜지스터라는 점에 있다. 그 이유는 다음에 설명하는 바와 같이, 제20도 a에서의 pMOS 트랜지스터에 의해 예시되는 부하는 제19도 a에서의 고속 사이클에서 구동할 수 없기 때문이다. 상술한 바와 같이 메모리셀 MC11 이 제19도 a의 정보를 리드하기 위해서 선택되면, 워드선 W1은 트랜지스터 QTL 및 QTR을 턴온시키기 위하여 고전위(4.2V)로 구동된다. 이때, 셀 MC11 내의 트랜지스터 QNL이 ON으로 되면, 제19도 b에 시간 t₁~t₂로 나타낸 바와 같이 그의 드레인 전압 VC0이 대략 2.45V로 되기 때문에 트랜지스터 QNL 및 QNR의 ON 저항 사이의 비가 대략 1:3으로 설정된다. 한편, 트랜지스터 QNL 이 ON 일 때 트랜지스터 QNR은 OFF로 되므로, 트랜지스터어 QNR의 드레인 전압 VC1은 비트선 BR1의 전위(3.2V)로 낮은 값으로 강하된다. 여기서, 비트선 BR1이 2.2V로 강하된 후, 제19도 b의 시간 t₂~t₃로 나타낸 바와 같이 정보가 셀 MC11 내에서 라이트된 후에 다시 상승하면, 드레인 전압 VC0 및 VC1은 교체되지만, 그들의 값 3.2V 및 2.45V는 변화되지 않는다. 여기서, 제19도 b의 시간 t₃및 t₃후로 나타낸 바와 같이 메모리셀 MC11이 다시 비선택인 경우에 대해서 고려해 본다. 메모리셀 MC11을 다시 비선택으로 하기 위해서 워드선 W1은 저전위(2.2V)로 구동되고, 트랜지스터 QTL 및 QTR은 턴오프된다. 이때, 정보가 리라이트 되고, 셀 MC11 내의 트랜지스터 QNR이 ON으로 되므로 트랜지스터 QNR의 드레인 전압 VC1은 즉각 2.2V로 변화된다. 한편, 트랜지스터 QNL의 드레인 전압 VC0은 4.2V로 변화되지만, 이 변화에 대한 시간주기는 트랜지스터 QNL의 드레인이 접속된 노드 및 레지스터 RL(/=1GΩ)의 기생용량(QNR의 게이트용량+QNL의 드레인 용량과 QTL/=4fF+5fF+5fF=14fF의 소오스 용량)의 일정 시간에 의해 14㎲(=4fFx1GΩ)으로 결정된다. 메모리셀을 안정하게 동작시키기 위해서 전압 VC0이 4.2V로 된후에 다음의 전환을 달성하는 것이 항상 필요하다. 이것은 본 발명의 메모리셀의 구동 사이클 시간주기를 1.4㎲ 보다 작게 만드는 것을 불가능하게 하고 있다. 이 시간주기는 통상의 반도체 메모리의 액세스 시간(예를 들면, 수십 nsec 대 수 nsec)보다 훨씬 길기 때문에 메모리의 사이클 시간주기를 액세스 시간주기가 짧더라도 짧게할 수가 없다.

한편, 제19도 a에서 메모리셀 MC11이 선택되면, 제20도 b의 시간 t1~t2로 나타낸 바와 같이 메모리셀 MC11 내의 트랜지스터 QNL이 ON으로 되었다고 가정한다. 그후, 트랜지스터 QNL의 드레인 전압 VC0은 전과 마찬가지로 대략 2.45V이지만, 트랜지스터 QNL이 ON으로 되면 트랜지스터 QPR이 ON으로 된다. 트랜지스터 QPR과 QTR의 ON 저항의 비가 대략 1:3으로 설정되어 있으므로 트랜지스터 QNR의 드레인 전압 VC1은 거의 강하하지 않지만, 대략 3.95V된다. 또한, 전과 마찬가지로 정보가 메모리셀 MC11 내에서(시간 t₂~t₃에서) 라이트 되고, 메모리셀 MC11이 비선택(시간 t₃과 t₃후)으로 된다. 이때, 트랜지스터 QPL은 ON으로써 대략 5KΩ(/=kv_cell/I_cell/=0.25V/0.05mA)의 ON 저항을 갖는다. 그 결과, 4.2V로 변화되는 트랜지스터 QNL의 드레인 전압에 대한 시간주기는 매우 고속, 예를 들면 약 0.16nsec(/=14fF+QPL의 드레인 용량+QPR의 게이트 용량)로 된다. 따라서, 액세스 시간주기 뿐만아니라 사이클 시간주기도 짧게할 수가 있다.

제20도 a의 메모리셀에서 셀 MC11의 정보리드 동작시, 셀 MC11 내의 트랜지스터 QNL 이 ON이면, 트랜지스터 QRL, QTL 및 QNL을 거쳐서 센스앰프에서 VE로 셀전류 I_cell1이 흐른다. 이것과 동시에 트랜지스터 QPR, QTR 및 IRR 또는 IBR을 거쳐서 VC에서 VEE로 셀전류 I_cell2가 흐른다. 따라서, I_cell1=I_cell2=I_cell을 실행하기 위해 설계되면, 비트선 BL1 및 BR1을 거쳐서 흐르는 전류는 제20도 c에 도시한 파형으로 된다. 특히, 셀 MC11의 정보리드 동작(시간 t₁~t₂에서) 및 정보 라이트 동작(시간 t₂~t₃에서)일때 비트선 BL1 및 BR1 을 거쳐서 흐르는 전류(I_R+I_cell=1.55mA, I_R-I_cell=1.45mA)는 I_R(1.5mA)와 거의 같다. 제19도 a~f의 실시예와 마찬가지로 본 실시예에서도 비트선 BL1 및 BR1의 기생용량의 방전시간 주기를 짧게할 수 있다. 또한, 센스앰프 SA를 거쳐서 흐르는 전류 ISL 및 ISR은 제20도 d에 도시한 파형으로 된다. 따라서, 센스앰프 SA는 전류 ISL=I_R+I_cell과 ISL=I_R-I_cell사이의 차를 검출하는 것에 의해 정보를 리드할 수 있다. 또한, 제20도에서 이들 전류 ISL 과 ISR 사이의 차는 제19도의 실시예와 같이 2시간이므로, 노이즈에 대한 강도를 높일 수가 있다.

제20도 a~c도 제19도 a~f를 참조해서 설명한 바와 같이 메모리셀 MC11 내의 트랜지스터가 ON일 때, 정보가 리라이트되는 경우, VRL을 4V에서 5V로, 비트선 BL1을 3.2V에서 4.2V로 구동하고, QNR을 OFF에서 ON으로 전환하는 것에 의해 셀정보를 반전되도록 하여도 좋다. 본 발명은 다음의 실시예에도 마찬가지로 적용할 수 있다.

제16도 a는 반도체 메모리의 메모리셀 및 주변회로를 도시한 회로도이고, 제16도 b는 각부의 전위를 도시한 파형도이다. 본 실시예와 상기 제20도 a~c에 실시예와의 차이점은 제20도 a에서는 5V의 전원(VCC=5V, VEE=OV)이 사용되었지만, 제16도 a에서는 -4.5V의 전원(VCC=OV, VEE=-4.5V)을 사용하고 있는 점이다. 그 결과, 제16도 a에 도시한 바와 같이 내부회로의 전압이 부이다. 그러나, 제16도 b에 도시한 바와 같이 각전압의 관계는 제20도 b에 도시한 전압과 모두 동일하며, 비트선 및 센스앰프를 거쳐서 흐르는 전류의 파형도 제20도 c 및 제20도 d에 도시한 파형과 모두 동일하다. 따라서, 제20도 a~c를 참조해서 설명한 것은 제16도 a 및 b에서도 마찬가지로 유지된다. 셀내의 트랜지스터 QNL 및 QNR의 소오스에 인가되는 일정전압(VE)는 전원전압(-4.5V)보다 높은 -2.8V의 전압으로 설정되므로, 라이트 동작을 위한 비트선의 전압진폭은 방전시간 주기를 짧게하기 위해서 저감된다. 또한, 비선택된 비트선에 대한 전류보다 높은 전류가 선택된 비트선으로 공급되므로, 정보리드 동작을 위한 비트선의 방전시간 주기는 비트선을 전환하는 것에 의해 정보리드 동작을 위한 비트선의 방전시간 주기와 함께 더욱 짧게된다. 또한, 셀내의 트랜지스터 QNL 및 QNR의 드레인에 접속되는 부하는 pMOS 트랜지스터로 예시되므로, 사이클 시간주기를 짧게할 수 있다. 여기서, 제16도 a에서 전원전압 -4.5V가 사용된 이유는 최근의 고속 LSI의 전원전압에서 -4.5V의 전압이 주흐름이기 때문이다. 한편, 제16도 a의 반도체 메모리가 LSI를 사용하는 시스템에 장착 되었을 때 어떠한 특별전원을 마련할 필요는 없다.

제21도 a~c는 본 발명의 다른 실시예를 도시한 것으로, 제21도 a는 반도체 메모리의 메모리셀 및 주변 회로를 도시한 회로도이고, 제21도 b는 비트선을 거쳐서 흐르는 전류를 도시한 파형도이며, 제21도 c는 센스앰프를 거쳐서 흐르는 전류를 도시한 파형도이다. 제21도 a~c의 실시예와 상기 제16도 a, b의 실시예와 서로 다른점은 비트선에 접속된 에미터 및 리드/라이트 제어 신호가 공급되는 베이스를 갖는 바이폴라 트랜지스터 QRL 및 QRR이 전류원 IRL 및 IRR의 전류 I_R과 대략 같은 양의 전류를 공급하는 전류원 IRDL 및 IRDR에 마련된 컬렉터를 갖는다는 점이다. 그러나, 각부의 전위파형은 제21도 b에 도시한 바와 같이 제16도 b의 파형과 모두 동일하고, 비트선을 거쳐서 흐르는 전류 파형도 제16도 a의 회로의 전류 파형과 모두 동일하다. 따라서, 제21도 a~c도 역시 제16도 a~b와 같이 유지된다. 여기서, 전류원 IRDL 및 IRDR을 마련하는 이유에 대해서 다음에 상세하게 설명한다. 제16도 a에서 셀 MC11 내의 트랜지스터 QNR이 ON이라면, 메모리 셀 MC11 의 정보리드 동작이 I_R+I_cell및 I_R-I_cell일 때 트랜지스터 QRL 에서 센스앰프 SA 및 트랜지스터 QRR에서 센스앰프 SA로 전류 LSL 및 ISR이 흐르게 된다. 따라서, 센스앰프 SA는 이들 전류사이의 차가 특히 I_R≫I_cell인 경우에 신호 진폭이 작기 때문에 노이즈에 대해서 약하게 되는 것을 검출해야 된다. 한편, 제21도 a에서 IRDL=IRDR=I_R-I_cell을 만족시키도록 설정하면, 제21도 c의 시간 t₁~t₂로 나타낸 바와 같이 ISL은 2xI_cell로 되고, ISR은 제로(0)로 된다. 그 결과 센스앰프 SA는 2xI_cell의 전류가 흐르는가 흐르지 않는가 만을 검출해도 좋으므로, 상기한 문제를 회피할 수 있다.

제22도는 본 발명에 따른 메모리셀을 도시한 회로도이다. 상기 실시예는 상기한 바와 같이 모든 셀에 흐르는 셀전류가 선택워드선에 접속되어 있기 때문에 전력소비의 저감에 제한이 있었다. 한편, 제22도에서 셀전류는 메모리셀에 공급되는 X선택신호 및 Y선택신호 모두가 선택 레벨일 때에만 흐르게 되므로 소비전력을 저감할 수가 있다. 특히 제22도에서 비트선 BL과 트랜지스터 QNL의 드레인 사이 및 비트선 BR과 트랜지스터 QNR의 사이에는 그의 게이트에 X선택신호 S1이 공급되는 nMOS 트랜지스터 QTL1 및 QTR1, 그의 게이트에 Y선택신호 S2가 공급되는 nMOS 트랜지스터 QTL2 및 QTR2 가 접속되어 있다. X선택신호 S1이 선택레벨의 고전위이고, Y선택신호 S2가 선택레벨의 고전위일 때에만 트랜지스터 QTL1 및 QTR1 과 트랜지스터 QTL2 및 QTR2 는 셀전류용 전류 경로를 형성하도록 턴온된다. 즉, 제22도에서 X선택신호 및 Y선택신호의 입력위치를 역전시킬 수 있다는 것을 명백하게 알수 있다.

제23도는 본 발명에 따른 메모리셀을 도시한 회로도이다. 제23도의 실시예에서는 제22도와 마찬가지로 셀전류가 메모리셀에 공급되는 X선택신호 및 Y선택신호 모두가 선택레벨 일때에만 흐르게 되어 있으므로 전력소비를 저감시킬 수가 있다. 특히, 제23도에 있어서, 비트선 BL과 트랜지스터 QNL의 드레인 사이 및 비트선 BR과 트랜지스터 QNR의 사이에는 그의 게이트에 X선택신호 S1이 공급되는 pMOS 트랜지스터 QTL1 및 QTR1, 그의 게이트에 Y선택신호 S2가 공급되는 pMOS 트랜지스터 QTL2 및 QTR2가 접속되어 있다. 이 트랜지스터 QTL1 및 QTR1과 트랜지스터 QTL2 및 QTL2는 X선택신호 S1이 선택레벨의 저전위로 강하되고, Y선택신호 S2가 선택레벨의 저전위로 강하되었을 때에만 셀 전류용 전류경로를 형성하도록 턴온된다. 즉, 제23도에서 X선택신호 및 Y선택신호의 입력위치를 역전시킬 수 있다는 것이 명백하다.

제24도는 본 발명에 따른 메모리셀을 도시한 회로도이다. 제24도의 실시예에서는 제22도의 실시예와 마찬가지로 메모리셀에 공급되는 X선택신호 및 Y선택신호 모두가 선택 레벨일 때에만 셀전류가 흐르도록 되어 있으므로 전력소비를 저감할 수 있다. 특히, 제24도에 있어서, 비트선 BL과 트랜지스터 QNL의 드레인 사이 및 비트선 BR과 트랜지스터 QNR의 사이에는 그의 게이트에 X선택신호 S1이 공급되는 pMOS 트랜지스터 QTL1 및 QTR1, 그의 게이트에 Y선택신호 S2가 공급되는 nMOS 트랜지스터 QTL2 및 QTR2가 접속되어 있다. 이 트랜지스터 QTL1 및 QTR1과 트랜지스터 QTL2 및 QTR2는 X선택신호 S1이 선택레벨의 저레벨로 강하되고, Y선택신호 S2가 선택레벨의 고전위로 상승될 때에만 셀전류용 전류경로를 형성하도록 턴온된다. 즉, 제24도에서는 X선택신호 및 Y선택신호의 입력위치를 역전시킬 수 있다는 것이 명백하게 된다.

제25도는 본 발명의 다른 실시예에 따른 메모리셀을 도시한 회로도이다. 제25도의 실시예에서는 제22도의 실시예와 마찬가지로 메모리셀에 공급되는 X선택신호 및 Y선택신호 모두가 선택 레벨일 때에만 셀전류가 흐르게 되므로 전력 소비를 저감할 수가 있다. 특히, 제25도에 있어서 비트선 BL과 트랜지스터 QNL의 드레인 사이 및 비트선 BR과 트랜지스터 QNR의 드레인 사이에는 그의 게이트에 X선택신호 S1이 공급되는 nMOS 트랜지스터 QTL1 및 QTR1과 그의 게이트에 Y선택신호 S2가 공급되는 pMOS 트랜지스터 QTL2 및 QTR2가 접속되어 있다. 이 트랜지스터 QTL1 및 QTR1 과 트랜지스터 QTL2 및 QTR2는 X선택신호 S1이 선택레벨의 고전위로 상승되고, Y선택신호 S2가 선택레벨의 저전위로 강하될 때에만 셀전류용 전류 경로를 형성하도록 턴온된다. 즉, 제25도에서는 X선택신호 및 Y선택신호의 입력위치를 역전시킬 수 있는 것을 명백하게 알 수 있다.

제26도는 본 발명에 따른 메모리셀을 도시한 회로도이다. 제26도의 실시예에서는 제22도의 실시예와 마찬가지로 메모리셀에 공급되는 X선택신호 및 Y선택신호 모두가 선택 레벨일 때에만 셀전류가 흐르게 되므로 전력 소비를 저감할 수가 있다. 특히, 제26도에 있어서 비트선 BL과 트랜지스터 QNL의 드레인 사이 및 비트선 BR과 트랜지스터 QNR의 드레인 사이에는 그의 게이트에 X선택신호 S1이 공급되는 nMOS 트랜지스터 QTL1 및 QTR1이 접속되어 있다. 일정전압 VE의 전원선과 트랜지스터 QNL 및 QNR의 소오스 사이에는 그의 게이트에 Y선택신호 S2가 공급되는 nMOS 트랜지스터 QT2가 접속되어 있다. 이 트랜지스터 QTL1 및 QTR1과 트랜지스터 QT2는 X선택신호 S1이 선택레벨의 고전위로 상승되고, Y선택신호 S2가 선택레벨의 저전위로 강하될 때에만 셀전류용 전류 경로를 형성하도록 턴온된다. 즉, 제26도에서는 X선택신호 및 Y선택신호의 입력위치를 역전시킬 수 있는 것을 명백하게 알 수 있다. 또한, 트랜지스터 QT2와 병렬로 접속된 저항 R2는 트랜지스터 QT2가 턴오프되면, 플로팅으로 부터 트랜지스터 QNL 및 QNR의 소오스를 방지하는 것이다.

제27도는 본 발명에 따른 메모리셀을 도시한 회로도이다. 제27도의 실시예에서는 제22도의 실시예와 마찬가지로 메모리셀에 공급되는 X선택신호 및 Y선택신호 모두가 선택 레벨일 때에만 셀전류가 흐르게 되므로 전력소비를 저감할 수가 있다. 특히, 제27도에 있어서 비트선 BL과 트랜지스터 QPL의 드레인 사이 및 비트선 BR과 트랜지스터 QPR의 사이에는 그의 게이트에 X선택신호 S1이 공급되는 nMOS 트랜지스터 QTL1 및 QTR1이 접속되어 있다. 일정전압 VC의 전원선과 트랜지스터 QPL 및 QPR의 소오스 사이에는 그의 게이트에 Y선택신호 S2가 공급되는 nMOS 트랜지스터 QT2가 접속되어 있다. 이 트랜지스터 QTL1 및 QTR1과 트랜지스터 QT2는 X선택신호 S1이 선택레벨의 고전위로 상승하고, Y선택신호 S2가 선택레벨의 저전위로 강하될 때에만 셀전류용 전류 경로를 형성하도록 턴온된다. 즉, 제27도에서는 X선택신호 및 Y선택신호의 입력위치를 역전시킬 수 있다는 것이 명백하게 된다. 또한, 트랜지스터 QT2와 병렬로 접속된 저항 R2는 트랜지스터 QT2가 턴오프되면, 플로팅으로 부터 트랜지스터 QPL 및 QPR의 소오스를 방지하는 것이다.

제28도 a 및 b는 본 발명의 1실시예를 도시한 것이다. 제28도 a는 반도체 메모리의 메모리셀 및 주변회로를 도시한 회로도이고, 제28도 b는 각부의 전위를 도시한 파형도이다. 본 발명의 실시예에서는 셀전류가 선택 워드선 및 선택 비트선에 결합된 셀만 제외하고는 선택 워드선에 결합된 모든 셀에 공급되지 않으므로 전력소비를 저감할 수가 있다. 특히, 제28도 a에서 비트선 BL1 및 BR1에 결합된 에미터, 리드/라이트 제어신호 VRL 및 VRR이 공급되는 베이스 및 메모리셀 정보를 출력하는 컬렉터를 갖는 바이폴라 트랜지스터쌍 QRL 및 QRR은 npn 바이폴라 트랜지스터이다. 따라서, 본 발명에 따른 셀을 구성하는 절연게이트형 트랜지스터 QPL 및 QPR 은 p채널형 절연게이트형 트랜지스터이다. 셀전류가 선택 워드선에 접속된 모든 셀에 흐르는 이유를 다음에 설명한다.

이 설명전에 셀을 포함하는 절연게이트형 트랜지스터가 n채널 절연게이트형 트랜지스터이면, 제19도 a~b의 실시예를 참조해서 설명한 바와 같이 선택 워드선에 접속된모든 셀에 셀전류가 흐르게 된다. 제19도 a의 셀 MC11에 접속되는 워드선 W1의 경우에 각부의 전위파형을 도시한 제19도 f의 시간 t₅~t₁은 선택레벨인 것에 대해서 비트선 BL1 및 BR1은 비선택 레벨이다. 여기서 명백한 바와 같이 워드선 W1이 선택되어 고전위(4.2V)로 구동되면, 메모리셀 MC11 내의 트랜지스터 QTL 및 QTR은 턴온된다. 따라서, 트랜지스터 QNL이 턴온되면, 그의 드레인 전압 VC0은 리드동작(시간 t₁~t₂에서)에 따라서 상승된다. 여기서, 전압 VC0과 VE 사이의 차는 트랜지스터 QNL의 드레인-소오스 전압 VDS로써, VDS가 상승하면 셀전류 I_cell을 발생한다. 특히, 시간 t₅~t₁의 주기에 대해서 워드선 W1은 비트선 BL1 및 BR1이 비선택이더라도 선택되므로, 셀 MC11로 셀전류 I_cell이 흐른다. 이것은 선택 워드선에 접속된 모든 셀에 대해서 유지된다. 이것은 선택 워드선에 접속된 모든 셀에 셀전류가 흐르기 때문이다. 제28도 a에 도시한 바와 같이 셀을 구성하는 절연게이트형 트랜지스터가 p채널인 이유를 다음에 설명한다. 각부의 전위파형을 도시한 제28도 b의 시간 t₅~t₁에 따라서 제28도 a의 셀 MC11에 접속된 워드선이 선택레벨인 것에 대해서 비트선 BL1 및 BR1이 비선택 레벨이다. 여기서, 워드선 W1이 선택되어 고전위(4.2V)로 구동되면, 셀 MC11 내의 트랜지스터 QTL 및 QTR은 턴온된다. 지금, 트랜지스터 QPL이 ON이면, 트랜지스터 QPL의 드레인 전압 VC1은 리드동작(t₁~t₂에서)에 따라서 강하된다. 그러나, 여기서 주목할 것은 비선택 비트선 BR1 및 BR1의 전위가 고레벨(예를 들면, 본 발명의 실시예에서는 1.2V)로 설정되면, 전압 VC1의 강하를 저감시킬 수 있으므로 트랜지스터 QPL의 드레인-소오스 전압 V_DS는 셀전류 I_cell을 실질적으로 제거하는 데 충분하게 강하된다는 것이다. 한편, 이것은 제28도 a의 선택 워드선에 접속된 모든 셀에 흐르는 셀전류를 방지할 수 있기 때문이다.

또한, 제28도 a에서 셀을 구성하는 절연게이트형 트랜지스터 QPL 및 QPR은 p채널 절연게이트형 트랜지스터이다. 따라서, 본 발명에 따른 비트선쌍에 결합되는 절연게이트형 트랜지스터 QTL 및 QTR은 n채널 절연게이트형 트랜지스터이다. 그 결과, 다음의 이점을 얻을 수가 있다. 제28도 b의 시간 t₅~t₁에서 비선택 비트선 BL1 및 BR1의 전위는 고레벨로 설정되어 있다. 셀내의 트랜지스터 QPL이 ON으로 되면, 그의 드레인 전압 VC1을 상승시킬 수 있어 트랜지스터 QPR의 드레인 전압 VC0도 상승된다. 따라서, 비트선 BL1 및 BR1이 과대하게 고전위로 상승되면 셀정보 전압(VC1~VC0)은 셀마진을 저감시키기 위해서 강하된다. 그러나, 트랜지스터 QTL 및 QTR이 n채널 절연게이트형 트랜지스터이면, 전압 VC0은 워드선 W1의 전위 -0.8V 보다 트랜지스터 QTL의 임계전압(예를 들면, 0.5V)만큼 낮은 전위(1.3V)로 고정된다. 그 결과, 셀정보 전압은 강하되므로 셀마진이 저감되지 않는다. 제28도 a에서 셀내의 저항 RL 및 RR에 인가되는 일정전압은 전원전압(-4.5V)보다 높은 -2.8V의 레벨이므로, 라이트 동작에서 비트선의 전압진폭을 방전시간 주기를 짧게하기 위해서 저감할 수 있다. 또한, 선택 비트선에 공급되는 전류는 비선택 비트선에 공급되는 전류보다 더 크므로, 비트선을 전환해서 리드 동작에서의 비트선의 방전시간 주기와 함께 정보라이트 동작에 대한 방전시간 주기를 더욱 짧게할 수가 있다.

제29도는 본 발명의 1실시예를 도시한 것이다. 본 실시예에서는 제28도 a의 npn 바이폴라 트랜지스터, p채널 절연 게이트형 트랜지스터 및 n채널 절연게이트형 트랜지스턱 pnp 바이폴라 트랜지스터형, n채널 및 p채널형으로 변환되므로 모든 전압의 관계는 역전된다. 따라서, 본 실시예에서는 제28도의 실시예와 마찬가지로 유지된다.

제30도는 본 발명의 1실시예를 도시한 것이다. 본 실시예는 다음의 점을 제외하고는 제16도 a에 도시한 본 발명의 실시예와 일반적으로 동일하다. 특히, 제16도 a에 있어서 전류공급원 IRL 및 IRR과 바이폴라 트랜지스터 QIRL 및 QIRR은 비선택 비트선에 공급되는 전류보다 전류가 선택 비트선에 공급되도록 마련된다. 한편, 제30도의 실시예에서는 상기한 전류공급원과 바이폴라 트랜지스터가 전류공급원 IDC, 바이폴라 트랜지스터 QDC 및 QCL과 다이오드 DL 및 DR로 치환되므로, 비트선이 비선택 상태에서 선택상태로 전환될때 전류가 일시적으로 흘러도 좋다. 제30도에 도시한 바와 같이 비트선 선택신호 VYIN1이 비선택 레벨의 저전위에서 선택레벨의 고전위로 전환되면, 상기 트랜지스터 QDC는 다이오드 DL 및 DR을 거쳐서 선택 비트선 BL1 및 BR1로 전류 IDC를 흐르게 하기 위해서 턴온된다. 그러나, 트랜지스터 QCL의 베이스 전위 VBL이 비트선의 선택레벨의 저전위보다 약간 높은 레벨로 설정되면, 비트선은 전류 IDC에 의해 방전된다. 비트선의 전위가 선택레벨의 저전위에 가깝게 되면, 다이오드 DL 및 DR에는 전류 IDC가 흐르지 않지만, 트랜지스터 QCL로 부터 전류 IDC가 흐르게 된다. 결국, 비트선이 비선택 상태에서 선택상태로 전환될 때에만 전류 IDC가 일시적으로 비트선에 흐른다. 따라서, 제16도 a와 마찬가지로 비트선을 전환해서 정보리드 동작을 위한 비트선의 방전시간 주기를 짧게할 수 있는 것은 명백하다. 제30도에서는 비트선이 비선택 상태에서 선택상태로 전환될 때에만 다음에 설명하는 바와 같이 일시적으로 전류가 공급된다. 전류는 선택 비트선으로 확실하게 공급되지 않으므로, 비트선의 배선저항에 의한 전압강하는 비트선의 배선폭을 줄이기 위해서 저감되어 고집적화를 달성할 수 있다.

제31도는 본 발명의 1실시예를 도시한 것이다. 본 실시예는 제16도 a와 같이 비선택된 비트선보다 선택된 비트선에 보다 큰 전류가 공급되며, 제30도와 같이 비트선이 비선택 상태로 부터 선택상태로 전환될때 전류가 일시적으로 공급된다는 점에 특성을 부여한다. 이러한 특성에 따라 비트선의 전환에 의해 정보리드 동작을 위한 비트선의 방전시간 주기를 단축시키는 것이 가능하다.

제32도는 본 발명의 1실시예를 도시한 것으로, 이하의 실시예에 도시된 센스앰프 SA의 구조예를 나타낸다. 예를 들면, 일본국 특허출원 No. 6331879호의 제18도에 도시한 것과 같이, 종래기술의 센스앰프는 저항과 바이폴라 트랜지스터로 구성된 2개의 전류-전압 컨버터와 바이폴라 트랜지스터로 구성된 1개의 차동앰프로 이루어져 있다. 반면에, 본 실시예의 특성에 따른 센스앰프는 제32도에 도시한 것과 같이 저항 RS 및 바이폴라 트랜지스터 QS로 구성된 2개의 전류-전압 컨버터와 바이폴라 트랜지스터 QMSL, QMSR 또는 QCSOL, QCSOR로 구성된 2개의 차동앰프로 이루어져 있다. 센스앰프가 2개의 차동앰프로 구성된 이유는 다음에 설명될 것이다. 본 발명에 의하면 비트선의 충전 및 방전을 가속시키기 위하여 비선택 비트선보다 선택 비트선에 보다 큰 전류를 공급하는 수단 또는 앞에서 기술된 것과 같이 비트선의 비선택 상태에서 선택상태로 전환될 때 일시적으로 전류를 공급하는 수단이 마련되어 있다. 제21도에 도시한 전류원 IRDL 및 IRDR과 같은 대항 수단이 마련되지 않는 한, 이들 전류는 전적으로 저항 RS로 흐른다. 이것은 바이폴라 트랜지스터 QS가 포화되지 않도록 저항 RS를 종래기술보다 보다 낮게 되도록 하는 데 필수적인 작용을 한다. 그 결과 1개의 차동앰프를 가진 신호의 단순한 증폭이 노이즈에 대한 강도를 약화시키기 위하여 충분한 신호-전압진폭을 확립시킬 수 없도록 셀 정보 I_cell로 부터 변환된 신호전압 진폭이 감소된다. 이 문제는 제20도의 실시예와 관련하여 자세하게 설명될 것이다. 이전에 설명된 것과 같이 메모리셀 MC11의 트랜지스터 QNL이 제20도 a의 셀 MC11의 정보 리드 동작중 ON되면, 센스앰프 SA를 통해 흐르는 전류는 제20도 d에 도시된 바와 같이 ISL=I_R+I_cell이며, ISR=I_R-I_cell로 된다. 결과적으로 센스앰프 SA는 이들 전류의 차를 검출하여 정보를 리드한다. 예를 들어, I_R=1.5mA, I_cell=0.05mA에 대해 ISL=1.5+0.05=1.55mA이며, ISR=1.5-0.05=1.45mA이다. 더구나, 제32도의 I_cell이 0.05mA로 설계된다면, 저항 RS를 통해 흐르는 전류는 최대 1.60(=1.55+0.05)mA이다. 여기서 VBS가 4.2V로 설계된다면, 트랜지스터 QS는 4.2V보다 낮은 컬렉터 전압에 대해 포화된다. 그러므로, VCC=5V에 대해 저항 RS는 0.5Ω(=5-4.2)V/1.6mA) 또는 그 이하값을 갖는다. RS=0.5kΩ에 대해 전류전압 컨버터로 부터 출력되는 셀정보 신호의 전압 진폭 VS는 VS=RS×(ISL-ISR)=0.5kΩ×(1.55-1.45)mA=50mV가 된다. 차동앰프에 공급되는 신호의 전압진폭이 적어도 100mV가 되지 않는 한, 보통 충분한 출력신호 전압진폭은 달성될 수 없다. 50mV의 신호는 신호 차동앰프를 가지고 충분하게 증폭시킬 수 없다. 반면에, 제32도에서 그러한 문제는 센스앰프가 2개의 차동앰프로 구성되어 있기 때문에 해결할 수 있다. 즉, 이전에 설명한 바와 같이 이 문제는 제21도에 도시한 전류원 IRDL 및 IRDR을 마련하므로서 해결할 수 있다. 더욱 많은 차동앰프가 본 실시예와 같이 마련된다면 설계는 편리하게 간단화시킬 수 있다.

셀전류와 셀전압 사이의 관계는 제33도에 도시하였다.

본 발명에 따르면, 이전에 설명된 바와 같이, (1) 비트선 전환에 의해 정보가 리드될 때, 비트선의 충전 및 방전시간 주기를 단축할 수 있으며, (2) 정보의 라이트 동작시에 비트선의 충전 및 방전시간 주기를 단축시키고, (3) 셀전류가 비선택 셀로 흐르는 것을 방지할 수 있다. 결과적으로, 고 집적이고 고속이며 저소비 전력을 얻을 수 있는 반도체 메모리를 실현시킬 수가 있다.

예를 들어, 다이오드 5B(이것은 1970년 2월호 테크니컬 페이퍼의 ISSCC 다이제스트 4445페이지에 기재되어 있다)에 의해 상보적 데이타선 DL, DL NOT 사이에 접속된 공지의 메모리셀을 제37도에 도시한다. 이 셀에서 교차 결합된 바이폴라 구동 트랜지스터 Q17 및 Q18은 워드선 WL에 그들의 에미터가 접속되며, 부하 저항은 R1, R2로 규정되지만, 이외의 저항 R3~R6은 그들이 생략될 수 있도록, 기본적인 메모리 동작에는 관련없이 단지 라이트 특성을 개선하는 것이다. 그러므로, 제37도의 저항 R3~R6이 생략된 BiCMOS 메모리(일본국 특허공개 공보 No. 62-58486에 기재된 바와 같이)가 제안되어 왔으며, 제38도 a에 도시된 바와 같이 바이폴라 트랜지스터는 MOS 트랜지스터로 교체되었다.

제38도 b에 도시된 바와 같이, CMOS 메모리셀의 다른 예는 일본국 특허 공개공보 No. 63-31879에 기재되어 있다.

예를 들어, 제38도 a는 일본국 특허 공개공보 No. 62-58486에 대응된다.

본 발명에 따른 반도체 메모리의 1실시예에서 디지트선을 감지하며, 구동시킬 수 있도록, 하나, 둘 또는 그 이상의 바이폴라 트랜지스터는 상기 제38도 a에서 언급한 메모리셀을 이용하여 메모리셀 어레이의 디지트선과 접속된 에미터를 갖는다. 이 구조에 따라 MOS 트랜지스터의 작은 전류로도 충분한 고속 리드를 달성시킬 수 있도록, 바이폴라 트랜지스터에 의해 클램프되므로 디지트선의 전위는 리드동작중 거의 변동하지 않는다. 반면에, 라이트 동작중 바이폴라 트랜지스터 베이스 전압은 트랜지스터가 라이트 동작을 위해 강제적으로 턴온 하도록, 디지트선의 전위를 상승시키기 위해 상승된다. 반면에, 메모리셀의 선택을 위하여 선택 워드선과 접속된 모든 메모리셀은 상기 설명한 바이폴라 트랜지스터의 베이스 전압을 적당한 값으로 유지시키며, 동시에 리드시킬 수 있다. 따라서 단지 선택된 디지트선 만이 비선택 디지트선의 트랜지스터의 모든 베이스 전압을 하강에 의해 리드할 수 있다. 모든 메모리셀이 동시에 리드되는 경우에, 고속이 달성되지만, 전류가 모든 디지트선에 흐르므로 전력소비가 증대된다. 반면에, 단지 하나의 메모리 셀이 선택된 경우에 있어서, 디지트선을 저레벨로 부터 고레벨로 변경시키기 위해 선택 디지트선과 접속된 트랜지스터의 베이스 전압은 저레벨로 부터 고레벨로 전환된다. 전류가 역제될 때까지 리드동작이 지연되도록, 이 때 큰 방전전류가 센스 시스템에 흐른다. 비록 속도면에서 다소간 늦어져도 소비전력이 매우 낮은 저레벨로 하강되도록 리드전류는 단지 하나의 워드선으로만 흐른다. 더구나, 하나의 워드선에 흐르는 전류가 극히 작기 때문에, 전압강하 또는 마이그레이션의 이점을 얻을 수 있다.

본 발명에 따르면, 상술한 바와 같이 바이폴라 메모리와 유사한 고속도를 제38도 a의 메모리셀을 이용하여 달성할 수 있다. 그러나, 동시에 저소비전력과 고속을 얻기는 어렵다. 본 발명에 따라 고속이며, 또한 저소비전력을 달성하기 위하여 MOS 트랜지스터의 드레인과 디지트선 사이의 결합 다이오드는 제38도 a의 반전된 극성을 가지며, 디지트선이 하나 또는 그 이상의 바이폴라 트랜지스터 및 정전류원의 에미터와 접속되어 리드전류가 메모리셀로 부터 흘러나올수 있도록 MOS 또는 CMOS셀이 구성된다. 이러한 구조에서, 디지트선이 선택될때, 바이폴라 트랜지스터의 베이스는 디지트선의 전위를 하강시키기 위해 저레벨로 된다. 한편, 선택 상태에서 비선택 상태로 전환하기 위해 바이폴라 트랜지스터를 통해 흐르는 디지트선의 충전전류는 리드동작이 지연되지 않도록 센스 트랜지스터와 디지트선 구동 트랜지스터로 공급된다.

MOS 메모리셀과 같은 정전류 구동능력을 갖는 메모리셀과 바이폴라 주변회로가 결합되고, 메모리셀의 전류보다 큰 전류가 센스전류에 공급될 때 이러한 메모리 동작은 달성되지 않는다. 따라서, 정전류 특성의 메모리셀이 사용된다고 하더라도, 종래기술의 바이폴라 메모리와 같이 센스회로에 대한 전류가 셀전류와 동일한 메모리의 경우나 통상의 바이폴라 메모리셀과 같은 정전압 구동능력을 갖는 메모리셀을 가지고는 고속동작을 실현시킬 수 없다.

상술한 바와 같이 본 발명에 따르면, 종래기술의 바이폴라 메모리셀과는 다른 형태의 일정전류 구동능력을 갖는 메모리셀, 즉 고속이며, 저소비전력을 실현할 수 있는 메모리셀을 다이오드 결합형 MOS 또는 CMOS 셀을 이용하여 제공할 수 있다.

또한, 다이오드 결합형 바이폴라 메모리셀, 즉 바이폴라 트랜지스터를 MOS 트랜지스터로 치환한 메모리셀을 사용하여 바이폴라 메모리셀과 같은 고속동작을 달성할 수 있다.

제34도 a는 제41도에 도시한 본 발명의 메모리셀을 사용하여 본 발명의 반도체 메모리의 1실시예를 도시한 도면이다. 그러나, 설명의 편의상 제35도 a의 실시예를 먼저 설명한다.

제35도 a는 일본국 특허 공개공보 62-58487호에 기재된 메모리셀의 초고속 메모리를 구성하는데 특히 적합한 본 발명, 즉 주변회로를 갖는 반도체 메모리의 1실시예를 도시한 회로도이다.

제39도에 도시한 바와 같이 일정전압 구동능력을 갖는 메모리셀과 같은 CMOS형 메모리셀은 제38도 b 및 제45도 b에 도시한 바와 같은 저항 부하형 메모리셀에 대하여 특성면에서 우수하다.

제39도의 메모리셀(제35도의 메모리셀(21)과 같이 사용되는)은 2개의 p-MOS(11), (11')로 구성된 플립플롭, 워드선(15), (16) 사이에 교차 결합된 2개의 n-MOS (12), (12') 및 디지트선(22) 및 (22')에 접속된 다이오드(13), (13')로 구성된 결합소자로 이루어져 있다.

제39도에서 점선으로 나타낸 것은 α선 소프트 에러를 방지하고 고속용으로 사용되는 커패시터이지만, 만일 불필요하다면, 생략할 수도 있다. 다이오드(13) 및 (13')는 어떤 형이라도 좋지만, 그들의 속도면이나 사이즈 축소가 고려된다면, 다결정 실리콘 다이오드 또는 SBD 쪽이 오히려 좋다.

제35도 a로 되돌아가서 디지트선(22) 및 (22')는 그들의 컬렉터가 부하소자(24) 및 (24')에 접속된 센스 및 구동 바이폴라 트랜지스터(23)과 (23')의 에미터에 접속된다. 상기의 부하소자는 MOS 트랜지스터이지만, 통상의 저항이라도 좋다. 바이폴라 트랜지스터(23) 및 (23')의 컬렉터로 부터의 센스출력은 트랜지스터(25), (25') 및 (26)으로 구성된 프리앰프에 인가된다. 트랜지스터(25) 및 (25')의 컬렉터는 공통 센스선(25c), (25c')에 의해 각각 다른 비트선에 대한 다수의 유사한 트랜지스터에 접속되며, 센스 트랜지스터(27) 및 (27')의 에미터에 접속된다. 또한, 트랜지스터(27) 및 (27')의 컬렉터로 부터 출력된 센스 출력은 에미터 플로워(29) 및 (29')를 거쳐서 출력회로등에 인가된다. 잘 알려진 바와 같이 워드선(15), (16), (17), (18)의 워드선 구동회로(41)은 메모리셀(21)을 선택한다.

상술한 메모리 구성에 의해, 제36도 a 및 제38도 a에 도시한 종래기술의 메모리와는 달리 디지트선의 전압변동이 적게된다. 따라서, 메모리셀의 정보(즉, 전위의 레벨)를 디지트선에 대해서 고속으로 리드시킬 수 있다. 한편, 라이트 동작을 위하여 디지트선의 전압도 바이폴라 트랜지스터에 의해 고속으로 구동시킬 수 있으며, 디지트선의 정보를 고속으로 메모리셀로 입력시킬 수가 있어 고속동작을 달성할 수가 있다.

제40도는 제35도 a 및 제39도의 반도체 메모리의 주요부를 도시한 회로도이다. 한편, 제35도 b는 제35도 a의 각부의 동작파형을 도시한 것이다. 제35도의 메모리의 기본적인 동작을 제40도를 참조해서 다음에 설명한다.

제40도에 도시한 바와 같이, 리드동작 상태에서 센스 트랜지스터(23) 및 (23')는 예를 들면 -2.6V가 공급된 그들의 베이스를 갖는다. 본 실시예에서는 상위 워드선 및 하위 워드선이 선택여부에 관계없이 일정전위차를 갖도록 구동회로(41)에 의해 구동된다. 즉, 일본국 특허 공개공보 62-58487호에 기재된 바와 같이 하위 워드선만이 정상적으로 구동된다.

워드선을 선택하기 위하여 선택된 워드선은 저레벨(예를 들면, -4.4V의 하위 워드선)으로 설정되며, 비선택 워드선은 고레벨(예를 들면, -2.6V의 하위 워드선)으로 설정된다. 만일, 워드선(15)가 선택되면, 선택된 워드선(15)에 접속된 메모리셀내에서 n-MOS(12') 및 p-MOS(11)이 ON되고, 반면에 n-MOS(12) 및 p-MOS(11')는 OFF된다. 이때, 트랜지스터의 V_BE와 다이오드의 V_F모두가 0.75V이면, 디지트선(22')는 -3.15V이며, 트랜지스터(12')의 드레인은 -3.9V이다.

상위 워드선 및 하위 워드선(15), (16)이 제35도 b에 도시한 바와 같이 대략 1.8V의 일정 전위차(a)를 갖도록 구동되기 때문에, 선택된 하위 워드선(16)의 전위는 -4.4V이다. 그 결과, 약 0.1mA의 일정 전류가 흐를 수 있도록 0.5V의 전압이 ON상에서 n-MOS(12')의 소오스와 드레인 사이에 인가된다. 이 전류는 저항(24') (부하저항(24) 및 (24')가 제35도 a에서는 비록 n-MOS 이지만)로 부터 트랜지스터(23')와 다이오드(13')를 거쳐서 흐르게 된다. 만일, 이 경우에 리드전류와 동일하거나 리드전류 보다 큰 적당한 전류 ID가 데이타/디지트선(22) 및 (22')를 통해 흐른다면, 디지트선의 전위가 거의 변동되지 않도록 트랜지스터(23) 및 (23')가 ON 및 OFF 일때 전류차가 감소된다. 예를 들면, 제35도 b에 도시한 바와 같이 디지트선의 진폭(b)를 약 7.5mV로 설정할 수가 있다. 즉, 보다 큰 전류 ID는 속도를 증가시킬 수 있으나, 전력소비는 더욱 커진다. 이 때문에, 제34도 a 또는 제42도 a에 도시한 바와 같이 전류차 회로를 사용할 수도 있다. 한편, ON n-MOS 트랜지스터(12)의 컬렉터 전압은 -2.6V이기 때문에(상위 워드선(15)의 전압과 동일함), 다이오드(13)은 도전형으로 되지 않는다. 그 결과 메모리셀로 부터 전류가 저항(24)로 흐르지 않는다. 따라서, 제35도 a에 도시한 바와 같이, 메모리셀로 부터 전류가 메모리셀내에 축적된 정보에 따라서 저항(24) 및 (24')중 하나로 흐르므로 센스출력 전압강하 LC가 차(약 50mV)로 된다. 이 차는 트랜지스터(25), (25') 및 (26)으로 구성된 차동 프리앰프에 의해 증폭되며, 제35도 b에서(d)의 공통 센스선(25c) 및 (25c')로 출력된다(약 250mV).

공통 센스선에 대한 디지트선의 출력공급은 전류가 선택된 디지트선의 차동앰프를 통해서만 흐를 수 있도록, 트랜지스터(26)의 베이스에 디지트선 디코더의 출력(선택된 것에 대해서만 고레벨을 취하며, 나머지는 저레벨을 취하는)을 공급하므로서 달성된다.

한편, 지금까지 설명한 것에서 알 수 있는 바와 같이, 리드시에 신속한 응답을 제공하기 위하여 고부하를 갖는 디지트선의 전위는 약간 변동한다. 전위변동은 트랜지스터(23) 및 (23')의 컬렉터 또는 트랜지스터(27) 및 (27')(제35도 a에 도시함)의 컬렉터에서는 크지만, 그들의 노드가 경부하를 가지므로, 고속동작을 얻을 수가 있다.

한편, 이제까지 설명한 리드동작에서 리드전류는 선택 워드선에 접속된 모든 메모리셀에 공급된다. 그러나, 실제적으로 리드되는 것은 하나의 메모리셀 뿐이다. 그러므로, 만일 리드전류가 선택된 하나의 메모리셀에만 공급된다면, 불필요한 전력소비를 줄일 수가 있다. 이렇게 하므로서, 비선택 디지트선의 센스 트랜지스터의 베이스 전압을 하강 시킬 수 있다. 예를 들면, (23) 및 (23')의 센스 트랜지스터가 -2.4V의 베이스 전압을 갖는 것에 대해서 나머지 디지트선의 모든 트랜지스터가 -3.6V의 베이스 전압을 갖는다면, 선택된 하나의 메모리셀으로만 전류가 공급되게 된다.

그러나, 이러한 구성으로 하는 것에 의해, 디지트선이 비선택 상태에서 선택 상태로 전환될 때, 즉 트랜지스터(23) 및 (23')의 베이스 전압이 고속으로 디지트선을 상승시키기 위하여 저레벨에서 고레벨로 전환될 때, 리드전류보다 한단계 또는 그 이상 높은 방전전류가 흘러 안정될 때까지의 상당한 시간주기를 필요로 한다. 이 전류는 센스 트랜지스터(23) 및 (23')를 통해서 흐르기 때문에, 매우 높은 전압이 그들의 컬렉터에 존재하게 된다. 이들 트랜지스터가 포화되는 것을 방지하기 위해 컬렉터의 클램프를 실행할 수가 있다. 그러나, 이러한 것에도 불구하고, 큰 과도 전류가 안정될 때까지 리드동작을 중지해야 한다. 이것에 의해 비록 전력소비를 저감한다하더라도 리드동작속도(따라서 라이트 동작속도)가 증대된다는 결점이 생긴다.

리드동작과 마찬가지로 라이트 동작은 워드선을 선택하고, 라이트 동작을 위해 디지트선에 대응해서 센스 트랜지스터(23) 및 (23')의 베이스에 라이트 정보에 따라 레벨을 갖는 전압을 인가시키는 것에 의해 달성된다. 제35도 a에 도시한 바와 같이 트랜지스터(12') 및 (11)이 ON이고, 반면에 트랜지스터(12) 및 (11')가 OFF 인 상태를 반전시키기 위하여 트랜지스터(23')의 베이스 전압을 -1.2V로 설정시키는 것은 충분하다. 이때, 트랜지스터(12')의 드레인, 즉 트랜지스터(11) 및 (12)의 게이트가 강제적으로 -2.7V로 상승되도록, 디지트선(22')는 -1.95V의 레벨을 취한다.

결과적으로, 트랜지스터(12)는 강제적으로 턴온되고, 트랜지스터(11)은 강제적으로 턴오프된다. 그 결과, 트랜지스터(11) 및 (12)의 드레인, 즉 트랜지스터(11') 및 (12')의 게이트는 트랜지스터(11')가 턴온되고, 트랜지스터(12')가 턴오프되도록 -4.4V로 강하되어 라이트 동작을 실행한다. 이때, 트랜지스터(23)의 베이스 전압은 리드동작시의 트랜지스터의 베이스 전압과 같은 -2.4V의 동일 레벨에 있을 수 있다. 그러나, 트랜지스터(23)의 베이스 전압은 강하된 컬렉터 전압(즉, 라이트 동작이 방해되어 지연된다)을 가지도록 턴온되는 트랜지스터(12)로 다이오드(13)을 거쳐서 전류가 흐르는 것을 방지하기 위하여 다이오드(13)의 바이어스를 반전시키도록 강하되어도 좋다. 이렇게 하여, 트랜지스터(23)의 베이스 전압은 -3.6V로 설정될 수 있다.

상술한 바와 같이 제39도의 메모리셀에서는 소비전력의 저감과 고속 동작사이의 모순 때문에 저소비전력을 갖고, 고속으로 동작할 수 있는 대용량 메모리를 구성하는 것이 곤란하게 된다.

제41도는 본 발명에 대해서 특히 적합한 일정전류 구동능력을 갖는 메모리셀의 1실시예를 도시한 특성도이다. 이 메모리셀은 2개의 p-MOS(11) 및 (11')와 2개의 n-MOS(12) 및 (12')로 구성된 플립플롭과 디지트선(22) 및 (22')를 결합하는 다이오드(13) 및 (13')로 이루어져 있다. 이 회로는 플립플롭쪽이 정인 것에 대해서 디지트선 쪽은 부인 제39도 회로에서 다이오드(13) 및 (13')를 접속하는 양극성이 반전된 것에 특징이 있다. 점선으로 표시된 바와 같이 커패시터는 α선 소프트 에러를 방지하기 위해 사용되거나 동작을 가속시키는데 사용되며, 불필요하다면 생략할 수도 있다. 한편, 다이오드(13) 및 (13')는 SBD 또는 다결정 실리콘으로 된 다결성 실리콘 다이오드와 같은 다이오드에 의해 예시될 수 있다. 다결정 실리콘 다이오드는 MOS 트랜지스터 또는 절연영역에 걸쳐서 소규모로 형성시킬 수 있기 때문에 후자는 메모리셀의 사이즈를 축소하는 데 특히 적절하다.

제34도 a에서 제41도에 도시한 각 메모리셀(21)은 제41도의 다이오드(13) 및 (13')를 거쳐서 디지트선(22) 및 (22')와 접속되어 있다. 디지트선(22) 및 (22')는 센스 및 라이트 바이폴라 트랜지스터(23), (23')의 에미터에 접속된다. 이러한 바이폴라 트랜지스터(23) 및 (23')는 데이타선(23c) 및 (23c')를 거쳐서 다른 디지트선의 유사한 트랜지스터의 컬렉터와 공통으로 접속된 컬렉터를 갖는다. 데이타선(23c) 및 (23c')에서 전류차로써 리드된 신호는 바이폴라 트랜지스터(227) 및 (27')를 거쳐서 저항(28) 및 (28')의 전위차 신호로 변환된다. 부하 저항(28) 및 (28')는 MOS 트랜지스터로 교체될 수 있다. 부하가 MOS 트랜지스터로 되는 경우에 게이트 폭이 변경된다고 하더라도 이들 트랜지스터는 메모리셀과 같이 변동되므로 일정 신호진폭을 달성할 수가 있다.

트랜지스터(27) 및 (27')의 컬렉터로 부터의 출력은 센스앰프(40)에 인가되다. 센스앰프(40)의 출력은 출력회로(도시하지 않았음)로 공급된다. (41)로 규정된 블럭은 워드선의 구동회로(다음에 설명한다)이다.

제34도 a에서는 리드 및 라이트 동작 모두를 위해 디지트선 트랜지스터(30), (30'), (31), (31') 및 (32)가 사용된다. 트랜지스터(32)는 리드동작을 위해 항상 선택해도 좋으며, 라이트 동작을 위해서는 라이트 디지트선 트랜지스터(31), (31')만이 선택되어도 좋다. 이 구성에 의해 리드동작을 가속시킬 수 있으며, 리드 및 라이트 전류원 I_D및 Y 선택 전류원 I_Y는 도시된 바와 같이 트랜지스터(31), (31'), (32)에 의해 전환할 수 있다.

도시한 일정전류원 대신에 저항을 적절한 전압원을 갖는 트랜지스터(31), (31') 및 (32)의 각 에미터에 접속할 수도 있다. 이러한 경우에 선택된 디지트선에 대응하는 트랜지스터의 베이스에만 전류를 공급하기 위해서 고전압이 인가되면, 전류가 선택된 디지트선으로만 흐르게 된다.

제42도 a의 메모리의 기본적인 동작을 제42도 b 및 제34도 b의 파형을 참조하여 설명한다.

제42도 a에서는 전원전압 V_CC=OV이며, V_EE=5.2V이다. 워드선(15) 및 (16)이 선택된 경우에 비선택 상태에서의 상위 워드선(17)의 전압은 -2.4V로 설정되고, 선택상태에서의 상위 워드선(15)의 전압은 -0.8V로 설정된다. 결과적으로 제34도 b의 파형(a)는 상위 워드선에 인가된다. 또한 다이오드(13) 및 (13')의 순방향 전압 V_F와 트랜지스터(23) 및 (23')의 베이스-에미터 전압 V_BE는 0.75V로 설정된다.

예를 들면, 리드 상태에서 센스 트랜지스터(23) 및 (23')는 -1.3V가 공급되는 그들의 베이스를 갖는다. 선택 워드선(15)에 접속된 메모리셀에서 n-MOS (12') 및 p-MOS (11)은 ON이고, n-MOS(12) 및 p-MOS(11')는 OFF인 것으로 가정한다. 이때, 디지트선(22)는 -2.05V이며, p-MOS(11)의 드레인은 -1.3V이다. 상위 워드선 및 하위 워드선은 항상 2.0V의 전위차를 갖도록 구동되기 때문에 선택 워드선(16)의 전위는 -2.8V이다. 그 결과, 예를 들면 약 0.1mA 의 전류(이것은 MOS 트랜지스터의 특성 및 드레인-소오스 전압에 따라 다르다)를 확립하도록 ON 상태에서 소오스와 p-MOS(11)의 드레인 사이에 0.5V의 전압이 인가된다. 이 전류는 다이오드(13)을 거쳐서 디지트선(22)로 흐른다.

전류원 I_D가 1mA(이 값은 설계에 따라 현저하게 변화될 수 있다)이라면, 리드 트랜지스터(23)에는 1mA-0.1mA=0.9mA의 전류가 공급된다. 리드동작에 따라서 디지트선의 전위(b)는 제34도 b에 도시한 바와 같이 약 3mA와 같이 전류 변화에 대해서 변동한다(즉, 전위 변동은 전류 I_D가 1mA 이상이라면 적게된다). OFF측에서 p-MOS(11')의 드레인 전압이 -2.8V(하위 워드선(16)의 전압과 동일)이기 때문에, 다이오드(13')는 도전형으로 되지 않는다. 그 결과 I_D=1mA의 전류가 트랜지스터(23')에 흐르게 된다. 제34도 b의 (c)에 나타낸 바와 같이, 이 전류차는 제34도 a의 저항(28) 및 (28')의 전압 강하의 차와 같이 센스 출력으로서 리드된다. 상술한 것과 같이 저항(28) 및 (28')에서의 전압강하는 메모리에 축적된 정보에 따라서 다르게 되므로, 제34도 b의 프리앰프(40)의 출력(d)를 공급시키기 위해 차가 증폭된다.

공통 센스선(23C) 및 (23C')에 대한 디지트선의 출력 공급은 선택 디지트선에 대해서만 Y-디코더의 고출력을 공급하므로서, 달성되는 것에 대해서 전류 ID가 선택된 디지트선만을 통하여 흐를 수 있도록, 나머지 Y-디코더의 출력은 Y-선택선(42)에 대해서 저레벨이다.

본 발명은 종래기술의 바이폴라 메모리와는 서로 다르다. 전류 ID(바이폴라 메모리의 리드전류)는 메모리셀에서 모두 공급되거나 전혀 공급되지 않도록 선택하기 위하여, 종래기술의 메모리셀은 일정전압 구동능력을 갖는다. 비록, 일정 전류 특성을 갖는 메모리셀이 사용되었다고 하더라도 센스회로에 공급되는 것은 실질적으로 메모리셀의 산출물이다. 그러나, 본 발명에서는 전류 I_D가 셀전류보다 크고, 메모리셀은 일정전류 구동능력을 갖기 때문에, 메모리셀로 부터의 전류는 전류 I_D에 대해서 무관하다는 것을 주목해야 한다. 본 발명에서는 센스 트랜지스터를 통해서 흐르는 전류가 셀전류보다 약간 크거나 작게 하기 위해서, 메모리셀로 부터 흘러 나오는 전류는 전류 I_D보다 훨씬 작다. 그러므로, 디지트선은 비선택 상태로 부터 선택 상태로 고속으로 전환된다(즉, 전류 I_D는 모두 방전용으로 사용된다). 리드동작을 위해 소전류가 흐를지라도, 소전류를 가지고 초고속 동작을 달성시키기 위하여 디지트선은 거의 변화되지 않으므로(즉, 제34도 b의 (b)에 도시한 바와 같이 수 mV로 낮다) 전환되어야할 전류의 량은 작다. 한편, 고속을 위한 디지트선 전류는 제42도 b의 셀전류에 대한 디지트선 전류의 비에 대한 액세스 시간의 관계로써 예시된 바와 같이 메모리셀 전류보다 크다. 셀전류 100㎂에 대해 전류가 I_D=1㎂(I_D/I_cell=1/100)로 부터 I_D=수 mA(I_D/I_cell=수십)까지 변화될 때 액세스 시간은 1/5 또는 그것의 전의 값 이하로 하강하는 것을 발견했다. 여기서, 라이트 동작은 상기와 마찬가지로 가속된다. 이러한 결과들은 바이폴라 주변회로 및 일정전류 구동능력을 갖는 메모리셀을 메모리셀 전류보다 큰 전류를 센스회로에 공급시키기 위해서 결합하는 본 발명에 의해 달성될 수 있다. 또한, 디지트선의 전위가 하강될 수 있도록 전류는 선택 디지트선의 트랜지스터(32)에 공급된다. 비선택 디지트선이 트랜지스터(30) 및 (30')에 의해 고전위로 유지되기 때문에, 메모리셀로 부터 리드되는 정보는 없다.

즉, 전류원 I_L은 디지트선의 전위를 결정하는 누설 전류원이다.

디지트선의 낮은 전위변동에 의해 본 실시예에서는 제35도 a의 메모리 실시예보다 고속동작을 갖게된다. 한편, 이제까지 기술한 리드동작에서는 단지 선택된 1개의 메모리셀만이 리드된다. 리드되는 메모리셀을 통해서 저전류가 흐르기 때문에, 이 시스템은 저소비전력에 적절하다. 그러나, 제43도에 도시한 회로에서는 선택워드선에 접속된 모든 메모리셀을 리드하는 것이 가능하다.

제43도에서 전류전환 트랜지스터(31) 및 (31')는 리드동작시와 같은 동일전압이 공급되는 베이스를 갖는다. 결과적으로, 선택 워드선에 접속된 모든 메모리셀이 선택 되도록 공통전류 I_D는 디지트선(22), (22') 모두에 공급된다. 선택된 여려개의 메모리셀로 부터 실제적으로 리드되는 것은 트랜지스터(32)의 베이스에 인가되는 고레벨을 갖는 디지트선 상의 정보이다. 라이트 동작의 경우에, 단지 선택된 메모리셀만이 라이트 되도록, 고 레벨이 선택된 디지트선의 트랜지스터(31) 및 (31')의 베이스에만 인가된다. 본 실시예에서는 단지 1개의 메모리셀에 리드전류를 공급시키기 위하여, 리드동작에서 선택된 트랜지스터(31) 및 (31')의 베이스만 고레벨로 상승시킬 수 있다. 그러나, 행의 선택 및 센스가 공통 트랜지스터(32)에 의하여 달성된다면, 리드동작이 제35도 a의 경우와 같이 지연되도록 방전전류가 센스 트랜지스터(23), (23')에 흐른다.

제42도 a의 실시예에 따르는 라이트 동작을 위해, 라이트 정보에 따른 레벨을 갖는 전압은 리드동작과 같이 워드선의 선택과 동시에 라이트되어지는 디지트선에 속하는 센스 트랜지스터(23) 및 (23')의 베이스에 인가된다. 제42도 a에서 트랜지스터(23)의 베이스 전압이 -2.8V로 설정되며, 트랜지스터(12') 및 (11)은 ON이고, 반면에 트랜지스터(12) 및 (11')는 OFF인 경우를 고려해 보자. 결과적으로, 트랜지스터(11) 및 (12)의 드레인, 즉 트랜지스터(11') 및 (12')의 게이트는 메모리셀의 정보를 반전시키기 위하여 고속으로 -2.8V로 하강된다. 반면에, 트랜지스터(23')의 베이스 전압은 리드동작시와 같이 -1.3V의 동일 레벨에 있다. 트랜지스터(12')의 컬렉터 전압의 상승을 차단(즉, 라이트 동작을 방해하여 지연시키기 위해) 하도록 ON 트랜지스터(11')에서 다이오드(13')로 흐르는 전류를 막기 위하여, 트랜지스터(23')의 베이스 전압은 다이오드(13')의 베이스를 반전시키기 위해서 상승된다. 이렇게 하여, 트랜지스터(23')의 베이스 전압은 -0.8V로 설정될 수 있다.

한편, 이제까지 설명된 실시예에서는 상위 워드선 및 하위 워드선이 일반적으로 병렬로 변화되며, 하위 워드선이 적당한 일정 레벨에서 고정된 전위를 갖는 동안, 상위 워드선만 변화시킬 수 있다. 이러한 것에 의해서 회로구성은 간단화되지만, 라이트 시간은 연장된다.

한편, 본 실시예에서 제34도 a의 반도체 메모리는 제41도의 메모리셀로 사용된다. 그러나, 다음에 기술되는 본 발명의 반도체 메모리에 사용되는 일정전류 구동능력을 갖는 메모리셀은 수정되어질 수 있다.

제44도 a는 제34도 a의 반도체 메모리에 사용되는 메모리셀을 도시한 것이며, 제44도 b는 제35도 a의 반도체 메모리에 사용되는 메모리셀을 도시한 것이다. 특히, 결합 다이오드(13) 및 (13')는 제41도와 같이 제44도 a와 제39도와 같이 제44도 b에서 동일한 극성을 갖는다. 결합 다이오드(13) 및 (13')는 SBD이다. SBD는 낮은 순방향 전압 V_F를 갖기 때문에, 공급전압을 낮게 할 수 있다. MOS의 드레인층과 함께 SBD의 애노드의 사이즈를 축소시키기 위하여, p-형 실리콘과 전극사이에 SBD를 바람직하게 형성할 수 있게 된다.

제45도 a는 제34도 a의 반도체 메모리에 사용되는 메모리셀을 도시한 것이고, 제45도 b는 제35도 a의 반도체 메모리에 사용되는 메모리셀을 도시한 것이다. 특히, 결합 다이오드(13) 및 (13')는 제41도 처럼 제44도 a에서, 그리고 제39도 처럼 제44도 b에서 동일한 극성을 갖는다. 플립플롭의 부하는 제45도 a에서 n-MOS(12) 및 (12')로써 사용되며, 제45도 b에서 p-MOS(11) 및 (11')로써 사용되는 저항(17) 및 (17')이다. 상술한 저항(17) 및 (17')는 메모리셀의 사이즈를 축소시키기 위하여 보통 다결정 실리콘으로 이루어진다.

제46도는 제45도의 접합 다이오드를 SBD로 대체한 것만이 제45도와 상위하고 있다.

제47도는 MOS트랜지스터(71) 및 (71')가 결합 다이오드(13) 및 (13')와 병렬로 접속된 것을 도시한 것이다. 제47도 a는 제34도 a의 반도체 메모리에 사용되는 메모리셀을 도시한 것이며, 제47도 b는 제35도 a의 반도체 메모리에 사용되는 메모리셀을 도시한 것이다. 특히, 결합 다이오드(13) 및 (13')는 제41도와 같이 제47도 a에서, 그리고 제39도와 같이 제47도 a에서 동일한 극성을 갖는다.

제47도 a 및 b에서 워드선(70)은 라이트 동작시 선택레벨을 취한다. 예를들면, 트랜지스터(11) 및 (12)의 드레인, 즉 트랜지스터(11') 및 (12')의 게이트가 갑자기 저레벨로 하강하도록, 제34도 a의 메모리셀에서 다이오드(13)은 라이트 동작시 도전형으로 된다. 반면에 트랜지스터(11) 및 (12)의 게이트는 턴온되는 p-MOS(12')에 의해 고레벨로 상승된다. 라이트 속도가 본 실시예의 메모리셀에서 가속되도록 이러한 전압의 상승은 n-MOS(71')에 의해 촉진된다.

제48도 a 및 b는 결합 다이오드(13) 및 (13')와 디지트선(22) 및 (22') 사이에 접속된 MOS트랜지스터(71) 및 (71')를 도시한 것이다. 제34도 a의 반도체 메모리에 사용되는 메모리를 제48도 a에 도시되었으며, 제35도 a의 반도체 메모리에 사용되는 메모리를 제48도 b에 도시한 것이다. 특히, 결합 다이오드(13) 및 (13')는 제41도와 같이 제48도 a에서 그리고 제39도와 같이 제48도 b에서 동일한 극성을 갖는다. 메모리셀의 선택이 MOS 트랜지스터(71) 및 (71')를 선택하는 워드선(70)에 의해 달성되기 때문에, 워드선(15) 및 (16)은 전압 공급선일 수도 있다. 워드선(70)이 MOS 트랜지스터(71), (71')의 게이트를 구동시키기 때문에, 플립플롭 부하는 고속동작을 달성시키기 위하여 경감될 수 있다.

제47도 a, b 및 제48도 a, b의 실시예의 메모리셀의 다른 동작은 제41도의 메모리셀의 다른 동작과 유사하다. 한편, CMOS셀의 결합 MOS의 게이트 폭의 비와 메모리셀의 플립플롭을 구성하는 트랜지스터를 제한하는 것은 불필요하다. 이러한 것은 종래기술에서 필수적이었다.

제47도 a, b 및 제48도 a, b의 실시예에서 결합 다이오드(13) 및 (13')는 SBD 또는 다결정 실리콘 다이오드와 같은 어떤형의 다이오드라도 좋다.

다음에 제49도 a 및 b의 구동회로(41)은 제34도의 상위 워드선 및 하위 워드선(15), (16)을 구동하는데 적절하다. 제49도 a에서 상위 워드선(15)와 하위 워드선(16) 사이의 전위차는 2개의 다이오드(83)과 (84)사이의 전압강하에 의해 보증된다. 2개의 트랜지스터(80) 및 (81)은 워드선의 전압강하를 가속시키기 위한 방전회로를 구성하는 하위 워드선(16)에 접속된다. 일정전류원(82)는 비선택 워드선에 공급되는 소전류를 공급한다. 점선으로 표시된 커패시터와 다이오드는 속도를 증가시키기 위해 사용되며, 불필요하다면 생략할 수도 있다.

제49도 b는 제49도 a와 같은 회로를 도시한 것이나, 레벨 시프트는 트랜지스터(85) 및 저항에 의해 달성된다. 또한, 방전회로는 제49도 a의 방전회로와 다르지만, 유사한 동작을 갖는다.

다음에, 제50도는 워드선 구동회로(41)의 다른 실시예를 도시한 것이다. 이 구동회로는 제49도 a의 방전회로와는 다르지만 유사한 동작을 갖는다.

즉, 종래기술의 구동회로는 MOS 트랜지스터의 게이트가 구동되는 경우에 상위 워드선이나 하위 워드선만을 구동시키기 위해 사용되었다.

본 발명의 실시예에서 다결정 실리콘 다이오드 또는 다결정 실리콘으로 된 SBD가 결합 다이오드(13) 및 (13')로서 사용된다면, 메모리셀 영역은 결합 MOS 트랜지스터의 메모리셀 영역보다 작게 만들 수 있다.

본 실시예에서, 예를 들면 제39도 및 제41도에서 커패시터는 α선 소프트 에러에 대한 대응수단의 하나의 예로서 점선으로 도시하였다. 그러나, 그러한 커패시터의 부가와 함께 고속동작을 위해 MOS 트랜지스터의 게이트 폭은 메모리셀 영역을 확장시키기 위해 증가되어야 한다. 커패시터의 어떤 부가 없어도 소프트 에러에 충분히 대응하는 소규모 메모리셀을 실현시키기 위해서, 커패시터와는 다른 대응수단을 본 발명에서 채택하였다. 예를 들면, 제51도에서 p형 기판(104)가 사용된 경우에, 기판에 형성된 노이즈 전하가 트랜지스터 부분으로 이동할 수 없도록 p-MOS는 n-웰에 형성된다. 한편, n-MOS는 보통 p형 기판에 형성되기 때문에 기판의 α선에 의해 확립된 노이즈 전하가 트랜지스터 부분으로 이동하게 된다. 그러므로, 기판으로 부터 p-웰을 절연시키기 위하여 n-MOS아래에 p⁺을 또는 n-MOS 아래에 n⁺층이나 MOS 트랜지스터 아래에 절연층을 형성하는 것이 필요하다.

제51도는 상술한 노이즈에 대한 대응수단을 채택한 MOS 트랜지스터의 1실시예를 도시한 것이다. 본 실시예는 n-MOS 트랜지스터에 의해 예시된 것이며, 이 실시예는 p형 기판(104)에 발생되는 α선을 방지하기 위해 p⁺층(102) 및 n⁺층(103)으로된 트랜지스터를 구성하는 p층(101)을 갖는다.

이 구성에서 p층(101)은 다결정 실리콘(106)에 의해 p⁺층(105)를 통해서 적당한 전위가 공급된다. 또한 α선에 의해 p형 기판(104)에서 발생된 노이즈 전하가 드레인 D, 금속 격합인 소오스 S 및 n⁺층에 도달하지 못하도록, n⁺층(103)에 의해 노이즈 전하가 차폐된다. 게이트 G는 다결정 실리콘이며, SiO₂는 절연체로서 사용된다.

제52도는 노이즈 방지를 위한 대응수단을 갖는 MOS 트랜지스터의 다른 실시예를 도시한 것이다. 또한 이 실시예는 n-MOS에 의해 예시되었으며, 트랜지스터가 소영역에 형성될 수 있도록, p⁺층(102)의 인출전극(106)은 실리콘 영역쪽의 앞쪽으로 부터 인출된다.

한편, 이제까지 기술한 설명에서 본 발명은 바이폴라 트랜지스터와 같이 npn 트랜지스터를 이용한 것만을 예시해 왔다. 제53도는 pnp 트랜지스터가 사용된 1실시예를 도시한 특성도이다. 제53도에서 도시된 바와 같이 pnp 트랜지스터가 사용된다면, 제34도의 실시예와 같은 동일한 동작이 제39도의 메모리셀을 이용하여 달성될 수 있다. 제53도 실시예의 동작은 제34도 실시예의 동작과 마찬가지이다. 따라서, 고성능의 pnp 트랜지스터를 제조하는 것은 상당히 어렵다.

본 발명은 MOS 트랜지스터가 메모리셀에 사용된 실시예와 관련하여 설명된 바와 같이 일정전류 구동능력의 메모리셀을 소규모 사이즈로 용이하게 생산해낼 수가 있다. 비록, 바이폴라 트랜지스터가 메모리셀에 대해 사용되고 회로구성이 종래기술과 상당히 다를지라도 일정전류 구동능력을 갖는 메모리셀을 구성하는 것은 절대적으로 불가능한 것은 아니다. 그러나, 바이폴라 메모리셀 영역이 MOS 메모리셀보다 크다는 단점을 피하는 것은 일반적으로 불가능하다.

본 발명은 특정한 주변회로가 메모리셀을 구동시키는 데 사용된 실시예와 관련하여 설명되어 왔다. 본 발명의 메모리셀과 조합되어 사용된 주변회로는 실시예의 특정한 주변회로에 한정되지 않는다. 본 발명의 저소비전력의 메모리셀을 이용하기 위하여 사용된 주변회로가 바이폴라 트랜지스터와 MOS 트랜지스터가 조합된 것을 이용한 B-CMOS회로이라면, 고속이며, 저소비전력의 이점을 양립할 수 있다. 속도가 별로 중요하지 않는 경우에 최고속용 바이폴라 트랜지스터와 MOS 트랜지스터로 주변회로를 구성할 수 있다.

본 발명에 따르면, 종래기술에서 바이폴라 트랜지스터 없이는 얻을 수 없었던 초고속을 극히 적은 영역을 갖는 MOS 셀로 실현하는 것에 의해 종래기술보다 더 빠른 속도와 큰 용량을 갖는 메모리를 실현할 수 있다. 대용량 메모리가 충분하게 그 성능을 나타내게 하기 위해서는, 칩에 고성능이 부여되도록 논리회로를 공통칩에 마련하는 것이 바람직하다. 본 발명의 초고속 메모리는 충분하게 논리회로를 지지할 수 있도록 소영역을 갖기 때문에 이러한 목적은 본 발명에 의해 적절히 달성될 수 있다.

본 발명에서는 소영역에서 대용량이고 초고속인 메모리를 제조하는 것이 가능하다. 따라서, 본 발명은 논리회로 및 메모리 회로를 공통칩에 배치하는 것에 의해 LSI 칩을 구성할 때 매우 좋은 장점들을 얻을 수 있다.

일정전류 구동능력을 갖는 메모리셀 어레이 및 디지트선에 결합된 에미터를 갖는 바이폴라 트랜지스터로 구성된 센스회로를 포함하는 본 발명에 의해 고속이고 저소비전력을 동시에 달성할 수 있다. 본 발명에 따르면, 바이폴라 메모리셀과 같은 고속동작을 MOS 트랜지스터를 이용한 일정전류 구동능력을 갖는 메모리셀을 이용하므로써 실현시킬 수 있다.

그러므로, 본 발명에 따르면, 다음과 같은 우수한 효과를 얻을 수 있다. 즉, 바이폴라 메모리셀보다 빠르거나 동일한 속도를 CMOS 또는 MOS 스테이틱 메모리셀보다 크거나 동일한 사이즈를 갖는 메모리셀로 달성할 수 있고, 비록 선택워드선과 메모리셀이 접속되어 있더라도 전류흐름에 대해서 메모리셀을 하나로 제한할 수 있으므로, 메모리셀을 종래의 CMOS의 소비전류보다 낮은 소비전력으로 구성할 수 있다는 효과를 얻을 수 있다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.

Claims (45)

1. 온 또는 오프상태를 갖는 여러개의 메모리셀을 갖는 메로리셀어레이, 상기 메모리셀을 매트릭스로 접속하는 여러개의 비트선과 워드선, 상기 비트선을 선택하는 수단, 여러개의 전류원수단을 갖는 센스회로를 포함하며, 상기 각각의 메모리셀은 온상태에서 상기 비트선중의 대응하는 하나로 유입 또는 유출되도록 일정셀전류를 공급하고, 상기 각각의 전류원수단은 상기 비트선중의 하나가 선택되었을때 상기 대응하는 비트선으로 유입 또는 유출되는 비트선구동전류를 공급하기 위해 상기 비트선중의 대응하는 하나에 접속되고, 상기 비트선구동전류는 상기 일정셀전류와 상기 비트선구동전류를 비교하는 중첩전류를 형성하기 위해 상기 대응하는 비트선내의 상기 일정셀전류보다 크고, 상기 센스회로는 여러개의 센스트랜지스터를 갖고, 상기 중첩전류의 변화가 상기 메모리셀중의 대응하는 하나의 온 또는 오프상태에 대응할때, 상기 각각의 센스트랜지스터는 상기 센스 트랜지스터에서 상기 비트선중의 상기 대응하는 하나로 유입 또는 유출하는 상기 중첩 전류의 변화를 감지하기 위해 상기 비트선중의 대응하는 하나에 접속되는 반도체메모리.
2. 제1항에 있어서, 상기 센스회로는 상기 중첩 전류를 얻도록, 상기 비트선구동전류와 상기 일정셀전류를 가산 또는 감산하는 수단을 갖는 반도체메모리.
3. 제2항에 있어서, 논리회로를 또 포함하고, 전체가 단일공통칩상에 구성된 반도체메모리.
4. 제2항에 있어서, 바이폴라트랜지스터로 구성되고, 적어도 센스앰프, 어레이 구동회로, 디코더회로 및 버퍼회로를 갖는 주변회로를 포함하는 반도체메모리.
5. 제2항에 있어서, 상기 메모리셀은 n-MOS와 p-MOS중의 하나인 MOS 트랜지스터 및 n-MOS와 p-MOS중의 다른 하나인 부하소자를 갖는 반도체메모리.
6. 제2항에 있어서, 상기 메모리셀은 MOS트랜지스터이고, 상기 각각의 메모리셀내에서 상기 MOS트랜지스터와 상기 워드선중의 하나 사이에 접속되는 부하소자를 포함하고, 상기 MOS트랜지스터의 소오스가 다른 하나의 워드선에 접속되고, 상기 MOS트랜지스터와 상기 비트선사이에 접속되는 결합수단을 포함하는 반도체메모리.
7. 제2항에 있어서, 상기 워드선중의 하나는 정전압원에 접속되는 반도체메모리.
8. 제2항에 있어서, 상기 센스트랜지스터는 바이폴라트랜지스터이고, 상기 센스회로는 상기 바이폴라트랜지스터의 컬렉터에서 각각 센스출력을 갖는 반도체 메모리.
9. 제2항에 있어서, 상기 각각의 메모리셀은 입출력단자와 적어도 2개의 교차결합된 MOS트랜지스터를 갖는 플립플롭을 포함하고, 상기 MOS트랜지스터는 기판 및 상기 기판과 상기 트랜지스터 사이에 상기 기판에서 상기 트랜지스터로 노이즈전하가 도달되는 것을 방지하는 수단을 갖는 반도체메모리.
10. 제1항에 있어서, 상기 각각의 메모리셀은 입출력단자와 적어도 2개의 교차결합된 MOS트랜지스터를 갖는 플립플롭을 포함하고, 상기 비트선에 상기 2개의 단자를 각각 접속하는 2개의 결합수단을 포함하며, 상기 각각의 결합수단은 상기 MOS트랜지스터중의 각각의 하나의 드레인과 상기 비트선사이에 접속된 적어도 하나의 전압강하를 공급하는 수단을 갖는 반도체메모리.
11. 제10항에 있어서, 상기 메모리셀의 MOS트랜지스터는 n-MOS와 p-MOS중의 하나이고, 부하소자는 n-MOS와 p-MOS중의 다른 하나인 반도체메모리.
12. 제11항에 있어서, 상기 결합수단은 상기 워드선에 접속되는 게이트, 상기 단자와 상기 비트선사이에 접속된 드레인과 소오스를 갖는 MOS트랜지스터를 포함하는 반도체메모리.
13. 제10항에 있어서, 각각의 상기 결합수단은 상기 워드선에 접속된 게이트, 상기 단자와 상기 비트선사이에 접속되는 드레인과 소오스를 갖는 MOS트랜지스터를 포함하는 반도체메모리.
14. 제1항에 있어서, 바이폴라 트랜지스터로 구성되고, 적어도 하나의 센스앰프, 어레이 구동회로, 디코더회로 및 버퍼회로를 갖는 주변회로를 포함하는 반도체메모리.
15. 제1항에 있어서, 논리회로를 또 포함하고, 전부가 단일 공통칩상에 구성된 반도체 메모리
16. 제1항에 있어서, 상기 비트선을 선택하는 수단은 비선택에서 선택상태로 전환하고, 상기 각각의 메모리셀은 1쌍의 상기 비트선에 접속되고, 상기 각각의 메모리셀은 적어도 상기 1쌍의 비트선이 선택되었을때, 기억정보에 따라서 상기 1쌍의 비트선중의 하나에 상기 일정셀전류 I_cell을 공급하는 제1의 수단을 포함하고, 상기 전류원수단은 비선택에서 선택상태로 전환되는 상기 1쌍의 비트선에 상기 비트선 구동전류 I_R을 공급하고, 센스회로는 상기 선택된 비트선에 흐르는 상기 비트선구동전류 I_R과 상기 셀전류 I_cell사이의 차를 검출하여 기억정보를 리드하도록, 상기 센스트랜지스터에 접속된 센스앰프수단을 포함하고, 상기 비트선구동전류 I_R과 상기 셀전류 I_cell은 2이상의 I_R/I_cell비를 갖고, 상기 센스트랜지스터는 각각의 1쌍의 비트선과 상기 센스앰프수단중의 하나사이에 각각 접속되는 에미터 컬렉터경로를 갖는 1쌍의 바이폴라트랜지스터를 포함하며, 상기 반도체메모리는 상기 바이폴라트랜지스터의 베이스에 리드제어신호를 공급하는 수단을 또 포함하는 반도체메모리.
17. 제16항에 있어서, 상기 I_R대 I_cell의 비는 10이상인 반도체메모리.
18. 제1항에 있어서, 상기 워드선을 선택하는 수단을 또 포함하고, 상기 각각의 메모리셀은 상기 메모리셀의 상기 워드선과 비트선이 선택되었을때만 상기 1쌍의 비트선의 상기 비트선중의 하나에 상기 셀전류 I_cell을 공급하는 수단을 포함하는 반도체메모리.
19. 제1항에 있어서, 상기 센스회로는 기억정보를 리드하도록, 상기 선택된 1쌍의 비트선에 흐르는 전류사이의 차를 검출하는 센스앰프수단을 포함하고, 상기 비트선구동전류 I_R과 상기I_cell은 2이상의 I_R대 I_cell의 비로써 I_RI_cell의 관계를 갖는 반도체메모리.
20. 제1항에 있어서, 비트선 선택신호를 공급하는 수단, 워드선 선택신호를 공급하는 수단, 리드신호를 공급하는 수단 및 상기 비트선에 접속되는 에미터, 리드제어신호가 공급되는 베이스 및 메모리셀정보를 출력하는 수단인 컬렉터를 포함하는 1쌍의 바이폴라 트랜지스터를 포함하며, 상기 각각의 메모리셀은 서로 교차결합되는 게이트와 드레인을 갖는 제1과 제2의 절연게이트형 구동트랜지스터를 구비한 플립플롭, 상기 구동트랜지스터중의 각각의 하나의 각각의 드레인에 접속되는 하나의 단자와 공통전압에 공통으로 접속되는 다른 하나의 단자를 각각 갖는 제1과 제2의 부하저항 및 각각의 비트선에 결합되는 제3과 제4의 절연게이트형 트랜지스터를 포함하고, 상기 바이폴라트랜지스터는 상기 제1과 제2의 절연게이트형 트랜지스터의 채널과 동일 반도체 도전형의 베이스를 갖는 반도체메모리.
21. 제20항에 있어서, 상기 비트선에 결합된 상기 제3과 제4의 절연게이트형 트랜지스터는 상기 제1과 제2의 절연게이트형 트랜지스터 채널과 반대의 채널형을 갖고, 상기 제1과 제2의 트랜지스터의 부하로써 각각 접속되는 반도체메모리.
22. 제1항에 있어서, 상기 센스트랜지스터는 바이폴라트랜지스터이고, 상기 센스회로는 상기 바이폴라트랜지스터의 컬렉터에서 각각 센스출력을 갖는 반도체 메모리.
23. 제1항에 있어서, 상기 각각의 메모리셀은 입출력단자와 적어도 2개의 교차결합된 MOS트랜지스터를 갖는 플립플롭을 포함하고, 상기 MOS트랜지스터는 기판 및 상기 기판과 상기 트랜지스터 사이에 상기 기판에서 상기 트랜지스터로 노이즈전하가 도달되는 것을 방지하는 수단을 갖는 반도체메모리.
24. 제1항에 있어서, 상기 비트선을 선택하는 수단은 비선택에서 선택상태로 전환하고, 상기 각각의 메모리셀은 1쌍의 상기 비트선에 접속되고, 상기 각각의 메모리셀은 적어도 상기 1쌍의 비트선이 선택되었을때, 기억정보에 따라서 상기 1쌍의 비트선중의 하나에 상기 일정셀전류 I_cell를 공급하는 제1의 수단을 포함하고, 상기 전류원수단은 비선택에서 선택상태로 전환되는 상기 1쌍의 비트선에 적어도 과도적으로 상기 비트선구동전류 I_R을 공급하고, 센스회로는 상기 선택된 1쌍의 비트선에 흐르는 상기 비트선구동전류 I_R과 상기 셀전류 I_cell사이의 차를 검출하여 기억정보를 리드하도록, 상기 센스트랜지스터에 접속된 센스앰프수단을 포함하고, 상기 비트선구동전류 I_R과 상기 셀전류 I_cell은 I_RI_cell의 관계를 갖는 반도체메모리.
25. 제24항에 있어서, 제1과 제2의 정전압원, 회로전원전압을 포함하고, 상기 각각의 메모리셀은 상기 제1과 제2의 절연게이트형 트랜지스터의 드레인과 상기 제1의 정전압원사이에 접속되는 제1과 제2의 부하를 또 포함하고, 상기 제1과 제2의 절연게이트형 트랜지스터는 상기 제2의 정전압원에 접속되는 소오스를 갖고, 상기 제1의 정전압원과 상기 제2의 정전압원의 전압사이의 전압차 V_cell은 상기 회로전원전압보다 작은 반도체메로리.
26. 제24항에 있어서, 상기 각각의 메모리셀은 서로 교차결합되는 게이트와 드레인을 갖는 제1과 제2의 절연게이트형 트랜지스터를 갖는 플립플롭 및 상기 비트선에 결합되는 제3과 제4의 절연게이트형 트랜지스터를 포함하는 반도체메모리.
27. 제26항에 있어서, 리드제어신호를 공급하는 수단 및 상기 비트선과 상기 센스앰프수단사이에 각각 접속되고, 상기 비트선에 접속되는 에미터, 상기 수단에 의해 리드제어신호가 공급되는 베이스 및 상기 센스앰프수단에 접속되는 컬렉터를 갖는 1쌍의 바이폴라트랜지스터를 또 포함하는 반도체메모리.
28. 제24항에 있어서, 리드제어신호를 공급하는 수단 및 상기 비트선과 상기 센스앰프수단사이에 각각 접속되고, 상기 비트선에 접속되는 에미터, 상기 수단에 의해 리드제어신호가 공급되는 베이스 및 상기 센스앰프수단에 접속되는 컬렉터를 갖는 1쌍의 바이폴라트랜지스터를 또 포함하는 반도체메모리.
29. 제24항에 있어서, 상기 센스앰프수단은 상기 1쌍의 비트선내의 전류차를 증폭하고, 노이즈를 저감하도록 적어도 2개의 전류 전압컨버터부하와 상기 부하에 동작가능하게 접속되는 2개의 차동앰프를 포함하는 반도체메모리.
30. 제29항에 있어서, 상기 각각의 메모리셀은 서로 교차접속되는 게이트와 드레인을 갖는 제1과 제2의 절연게이트형 트랜지스터를 갖는 플립플롭 및 상기 비트선에 결합되는 제3과 제4의 절연게이트형 트랜지스터를 포함하는 반도체메모리.
31. 제29항에 있어서, 리드제어신호를 공급하는 수단 및 상기 비트선과 상기 센스앰프수단사이에 각각 접속되고, 상기 비트선에 접속되는 에미터, 상기 수단에 의해 리드제어신호가 공급되는 베이스 및 상기 센스앰프수단에 접속되는 컬렉터를 갖는 1쌍의 바이폴라트랜지스터를 또 포함하는 반도체메모리.
32. 제30항에 있어서, 리드제어신호를 공급하는 수단 및 상기 비트선과 상기 센스앰프수단사이에 각각 접속되고, 상기 비트선에 접속되는 에미터, 상기 수단에 의해 리드제어신호가 공급되는 베이스 및 상기 센스앰프수단에 접속되는 컬렉터를 갖는 1쌍의 바이폴라트랜지스터를 또 포함하는 반도체메모리.
33. 제19항에 있어서, 상기 I_R대 I_cell의 비는 10이상인 반도체메모리.
34. 여러개의 메모리셀을 갖는 메모리셀어레이, 상기 메모리셀을 매트릭스로 접속하는 여러개의 비트선과 워드선, 여러개의 전류원수단을 포함하는 센스회로, 비선택에서 선택상태로 전환하여 상기 비트선을 선택하는 수단, 리드제어신호를 공급하는 수단을 포함하는 반도체메모리로써, 상기 각각의 전류원수단은 상기 비트선의 대응하는 하나에 접속되어 상기 대응하는 비트선으로 유입 또는 유출하는 비트선구동전류를 공급하고, 상기 비트선구동전류는 상기 대응하는 비트선에서의 일정셀전류보다 크며, 상기 메모리셀은 각각 1쌍의 상기 비트선에 접속되고, 각각의 상기 메모리셀은 적어도 1쌍의 비트선이 선택되었을때, 기억정보에 따라 1쌍의 상기 비트선중의 하나에 상기 일정셀전류 I_cell을 공급하는 제1의 수단을 포함하고, 상기 전류원수단은 비선택에서 선택상태로 전환되는 상기 1쌍의 비트선에 적어도 과도적으로 상기 비트선구동전류 I_R을 공급하고, 상기 센스회로는 기억정보를 리드하도록, 상기 선택된 1쌍의 비트선에 흐르는 전류차를 검출하는 센스앰프수단을 포함하고, 상기 비트선구동전류 I_R과 상기 일정셀전류 I_cell사이는 I_RI_cell의 관계를 갖고, 상기 각각의 메모리셀은 서로 교차접속된 게이트와 드레인을 갖는 제1과 제2의 절연게이트형 트랜지스터를 갖는 플립플롭 및 상기 비트선에 결합된 제3과 제4의 절연게이트형 트랜지스터를 포함하며, 또, 상기 반도체메모리는 상기 비트선과 상기 센스앰프수단사이에 각각 접속되고, 상기 비트선에 접속되는 에미터, 상기 수단에 의해 리드제어신호가 공급되는 베이스 및 상기 센스앰프수단에 접속되는 컬렉터를 갖는 1쌍의 바이폴라트랜지스터 및 상기 비트선과 상기 센스앰프수단사이에 접속되고, 노이즈를 저감하기 위해 상기 전류 I_R과 실질적으로 등가인 부가전류를 공급하는 수단을 포함하는 반도체메모리.
35. 제34항에 있어서, 상기 센스앰프수단은 상기 1쌍의 비트선내의 전류차를 증폭하고 노이즈를 저감하도록, 적어도 2개의 전류 전압컨버터부하와 상기 부하에 동작가능하게 접속된 2개의 차동앰프를 포함하는 반도체메모리.
36. 제35항에 있어서, 제1과 제2의 정전압원 및 회로전원전압을 포함하고, 상기 각각의 메모리셀은 상기 제1과 제2의 절연게이트형 트랜지스터의 드레인과 상기 제1의 정전압원사이에 접속되는 제1과 제2의 부하를 또 포함하고, 상기 제1과 제2의 절연게이트형 트랜지스터는 상기 제2의 정전압원에 접속되는 소오스를 갖고, 상기 제1의 정전압원과 상기 제2의 정전압원의 전압사이의 전압차 V_cell은 상기 회로전원전압보다 작은 반도체메모리.
37. 제36항에 있어서, 상기 전압차 V_cell은

    

    의 관계를 만족하며, 여기에서, β는 상기 제1과 제2의 절연게이트형 트랜지스터의 β값, V_T는 상기 제1과 제2의 절연게이트형 트랜지스터의 임계값전압, k는 상기 제1과 제2의 트랜지스터의 소오스와 드레인사이에 인가되는 상기 제1과 제2의 정전압의 비인 반도체메모리.
38. 여러개의 메모리셀을 포함하는 메모리셀어레이, 상기 메모리셀을 매트릭스로 접속하는 여러개의 비트선과 워드선, 여러개의 전류원수단을 포함하는 센스회로, 비선택에서 선택상태로 전환하여 상기 비트선을 선택하는 수단, 상기 워드선을 선택하는 수단을 포함하는 반도체메모리로써, 상기 각각의 전류원수단은 상기 비트선의 대응하는 하나에 접속되어 상기 대응하는 비트선으로 유입 또는 유출하는 비트선구동전류를 공급하고, 상기 비트선구동전류는 상기 대응하는 비트선에서의 일정셀전류보다 크며, 상기 메모리셀은 각각 1쌍의 상기 비트선에 접속되고, 각각의 상기 메모리셀은 적어도 상기 1쌍의 비트선이 선택되었을때, 기억정보에 따라서 1쌍의 상기 비트선중의 하나에 상기 일정셀전류 I_cell을 공급하는 제1의 수단을 포함하고, 상기 전류원수단은 비선택에서 선택상태로 전환되는 상기 1쌍의 비트선에 적어도 과도적으로 비트선구동전류 I_R을 공급하고, 상기 센스회로는 기억정보를 리드하도록, 상기 선택된 1쌍의 비트선에 흐르는 전류차를 검출하는 센스앰프수단을 포함하고, 상기 비트선구동전류 I_R과 상기 일정셀전류 I_cell사이는 I_RI_cell의 관계를 갖고, 상기 각각의 메모리셀은 상기 메모리셀의 워드선과 비트선이 선택되었을때만, 상기 1쌍의 비트선의 상기 비트선중의 하나에 상기 셀전류 I_cell를 공급하는 수단을 포함하는 반도체메모리.
39. 여러개의 메모리셀을 포함하는 메모리셀어레이, 상기 메모리셀을 매트릭스로 접속하는 여러개의 비트선과 워드선, 여러개의 전류원수단을 포함하는 센스회로, 비선택에서 선택상태로 전환하여 상기 비트선을 선택하는 수단, 제1과 제2의 정전압원 및 회로전원전압을 포함하고, 상기 각각의 전류원수단은 상기 비트선의 대응하는 하나에 접속되어 상기 대응하는 비트선으로 유입 또는 유출하는 비트선구동전류를 공급하고, 상기 비트선구동전류는 상기 대응하는 비트선에서의 일정셀전류보다 크며, 상기 메모리셀은 각각 1쌍의 상기 비트선에 접속되고, 각각의 상기 메모리셀은 적어도 상기 1쌍의 비트선이 선택되었을때, 기억정보에 따라서 1쌍의 상기 비트선중의 하나에 상기 일정셀전류 I_cell을 공급하는 제1의 수단을 포함하고, 상기 전류원수단은 비선택에서 선택상태로 전환되는 상기 1쌍의 비트선에 적어도 과도적으로 상기 비트선구동전류 I_R을 공급하고, 상기 센스회로는 기억정보를 리드하도록, 상기 선택된 1쌍의 비트선에 흐르는 전류차를 검출하는 센스앰프수단을 포함하고, 상기 비트선구동전류 I_R과 상기 일정셀전류 I_cell사이는 I_RI_cell의 관계를 갖고, 상기 각각의 메모리셀은 상기 제1과 제2의 절연게이트형 트랜지스터의 드레인과 상기 제1의 정전압원사이에 접속되는 제1과 제2의 부하를 또 포함하고, 상기 제1과 제2의 절연게이트형 트랜지스터는 상기 제2의 정전압원에 접속되는 소오스를 갖고, 상기 제1의 정전압원과 상기 제2의 정전압원의 전압사이의 전압차 V_cell은 상기 회로전원전압보다 작고, 상기 전압차 V_cell은

    

    의 관계를 만족하며, 여기에서, β는 상기 제1과 제2의 절연게이트형 트랜지스터의 β값, V_T는 상기 제1과 제2의 절연게이트형 트랜지스터의 임계값전압, k는 상기 제1과 제2의 트랜지스터의 소오스와 드레인사이에 인가되는 상기 제1과 제2의 정전압의 비인 반도체메모리.
40. 여러개의 메모리셀을 포함하는 메모리셀어레이, 상기 메모리셀을 매트릭스로 접속하는 여러개의 비트선과 워드선, 여러개의 전류원수단을 포함하는 센스회로, 비선택에서 선택상태로 전환하여 상기 비트선을 선택하는 수단을 포함하며, 상기 각각의 전류원수단은 상기 비트선의 대응하는 하나에 접속되어 상기 대응하는 비트선으로 유입 또는 유출하는 비트선구동전류를 공급하고, 상기 비트선구동전류는 상기 대응하는 비트선에서의 일정셀전류보다 크며, 상기 메모리셀은 각각 1쌍의 상기 비트선에 접속되고, 각각의 상기 메모리셀은 적어도 상기 1쌍의 비트선이 선택되었을때, 기억정보에 따라 상기 1쌍의 상기 비트선중의 하나에 상기 일정셀전류 I_cell을 공급하는 제1의 수단을 포함하고, 상기 전류원수단은 비선택에서 선택상태로 전환되는 상기 1쌍의 비트선에 적어도 과도적으로 상기 비트선구동전류 I_R을 공급하고, 상기 센스회로는 기억정보를 리드하도록, 상기 선택된 1쌍의 비트선에 흐르는 전류차를 검출하는 센스앰프수단을 포함하고, 상기 비트선구동전류 I_R과 상기 일정셀전류 I_cell사이는 2이상의 I_R대 I_cell의 비로써 I_RI_cell의 관계를 갖고, 상기 센스앰프수단은 상기 1쌍의 비트선내의 전류차를 증폭하고 노이즈를 저감하도록, 적어도 2개의 전류 전압컨버터부하와 상기 부하에 동작가능하게 접속된 2개의 차동앰프를 포함하는 반도체메모리.
41. 제40항에 있어서, 상기 I_R대 I_cell의 비는 10이상인 반도체메모리.
42. 제41항에 있어서, 상기 각각의 메모리셀은 서로 교차결합된 게이트와 드레인을 갖는 제1과 제2의 절연게이트형 트랜지스터를 갖는 플립플롭 및 상기 비트선에 결합되는 제3과 제4의 절연게이트형 트랜지스터를 포함하는 반도체메모리.
43. 제42항에 있어서, 리드제어신호를 공급하는 수단 및 상기 비트선과 상기 센스앰프수단사이에 각각 접속되고, 상기 비트선에 접속되는 에미터, 상기 수단에 의해 리드제어신호가 공급되는 베이스 및 상기 센스앰프수단에 접속되는 컬렉터를 갖는 1쌍의 바이폴라 트랜지스터를 또 포함하는 반도체메모리.
44. 제41항에 있어서, 리드제어신호를 공급하는 수단 및 상기 비트선과 상기 센스앰프수단사이에 각각 접속되고, 상기 비트선에 접속되는 에미터, 상기 수단에 의해 리드제어신호가 공급되는 베이스 및 상기 센스앰프수단에 접속되는 컬렉터를 갖는 1쌍의 바이폴라 트랜지스터를 또 포함하는 반도체메모리.
45. 제41항에 있어서, 상기 비트선과 상기 센스앰프수단사이에 접속되고, 노이즈를 저감하기 위해 상기 전류 I_R과 실질적으로 등가인 부가전류를 공급하는 수단을 또 포함하는 반도체메모리.

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