JP2915006B2

JP2915006B2 - 半導体メモリ

Info

Publication number: JP2915006B2
Application number: JP1178152A
Authority: JP
Inventors: 紀之本間; 博昭南部; 邦彦山口; 徹中村; 一男金谷; 陽治出井; 賢一大畠; 義彰桜井; 久幸樋口
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd
Current assignee: Hitachi Ltd; Japan Display Inc
Priority date: 1989-07-12
Filing date: 1989-07-12
Publication date: 1999-07-05
Anticipated expiration: 2014-07-05
Also published as: JPH0344893A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、高速BiCMOSスタテイツク型メモリ回路に関
する。

〔従来の技術〕

従来の半導体メモリについては、例えば「アイエス
エスシーシーダイジエストオブテクニカル
ペーパーズ（ISSCC Digest of Technical Papers,pp.21
2−213,Feb.1986“A13ns/500mW 64kb ECL RAM"）」や特
開昭62−58487号公報に記載されている。

従来の大抵のメモリLSIはアドレス・バツフア、アド
レス・デコーダ、メモリセルアレー、センス回路、出力
バツフア等を含み、同じ回路構成を有している。例え
ば、大抵のBiCMOSスタテイツク型メモリは、第3A図に示
す構成をしているし、大抵のバイポーラメモリは第3C図
に示す構成をしている。

第3A図において、アドレス信号AX₀,AX₁はアドレス・
バツフアXBに入力され、肯定出力と否定出力が出され
る。なお、この例では２入力として示しているが、勿
論、一般には入力数はもつと多い。上記のアドレス・バ
ツフアXBは、特にアドレス信号AX₀,AX₁がECL（emitter
coupled logic）レベルの場合には、主にバイポーラ・
トランジスタで構成されることが多い。

アドレス・バツフアXBの出力は、プリデコーダXD（こ
の場合はNANDゲートで構成）でデコードされる。プリデ
コーダXDの出力は、デコーダ・ドライバXDDに印加さ
れ、ワード線のうちの１本が選択される。第3A図の構成
では、選択されたワード線WLに接続されている複数個の
メモリセルMCは全て選択される。

一方、列方向の選択は、処選択回路YSに列選択信号YS
Sを印加して行う。

このようにして、選択された行（ワード線）と選択さ
れた列との交点にあるメモリセルの情報がセンス回路SE
NSのカレントスイツチのベースへ読み出されてくる。こ
の信号をセンス回路SENSで増幅し、出力バツフア（図示
しない）に印加する。書き込みに際しては、コモンセン
ス線CSLを書き込むデータに従つて高あるいは低レベル
に設定したのち、列選択回路YSを選択するか、またはデ
イジツト線DL,DL′を直接、高または低レベルに設定し
て書き込みを行う。なお、そのための回路は図示してい
ない。

なお、メモリセルMCは２個のnMOSトランジスタと２個
の負荷抵抗からなるフリツプフロツプと、結合素子とな
る２個のnMOSトランジスタとから構成されている。

第3A図の主要部分の動作波形を第3B図に示す。ワード
線WLの波形は（ａ）に示すように高レベルはほぼV
_EE（−5.2V）、低レベルはほぼV_CC（0V）である。メモ
リセルが選択されるとデイジツト線に電圧信号が読出さ
れる。この信号は（ｂ）に示すように振幅は約50mVであ
る。この信号をバイポーラトランジスタで増幅して約25
0mVのセンス出力を得る。

第3A図に示したBiCMOSメモリは、メモリセル面積はバ
イポーラメモリに比べて小さく、しかも比較的高速であ
るが、アクセス時間はバイポーラ・メモリに比べると遅
い。その主な原因は、チツプ外部からの入力信号が振幅
の小さいECLレベルの信号であるとしても、第3B図に示
すように、ワード線駆動信号その他の内部信号が振幅5V
程度のMOS信号であり、その変換に時間を要することに
ある。また、大容量になればなるほど負荷が大きくなる
ワード線の振幅が5Vであり非常に振幅が大きくアクセス
時間を大きくしている。また負荷が大きなデイジツト線
は振幅が50mVと比較的小さいが、MOS型のメモリセルは
駆動能力が小さく0.1mA程度の電流しか流せないため、
やはりアクセス時間を大きくしている。

一方、第3C図は現在最も高速でバイポーラメモリのセ
ルアレーの回路図であり、第3D図はその動作波形であ
る。図示されているように、バイポーラメモリではワー
ド線の振幅は1V程度と低振幅であり、高速化が可能とな
つている。メモリセルが選択されると、メモリセルのオ
ン側トランジスタが接続されているデイジツト線の読出
し電流I_Rはメモリセルのオン・トランジスタから流れ、
メモリセルのオフ側トランジスタが接続されているデイ
ジツト線の読出し電流はセンス・トランジスタから流れ
る。メモリセルとセンス・トランジスタはカレントスイ
ツチを構成しており、読出し電流はベース電圧の高い方
のトランジスタから流れる。デイジツト線の電圧は、エ
ミツタフオロワの場合と同様に、読出し電流の流れるト
ランジスタのベース電圧より1V_BE小さい値に決まり、第
3D図（ｂ）に示すように振幅は約200mVである。このよ
うに振幅は比較的大きいが、バイポーラメモリの場合駆
動能力が大きく数mAの電流を流せるため高速でデイジツ
ト線を充放電でき、極めて高速となる。

一方、例えば第3A図において周辺回路の大部分をバイ
ポーラ回路とし、ワード線駆動信号その他の内部信号を
低振幅化すると、周辺回路は高速となるものの、メモリ
セルを構成するMOSトランジスタを低振幅で駆動するた
めにトランジスタのgmが低下するので、全体的にやはり
読み出しおよび書き込みが遅くなる。

このように、第3A図の従来型のMOSメモリセルまたはC
MOSメモリセル（第3A図のメモリセルMCにおいて負荷抵
抗をpMOSで置き換えたもの）を用いていたのでは高速化
が困難であるため、従来からあるバイポーラメモリに対
して、メモリセルのみをMOSまたはCMOSメモリにセリに
置き換えてバイポーラメモリと類似の動作をさせようと
いうメモリも考案されている。

例えば第４図のメモリセル（例えば、アイエスエスシ
ーシーダイジエストオブテクニカルペーパーズIS
SCC Digest of Technical Papers pp.44−45,Feb.1970
に記載）は公知のメモリセルであるが、このセルにおい
て、負荷抵抗はR₁,R₂であり、その他の抵抗は例えば書
き込み特性を改善するためものであつて基本的なメモリ
動作には関係ないので省略してもよい。そこで第４図の
R₃〜R₆を省略してバイポーラトランジスタをMOSトラン
ジスタに書き換えたBiCMOSメモリ（例えば、特開昭62−
58486号に記載）が提案されている。第5A図は上記のメ
モリを示す図である。

また、第3C図に示したバイポーラメモリにおいて、メ
モリセルをCMOSセルにそのまま置き換えた例も特公昭63
−31879号に記載されている。その回路図を第5B図に示
す。

〔発明が解決しようとする課題〕

しかし、上記のように単にバイポーラトランジスタを
MOSトランジスタに置き換えても満足できる結果を得ら
れない。

例えば、第5A図〔（ａ）は特開昭62−58486号の第１
図、（ｂ）は同じく第２図）〕に示すメモリにおいて
は、読み出しは動作上はうまく行くが書き込みは動作上
でもうまく行なわれない。すなわち、第5A図のメモリで
読み出しを行うには、バイポーラメモリの場合と同様に
選択するワード線に負のパルスを印加する。選択された
ワード線に接続されているメモリセルの例えばトランジ
スタT18がオンであるとすると、ダイオードD6を通じて
電流が流れ、デイジツト線BL1が低レベルとなつて情報
が読み出される。この動作はバイポーラメモリの場合と
同じである。しかし、MOSトランジスタの電流駆動能力
は小さい（通常0.1mA程度）ため、読み出し電流は超高
速のバイポーラメモリの場合（数mA）に比べて１桁程度
小さく、負荷の重いデイジツト線を高速で充放電するこ
とが出来ないため、読み出し速度はバイポーラメモリに
比べて非常に遅くなる。

一方、書き込みの場合は、MOSメモリとバイポーラメ
モリとでは事情が異なる。例えば、第5A図の選択された
メモリセルにおいて、T18がオン、T17がオフとして、こ
のメモリセルに逆情報を書き込む場合を考える。この場
合、上記の公開公報にも記載されているように、T16,Q
6,Q4をオンとし、BL1の電位を低下させる。

もし、メモリセルが第４図のようにバイポーラトラン
ジスタを使用している場合であれば、Q18がオンであれ
ば選択されたメモリセルのトランジスタQ18のコレクタ
電流もベース電流もダイオードSBを経て流れる。従つて
デイジツト線DLの電位が低下するとダイオードSBが非導
通となり、ベース電流は抵抗値の高い抵抗R₁からのみ流
れるようになる。そのため、Q18のベース電位は低下
し、トランジスタQ18はオフとなる。その結果、Q18のコ
レクタの電位は高くなるのでQ17はオンとなり、書き込
みが完了する。しかし、第5A図のMOSメモリセルの場合
はトランジスタT18にはベース電流が流れないので、BL1
が低レベルになつてもT18のゲート電圧は低下しない。
従つてトランジスタのリークがない限りT18はオン、T19
はオフ状態を続けることになるので、書き込みは行われ
ない。また、たとえトランジスタ等のリーク等によつて
書き込みが行われたとしても、書き込み時間は非常に大
きなものとなる。

また第5B図においては、第3C図の従来のバイポーラメ
モリにおいてメモリセルだけをMOSセルに置き換えバイ
ポーラメモリと同様な動作をさせようとしたものであ
る。すなわち、バイポーラメモリと同様にメモリセルの
読みだしは、記憶情報に応じてセンストランジスタ（Q
_WC1,Q_WC1等）のどちらかからメモリセルトランジスタか
らの電流のみを流し、読みだしを行なおうとするもので
ある。メモリセルはMOSトランジスタで構成されている
ため、セルに流せる電流は例えば高高100μＡ程度と小
さいため、この様な動作をさせるには明細書にも記載さ
れているように電流I_D1等はセル電流（例えば100μＡ）
よりかなり小さく（例えば1/100に）する必要がある。
そのため、デイジツト線の充放電に時間がかかり高速化
できない。また、この従来例では、MOSセルをTTLに近い
レベルで動作させるため、メモリセルの駆動にも時間が
かかり、結局バイポーラメモリに比べアクセス時間およ
び書き込み時間は、集積度にもよるが５倍程度以上とな
つてしまう。

上記のように、バイポーラメモリのメモリセルだけを
MOSまたはCMOSメモリセルに置き換えて従来どうりの動
作をさせようとしても、一般的には満足できる高速動作
を得ることは困難である。

本発明の１つの目的は、高速なアクセス時間、例えば
バイポーラメモリと同等以上のアクセス時間を達成でき
るBiCMOSメモリを提供することである。

本発明の他の目的は、低消費電力のBiCMOSメモリを提
供することにある。

本発明の更に他の目的は、高集積化可能なBiCMOSメモ
リを提供することにある。

本発明は、上記の目的を達成するため、定電流駆動特
性を持つメモリセルよりなるメモリセルアレーと、少な
くとも２個の電流源又は電流切り換えスイツチと２個の
バイポーラトランジスタを含み、上記２個のバイポーラ
トランジスタのエミツタを上記セルアレーのデイジツト
線に接続してなるセンス回路を有する、大容量で低消費
電力の半導体メモリを提供することである。この場合、
メモリセルとしてはメモリセル自体が一定電流を流し得
る特性を持つセルであればどのようなものでもよいが、
この様な特性を持つメモリセルとしてはMOSトランジス
タで構成したものがセル面積などの点から優れている。
また、センス回路にはメモリセルに流れる電流よりも大
きな電流を流しておき、読みだしはその電流にたいしメ
モリセルからの電流を加算又は減算して情報を読みだ
す。センス回路に流す電流はメモリセルからの読みだし
電流よりも大きいのでデイジツト線やセンス回路を高速
で充放電作でき高速動作が可能となる。

〔課題を解決するための手段〕

以上の目的を達成するため、本発明は特許請求の範囲
に記載するように構成している。

まず、第１請求項（例えば第1A図の実施例に記載）は
本発明のメモリの基本構成に係るものであり、第２請求
項（例えば第1A図の実施例に記載）は本発明のメモリの
基本センス方式に係るものである。

つぎに、第３〜第７請求項は第１又は第２請求項にお
けるメモリセルの構成に関するものであり、第３請求項
は第１請求項におけるメモリセルとして適する基本的な
一実施例メモリセル（例えば第８図の実施例に記載）を
使用したもの、第４請求項は本発明において使用するに
適したメモリセルのもう１つの実施例（例えば第６図の
実施例に記載）を使用したもの、第５〜第７請求項はメ
モリセルを構成するフリツプフロツプの具体的構成（例
えばそれぞれ、第14,第８又は11,第12又は13図の実施例
に記載）を示すものである。

次に、第８〜９請求項に記載の発明は、半導体メモリ
の構成に係るものであり、実施例は例えば第1,2,7,9A,1
0,20図の実施例に記載されている。

第10〜第13請求項は、本発明に使用するに適したメモ
リセルのもう１つの実施例に関するもので、第10請求項
は結合素子としてダイオードとMOSトランジスタを直列
接続したメモリセル（例えば第15図に記載）を使用した
もの、第11および第12請求項はメモリセルの具体例を示
すもの、第13請求項は、メモリセルアレーの構成例を示
すものである。

第14請求項（例えば第1,2,7,9,10,20図の実施例に記
載）はセンス回路の具体的構成を示すもの、第15請求項
（例えば第18,19図の実施例に記載）はフリツプフロツ
プを構成するMOSトランジスタに防雑音機構を有するも
の、第16請求項は周辺回路の構成を示すもの、第17請求
項は同一チツプ上に論理回路を備えたもの、である。

〔作用〕

まず、本発明に従つた半導体メモリの一実施例におい
ては、前記第5A図のメモリセルを使用したメモリセルア
レーのデイジツト線に１個または２個以上のバイポーラ
トランジスタのエミツタを接続し、そのバイポーラトラ
ンジスタでデイジツト線のセンスや駆動を行う。このよ
うな構成にすることにより、読み出し時にはデイジツト
線の電位はバイポーラトランズタでクランプされて殆ど
変動しなくなるので、MOSトランジスタの小電流でも十
分高速で読み出しが出来る。また、書き込みに際して
は、バイポーラトランジスタのベース電圧を上昇させて
デイジツト線の電位を上昇させて書き込みを行うので、
それまでオフであつたトランジスタが強制的にオンとな
つて書き込みが行われる。またメモリセルの選択に際し
ては、上記のバイポーラトランジスタのベース電圧を適
当な値に保つことにより、選択ワード線に接続されて全
てのメモリセルに同時に読み出しを行うことも出来る
し、非選択のデイジツト線のトランジスタのベース電圧
を全て下げることで選択されたデイジツト線に対しての
み読み出しを行うようにすることも出来る。全てのメモ
リセルを同時に読みだす場合には、高速性が得られる
が、全てのデイジツト線に電流が流れるので消費電力は
大きくなる。反対に、１個のメモリセルのみを選択する
場合には、選択されたデイジツト線に接続されたトラン
ジスタのベース電圧を低レベルから高レベルへと切り換
えてデイジツト線を低レベルから高レベルへと変化させ
るが、その際大きな放電電流がセンス系に流れ、その電
流がおさまるまでは読み出しを行うことができない。そ
のため高速性は多少損なわれるが、読み出し電流が１本
のワード線にしか流れないので、消費電力は非常に小さ
くなる。また、１本のワード線に流れる電流も非常に小
さくなるので、電圧降下およびマイグレーシヨンの点で
非常に有利になるという利益も得られる。

以上のように、この実施例においては、第5A図のメモ
リセルを使用してバイポーラメモリと同程度の高速性を
達成することが可能となるが、低消費電力と高速性の両
者を同時に満たすことは困難である。そこで、更に高速
性を達成すると同時に低消費電力性をも達成するため、
本発明のもう一つの実施例においては、MOSまたはCMOS
セルにおいて、MOSトランジスタのドレーンとデイジツ
ト線との間の結合ダイオードの極性を第5A図と反対に
し、デイジツト線に１個以上のバイポーラトランジスタ
のエミツタと定電流源を接続し、読み出し電流をメモリ
セルから流すように構成する。この構成では、デイジツ
ト線を選択するときはバイポーラトランジスタのベース
を低レベルとしてデイジツト線の電位を低レベルとす
る。従つて、選択から非選択へ向かうときにはデイジツ
ト線の充電電流がバイポーラトランジスタを流れるが、
この電流はセンス用トランジスタではなくデイジツト線
駆動用トランジスタから流せるので、読み出しが遅くな
ることはない。

このようなメモリ動作は、MOSメモリセルのような定
電流駆動特性のメモリセルとバイポーラの周辺回路との
組合せ、しかもメモリセルの電流よりも大きな電流をセ
ンス回路に流すことにより初めて可能となるものであ
り、通常のバイポーラ・メモリセルのような定電圧駆動
特性のメモリセルで構成されている場合、又は定電流特
性のメモリセルを使用しても従来のバイポーラメモリと
同様にセンス回路に流す電流が本質的にセル電流と等し
いようなメモリの場合には高速性の実現は不可能であ
る。

以上のように、本発明によれば、従来のバイポーラメ
モリセルとは異なる形式の定電流駆動特性のメモリセ
ル、例えばダイオード結合型MOSまたはCMOSセルを用い
ることにより、高速性と低消費電力性の両者を同時に実
現することの出来るメモリセルが可能となる。

また、ダイオード結合型のバイポーラメモリセルでバ
イポーラトランジスタをMOSトランジスタに置き換えた
形のメモリセルを用いて、バイポーラ・メモリセルを用
いた場合と同等の高速性を実現することが可能となる。

〔実施例〕

第1A図は、第８図に示すような本発明のメモリセルを
用いた本発明の半導体メモリの一実施例図であるが、説
明の都合上、第2A図の実施例を先に説明する。

第2A図は本発明の一実施例の回路図であり、特開昭62
−58487号に記載のメモリセルを用いて超高速メモリを
構成するのに非常に適した周辺回路を備えた半導体メモ
リを示す。

この構成のメモリセルに特に適した定電圧駆動特性の
メモリセルとしては、第5B図や第12図（ｂ）に示す抵抗
負荷型のメモリセルよりも第６図に示すCMOS型メモリセ
ルの方が特性上優れている。

第６図のメモリセル（第２図のメモリセル21として使
用）は、２個のpMOSと２個のnMOSからなるフリツプフロ
ツプと、ダイオード13,13′からなる結合素子とから構
成されており、ダイオード13,13′を介してデイジツト
線22,22′に接続される。

なお、第６図には破線でキヤパシタを示しているが、
これらのキヤパシタは高速化や耐α線対策のためのもの
であり、必要がなければ省略しても良い。また、ダイオ
ード13,13′としてはどのようなダイオードを使用して
も良いが、高速性やラツトアツプがないことからポリシ
リコンのダイオードやSBD（シヨツトキーバリア・ダイ
オード）が適しており、更に小形化の点を考慮すればポ
リシリコン（poly Si）のダイオードが特に適してい
る。

次に、第2A図に戻つて、デイジツト線22,22′には、
センス、駆動用のバイポーラ・トランジスタ23,23′の
エミツタが接続される。このバイポーラ・トランジスタ
のコレクタには、負荷デバイス24,24′が接続される。
第2A図では負荷デバイスとしてMOSトランジスタを使用
しているが、勿論、普通の抵抗を負荷デバイスとして使
用しても良い。

また、バイポーラ・トランジスタ23,23′のコレクタ
からのセンス出力は、トランジスタ25,25′および26か
らなるプリアンプに印加される。トランジスタ25,25′
のコレクタは、同様の多数個のトランジスタのコレクタ
とコレクタ・ドツトされ、センス・トランジスタ27,2
7′のエミツタに接続される。

また、トランジスタ27,27′のコレクタから取り出さ
れたセンス出力は、エミツタ・フオロワ29,29′を経
て、出力回路等に印加される。なお、41で示した四角は
ワード線のドライバである。

以上のようなメモリ構成にすることにより、前記第3A
図および第5A図に示した従来型メモリとは異なり、デイ
ジツト線の電圧変動が非常に小さいため、メモリセルの
情報（即ちコレクタ電位の高低）を高速でデイジツト線
に読み出すことが出来る。また、同様に、書き込みに際
しては、デイジツト線の電圧をバイポーラトランジスタ
で高速で駆動でき、またデイジツト線上の情報を高速で
メモリセルに取り込めるので、高速の書き込みが可能と
なる。

次に、第７図は第2A図の半導体メモリの主要部を示す
回路図である。また、第2B図は、第2A図の各部の動作波
形を示す。以下、第７図に基づいて第２図のメモリの基
本的な動作を説明する。

第７図において、読み出し状態においては、センス・
トランジスタ23,23′のベースには、例えば、−2.6Vを
印加する。この実施例では、上下のワード線は選択，非
選択に係らずほぼ一定の電位差を保つように駆動され
る。なお、特開昭62−58487号公報に示されているよう
に、下側ワード線のみを駆動するようにも勿論できる。

ワード線を選択するには、選択ワード線を低レベル
（例えば下側ワード線を−4.4V）にし、非選択ワード線
を高レベル（下側ワード線を例えば−2.6V）にする。例
えば、ワード線15が選択された場合には、選択ワード線
15に接続されているメモリセル内では、nMOS12′とpMOS
11がオンで、nMOS12とpMOS11′がオフであるとする。こ
の時、トランジスタのV_BEおよびダイオードのV_Fを共に
0.75Vとすれば、デイジツト線22′は−3.15Vとなり、ト
ランジスタ12′のドレインは−3.9Vとなる。

上下のワード線15,16は、電位差がほぼ一定の例えば
1.8Vであるように駆動されるので、選択された下側ワー
ド線16の電位は−4.4Vである。従つて、オン状態のnMOS
12′のソース・ドレーン間には0.5Vの電圧がかかり、例
えば、0.1mA程度の定電流が流れる。この電流は、ダイ
オード13′とトランジスタ23′とを経て、抵抗24′（第
2A図では負荷24,24′をnMOSで構成しているが、本図で
は抵抗で構成している）から流れる。この際、デイジツ
ト線22,22′にメモリセルからの読み出し電流程度以上
の適当な電流I_Dを流しておけば、トランジスタ23,23′
等での電流切り換わり量が少なくなるので、デイジツト
線の電位は殆ど変動しなくなる。例えば、第2A図（ｂ）
のようにデイジツト線の振幅は7.5mV程度にできる。
（なお、電流I_Dとしては大きいほ高速化が可能だが、大
きいと消費電力が増加する。その場合は第1A図又は第9A
図のように電流切り換え回路を使用すればよい。）一
方、オフ側のnMOSトランジスタ12のコレクタ電圧は−2.
6V（上側ワード線15の電圧に等しい）であるので、ダイ
オード13は導通しない。従つて、抵抗24にはメモリセル
からの電流は流れない。このように、メモリセルに蓄え
られている情報に従つて抵抗24,24′のうちどちらかに
メモリセルからの電流が流れて、第2A図（ｃ）のように
電圧降下に差（約50mV）が生ずるので、それをトランジ
スタ25,25′および26からなる差動増幅器で増幅し、コ
モンセンス線25c,25c′に出力する。（第2A図（ｄ））どのデイジツト線からの出力をコモンセンス線に出す
かは、トランジスタ26のベースにデイジツト線デコーダ
の出力（選択された１個のみが高レベル、その他は低レ
ベル）を加え、選択するデイジツト線の差動増幅器のみ
に電流を流すことで行う。

以上の説明から分かるように、負荷の大きなデイジツ
ト線の電位は、読み出しの際には殆ど変動しないので応
答は速い。電位変動はトランジスタ23,23′のコレク
タ、或いはトランジスタ27,27′（第2A図）のコレクタ
では大きくなるが、これらのノードは負荷が軽いので、
高速読み出しが可能となる。

以上の読み出し動作においては、選択されたワード線
に接続された全てのメモリセルの読み出し電流を流し
た。しかし、実際に読み出しが行われるのは、１個のメ
モリセルだけである。そこで、１個の選択されたメモリ
セルのみに読み出し電流を流すようにすれば、無駄な消
費電力を節約することが出来る。そのためには、非選択
のデイジツト線のセンス・トランジスタのベース電圧を
下げれば良い。例えば、選択デイジツト線のセンス・トランジスタ23,23′のベース電圧を−2.4Vとし、その
他の全てのデイジツト線のセンス・トランジスタのベー
ス電圧を例えば−3.6Vとすることが、選択された１個の
メモリセルのみに電流が流れるようにすることが出来
る。

しかし、このような構成を取ると、デイジツト線が非
選択から選択へと切り替わるとき、つまりトランジスタ
23,23′のベース電圧が低レベルから高レベルへと切り
替わつてデイジツト線を高速に立ち上げようとすると
き、読み出し電流の一桁以上もの大きな放電電流が流
れ、それが収まるまでにはかなりの時間を要する。この
電流は、センストランジスタ23,23′を流れるため、そ
のコレクタには非常に大きな電圧が現れる。この電圧に
よるトランジスタの飽和はコレクタを適当な手段でクラ
ンプすることで防止出来るが、この過渡的な大電流が収
まるまでは読み出しを行うことができない。従つて、消
費電力は低減するが、読み出し速度（従つて、同様に書
き込み速度）が大きくなるという欠点を有する。

書き込みに際しては、読み出し時と同時にワード線を
選択すると同時に、書き込みを行うデイジツト線に付属
するセンス・トランジスタ23,23′のベースに、書き込
み情報に応じた高低レベルの電圧を印加して行う。すな
わち、第2A図でトランジスタ12′,11がオン、12,11′が
オフの状態を反転させるには、トランジスタ23′のベー
ス電圧を例えば−1.2Vにすれば良い。このとき、デイジ
ツト線22′は−1.95Vとなり、トランジスタ12′のドレ
ーンすなわちトランジスタ11,12のゲートは強制的に−
2.7Vまで上昇させられる。そのためトランジスタ12は強
制的にオンになり、トランジスタ11は強制的にオフにな
る。したがつて、トランジスタ11,12のドレーンすなわ
ちトランジスタ11′,12′のゲートの電圧−4.4Vとな
り、トランジスタ11′がオン、12′がオフとなつて書き
込みが行われる。このとき、トランジスタ23のベース電
圧は、読み出し時と同一の−2.4Vでも良いが、オンに向
かうトランジスタ12にダイオード13を経て電流が流れ、
トランジスタ12のコレクタ電圧の低下が妨げられる（書
き込みが妨害されて書き込みが遅くなる）のを防ぐた
め、ダイオード13が逆バイアスとなるようにトランジス
タ23のベース電圧を下げた方が良い。そのためには、例
えば、トランジスタ23のベース電圧を−3.6Vにすれば良
い。

以上のように、第６図のメモリセルを用いた場合に
は、消費電力の低減と高速性とは矛盾するため、高速，
低消費電力の大容量メモリを構成することは困難とな
る。

次に、第８図は本発明に特に適した定電流駆動特性を
持つメモリセルの一実施例図である、上記のごとき欠点
を克服することの出来るメモリセルの回路図である。

このメモリセルは、２個のpMOS11,11′と２個のnMOS1
2,12′とからなるフリツプフロツプと、デイジツト線2
2,22′との間を結合するダイオード13,13′とから構成
されている。

この回路においては、ダイオード13,13′の接続の極
性が前記第６図の回路とは反対に、フリツプフロツプ側
に陽極、デイジツト線側に陰極を接続している点が特徴
である。

なお、破線で示したキヤパシタは、耐α線性の向上や
スピードアツプのためのもので、必要がなければ省いて
も良い。また、ダイオード13,13′としては、SBD（シヨ
ツトキーバリア・ダイオード）や多結晶シリコンで構成
したポリシリコン・ダイオード等どのようなダイオード
を使用しても良いが、このメモリセルを小形に作るには
ポリシリコン・ダイオードが特に適している。すなわち
ポリシリコン・ダイオードならば、例えばMOSトランジ
スタ上方やアイソレーシヨン領域上に形成することが可
能で小形化出来るからである。

次に、第1A図は、上記第８図のメモリセルを使用して
超高速のメモリを実現する本発明の半導体メモリの一実
施例である。

第1A図において、各メモリセル21は、前記第８図に示
したメモリセルであり、第８図のダイオード13,13′を
介してデイジツト線22,22′に接続される。デイジツト
線22,22′にはセンスおよび書き込み用のバイポーラ・
トランジスタ23,23′のエミツタが接続される。バイポ
ーラ・トランジスタ23,23′のコレクタはその他のデイ
ジツト線の同様なトランジスタのコレクタとデータ線23
c,23c′を介して共通に接続される。

データ線23c,23c′に電流の差として読みだされた信
号は、バイポーラ・トランジスタ27,27′を経て、抵抗2
8,28′で電位差信号に変換される。なお、第1A図では負
荷デバイスとして抵抗28,28′を示しているが、勿論抵
抗の代わりMOSトランジスタを負荷デバイスとして使用
しても良い。負荷としてMOSトランジスタを使用した場
合には、ゲート幅などが変動した場合でもメモリセルの
トランジスタと同じに変動するため、ほぼ一定の信号振
幅が得られる。

トランジスタ27,27′のコレクタからの出力は、セン
ス増幅器40は印加される。センス増幅器の出力は出力回
路（図示されていない）等に印加される。41で示した四
角はワード線のドライバ（詳細後述）である。

なお、第1A図では、デイジツト線選択用のトランジス
タ31,31′および32を読み出し時も書き込み時も選択す
るようにしているが、トランジスタ32は読み出し時には
常時選択しておき、書き込み時には書き込みを行うデイ
ジツト線のみを選択するようにしても良い。このような
構成にすることにより、読み出しの高速化を図ることが
出来る。

また、読み出し書き込み用およびＹ選択用の電源源I_D
およびI_Yは、トランジスタ31,31′および32によつて切
り替えられるように図示しているが、勿論トランジスタ
31,31′および32等のエミツタに個々に抵抗を接続し、
抵抗のもう一端を適当な電源に接続しても良い。この場
合、選択するデイジツト線に対応するトランジスタのベ
ースにのみ高電圧をかけて電流を流すようにすれば、選
択されたデイジツト線にのみ電流が流れる。

次に、第9A図は第1A図の主要部を示す回路図である。
以下、第9A図に基づいて第1A図のメモリの基本的な動作
を説明する。また基本的な動作波形を第1B図に示す。

第9A図において、電源電圧としては、例えば、V_CC＝0
V,V_EE＝−5.2V程度とする。上下のワード線間には、例
えば2Vの電圧が印加する。例えばワード線15,16を選択
した場合には、非選択状態の上側ワード線17の電圧を、
例えば、−2.4V、選択状態の上側ワード線15の電圧を例
えば−0.8Vとする。従つて、上側ワード線には第1B図
（ａ）のような波形が印加される。また、ダイオード1
3,13′の順方向電圧V_Fおよびトランジスタ23,23′のベ
ース・エミツタ間電圧V_BEを0.75Vとする。

読み出し状態においては、センス・トランジスタ23,2
3′のベースには、例えば−1.3Vを印加する。選択ワー
ド線15に接続されているメモリセル内では、nMOS12′と
pMOS11がオンで、nMOS12とpMOS11′がオフであるとす
る。このとき、デイジツト線22は−2.05Vとなり、pMOS1
1のドレーンは−1.3Vとなる。上下のワード線は常に電
位差が2.0Vであるように駆動されるので、選択された下
側ワード線16の電位は−2.8Vである。従つて、オン状態
のpMOS11のソース・ドレーン間には0.5Vの電圧がかか
り、例えば0.1mA程度の電流（電流値はMOSトランジスタ
の特性とドレーン・ソース間電圧によつて異なる）が流
れる。この電流は、ダイオード13を経てデイジツト線22
に流れる。

電流源I_Dとして、例えば1mA（この電流は設計によつ
て大幅に変え得る）を流すとすると、読み出し用トラン
ジスタ23には1mA−0.1mA＝0.9mAの電流が流れる。読み
だしに際しては、この電流変化に対してデイジツト線の
電位が変動するが、電流変化量がこのように僅かなので
電位変化量は第1B図（ｂ）に示すように、僅か3mV程度
と非常に少ない（I_Dを1mAより大きくすると、電位変動
はより少なくなる）。一方、オフ側のpMOS11′のドレー
ン電圧は、−2.8V（下側ワード線16の電圧が等しい）で
あるので、ダイオード13′は導通しない。従つて、トラ
ンジスタ23′には、I_D＝1mAが流れる。この電流の差が
第1A図の抵抗28,28′での電圧降下の差として、第1B図
（ｃ）のように読みだされる。

上記のように、メモリセルに蓄えられている情報に従
つて抵抗28,28′の電圧降下に差が生ずるので、それを
プリアンプ40で第1B図（ｄ）のように増幅して、出力回
路へ出力する。

また、どのデイジツト線からの出力をコモンセンス線
23c,23c′に出すかは、Ｙ選択線42にＹデコーダの出力
（選択された１個のみが高レベル、その他は低レベル）
を加え、選択するデイジツト線のみに電流を流すことで
行う。

本発明が従来のメモリと本質的に異なつているのは、
従来のバイポーラメモリではメモリセルが定電圧駆動特
性を持つため、電流I_D（バイポーラメモリでは読みだし
電流と称していた）は全てメモリセルから流れるか、又
は全く流れないかであつた。又は、定電流特性のメモリ
セルを使用しても、センス回路には本質的にはメモリセ
ルからの電流しか流していなかつた。しかし、本発明に
おいては、メモリセルが定電流駆動特性を持つので、メ
モリセルから流れ出る電流がI_Dとは無関係であることに
注目してI_Dをセル電流よりも大きくしている。本発明に
おいては、電流I_Dに比べ、メモリセルから流れ出す（又
は流れだす）電流をかなり小さく、センストランジスタ
に流れる電流はセル電流により僅かに増減するだけであ
る。従つて、デイジツト線を非選択から選択へと切り換
えるときは高速であり（I_D全体が放電に使用される）。
一方読み出しに際しては小さな電流しか流れないが切り
換わる電流量が少ないためデイジツト線は殆ど変化せず
（第1B図（ｂ）に示すように僅か数mV程度）、小電流で
も非常に高速となる。このように、高速化のためにはメ
モリセル電流にたいしてデイジツト線電流が大きいこと
が本質であり、第9B図にセル電流とデイジツト線電流の
比とアクセス時間の関係の例を示す。ゼル電流を100μ
Ａとすれば、I_D＝数mA（I_D/I_cell＝数10）からI_D＝１μ
Ａ（I_D/I_cell＝1/100）に減少すると、アクセス時間が1
/5以下になることが判る。なお、書き込みも同様に遅く
なる。

この様な特徴は、バイポーラの周辺回路と定電流駆動
特性を持つメモリセルを組合せて、メモリセル電流より
も大きな電流をセンス回路に流すことで始めて可能にな
るものである。

また、選択デイジツト線のトランジスタ32に電流を流
し、デイジツト線の電位が低下可能とする。非選択のデ
イジツト線はトランジスタ30,30′によつて高電位に保
たれるため、メモリセルから情報は読みだされない。

なお、電流源I_Lはデイジツト線の電位を定めておくた
めのリーク電流源である。

この実施例では、前記第2A図の実施例に比べてデイジ
ツト線の電位変動は更に小さいため、第2A図のメモリよ
りも更に高速である。

以上の読み出し動作においては、選択された一個のメ
モリセルに対してのみ読み出しを行なつた。このような
方式では読み出し時にメモリセルに流れる電流が少ない
ため、低消費電力向きである。しかし、第10図に示す回
路のように、選択されたワード線に接続された全てのメ
モリセルを読み出すことも可能である。

第10図において、電流切り替えトランジスタ31,31′
のベースには、読み出し時には同じ電圧が印加されてい
る。従つて、全てのデイジツト線には同じ電流が流れ、
選択ワード線に接続された全てのメモリセルが選択され
る。

選択された複数個のメモリセルの内で実際に読み出さ
れるのは、トランジスタ32のベースに高レベルが印加さ
れたデイジツト線に接続されているものである。

書き込みの場合には選択されたデイジツト線のトラン
ジスタ31,31′のベースにのみ高レベルが印加され、選
択されたメモリセルにのみ書き込みが行われる。勿論、
この実施例においても、読み出し時に選択されたトラン
ジスタ31,31′ベースのみを高レベルとし、一個のメモ
リセルのみに読み出し電流を流すようにすることも可能
である。しかし、このように列の選択とセンスとを同一
のトランジスタで行うと、放電電流がセンス用トランジ
スタに流れるため、第2A図の場合と同様に読み出しが遅
くなる。

第9A図の実施例では、書き込みに際しては、読み出し
時と同様にワード線を選択すると同時に、書き込みを行
うデイジツト線に付属するセンス・トランジスタ23,2
3′のベースに、書き込み情報に応じた高低レベルの電
圧を印加して行う。即ち、第9A図でトランジスタ12′,1
1がオン、12,11′がオフの状態を反転させるには、トラ
ンジスタ23のベース電圧を例えば−2.8Vにすれば良い。
その結果、トランジスタ11,12のドレーン即ちトランジ
スタ11′,12′のゲートは高速で−2.8Vまで低下し、メ
モリセルの情報が反転する。一方、トランジスタ23′の
ベース電圧は、読み出し時と同一の−1.3Vでも良いが、
オンに向かうトランジスタ11′からダイオード13′を経
て電流が流れ、トランジスタ12′のコレクタ電圧の上昇
が妨げられる（書き込みが妨害されて書き込みが遅くな
る）のを防ぐため、ダイオード13′が逆バイアスとなる
ようにトランジスタ23′のベース電圧を上げても良い。
そのためには、例えば、トランジスタ23′のベース電圧
を−0.8Vにすれば良い。なお、以上の実施例の説明で
は、上側ワード線と下側ワード線の電位はほぼ並行して
変化するものとしたが、勿論上側ワード線のみを変化さ
せ、下側ワード線の電位は適当な一定電位に固定しても
良い。この場合、回路的には簡単になるが、書き込み時
間は多少大きくなる。

以上の説明においては、第1A図の実施例に示した本発
明の半導体メモリに用いるメモリセルとして、第８図の
メモリセルを使用した場合を例示したが、以下、本発明
の半導体メモリに使用することの出来る定電流駆動特性
を持つメモリセルの種々の変形例について説明する。

まず、第11図は、本発明のメモリセルのもう１つの実
施例であり、（ａ）は第1A図の半導体メモリに使用する
メモリセル、（ｂ）は第2A図の半導体メモリに使用する
メモリセルである。すなわち、（ａ）においては結合用
のダイオード13,13′の極性が第８図と同じ、（ｂ）に
おいては第６図と同じになつている。

この実施例のメモリセルは、結合用のダイオード13,1
3′としてSBD（シヨツトキーバリア・ダイオード）を使
用したものである。

SBDは順方向電圧V_Fが小さいため電源電圧をそれだけ
小さくすることが出来る。

なお、SBDの陽極はMOSのドレーン層と併合して小形化
するためには、ｐタイプのシリコンと電極との間にSBD
を形成することが望ましい。

次に、第12図も本発明のメモリセルのもう１つの実施
例の回路図であり、（ａ）は第1A図の半導体メモリに使
用するメモリセル、（ｂ）は第2A図の半導体メモリに使
用するメモリセルである。すなわち、（ａ）においては
結合用のダイオード13,13′の極性が第８図と同じ、
（ｂ）においては第６図と同じになつている。

この実施例は、フリツプフロツプの負荷となるMOSト
ランジスタの代わりに抵抗を用いた例であり、（ａ）は
第８図のnMOS12,12′の代わりに抵抗17,17′を用いたも
の、（ｂ）は第６図のpMOS11,11′の代わりに抵抗17,1
7′を用いたものである。

上記の抵抗17,17′は、通常、ポリシリコンで作るの
で、メモリセル面積を小さくすることが出来る。

次に、第13図は、前記第12図において接合ダイオード
をSBDに置き換えたものであり、その他は第12図と同様
である。

次に、第14図は、結合ダイオード13,13′と並列にMOS
トランジスタ71,71′を接続したものであり、（ａ）は
第1A図の半導体メモリに使用するメモリセル、（ｂ）は
第2A図の半導体メモリに使用するメモリセルである。す
なわち、（ａ）においては結合用のダイオード13,13′
の極性が第８図と同じ、（ｂ）においては第６図と同じ
になつている。

第14図において、ワード線70は書き込みのときに選択
レベルとなる。前記第1A図等のメモリセルにおいては、
書き込み時に例えばダイオード13が導通してトランジス
タ11,12のドレーンすなわちトランジスタ11′,12′のゲ
ートが急速に低レベルとなる。一方、トランジスタ11,1
2のゲートはオンとなつたpMOS12′によつて高レベルに
引き上げられる。この電圧の上昇を助けるのがnMOS71′
の役目であり、この実施例のメモリセルでは書き込みが
更に速くなる。

次に、第15図は、結合ダイオード13,13′とデイジツ
ト線22,22′との間にMOSトランジスタ71,71′を挿入
（すなわち結合ダイオードに直列に接続）した実施例で
あり、（ａ）は第1A図の半導体メモリに使用するメモリ
セル、（ｂ）は第2A図の半導体メモリに使用するメモリ
セルである。すなわち、（ａ）においては結合用のダイ
オード13,13′の極性が第８図と同じ、（ｂ）において
は第６図と同じになつている。

この実施例では、メモリセルの選択はMOSトランジス
タ71,71′によつて行われるので、ワード線15,16は電源
線で良い。また、ワード線は、MOSトランジスタのゲー
トを駆動するので負荷が軽くなり高速動作が可能とな
る。

なお、第14,15図の実施例のメモリセルのその他の動
作は、第８図等のメモリセルと同様なので、従来のCMOS
セルのように結合用のMOSとメモリセルのフリツプフロ
ツプを構成するトランジスタとの間でお互いのゲート幅
の比に制限をつける、という必要はなくなる。

また、第14,15図の実施例において、結合ダイオード1
3,13′としてSBDやポリシリコン・ダイオード等あらゆ
る種類のダイオードを使用出来ることはいうまでもな
い。

次に、第16図は、本発明のメモリセルアレーの上下の
ワード線（１図の15と16等）を駆動するのに適した駆動
回路の一実施例図である。まず第16図（ａ）において、
上側ワード線と下側ワード線との間の電位差は２個のダ
イオード83,84の電圧降下で形成している。

また、下側ワード線に接続されている２個のトランジ
スタ80,81はワード線の立ち下がりを高速化するための
放電回路である。

また、定電流源82は、非選択時にワード線に流す微小
電流を供給するためのものである。

なお、破線で示したコンデンサとダイオードは高速化
のためのものであり、不要なら除いても良い。

また、第16図（ｂ）も上記（ａ）と同様な回路である
が、レベルシフトはダイオードではなくトランジスタ85
と抵抗とで行つている。また放電回路も（ａ）のものと
は異なるが、働きは同じである。

次に、第17図もワード線駆動回路の一実施例である。
この駆動回路は、第16図（ａ）の回路とは放電回路が異
なつているが、動作等はほぼ同様である。

なお、上側または下側のワード線のみ又はMOSトラン
ジスタのゲートを駆動する場合は、一本のワード線を駆
動するだけでよいので、従来の駆動回路をそのまま使用
出来る。

以上、本発明の種々の実施例について説明してきた
が、本発明の第1A図およびその他の実施例において、結
合ダイオード（13,13′）としてポリシリコン・ダイオ
ード（またはポリシリコンで作られたSBD）を使用する
と、結合用のMOSトランジスタを使用する場合に比べて
メモリセル面積を小さくすることが出来る。

また、第８図等の実施例では、例えばソフトエラー対
策の一例として破線でキヤパシタを示したが、このよう
なキヤパシタを付加したうえで高速動作をさせるには、
MOSトランジスタのゲート幅を大きくする必要があるの
で、メモリセル面積が大きくなる。

したがつて、キヤパシタを付加しないでもソフトエラ
ーに十分強く、小形のメモリセルを実現可能とするため
には、本発明と組合せてキヤパシタ以外のソフトエラー
対策が必要である。例えば、ｐ基板を使用した場合に
は、pMOSはｎウエル内に形成されるため、基板内に発生
した雑音電荷はトランジスタ部分には集まらない。一
方、nMOSは一般にｐ基板内に形成されるため、基板内で
α線によつて発生した雑音電荷がトランジスタ部分に集
まる。そこで、場合に応じて、例えばnMOS下方にp⁺層を
形成したり、nMOS下方にn⁺層を形成してｐウエルを基板
から絶縁したり、あるいはMOSトランジスタ下方に絶縁
層を形成したりする必要がある。

第18図は上記のごとき防雑音対策を施したMOSトラン
ジスタの一実施例の断面図である。

この実施例は、nMOSトランジスタを示しているが、ト
ランジスタを構成するｐ層101の下方にp⁺層102とn⁺層10
3が存在し、ｐ基板104内で発生したα線を防止する構造
となつている。

この構造においては、ｐ層101はp⁺層105を介して多結
晶シリコン106により適当な電位を与えられる。そして
α線によつてｐ基板内に発生した雑音電荷は、n⁺層103
によつて遮蔽され、ドレーンおよびソースには達しな
い。

次に、第19図も防雑音対策を施したMOSトランジスタ
の一実施例の断面図である。

この実施例もnMOSを示すが、この実施例では、p⁺層10
2の取り出し電極106がシリコン領域の横から取り出され
ており、トランジスタを小さな面積内に形成することが
出来る。

次に、これまでの説明では、バイポーラトランジスタ
としてnpnトランジスタを使用した実施例のみを例示し
たが、本発明はpnpトランジスタを使用しても同様に構
成することが出来る。

第20図は、pnpトランジスタを用いた場合の一実施例
図である。

第20図に示すように、pnpトランジスタを使用するれ
ば、第６図のメモリセルを使用して第１図の実施例と同
じ動作を行わせることが出来る。

なお、第20図の実施例の動作は、前記第１図とほぼ同
じなので省略する。但し、高性能のpnpトランジスタの
製造はかなり困難であり、実用化するのはかなり困難で
ある。

以上、本発明に使用するメモリセルとしてMOSトラン
ジスタを使用した実施例を説明してきたが、それは定電
流駆動特性のメモリセルを簡単にしかも小型で得ること
ができるからである。バイポーラトランジスタを使用し
ても、従来と回路形式はかなりことなる可能性はあるが
定電流駆動特性のメモリセルを構成することは全く不可
能ではなかろう。但だし、その場合、一般にメモリセル
面積が大きくなるという不利益は免れない。

また、これまでの説明では、本発明のメモリセルを駆
動する周辺回路として、特定の実施例について説明して
きたが、本発明のメモリセルと組合せて使用する周辺回
路としては、何もそのようなものに限られるものではな
い。特に、本発明のメモリセルの低消費電力性を生かす
には、周辺回路としてバイポーラトランジスタとMOSト
ランジスタを組合せて使用するBiCMOS回路を使用すれ
ば、高速性と低消費電力性が得られて好都合である。勿
論、最も高速性を出す場合には周辺回路を全てバイポー
ラトランジスタで構成しても良いし、速度があまり重要
でない場合にはMOSトランジスタで構成しても良い。

また、本発明により、従来バイポーラメモリでしか得
られなかつた超高速性を非常に小面積のMOSセルで実現
することが出来るため、従来得られなかつた超高速の大
容量メモリを実現することが出来る。このような大容量
メモリの能力を十分に発揮させるには、同一のチツプ上
に論理回路も乗せ、高機能のチツプとすることが望まし
い。その点、本発明のメモリはメモリセルの面積が小さ
いので十分な論理回路を乗せることが出来、しかも超高
速なので、このような目的には非常に適している。

また、本発明においては、小チツプ面積で大容量の超
高速メモリを形成することが出来るので、論理回路とメ
モリ回路とを同一チツプ内に配置したLSIチツプを構成
する際に本発明を適用すれば、得られるメリツトは備常
に大きい。

〔発明の効果〕

定電流駆動特性のメモリセルのアレーと、デイジツト
線にエミツタを結合したバイポーラトランジスタよりな
るセンス回路とを含む本発明により、高速性と低消費電
力性の両者を同時に実現することが出来る。また、本発
明の半導体メモリによれば、MOSトランジスタを用いた
定電流駆動特性のメモリセルを用いて、バイポーラ・メ
モリセルを用いた場合と同等の高速性を実現することが
可能となる。すなわち、本発明によれば、CMOSまたはMO
Sのスタテイツク・メモリセルと同等以下の大きさのメ
モリセルでバイポーラ・メモリセルと同等以上の高速性
を得ることが出来、また、選択ワード線に接続されてい
ても電流が流れるメモリセルは選択された一個のメモリ
セルとすることが出来るので、従来のCMOSセルよりも低
消費電力のメモリセルを構成することも出来る、という
優れた効果が得られる。

【図面の簡単な説明】

第1A図は本発明の半導体メモリの一実施例の回路図、第
1B図は第1A図の主要部分の動作波形図、第2A図は本発明
の半導体メモリの他の実施例の回路図、第2B図は第2A図
の主要部分の動作波形図、第3A図は従来の半導体メモリ
の一例の回路図、第3B図は第３図の主要部分の動作波形
図、第3C図は従来のバイポーラメモリの回路図、第3D図
は第3C図の主要部分の動作波形図、第４図は従来のメモ
リセルの一例を回路図、第5A図は従来の半導体メモリお
よびメモリセルの一例の回路図、第5B図は、もう１つの
従来型のメモリの回路図、第６図は第2A図の半導体メモ
リに用いるメモリセルの一実施例の回路図、第７図は第
2A図の主要部の拡大図、第８図は第1A図の半導体メモリ
に用いる本発明のメモリセルの一実施例図、第9A図は第
1A図の主要部の拡大図、第9B図は、デイジツト線電流の
アクセス時間への影響を表す図、第10図は読み出し方式
の異なる他の半導体メモリの一実施例の回路図、第11図
〜第15図はそれぞれ本発明のメモリセルの他の実施例の
回路図、第16図，第17図はそれぞれ駆動回路の一実施例
図、第18図，第19図はそれぞれ防雑音対策を施したMOS
トランジスタの一実施例の断面図、第20図はpnpトラン
ジスタを用いた半導体メモリの一実施例の回路図であ
る。 11,11′……pMOSトランジスタ、12,12′……nMOSトラン
ジスタ、13,13′……結合ダイオード、15,16……ワード
線、21,21′……メモリセル、22,22′……デイジツト
線、23,23′……センスおよび駆動用のバイポーラ・ト
ランジスタ、23c,23c′……データ線、24,24′……負荷
デバイス、25,25′,26……プリアンプを構成するバイポ
ーラ・トランジスタ、25c,25c′……コモンセンス線、2
7,27′……センス用のバイポーラ・トランジスタ、28,2
8′……負荷デバイス、29,29′……エミツタフオロワを
構成するバイポーラ・トランジスタ、30,30′……バイ
ポーラ・トランジスタ、30,30′,32……デイジツト線選
択用のバイポーラ・トランジスタ、40……センス増幅
器、41……ワード線のドライバ、70……ワード線、71,7
1′……MOSトランジスタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者山口邦彦東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者中村徹東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者金谷一男東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者出井陽治東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者大畠賢一千葉県茂原市早野3681番地日立デバイスエンジニアリング株式会社内 (72)発明者桜井義彰千葉県茂原市早野3681番地日立デバイスエンジニアリング株式会社内 (72)発明者樋口久幸東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (56)参考文献特開昭62−65292（ＪＰ，Ａ) 特開昭59−107486（ＪＰ，Ａ) 特開昭60−38792（ＪＰ，Ａ) 特開昭61−66292（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 11/414

Claims

(57)【特許請求の範囲】

【請求項１】定電流駆動特性を持つ複数個のメモリセル
をディジット線およびワード線に接続してなるメモリセ
ルアレーと、少なくとも２個の電流源または電流切り換えスイッチと
２個のバイポーラトランジスタとを含み、上記２個のバ
イポーラトランジスタのエミッタをそれぞれ上記２個の
ディジット線に接続したセンス回路とを有し、上記電流源または電流切り換えスイッチからの定電流は
上記メモリセルから流れだすまたは流れ込む電流より大
きく、上記定電流に対し上記メモリセルから流れ出す又
は流れ込む定電流が加算又は減算され、上記センス回路
は加算又は減算された電流をセンスすることにより情報
を読みだすことを特徴とする半導体メモリ。
【請求項２】特許請求の範囲第１項に記載の半導体メモ
リにおいて、上記メモリセルが、少なくとも２個のMOS
トランジスタと２個の負荷デバイスとから成るフリップ
フロップと、該フリップフロップの２つの端子をそれぞ
れ外部に接続する２個の結合デバイスとから構成されて
おり、上記各結合デバイスは、陽極を上記MOSトランジ
スタのドレーンに接続された少なくとも１個のダイオー
ドを含むものであることを特徴とする半導体メモリ。
【請求項３】特許請求の範囲第１項に記載の半導体メモ
リにおいて、上記メモリセルが、少なくとも２個のMOS
トランジスタと２個の負荷デバイスとから成るフリップ
フロップと、該フリップフロップの２つの端子をそれぞ
れ外部に接続する２個の結合デバイスとから構成されて
おり、上記各結合デバイスは、陰極を上記MOSトランジ
スタのドレーンに接続された少なくとも１個のダイオー
ドを含むものであることを特徴とする半導体メモリ。
【請求項４】特許請求の範囲第２項又は第３項に記載の
半導体メモリにおいて、上記メモリセルの上記結合デバ
イスは、上記ダイオードおよびそれと並列に接続された
MOSトランジスタを含むものであることを特徴とする半
導体メモリ。
【請求項５】特許請求の範囲第２項乃至第４項のいずれ
か１項に記載の半導体メモリにおいて、上記メモリセル
の上記フリップフロップを構成するMOSトランジスタがn
MOSであって上記負荷デバイスがpMOSであるか、または
上記MOSトランジスタがpMOSであって上記負荷デバイス
がnMOSであることを特徴とする半導体メモリ。
【請求項６】特許請求の範囲第２項乃至第４項のいずれ
か１項に記載の半導体メモリにおいて、上記フリップフ
ロップを構成するMOSトランジスタがnMOSまたはpMOSで
あり、上記負荷デバイスが抵抗であることを特徴とする
半導体メモリ。
【請求項７】特許請求の範囲第２項乃至第６項のいずれ
か１項に記載の半導体メモリにおいて、上記メモリセル
アレーは、各メモリセル内の上記負荷デバイスの上記MO
Sトランジスタに接続されていない方の一端を一方のワ
ード線に接続し、上記MOSトランジスタのソースを他方
のワード線に接続し、上記２個の結合デバイスの上記MO
Sトランジスタに接続されていない方の一端をディジッ
ト線にそれぞれ接続してなることを特徴とする半導体メ
モリ。
【請求項８】特許請求の範囲第７項に記載の半導体メモ
リにおいて、上記一方又は他方のワード線が一定の電源
に接続されていることを特徴とする半導体メモリ。
【請求項９】特許請求の範囲第２項又は第３項に記載の
半導体メモリにおいて、上記メモリセルの上記結合デバ
イスは、上記ダイオードおよびそれと直列に接続された
MOSトランジスタを含むものであることを特徴とする半
導体メモリ。
【請求項１０】特許請求の範囲第９項に記載の半導体メ
モリにおいて、上記メモリセルの上記フリップフロップ
を構成するMOSトランジスタがnMOSであって上記負荷デ
バイスがpMOSであるか、または上記MOSトランジスタがp
MOSであって上記負荷デバイスがnMOSであることを特徴
とする半導体メモリ。
【請求項１１】特許請求の範囲第９項に記載の半導体メ
モリにおいて、上記フリップフロップを構成するMOSト
ランジスタがnMOSまたはpMOSであり、上記負荷デバイス
が抵抗であることを特徴とする半導体メモリ。
【請求項１２】特許請求の範囲第９項又は第11項に記載
の半導体メモリにおいて、上記メモリセルアレーは、各
メモリセルの上記結合デバイスのMOSトランジスタのゲ
ートをワード線に接続し、上記結合デバイスのもう一端
をディジット線に接続してなることを特徴とする半導体
メモリ。
【請求項１３】特許請求の範囲第１項乃至第12項のいず
れか１項に記載の半導体メモリにおいて、上記センス回
路は上記バイポーラトランジスタのコレクタからセンス
出力を取り出すように構成されたものであることを特徴
とする半導体メモリ。
【請求項１４】特許請求の範囲第１項乃至第13項のいず
れか１項に記載の半導体メモリにおいて、上記フリップ
フロップを構成するMOSトランジスタは、基板からの雑
音電荷がトランジスタ部分に到達するのを防止する機能
を有しているものであることを特徴とする半導体メモ
リ。
【請求項１５】特許請求の範囲第１項乃至第１項のいず
れか１項に記載の半導体メモリにおいて、少なくとも、
センス回路、セルアレー駆動回路、デコーダ回路、およ
びバッファ回路を含む周辺回路がバイポーラトランジス
タ、バイポーラトランジスタとMOSトランジスタの混成
回路、またはMOSトランジスタから構成されていること
を特徴とする半導体メモリ。
【請求項１６】特許請求の範囲第１項乃至第15項のいず
れか１項に記載の半導体メモリにおいて、同一チップ上
に論理回路を有することを特徴とする半導体メモリ。