JPH02193395A - 半導体メモリおよびメモリセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は、Ｂ１ＣＭＯＳスタティック型メモリまたはＣ
ＭＯＳスタティック型メモリ用の高速メモリセルおよび
その周辺回路に関する。 ［従来の技術］ 従来の半導体メモリについては１例えば「アイエスエス
シーシーダイジェストオブテクニカルペーパーズ（ＩＳ
ＳＣＣＤｉｇｅｓｔ　ｏｆ　ＴｅｃｈｎｉｃａｌＰａｐ
ｅｒｓ、　ｐｐ、２１２−２１３．　Ｆｅｂ、　１９８
６“Ａ　１３ｎｓ１５００ｍＶ６４Ｋｂ　［ＥＣＬ　Ｒ
ＡＭ”　）　Ｊや特開昭６２−５８４８７号公報等に記
載されている。 従来の大抵のＢｉＣＭＯ８またはＣＭＯＳスタティック
型メモリは、例えば、第３図に示す構成をしている。な
お、第３図はＢｉＣＭＯ，Ｓメモリの例を示しているが
、ＣＭＯＳメモリもほぼ同様の構成をしている。 第３図において、アドレス信号ＡＸＯ，ＡＸ□はアドレ
ス・バッファＸＢに入力され、肯定出力と否定出力が出
される。なお、この例では２人力として示しているが、
勿論、一般には入力数はもっと多い。上記のアドレス・
バッファＸＢは、特にアドレス信号ＡＸ、、　ＡＸ、が
Ｅ　ＣＬ　（ｅｍｉｔｔｅｒｃｏｑｐｌｅｄ　ｌｏｇｉ
ｃ）レベルの場合には、主にバイポーラ・トランジスタ
で構成されることが多い。 アドレス・バッファＸＢの出力は、プリデコーダＸＤ（
この場合はＮＡＮＤゲートで構成）でデコードされる。 プリデコーダＸＤの出力は、デコーダ・ドライバＸＤＤ
に印加され、ワード線のうちの１本が選択される。第３
図の構成では、選択されたワード線ＷＬに接続されてい
る複数個のメモリセルＭＣは全て選択される。 一方、列方向の選択は、列選択回路ＹＳに列選択信号Ｙ
ＳＳを印加して行う。 このようにして、選択された行（ワード線）と選択され
た列との交点にあるメモリセルの情報がセンス回路５Ｅ
ＮＳのカレントスイッチのベースへ読み出されてくる。 この信号をセンス回路５ＥＮＳで増幅し、図示しない出
力バッファに印加する。 書き込みに際しては、コモンセンス線Ｃ８Ｌを書き込む
データに従って高あるいは低レベルに設定したのち、列
選択回路ＹＳを選択するか、またはディジット線ＤＬ、
ＤＬ’　を直接、高または低レベルに設定して書き込み
を行う。なお、そのための回路は図示していない。 なお、メモリセルＭＣは２個のｎＭＯｓＭＯＳトランジ
スタの負荷抵抗からなるフリッププロップと、結合素子
となる２個のｎＭＯｓＭＯＳトランジスタ構成されてい
る。 第３図に示したＢ　ｉ　ＣＭ　ＯＳメモリは、メモリセ
ル面積はバイポーラメモリに比べて小さく、しかも比較
的高速であるが、アクセス時間はバイポーラ・メモリに
比べると遅い。その主な原因は。 チップ外部からの入力信号が振幅の小さいＥ　ＣＬレベ
ルの信号であるとしても、ワード線駆動信号その他の内
部信号が振４１ｉＴ５Ｖ程度のＭＯ８信号であり、その
変換に時間を要することにある。 また、例えば周辺回路の大部分をバイポーラ回路とし、
ワード線北動信号その他の内部信号を低振幅化すると、
周辺回路は高速となるものの、メモリセルを構成するＭ
ＯＳトランジスタを低振幅で駆動するためにトランジス
タのｇｍが低下するので、全体的にはやはり読み出しお
よび書き込みが遅くなる。 このように、第３図の従来型のＭＯＳメモリセルまたは
ＣＭＯＳメモリセル（第３図のメモリセルＭＣにおいて
負荷抵抗をＰＭＯＳで置き換えたもの）を用いていたの
では高速化が困難であるため、従来からあるバイポーラ
メモリに対して、メモリセルのみをＭＯＳまたはＣＭＯ
Ｓメモリセルに置き換えてバイポーラメモリと類似の動
作をさせようというメモリも考案されている。 例えば第４図のメモリセル（例えば、アイエスエスシー
シーダイジェストオブテクニカルペーパーズｌ５ＳＣＣ
Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒ
ｓ　ｐｐ。 ４４−４５．　Ｆｅｂ、　１９７０に記載）は周知のメ
モリセルであるが、このセルにおいて、負荷抵抗はＲよ
、Ｒ２であり、その他の抵抗は例えば書き込み特性を改
善するためのものであって基本的なメモリ動作には関係
ないので省略しても良い。そこで第４図のＲ３−Ｒ６を
省略してバイポーラトランジスタをＭＯＳトランジスタ
に置き換えたＢ１ＣＭＯＳメモリ（例えば、特開昭６２
−５８４８６号に記載）が提案されている。第５図は上
記のメモリを示す図である。 （発明が解決しようとする課題１ しかし、上記のように単にバイポーラトランジスタをＭ
ＯＳトランジスタに置き換えても満足できる結果は得ら
れない。 例えば、第５図〔（ａ）は特開昭６２−５８４８６号の
第１図、（ｂ）は同じく第２図）〕に示すメモリにおい
ては、読み出しは動作上はうまく行くが書き込みは動作
上でもうまく行なわれない。すなわち、第５図のメモリ
で読み出しを行うには、バイポーラメモリの場合と同様
に選択するワード線に負のパルスを印加する。選択され
たワード線に接続されているメモリセルの例えばトラン
ジスタＴ１８がオンであるとすると、ダイオードＤ６を
通じて電流が流れ、ディジット線ＢＬＩが低レベルとな
って情報が読み出される。この動作はバイポーラメモリ
の場合と同じである。しかし、ＭＯＳトランジスタの電
流駆動能力は小さい（通常０．１ｍＡ程度）ため、読み
出し電流は超高速のバイポーラメモリの場合（数ｍＡ）
に比べて１桁程度小さく、負荷の重いディジット線を高
速で充放電することが出来ないため、読み出し速度はバ
イポーラメモリに比べて非常に遅くなる。 一方、書き込みの場合は、ＭＯＳメモリとバイポーラメ
モリとでは事情が異なる。例えば、第５図の選択された
メモリセルにおいて、Ｔ１８がオン、Ｔ１７がオフとし
て、このメモリセルに従情報を書き込む場合を考える。 この場合、上記の公開公報にも記載されているように、
Ｔ１６．Ｑ６゜Ｑ４をオンとし、ＢＬＩの電位を低下さ
せる。 もし、メモリセルが第４図のようにバイポーラトランジ
スタを使用している場合であれば、Ｑ１８がオンであれ
ば選択されたメモリセルのトランジスタＱ１８のコレク
タ電流もベース電流もダイオードＳＢを経て流れる。従
ってディジット線ＤＬの電位が低下するとダイオードＳ
Ｂが非導通となり、ベース電流は抵抗値の高い抵抗Ｒ１
からのみ流れるようになる。そのため、Ｑ１８のペース
電位は低下し、トランジスタＱ１８はオフとなる。その
結果、Ｑ１８のコレクタの電位は高くなるので０１７は
オンとなり、書き込みが完了する。 しかし、第５図のＭＯＳメモリセルの場合はトランジス
タＴ１８にはベース電流が流れないので、ＢＬＩが低レ
ベルになってもＴ１８のゲート電圧は低下しない。従っ
てトランジスタのリークがない限りＴ１８はオン、Ｔ１
９はオフ状態を続けることになるので、書き込みは行わ
れない。また、たとえトランジスタ等のリーク等によっ
て書き込みが行われたとしても、書き込み時間は非常に
大きなものとなる。 上記のように、バイポーラメモリのメモリセルだけをＭ
ＯＳまたはＣＭＯＳメモリセルに置き換えても、−殻内
には満足できる高速動作を得ることは困難である。 本発明の１つの目的は、バイポーラまたはＢｉＣＭＯ３
周辺回路と組合せて使用するのに特に適しており、第５
図のメモリセルよりも高速動作を可能にする新たなＭＯ
ＳまたはＣＭＯＳメモリセルを提供することである。 また１本発明の他の目的は、上記のメモリセルを使用し
てバイポーラメモリと同等の高速性を出し得る、大容量
で低消費電力の半導体メモリを提供することである。 本発明の更に他の目的は、第５図のメモリセルで構成し
たメモリセル・アレーを用いて、バイポーラメモリと同
程度の高速の読み出し、書き込みを行えるバイポーラま
たはＢｉＣＭＯ８周辺回路を備えた半導体メモリを提供
することである。

【課題を解決するための手段１ 以上の目的を達成するため、本発明は特許請求の範囲に
記載するように構成している。 まず、第１〜５請求項はメモリセルの構成に係るもので
あり、第１請求項（例えば第８図の実施例に記載）はメ
モリセルの基本構成を示すもの、第２請求項（例えば第
１４図の実施例に記載）および第３請求項（例えば第１
５図の実施例に記載）は第１請求項における結合デバイ
スの他の構成を示すもの、第４請求項（例えば第８．１
１図の実施例に記載）および第５請求項（例えば第１２
゜１３図の実施例に記載）はメモリセルを構成するフリ
ップフロップの具体的構成を示すものである。 次に、第６〜１３請求項に記載の発明は、半導体メモリ
の構成に係るものであり、第６請求項（例えば第１．９
．１０図の実施例に記載）は第１〜第５請求項のいずれ
かに記載のメモリセルを用いた半導体メモリの基本構成
を示すもの、第７請求項（例えば第１．９．１０図の実
施例に記載）は第６請求項に記載の半導体メモリに新規
なセンス回路を付加したもの、第８請求項（例えば第２
．６．７図の実施例に記載）は前記第５図のメモリセル
を用いて高速動作を可能にした周辺回路を含む半導体メ
モリの構成を示すもの、第９請求項および第１０請求項
（例えば第１．９図の実施例に記載）はセンス回路の具
体的構成を示すもの、第１１請求項（例えば第１８．１
９図の実施例に記載）はフリップフロップを構成するＭ
ＯＳトランジスタに防雑音機構を有するもの、第１２請
求項は周辺回路の構成を示すもの、第１３請求項は同一
チップ上に論理回路を備えたもの、である。 ［作用１ まず、第８請求項に示す半導体メモリにおいては、前記
第５図のメモリセルを使用したメモリセルアレーのディ
ジット線に１個または２個以上のバイポーラトランジス
タのエミッタを接続し、そのバイポーラトランジスタで
デイグツ１−線のセンスや駆動を行う。このような構成
にすることにより、読み出し時にはディジット線の電位
はバイポーラトランジスタでクランプされて殆ど変動し
なくなるので、ＭＯＳトランジスタの小電流でも十分高
速で読み出しが出来る。また、書き込みに際しては、バ
イポーラトランジスタのベース電圧を上昇させてディジ
ット線の電位を上昇させて書き込みを行うので、それま
でオフであったトランジスタが強制的にオンとなって書
き込みが行われる。 またメモリセルの選択に際しては、上記のバイポーラト
ランジスタのベース電圧を適当な値に保つことにより１
選択ワード線に接続された全てのメモリセルに同時に読
み出しを行うことも出来るし、非選択のディジット線の
トランジスタのべ７入電圧を全て下げることで選択され
たディジット線に対してのみ読み出しを行うようにする
ことも出来る。全てのメモリセルを同時に読みだす場合
には、高速性が得ら九るが、全てのディジット線に電流
が流れるので消費電力は大きくなる。反対に、１個のメ
モリセルのみを選択する場合には、選択されたディジッ
ト線に接続されたトランジスタのベース電圧を低レベル
から高レベルへと切り換えてディジット線を低レベルか
ら高レベルへと変化させるが、その際大きな放電電流が
センス系に流れ、その電流がおさまるまでは読み出しを
行うことができない。そのため高速性は多少損なわれが
、読み出し電流が１本のワード線にしか流れないので、
消費電力は非常に小さくなる。また。 １本のワード線に流れる電流も非常に小さくなるので、
電圧降下およびマイグレーションの点で非常に有利にな
るという利益も得られる。 以上のように、第８請求項に記載の発明においては、第
５図のメモリセルを使用してバイポーラメモリと同程度
の高速性を達成することが可能となるが、低消費電力と
高速性の両者を同時に満たすことは困難である。そこで
、更に高速性を達成すると同時に低消費電力性をも達成
するため、第１請求項および第６、第７請求項に記載の
ごとく、ＭＯＳまたはＣＭＯＳセルにおいて、ＭＯＳト
ランジスタのドレーンとディジット線との間の結合ダイ
オードの極性を第５図とは反対にし、ディジット線に１
個以上のバイポーラトランジスタのエミッタと定電流源
を接続し、読み出し電流をメモリセルから流すように構
成する。この構成では、ディジット線を選択するときは
バイポーラトランジスタのベースを低レベルとしてディ
ジット線の電位を低レベルとする。従って、選択から非
選択へ向かうときにはディジット線の充電電流がバイポ
ーラトランジスタを流れるが、この電流はセンス用トラ
ンジスタではなくディジット線駆動用トランジスタから
流せるので、読み出しが遅くなることはない。 このような結合ダイオードの極性はＭＯＳメモリセルと
バイポーラの周辺回路との組合せで初めて可能となるも
のであり、メモリセルがバイポーラで構成されている場
合は不可能である。すなわち、バイポーラメモリセルの
場合には、同様な構成で読み出しを行おうとするとメモ
リセルの情報が破壊されてしまい読み出し動作が不可能
となる。 以上のように、本発明によれば、従来のバイポーラメモ
リセルとは異なる形式のダイオード結合型ＭＯＳまたは
ＣＭＯＳセルを用いることにより、高速性と低消費電力
性の両者を同時に実現することの出来るメモリセルが可
能となる。 また、ダイオード結合型のバイポーラメモリセルでバイ
ポーラトランジスタをＭＯＳトランジスタに置き換えた
形のメモリセルを用いて、バイポーラ・メモリセルを用
いた場合と同等の高速性を実現することが可能となる。 【実施例】 第１図は、第８図に示すような本発明のメモリセルを用
いた本発明の半導体メモリの一実施例図であるが、説明
の都合上、第２図の実施例を先に説明する。 第２図は本発明の一実施例の回路図であり、特開昭６２
−５８４８７号に記載のメモリセルを用いて超高速メモ
リを構成するのに非常に適した周辺回路を備えた半導体
メモリを示す。 この構成のメモリ回路に特に適したメモリセルとしては
、第５図（ｂ）や第１２図（ｂ）に示す抵抗負荷型のメ
モリセルよりも第６図に示すＣＭｏ５型メモリセルの方
が特性上優れている。 第６図のメモリセル（第２図のメモリセル２１として使
用）は、２個のｐＭＯＳと２個のｎ　Ｍ　Ｏ８からなる
フリップフロップと、ダイオード１３．１３′からなる
結合素子とから構成されており、ダイオード１３．１３
″を介してディジット線２２．２２′に接続される。 なお、第６図には破線でキャパシタを示しているが、こ
れらのキャパシタは高速化や耐α線対策のためのもので
あり、必要がなければ省略しても良い。また、ダイオー
ド１３．１３′としてはどのようなダイオードを使用し
ても良いが、高速性やラッチアップがないことからポリ
シリコンのダイオードやＳＢＤ　（ショットキーバリア
・ダイオード）が適しており、更に小形化の点を考慮す
ればポリシリコン（ｐｏｌｙ　Ｓ　ｉ　）のダイオード
が特に適している。 次に、第２図に戻って、ディジット線２２．２２′には
、センス、坊区動用のバイポーラ・トランジスタ２３．
２３’のエミッタが接続される。このバイポーラ・トラ
ンジスタのコレクタには、負荷デバイス２４．２４’　
が接続される。第２図では負荷デバイスとしてＭＯＳト
ランジスタを使用しているが、勿論、普通の抵抗を負荷
デバイスとして使用しても良い。 また、バイポーラ・トランジスタ２３．２３′のコレク
タからのセンス出力は、トランジスタ２５．２５′およ
び２６からなるプリアンプに印加される。トランジスタ
２５．２５′のコレクタは、同様な多数個のトランジス
タのコレクタとコレクタ・ドツトされ、センス・１ヘラ
ンジスタ２７．２７′のエミッタに接続される。 また、トランジスタ２７．２７’のコレクタから取り出
されたセンス出力は、エミッタ・フォロワ２９．２９′
を経て、出力回路等に印加される。 なお、４１で示した四角はワード線のドライバである。 以上のようなメモリ構成にすることにより、前記第３図
および第５図に示した従来型メモリとは異なり、メモリ
セルにトランスファＭＯ８がないことと、ディジット線
の電圧変動が非常に小さいため、メモリセルの情報（即
ちコレクタ電位の高低）を高速でディジット線に読み出
すことが出来る。また、同様に、ディジット線上の情報
を高速でメモリセルに取り込めるので、高速の書き込み
が可能となる。 次に、第７図は第２図の半導体メモリの主要部を示す回
路図である。以下、第７図に基づいて第２図のメモリの
基本的な動作を説明する。 第７図において、読み出し状態においては、センス・ト
ランジスタ２３．２３′のベースには、例えば、−２，
４Ｖを印加する。この実施例では。 上下のワード線は選択、非選択に係らずほぼ一定の電位
差を保つように駆動される。なお、特開昭６２−５８４
８７号公報に示されているように、下側ワード線のみを
駆動するようにも勿論できる。 ワード線を選択するには、選択ワード線を低レベル（例
えば下側ワード線を−４，４Ｖ）にし、非選択ワード線
を高レベル（下側ワード線を例えば−２，６Ｖ）にする
。例えば、ワード線１°５が選択された場合には、選択
ワード線１５に接続されているメモリセル内では、ｎＭ
Ｏ８１２’　とＰＭＯ３ＩＩがオンで、ｎＭＯ５１２と
ｐＭＯ８１１′がオフであるとする。この時、トランジ
スタのＶＩＬＥおよびダイオードのＶ「を共に０．７５
Ｖとすれば、ディジット線２２′は−３，１５Ｖとなり
、トランジスタ１２′のドレインは−３，９Ｖとなる。 上下のワード線１５．１６は、電位差がほぼ一定の例え
ば１．８ｖであるように駆動されるので、選択された下
側ワード線１６の電位は−４，４ｖである。従って、オ
ン状態のｎＭＯ８１２’のソース・ドレーン間には０．
５Ｖの電圧がかかり、例えば、０　、１　ｍ　Ａ程度の
電流が流れる。この電流は、ダイオード１３′と１−ラ
ンリスタ２３″とを経て、抵抗２４′（第２図では負荷
２４．２４″をｎ　Ｍ　ＯＳで構成しているが、本図で
は抵抗で構成している）から流れる。この際、ディジッ
ト線２２．２２′に例えば０．１ｍＡ程度の読み出し電
流程度以上の適当なバイア電流ＩＱを流しておけば、ト
ランジスタ２３．２３′等での電流切り換わり量が少な
くなるので、ディジット線の電位は殆ど変動しなくなる
。一方、オフ側のｎ　Ｍ　ＯＳトランジスタ１２のコレ
クタ電圧は−２，６ｖ（上側ワード線１５の電圧に等し
い）であるので、ダイオード１３は導通しない。従って
、抵抗２４には電流は流れない。このように、メモリセ
ルに蓄えられている情報に従って抵抗２４．２４’のう
ちのどちらかに電流が流れて電圧降下が生ずるので、そ
れをトランジスタ２５．２５’および２６からなる差動
増幅器で増幅し、コモンセンス線２５ｃ、２５ｃ’　に
出力する。 どのデイジッＩ・線からの出力をコモンセンス線に出す
かは、トランジスタ２６のベースにディジット線デコー
ダの出力（選択された１個のみが高レベル、その他は低
レベル）を加え、選択するディジット線の差動増幅器の
みに電流を流すことで行う。 以上の説明から分かるように、負荷の大きなディジット
線の電位は、読み出しの際には殆ど変動しないので応答
は速い。電位変動はトランジスタ２３．２３′のコレク
タ、或いはトランジスタ２７．２７′　（第２図）のコ
レクタでは大きくなるが、これらのノードは負荷が軽い
ので、高速読み出しが可能となる。 なお、以上の実施例では、トランジスタ２５．２５′お
よび２６からなるセンス回路は、１〜ランジスタ２３．
２３′のコレクタに接続されたが、バイアス電ｕＨｏを
例えば読み出し電流程度以下としてデイジン１〜線の電
位変化を多少大きくして（Ｉｏと読み出し電流が等しい
ときは電位変動は２０ｍＶ程度となる）、ディジット線
の電位変動を直接センスするように構成しても良い。 以上の読み出し動作においては、選択されたワード線に
接続された全てのメモリセルに読み出し電流を流した。 しかし、実際に読み出しが行われるのは、１個のメモリ
セルだけである。そこで、１個の選択されたメモリセル
のみに読み出し電流を流せば、無駄な消費電力を節約す
ることが出来る。そのためには、非選択のディジット線
のセンス・１〜ランジスタのベース電圧を下げれば良い
。 例えば、選択ディジット線のセンス・トランジスタ２３
．２３′のベース電圧を−２，４ｖとし、その他の全て
のディジット線のセンス・トランジスタのベース電圧を
例えば−３，６Ｖとすることで、選択された１個のメモ
リセルのみに電流が流れるようにすることが出来る。 しかし、このような構成を取ると、ディジット線が非選
択から選択へと切り替わるとき、つまりトランジスタ２
３．２３’のベース電圧が低レベルから高レベルへと切
り替わってディジット線を高速に立ち上げようとすると
き、読み出し電流の７桁以上もの大きな放電電流が流れ
、それが収まるまでにはかなりの時間を要する。この電
流は、センス１〜ランジスタ２３．２３′を流れるため
、そのコレクタには非常に大きな電圧が現れる。この電
圧によるトランジスタの飽和はコレクタを適当な手段で
クランプすることで防止出来るが、この過渡的な大電流
が収まるまでは読み出しを行うことができない。従って
、消費電力は低減するが、読み出し速度（従って、同様
に書き込み速度）が大きくなるという欠点を有する。 書き込みに際しては、読み出し時と同様にワード線を選
択すると同時に、書き込みを行うデイジン１−線に付属
するセンス・トランジスタ２３．２３′のベースに、書
き込み情報に応じた高低レベルの電圧を印加して行う。 すなわち、第２図でトランジスタ１２’　　　１１がオ
ン、１２．１１′がオフの状態を反転させるには、トラ
ンジスタ２３′のベース電圧を例えば−１，２ｖにすれ
ば良い。 このとき、ディジット線２２′は−１，９５Ｖとなり、
トランジスタ１２″のドレーンすなわち１−ランリスタ
１１．１２のゲー１−は強制的に−２゜７ｖまで上昇さ
せられる。そのためトランジスタ１２は強制的にオンに
なり、トランジスタ１１は強制的にオフになる。したが
って、トランジスタ１１．１２のドレーンすなわちトラ
ンジスタ１１’１２′のゲートの電圧は−４，４ｖとな
り、トランジスタ１１″がオン、１２″がオフとなって
書き込みが行われる。このとき、トランジスタ２３のベ
ース電圧は、読み出し時と同一の−２，４Ｖでも良いが
、オンに向かうトランジスタ１２にダイオード１３を経
て電流が流れ、トランジスタ１２のコレクタ電圧の低下
が妨げられる（書き込みが妨害されて書き込みが遅くな
る）のを防ぐため、ダイオード１３が逆バイアスとなる
ようにトランジスタ２３のベース電圧を下げた方が良い
。 そのためには、例えば、トランジスタ２３のベース電圧
を−３，６■にすれば良い。 以上のように、第６図のメモリセルを用いた場合には、
消費電力の低減と高速性とは矛盾するため、高速、低消
費電力の大容量メモリを構成することは困難となる。 次に、第８図は本発明の新規なメモリセルの一実施例図
であり、上記のごとき欠点を克服することの出来るメモ
リセルの回路図である。 このメモリセルは、２個のｐＭＯ８１１，１１′と２個
のｎＭＯ８１２，１２′とからなるフリップフロップと
、ディジット線２２．２２′との間を結合するダイオー
ド１３．１３’　とから構成されている。 この回路においては、ダイオード１３．１３′の接続の
極性が前記第６図の回路とは反対に、フリップフロップ
側に陽極、ディジット線側に陰極を接続している点が特
徴である。 なお、破線で示したキャパシタは、耐α線性の向上やス
ピードアップのためのもので、必要がなければ省いても
良い。また、ダイオード１３．１３′としては、ＳＢＤ
　（ショットキーバリア・ダイオード）や多結晶シリコ
ンで構成したポリシリコン・ダイオード等どのようなダ
イオードを使用しても良いが、このメモリセルを小形に
作るにはポリシリコン・ダイオードが特に適している。 すなわちポリシリコン・ダイオードならば、例えばＭＯ
Ｓトランジスタ上方やアイソレーション領域上に形成す
ることが可能で小形化出来るからである。 次に、第１図は、上記第８図のメモリセルを使用して超
高速のメモリを実現する本発明の半導体メモリの一実施
例図である。 第１図において、各メモリセル２１は、前記第８図に示
したメモリセルであり、第８図のダイオード１３．１３
′　を介してディジット線２２．２２′に接続される。 ディジット線２２．２２’　にはセンスおよび書き込み
用のバイポーラ・トランジスタ２３，２３’のエミッタ
が接続される。バイポーラ・トランジスタ２３．２３′
のコレクタはその他のディジット線の同様なトランジス
タのコレクタとデータ線２３　ｃ、２３　ｃ’　を介し
て共通に接続される。 データ線２３ｃ、２３ｃ’　に電流の差として読みださ
れた信号は、バイポーラ・トランジスタ２７．２７′を
経て、抵抗２８．２８′で電位差４８号に変換される。 なお、第１図では負荷デバイスとして抵抗２８．２８′
を示しているが、勿論抵抗の代わりＭＯＳトランジスタ
を負荷デバイスとして使用しても良い。負荷としてＭＯ
Ｓトランジスタを使用した場合には、ゲート幅などが変
動した場合でもメモリセルのトランジスタと同じに変動
するため、はぼ一定の信号振幅が得られる。 トランジスタ２７．２７′のコレクタからの出力は、セ
ンス増幅器４０に印加される。センス増幅器の出力は出
力回路（図示されていない）等に印加される。４１で示
した四角はワード線のドライバ（詳細後述）である。 なお、第１図では、ディジット線選択用のトランジスタ
３１．３１’および３２を読み出し時も書き込み時も選
択するようにしているが、トランジスタ３２は読み出し
時には常時選択しておき、書き込み時には書き込みを行
うディジット線のみを選択するようにしても良い。この
ような構成にすることにより、読み出しの高速化を図る
ことが出来る。 また、読み出し書き込み用およびＹ選択用の電流源Ｉｒ
＋およびＩｖは、トランジスタ３１．３１′および３２
によって切り替えられるように図示しているが、勿論ト
ランジスタ３１．３１′および３２等のエミッタに個々
に抵抗を接続し、抵抗のもう一端を適当な電源に接続し
ても良い。この場合、選択するディジット線に対応する
トランジスタのベースにのみ高電圧をかけて電流を流す
ようにすれば、選択されたディジット線にのみ電流が流
れる。 次に、第９図は第１図の主要部を示す回路図である。以
下、第９図に基づいて第１図のメモリの基本的な動作を
説明する。 第９図において、電源電圧としては、例えば、Ｖｃｃ＝
ＯＶ、ＶＥＥ＝−５，２Ｖ程度とする。上下のワード線
間には、例えば２■の電圧を印加する。 例えばワード線１５．１６を選択した場合には、非選択
状態の上側ワード線１７の電圧を、例えば、−２，４Ｖ
、選択状態の上側ワード線１５の電圧を例えば−０，８
ｖとする。また、ダイオード１３．１３′の順方向電圧
ＶＦおよびトランジスタ２３．２３′のベース・エミッ
タ間電圧ｖＢ［Ｅを０．７５Ｖとする。 読み出し状態においては、センス・トランジスタ２３．
２３′のベースには、例えば−１，３ｖを印加する。選
択ワード線１５に接続されているメモリセル内では、ｎ
ＭＯ８１２’　と９ＭＯ８１１がオンで、ｎＭＯ８１２
とｐＭＯ８１１’　がオフであるとする。このとき、デ
ィジタ１−線２２は−２，０５Ｖとなり、ｐＭＯＳ１１
（７）ドレーンは−１，３ｖとなる。上下のワード線は
常に電位差が２．ＯＶであるように駆動されるので、選
択された下側ワード線１６の電位は−２，８■である。 従って、オン状態の９ＭＯ８１１のソース・ドレーン間
には０．５Ｖの電圧がかかり、例えば０．１ｍＡ程度の
電流（電流値はＭＯＳトランジスタの特性とドレーン・
ソース間電圧によって異なる）が流れる。この電流は、
ダイオード１３を経てディジット線２２に流れる。 読み出し用の電流源ＩＲとして、例えば１ｍＡ（この電
流は設計によって大幅に変え得る）を流すとすると、読
み出し用トランジスタ２３には］、　ｍ　Ａ　−０、１
ｍ　Ａ　”　０　、９　ｍ　Ａの電流が流れる。 一方、オフ側のｐＭＯＳ１１’のドレーン電圧は。 −２，８Ｖ　（下側ワード線１６の電圧に等しい）であ
るので、ダイオード１３′は導通しない。従って、トラ
ンジスタ２３″には、Ｉｓ＝１ｍＡが流れる。この電流
の差が第１図の抵抗２８．２８′での電圧降下の差とし
て読みだされる。 上記のように、メモリセルに蓄えられている情報に従っ
て抵抗２８．２８′の電圧降下に差が生ずるので、それ
を差動増幅器４０で増幅して、出力回路へ出力する。 また、どのディジット線からの出力をコモンセンス線２
３ｃ、２３ｃ’　に出すがは、Ｙ選択線４２にＹデコー
ダの出力（選択された１個のみが高レベル、その他は低
レベル）を加え、選択するディジット線のみに電流を流
すことで行う。 また、選択ディジット線のトランジスタ３２に電流を流
し、ディジット線の電位が低下可能とする。非選択のデ
ィジット線はトランジスタ３０．３０’　によって高電
位に保たれるため、メモリセルから情報は読みだされな
い。 なお、電流源Ｉｏはディジット線の電位を定めておくた
めのリーク電流源である。 この実施例では、前記第２図の実施例に比べてディジッ
ト線の電位変動は更に小さいため、第２図のメモリより
も更に高速である。 以上の読み出し動作においては、選択された一個のメモ
リセルに対してのみ読み出しを行なった。 このような方式では読み出し時にメモリセルに流れる電
流が少ないため、低消費電力向きである。 しかし、第１０図に示す回路のように、選択されたワー
ド線に接続された全てのメモリセルを読み出すことも可
能である。 第１０図において、電流切り替えトランジスタ３１．３
１′のベースには、読み出し時には同じ電圧が印加され
ている。従って、全てのディジット線には同じ電流が流
れ、選択ワード線に接続された全てのメモリセルが選択
される。 選択された複数個のメモリセルの内で実際に読み出され
るのは、トランジスタ３２のベースに高レベルが印加さ
れたディジット線に接続されているものである。 書き込みの場合には選択されたディジット線のトランジ
スタ３１．３１’のベースにのみ高レベルが印加され、
選択されたメモリセルにのみ書き込みが行われる。 勿論、この実施例においても、読み出し時に選択された
トランジスタ３１．３１′ベースのミｔｃ高レベルとし
、−個のメモリセルのみに読み出し電流を流すようにす
ることも可能である。しかし。 このように列の選択とセンスとを同一のトランジスタで
行うと、放電電流がセンス用トランジスタに流れるため
、第２図の場合と同様に読み出しが遅くなる。 第９図の実施例では、書き込みに際しては、読み出し時
と同様にワード線を選択すると同時に、書き込みを行う
ディジット線に付属するセンス・トランジスタ２３．２
３′のベースに、書き込み情報に応じた高低レベルの電
圧を印加して行う。 即ち、第９図でｉ〜ランジリス１２’、１１がオン、１
２．１１′がオフの状態を反転させるには、トランジス
タ２３のベース電圧を例えば−２，８ｖにすれば良い。 その結果、トランジスタ１１．１２のドレーン即ちトラ
ンジスタ１１’　　　１２’　のゲートは高速で−２，
８ｖまで低下し、メモリセルの情報が反転する。一方、
トランジスタ２３′のベース電圧は、読み出し時と同一
の−１，３ｖでも良いが、オンに向かうトランジスタ１
１′からダイオード１３″を経て電流が流れ、トランジ
スタ１２′のコレクタ電圧の上昇が妨げられる（書き込
みが妨害されて書き込みが遅くなる）のを防ぐため、ダ
イオード１３′が逆バイアスとなるようにトランジスタ
２３′のベース電圧を上げた方が良い。そのためには、
例えば、トランジスタ２３′のベース電圧を一〇、８■
にすれば良い。 なお、以上の実施例の説明では、上側ワード線と下側ワ
ード線の電位はほぼ並行して変化するものとしたが、勿
論上側ワード線のみを変化させ、下側ワード線の電位は
適当な一定電位に固定しても良い。この場合１回路的に
は簡単になるが、書き込み時間は多少大きくなる。 以上の説明においては、第１図の実施例に示した本発明
の半導体メモリに用いるメモリセルとして、第８図のメ
モリセルを使用した場合を例、示したが、以下、本発明
の半導体メモリに使用することの出来るメモリセルの種
々の変形例について説明する。 まず、第１１図は、本発明のメモリセルのもう１つの実
施例であり、（、）は第１図の半導体メモリに使用する
メモリセル、（ｂ）は第２図の半導体メモリに使用する
メモリセルである。すなわち、（ａ）においては結合用
のダイオード１３．１３′の極性が第８図と同じ、（ｂ
）においては第６図と同じになっている。 この実施例のメモリセルは、結合用のダイオード１３．
１３′としてＳＢＤ　（ショットキーバリア・ダイオー
ド）を使用したものである。 ＳＢＤは順方向電圧Ｖ「が小さいため電源電圧をそれだ
け小さくすることが出来る。 なお、ＳＢＤの陽極をＭＯＳのドレーン層と併合して小
形化するためには、ｐタイプのシリコンと電極との間に
ＳＢＤを形成することが望ましい。 次に、第１２図も本発明のメモリセルのもう１つの実施
例の回路図であり、（、）は第１図の半導体メモリに使
用するメモリセル、（ｂ）は第２図の半導体メモリに使
用するメモリセルである。 すなわち、（ａ）においては結合用のダイオード１３．
１３″の極性が第８図と同じ、（ｂ）においては第６図
と同じになっている。 この実施例は、フリップフロップの負荷となるＭＯＳト
ランジスタの代わりに抵抗を用いた例であり、（、）は
第８図のｎ　Ｍ　ＯＳ　１２．１２′の代わりに抵抗１
７．１７′を用いたもの、（ｂ）は第６図のｐＭＯ５１
１，１１′の代わりに抵抗１７．１７′を用いたもので
ある。 上記の抵抗１７．１７’は、通常、ポリシリコンで作る
ので、メモリセル面積を小さくすることが出来る。 次に、第１３図は、前記第１２図において接合ダイオー
ドをＳＢＤに置き換えたものであり、その他は第１２図
と同様である。 次に、第１４図は、結合ダイオード１３．１３′と並列
にＭＯＳトランジスタ７１．７１′を接続したものであ
り、（ａ）は第１図の半導体メモリに使用するメモリセ
ル、（ｂ）は第２図の半導体メモリに使用するメモリセ
ルである。すなわち、（ａ）においては結合用のダイオ
ード１３．１３′の極性が第８図と同じ、（ｂ）におい
ては第６図と同じになっている。 第１４図において、ワード線７０は書き込みのときに選
択レベルとなる。市記第１図等のメモリセルにおいては
、書き込み時に例えばダイオード１３が導通してトラン
ジスタ１１．１２のドレーンすなわちトランジスタ１１
″　１２′のゲートが急速に低レベルとなる。一方、ト
ランジスタ１１゜１２のゲー１〜はオンとなったｐＭＯ
８１２’　によって高レベルに引き上げられる。この電
圧の上昇を助けるのがｎＭＯ８７１’　の役目であり、
この実施例のメモリセルでは書き込みが更に速くなる。 次に、第１−５図は、結合ダイオード１３．１３′とデ
ィジット腺２２．２２’　との間にＭ、ＯＳトランジス
タ７１．７１’　を挿入（すなわち結合ダイオードに直
列に接続）した実施例であり、（ａ）は第１図の半導体
メモリに使用するメモリセル、（ｂ）は第２図の半導体
メモリに使用するメモリセルである。すなわち、（ａ）
においては結合用のダイオード１３．１３′の極性が第
８図と同じ。 （ｂ）においては第６図と同じになっている。 この実施例では、メモリセルの選択はＭＯＳトランジス
タ７１．７１’　によって行われるので、ワード線１５
．１６は電源線で良い。 なお、第１４．１５図の実施例のメモリセルのその他の
動作は、第８図等のメモリセルと同様なので、従来のＣ
ＭＯＳセルのように結合用のＭＯＳとメモリセルのフリ
ップフロップを構成するトランジスタとの間でお互いの
ゲー１−Ｉｇの比に制限をつける、という必要はなくな
る。 また、第１４．１５図の実施例において、結合ダイオー
ド１３．１３’　としてＳＢＤやポリシリコン・ダイオ
ード等あらゆる種類のダイオードを使用出来ることはい
うまでもない。 次に、第１６図は、本発明のメモリセルアレーの上下の
ワード線（第１図の１５と１６等）を駆動するのに適し
た即動回路の一実施例図である。 まず第１６図（ａ）において、上側ワード線と下側ワー
ド線との間の電位差は２個のダイオード８３．８４の電
圧降下で形成している。 また、下側ワード線に接続されている２個のトランジス
タ８ｏ、８１はワード線の立ち下がりを高速化するため
の放電回路である。 また、定電流源８２は、非選択時にワード線に流す微小
電流を供給するためのものである。 なお、破線で示したコンデンサとダイオードは高速化の
ためのものであり、不要なら除いても良い。 また、第１６図（ｂ）も上記（ａ）と同様な回路である
が、レベルシフトはダイオードではなくトランジスタ８
５と抵抗とで行っている。また放電回路も（ａ）のもの
とは異なるが、働きは同じである。 次に、第１７図もワード線駆動回路の一実施例図ある。 この駆動回路は、第１６図（ａ）の回路とは放電回路が
異なっているが、動作等はほぼ同様である。 なお、上側または下側のワード線のみを駆動する場合は
従来の駆動回路をそのまま使用出来るのでここでは説明
しない。 以上、本発明の種々の実施例について説明してきたが、
本発明の第１図およびその他の実施例において、結合ダ
イオード（１３，１３’　）としてポリシリコン・ダイ
オード（またはポリシリコンで作られた５ＢＤ）を使用
すると、結合用のＭＯＳトランジスタを使用する場合に
比べてメモリセル面積を小さくすることが出来る。 また、第８図等の実施例では、例えばソフトエラ一対策
の一例として破線でキャパシタを示したが、このような
キャパシタを付加したう丸で高速動作をさせるには、Ｍ
ＯＳトランジスタのゲート幅を大きくする必要があるの
で、メモリセル面積が大きくなる。 したがって、キャパシタを付加しないでもソフトエラー
に十分強く、小形のメモリセルを実現可能とするために
は１本発明と組合せてキャパシタ以外のソフトエラ一対
策が必要である。例えば、Ｐ基板を使用した場合には、
９ＭＯ３はｎウェル内に形成されるため、基板内に発生
した雑音電荷はトランジスタ部分には集まらない。一方
、　ｎＭＯ３は一般にｐ基板内に形成されるため、基板
内でα線によって発生した雑音電荷がトランジスタ部分
に集まる。そこで、場合に応じて９例えばｎＭＯＳ下方
にＰ＋層を形成したり、ｎＭＯ８下方にｎ＋層を形成し
てｐウェルを基板から絶縁したり、あるいはＭＯＳトラ
ンジスタ下方に絶縁層を形成したりする必要がある。 第１８図は上記のごとき防雑音対策を施したＭＯＳトラ
ンジスタの一実施例の断面図である。 この実施例は、ｎＭＯＳトランジスタを示しているが、
トランジスタを構成する２層１０１の下方にＰ”／行１
０２とｎ＋層１０３が存在し、ｐ基板１０４内で発生し
たα線を防止する構造となっている。 この構造においては、２層１０１はｐ＋層１０５を介し
て多結晶シリコン１０６により適当な電位を与えられる
。そしてα線によってｐ基板内に発生した雑音電荷は、
ｎ＋層１０３によって遮蔽され、ドレーンおよびソース
には達しない。 次に、第１９図も防雑音対策を施したＭＯＳトランジス
タの一実施例の断面図である。 この実施例もｎ　Ｍ　ＯＳを示すが、この実施例では、
ｐ”層１０２の取り出し電極１０６がシリコン領域の横
から取り出されており、トランジスタを小さな面積内に
形成することが出来る。 次に、これまでの説明では、バイポーラトランジスタと
してｎｐｎｌ−ランリスタを使用した実施例のみを例示
したが１本発明はｐｎｐｈランジスタリス用しても同様
に構成することが出来る。 第２０図は、ｐｎｐｔ’ランジスタをリスた場合の一実
施例図である。 第２０図に示すように、ｐｎｐトランジスタを使用すれ
ば、第６図のメモリセルを使用して第１図の実施例と同
じ動作を行わせることが出来る。 なお、第２０図の実施例の動作は、前記第１図とほぼ同
じなので省略する。但し、高性能のｐｎ２１〜ランジス
タの製造はかなり困難であり、実用化するのはかなり困
難である。 また、これまでの説明では、本発明のメモリセルを駆動
する周辺回路として、特定の実施例について説明してき
たが１本発明のメモリセルと組合せて使用する周辺回路
としては、何もそのようなものに限られるものではない
。特に、本発明のメモリセルの低消＊電力性を生かすに
は、周辺回路としてバイポーラトランジスタとＭＯＳト
ランジスタを組合せて使用するＢｉＣＭＯ８回路を使用
すれば、高速性と低消＊電力性が得られて好都合である
。勿論、最も高速性を出す場合には周辺回路を全てバイ
ポーラトランジスタで構成しても良いし、速度があまり
重要でない場合にはＭＯＳトランジスタで構成しても良
い。 また、本発明により、従来バイポーラメモリでしか得ら
れなかった超高速性を非常に小面積のＭＯＳセルで実現
することが出来るため、従来得られなかった超高速の大
容量メモリを実現することが出来る。このような大容量
メモリの能力を十分に発揮させるには、同一のチップ上
に論理回路も乗せ、高機能のチップとすることが望まし
い。その点、本発明のメモリはメモリセルの面積が小さ
いので十分な論理回路を乗せることが出来、しかも超高
速なので、このような目的には非常に適している。 また１本発明においては、小チップ面積で大容量の超高
速メモリを形成することが出来るので、論理回路とメモ
リ回路とを同一チップ内に配置したＬＳＩチップを構成
する際に本発明を適用すれば、得られるメリットは非常
に大きい。 【発明の効果１ 本発明の新規なダイオード結合型ＭＯ８またはＣＭＯＳ
メモリセルによれば、高速性と低消費電力性の両者を同
時に実現することが出来る。また、本発明の半導体メモ
リによれば、ダイオード結合型のバイポーラメモリセル
でバイポーラトランジスタをＭＯＳトランジスタに置き
換えた形のメモリセルを用いて、バイポーラ・メモリセ
ルを用いた場合と同等の高速性を実現することが可能と
なる。すなわち、本発明によれば、ＣＭＯ３またはＭＯ
Ｓのスタティック・メモリセルと同等以下の大きさのメ
モリセルでバイポーラ・メモリセルと同等以上の高速性
を得ることが出来、また、選択ワード線に接続されてい
ても電流が流れるメモリセルは選択された一個のメモリ
セルとすることが出来るので、従来のＣＭＯＳセルより
も低消費電力のメモリセルを構成することも出来る、と
いう優れた効果が得られる。

【図面の簡単な説明】

第１図は本発明の半導体メモリの一実施例の回路図、第
２図は本発明の半導体メモリの他の実施例の回路図、第
３図は従来の半導体メモリの一例の回路図、第４図は従
来のメモリセルの一例の回路図、第５図は従来の半導体
メモリおよびメモリセルの一例の回路図、第６図は第２
図の半導体メモリに用いるメモリセルの一実施例の回路
図、第７図は第２図の主要部の拡大図、第８図は第１図
の半導体メモリに用いる本発明のメモリセルの一実施例
図、第９図は第１図の主要部の拡大図、第１０図は読み
出し方式の異なる他の半導体メモリの一実施例の回路図
、第１１〜１５図はそれぞれ本発明のメモリセルの他の
実施例の回路図、第１６．１７図はそれぞれ駆動回路の
一実施例図、第１８．１９図はそれぞれ防雑音対策を施
したＭＯＳトランジスタの一実施例の断面図、第２０図
はｐ　ｎ　ｐ　トランジスタを用いた半導体メモリの一
実施例の回路図である。 く符号の説明〉 １１．１１’　　・・ＰＭＯＳトランジスタ１２．１２
’　−ｎＭＯ８Ｉ−ランリスタ１３．１３’・・・結合
ダイオード １５．１６・・・ワード線 ２１．２１・・メモリセル ２２．２２’　　・・・ディジット線 ２３．２３’・・・センスおよび駆動用のバイポーラ・
トランジスタ ２３ｃ、２３ｃ’・・・データ線 ２４．２４’　・・・負荷デバイス ２５．２５’　、２６・・・プリアンプを構成するバイ
ポーラ・トランジスタ ２５ｃ、２５ｃ’・・・コモンセンス線２７．２７′・
・・センス用のバイポーラ・トランジスタ ２８．２８’　・・・負荷デバイス ２９．２９’　・・・エミッタフォロワを構成するバイ
ポーラ・トランジスタ ｓｏ、　３ｏ’・・・バイポーラ・１−ランリスタ３１
．３１’　、３２・・・ディジット線選択用のバイポー
ラ・トランジスタ ４０・・センス増幅器 ４１・・・ワード線のドライバ ７０・・・ワード線

Claims (1)

1. 【特許請求の範囲】 １、少なくとも２個のＭＯＳトランジスタと２個の負荷
   デバイスとから成るフリップフロップと、該フリップフ
   ロップの２つの端子をそれぞれ外部に接続する２個の結
   合デバイスとから構成されたメモリセルにおいて、上記
   の各結合デバイスは、陽極を上記ＭＯＳトランジスタの
   ドレーンに接続された少なくとも１個のダイオードを含
   むものであることを特徴とするメモリセル。 ２、第１請求項に記載のメモリセルにおいて、上記結合
   デバイスは、上記ダイオードおよびそれと並列に接続さ
   れたＭＯＳトランジスタを含むものであることを特徴と
   するメモリセル。 ３、第１請求項に記載のメモリセルにおいて、上記結合
   デバイスは、上記ダイオードおよびそれと直列に接続さ
   れたＭＯＳトランジスタを含むものであることを特徴と
   するメモリセル。 ４、第１請求項乃至第３請求項のいずれかに記載のメモ
   リセルにおいて、上記フリップフロップを構成するＭＯ
   ＳトランジスタがｎＭＯＳであって上記負荷デバイスが
   ｐＭＯＳであるか、または上記ＭＯＳトランジスタがｐ
   ＭＯＳであって上記負荷デバイスがｎＭＯＳであること
   を特徴とするメモリセル。 ５、第１請求項乃至第３請求項のいづれかに記載のメモ
   リセルにおいて、上記フリップフロップを構成するＭＯ
   ＳトランジスタがｎＭＯＳまたはｐＭＯＳであり、上記
   負荷デバイスが抵抗であることを特徴とするメモリセル
   。 ６、第１請求項乃至第５請求項のいずれかに記載のメモ
   リセルを複数個アレー状に配置し、各メモリセル内の上
   記負荷デバイスの上記ＭＯＳトランジスタに接続されて
   いない方の一端を一方のワード線に接続し、上記ＭＯＳ
   トランジスタのソースを他方のワード線に接続し、上記
   ２個の結合デバイスの上記ＭＯＳトランジスタに接続さ
   れていない方の一端をディジット線にそれぞれ接続した
   メモリセルアレーを備えたことを特徴とする半導体メモ
   リ。 ７、第６請求項に記載の半導体メモリにおいて、少なく
   ても２個の電流源または電流切り替えスイッチと２個の
   バイポーラトランジスタとを含み、該２個のバイポーラ
   トランジスタのエミッタをそれぞれディジット線に接続
   したセンス回路を有することを特徴とする半導体メモリ
   。 ８、少なくとも２個のＭＯＳトランジスタと２個の負荷
   デバイスとから成るフリップフロップと、該フリップフ
   ロップの２つの端子をそれぞれ外部に接続する２個の結
   合デバイスとから構成され、かつ、上記の各結合デバイ
   スは陰極を上記ＭＯＳトランジスタのドレーンに接続さ
   れた少なくとも１個のダイオードを含むメモリセルを用
   い、該メモリセルを複数個アレー状に配置し、各メモリ
   セル内の上記負荷デバイスの上記ＭＯＳトランジスタに
   接続されていない方の一端を一方のワード線に接続し、
   上記ＭＯＳトランジスタのソースを他方のワード線に接
   続し、上記２個の結合デバイスの上記ＭＯＳトランジス
   タに接続されていない方の一端をディジット線にそれぞ
   れ接続したメモリセルアレーを備え、さらに、少なくて
   も２個の電流源または電流切り替えスイッチと２個のバ
   イポーラトランジスタを含み、該２個のバイポーラトラ
   ンジスタのエミッタをそれぞれ上記ディジット線に接続
   したセンス回路を有することを特徴とする半導体メモリ
   。 ９、第７請求項または第８請求項に記載の半導体メモリ
   において、上記センス回路は上記バイポーラトランジス
   タのコレクタからセンス出力を取り出すように構成され
   たものであることを特徴とする半導体メモリ。 １０、第７請求項または第８請求項に記載の半導体メモ
   リにおいて、上記センス回路は上記ディジット線の電位
   差をセンスする構成となっているものであることを特徴
   とする半導体メモリ。 １１、第１請求項乃至第１０請求項のいずれかに記載の
   半導体メモリまたはメモリセルにおいて、上記フリップ
   フロップを構成するＭＯＳトランジスタは、基板からの
   雑音電荷がトランジスタ部分に到達するのを防止する機
   構を有しているものであることを特徴とする半導体メモ
   リ。 １２、第６請求項項乃至第１１請求項のいずれかに記載
   の半導体メモリにおいて、少なくとも、センス回路、セ
   ルアレー駆動回路、デコーダ回路、バッファ回路を含む
   周辺回路がバイポーラトランジスタ、バイポーラトラン
   ジスタとＭＯＳトランジスタの混成回路、またはＭＯＳ
   トランジスタから構成されていることを特徴とする半導
   体メモリ。 １３、第６請求項乃至第１２請求項のいずれかに記載の
   半導体メモリにおいて、同一チップ上に論理回路を有す
   ることを特徴とする半導体メモリ。