JPH0259557B2 - - Google Patents
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- Publication number
- JPH0259557B2 JPH0259557B2 JP60179571A JP17957185A JPH0259557B2 JP H0259557 B2 JPH0259557 B2 JP H0259557B2 JP 60179571 A JP60179571 A JP 60179571A JP 17957185 A JP17957185 A JP 17957185A JP H0259557 B2 JPH0259557 B2 JP H0259557B2
- Authority
- JP
- Japan
- Prior art keywords
- write
- cell
- bit line
- transistor
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
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- 230000004044 response Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 description 5
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/416—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
Ａ 産業上の利用分野
本発明はランダム・アクセス・メモリに関し、
更に具体的には、改良された書込回路を有するラ
ンダム・アクセス・メモリに関する。
更に具体的には、改良された書込回路を有するラ
ンダム・アクセス・メモリに関する。
Ｂ 開示の概要
書込み回路に結合された書込終結回路を含むバ
イポーラ・ランダム・アクセス・メモリについて
開示する。書込み終結回路は書込まれるセルが状
態をスイツチするときにのみ機能する。書込み終
結回路は反対側のビツト線と好ましくは書込みト
ランジスタとの間に結合される。書込み終結回路
の使用はメモリの全体の動作、特に書込み動作を
改善する。
イポーラ・ランダム・アクセス・メモリについて
開示する。書込み終結回路は書込まれるセルが状
態をスイツチするときにのみ機能する。書込み終
結回路は反対側のビツト線と好ましくは書込みト
ランジスタとの間に結合される。書込み終結回路
の使用はメモリの全体の動作、特に書込み動作を
改善する。
Ｃ 従来技術
多くの従来のランダム・アクセス・メモリ・ア
レイにおいて、書込みのために選択されたセル
は、ワード線、ビツト線に適正な電圧を与えるこ
とによつて、選択された状態に設定される。しか
し、選択されたビツト線に高電圧を供給する時間
が不確定の場合は、次に選択されるセルの状態が
乱される場合がある。この問題に対し、従来から
いくつかの方法が提案されており、１つの方法は
ノイズ耐性を高めるように大きな電圧スイングを
使用することであるが、これは大きな供給電圧を
必要とし、消費電力が大きいという問題がある。
他の方法も、タイミング上の制約が厳しく、一般
に、複雑、高価である。
レイにおいて、書込みのために選択されたセル
は、ワード線、ビツト線に適正な電圧を与えるこ
とによつて、選択された状態に設定される。しか
し、選択されたビツト線に高電圧を供給する時間
が不確定の場合は、次に選択されるセルの状態が
乱される場合がある。この問題に対し、従来から
いくつかの方法が提案されており、１つの方法は
ノイズ耐性を高めるように大きな電圧スイングを
使用することであるが、これは大きな供給電圧を
必要とし、消費電力が大きいという問題がある。
他の方法も、タイミング上の制約が厳しく、一般
に、複雑、高価である。
Ｄ 発明が解決しようとする問題点
本発明の目的は、書込み動作の完了時に書込み
動作を自己終結することができるランダム・アク
セス読取り／書込みメモリ・アレイを提供するこ
とがである。
動作を自己終結することができるランダム・アク
セス読取り／書込みメモリ・アレイを提供するこ
とがである。
Ｅ 問題を解決するための手段
本発明は書込み回路手段に結合された書込み終
結回路手段を有するバイポーラ・ランダム・アク
セス・メモリ・アレイを提供するものであり、本
発明のメモリ・アレイは、メモリ・セルを選択す
るための回路手段、選択されたメモリ・セルにデ
ータを書込むための書込み回路手段、および書込
みの完了時に書込み回路手段を不作動にするため
の書込み終結回路手段を有する。
結回路手段を有するバイポーラ・ランダム・アク
セス・メモリ・アレイを提供するものであり、本
発明のメモリ・アレイは、メモリ・セルを選択す
るための回路手段、選択されたメモリ・セルにデ
ータを書込むための書込み回路手段、および書込
みの完了時に書込み回路手段を不作動にするため
の書込み終結回路手段を有する。
Ｆ 実施例
本発明は特定のメモリ・セルを用いるものに制
限されず、ビツト線対を用いる、従来から知られ
ている種々のメモリ・セルの任意のもので実施で
きるが、この例では、飽和防止用のシヨツトキ・
バリア・ダイオード（SBD）を省略した相補ト
ランジスタ・スイツチ（CTS）型メモリ・セル
を用いるものとして説明する。
限されず、ビツト線対を用いる、従来から知られ
ている種々のメモリ・セルの任意のもので実施で
きるが、この例では、飽和防止用のシヨツトキ・
バリア・ダイオード（SBD）を省略した相補ト
ランジスタ・スイツチ（CTS）型メモリ・セル
を用いるものとして説明する。
第２図は飽和防止用のSBDクランプ・ダイオ
ードＤを用いたCTS型メモリ・セルを示し、第
３図はSBDクランプ・ダイオードを省略した変
形CTS型メモリ・セルを示している。
ードＤを用いたCTS型メモリ・セルを示し、第
３図はSBDクランプ・ダイオードを省略した変
形CTS型メモリ・セルを示している。
これらのCTS型メモリ・セルは公知のもので
あり、SBDクランプ・ダイオードを有するメモ
リ・セルは、(1)米国特許第3863229号、および(2)
IBMジヤーナル・オブ・リサーチ・アンド・デ
ベロツプメント（IBM Journal of Research
and Development）、第25巻、第３号、1981年５
月、第126〜134頁、“相補トランジスタ・スイツ
チ（CTS）を用いた1024バイトECLランダム・
アクセス・メモリ（A1024−Byte ECLRandan
Access Memory Using ａ Complementary
Transistor Switch（CTS）Cell”に示されてお
り、SBDクランプ・ダイオードを省略した変形
CTS型メモリ・セルはTBMテクニカル・デイス
クロージヤ・ブリテイン（IBM Technical
Disclosure Bulletin）、第26巻、第９号、第4720
〜4721頁”PNP負荷を用いた飽和CTSメモリ・
セル（Saturated CTS Memory CellUsing Ａ
PNP Load）″に示されている。この変形CTS
型メモリ・セルは、製造技術およびリソグラフイ
技術の改善により、SBDクランプ・ダイオード
を用いなくとも、従来用いていた場合と同等以上
の性能の実現が可能になつたために使用され始め
るようになつたものである。この変形CTS型メ
モリ・セルは、SBDクランプ・ダイオードを用
いないため、小形で高密度の集積化を可能とし、
また低電力である、などの利点を有する。
あり、SBDクランプ・ダイオードを有するメモ
リ・セルは、(1)米国特許第3863229号、および(2)
IBMジヤーナル・オブ・リサーチ・アンド・デ
ベロツプメント（IBM Journal of Research
and Development）、第25巻、第３号、1981年５
月、第126〜134頁、“相補トランジスタ・スイツ
チ（CTS）を用いた1024バイトECLランダム・
アクセス・メモリ（A1024−Byte ECLRandan
Access Memory Using ａ Complementary
Transistor Switch（CTS）Cell”に示されてお
り、SBDクランプ・ダイオードを省略した変形
CTS型メモリ・セルはTBMテクニカル・デイス
クロージヤ・ブリテイン（IBM Technical
Disclosure Bulletin）、第26巻、第９号、第4720
〜4721頁”PNP負荷を用いた飽和CTSメモリ・
セル（Saturated CTS Memory CellUsing Ａ
PNP Load）″に示されている。この変形CTS
型メモリ・セルは、製造技術およびリソグラフイ
技術の改善により、SBDクランプ・ダイオード
を用いなくとも、従来用いていた場合と同等以上
の性能の実現が可能になつたために使用され始め
るようになつたものである。この変形CTS型メ
モリ・セルは、SBDクランプ・ダイオードを用
いないため、小形で高密度の集積化を可能とし、
また低電力である、などの利点を有する。
第４図は第３図の変形CTSメモリ・セルの左
側半分の回路を示し、第５Ａ図は第４図の回路の
集積回路レイアウトの平面図を示し、第５Ｂ図は
第５Ａ図の集積回路の断面構造を示している。各
図における参照符号Ａ，Ｂ，Ｃ，Ｄ，Ｅはそれぞ
れ対応している。第５Ｂ図において、Ｎ−EPIは
Ｎ−エピタキシヤル領域を示し、Ｎ＋RTはＮ＋
リーチ・スルー領域を示し、ROIは酸化物分離領
域を示している。
側半分の回路を示し、第５Ａ図は第４図の回路の
集積回路レイアウトの平面図を示し、第５Ｂ図は
第５Ａ図の集積回路の断面構造を示している。各
図における参照符号Ａ，Ｂ，Ｃ，Ｄ，Ｅはそれぞ
れ対応している。第５Ｂ図において、Ｎ−EPIは
Ｎ−エピタキシヤル領域を示し、Ｎ＋RTはＮ＋
リーチ・スルー領域を示し、ROIは酸化物分離領
域を示している。
第６Ａ図および第６Ｂ図は組合わされて、本発
明による書込み回路を含むバイポーラ・ランダ
ム・アクセス読取り／書込みメモリ・アレイを示
している。このメモリ・アレイでは、上述のよう
に変形CTS型メモリ・セルが用いられている。
明による書込み回路を含むバイポーラ・ランダ
ム・アクセス読取り／書込みメモリ・アレイを示
している。このメモリ・アレイでは、上述のよう
に変形CTS型メモリ・セルが用いられている。
第１図は本発明による書込み回路の詳細な回路
図であり、第７図は動作波形図である。セルの読
取りまたは書込みの際は、選択されたセルが全選
択状態にされ、半選択状態のセルは読取り動作ま
たは書込み動作の影響を受けないことが必要であ
る。セルのワード線方向での選択は、そのセルが
接続されているワード線WLおよびドレイン線
DLの電圧を下げることによつて行なわれ、セル
のビツト線方向での選択は、そのセルが接続され
ているビツト線BL、BRの電圧を上げることによ
つて行なわれる。選択されたビツト線対および選
択されたワード／ドレイン線に接続されたセルが
全選択され、そしてその内容が読取られるか、変
えられる。セルの内容の読取りはビツト線の差電
圧または差電流を感知することにより行なわれ
る。例えば、第１図のセルが２進０（これは左側
のNPNトランジスタNPNLが導通している状態
とする）を含むならば、その読取りは、ビツト・
デコーダによりノードBITの電圧を上げ、ワー
ド・デコーダによりノードDLの電圧を下げるこ
とにより行なうことができる。全選択状態で
NPNLがそのとき導通していたならば、コレク
タ電流が左側の抵抗RBLおよびドレイン線DLを
介して流れ、NPNLに対するベース電流が右側
の抵抗RBRおよび右側のシヨツトキ・バリア・
ダイオードDRを介して供給される。左側のPNP
トランジスタPNPLは少し導通し、他方右側の
PNPおよびNPNトランジスタPNPR、NPNRは
非導通である。ビツト線に流れる差電流はメモ
リ・セルのNPNトランジスタのベータによつて
決まる。典型的には、ベータ値は100であり、ビ
ツト線間の差電圧または１対のトランジスタ
TBSL、TBSR間の差電流を容易に感知すること
ができる。
図であり、第７図は動作波形図である。セルの読
取りまたは書込みの際は、選択されたセルが全選
択状態にされ、半選択状態のセルは読取り動作ま
たは書込み動作の影響を受けないことが必要であ
る。セルのワード線方向での選択は、そのセルが
接続されているワード線WLおよびドレイン線
DLの電圧を下げることによつて行なわれ、セル
のビツト線方向での選択は、そのセルが接続され
ているビツト線BL、BRの電圧を上げることによ
つて行なわれる。選択されたビツト線対および選
択されたワード／ドレイン線に接続されたセルが
全選択され、そしてその内容が読取られるか、変
えられる。セルの内容の読取りはビツト線の差電
圧または差電流を感知することにより行なわれ
る。例えば、第１図のセルが２進０（これは左側
のNPNトランジスタNPNLが導通している状態
とする）を含むならば、その読取りは、ビツト・
デコーダによりノードBITの電圧を上げ、ワー
ド・デコーダによりノードDLの電圧を下げるこ
とにより行なうことができる。全選択状態で
NPNLがそのとき導通していたならば、コレク
タ電流が左側の抵抗RBLおよびドレイン線DLを
介して流れ、NPNLに対するベース電流が右側
の抵抗RBRおよび右側のシヨツトキ・バリア・
ダイオードDRを介して供給される。左側のPNP
トランジスタPNPLは少し導通し、他方右側の
PNPおよびNPNトランジスタPNPR、NPNRは
非導通である。ビツト線に流れる差電流はメモ
リ・セルのNPNトランジスタのベータによつて
決まる。典型的には、ベータ値は100であり、ビ
ツト線間の差電圧または１対のトランジスタ
TBSL、TBSR間の差電流を容易に感知すること
ができる。
ビツト・デコーダが適当なビツト列を選択する
と共に、書込みエネーブル信号（第６Ａ図）をト
ランジスタTBSのベース線BSに供給すると、書
込みが行なわれる。書込み動作のときは、すべて
の書込み回路に共通に接続された線WCに書込み
パルスが制御回路（図示せず）から印加される。
２進０を含むセルに２進１を書込み場合を例にと
つて動作を説明する。データ信号を受取る線Ｗ
０，Ｗ１の電圧状態は常に逆位相の関係にあり、
したがつて２進１書込みの場合は線Ｗ１が高レベ
ル・線Ｗ０が低レベルである。セルはワード・デ
コーダとビツト・デコーダにより全選択状態にさ
れる。書込み回路は線BSを高レベルにすること
によりビツト・デコーダにより付勢される。デー
タ入力はＷ１が高レベル・Ｗ０が低レベルである
から、線WCが高レベルになつたときは抵抗RL、
トランジスタTCLに電流が流れる。抵抗RL、
RRはトランジスタTCL、TCRを通る電流量を調
整するためのものである。PN接合が順バイアス
されると、空乏層に電荷が蓄積される。この電荷
はセルに書込みを行なうのに用いられるものであ
る。書込みパルスWCが降下すると、トランジス
タTWCがオフになる。ノードＣは抵抗RCを介し
て正の供給電圧VCまで上昇する。トランジスタ
TCLのベース−コレクタ接合に蓄積された電荷
がノードＬに接合される。ノードＬの電圧の上昇
によりトランジスタTBLがオンになり、左側の
ビツト線BLの電圧を右側のビツト線BRの電圧よ
りも上昇させる。この技術はノードＬの電圧を正
の供給電圧VCよりも高める。セルは、左側のビ
ツト線BLが右側のセル・トランジスタNPNRを
オンにするに十分なだけ上昇したとき書込まれ
る。このときビツト線BLの電流は、トランジス
タNPNLのコレクタ電流となつていた状態から
トランジスタNPNRのベース電流となる状態に
スイツチする。メモリ・セルの２進０から２進１
への状態変化はトランジスタTBLにとつてはビ
ツト線BLのインピーダンスの変化として現われ
る。このときビツト線BLは高インピーダンス状
態にあるから、ノードＬのための良好な放電路が
存在しない。
と共に、書込みエネーブル信号（第６Ａ図）をト
ランジスタTBSのベース線BSに供給すると、書
込みが行なわれる。書込み動作のときは、すべて
の書込み回路に共通に接続された線WCに書込み
パルスが制御回路（図示せず）から印加される。
２進０を含むセルに２進１を書込み場合を例にと
つて動作を説明する。データ信号を受取る線Ｗ
０，Ｗ１の電圧状態は常に逆位相の関係にあり、
したがつて２進１書込みの場合は線Ｗ１が高レベ
ル・線Ｗ０が低レベルである。セルはワード・デ
コーダとビツト・デコーダにより全選択状態にさ
れる。書込み回路は線BSを高レベルにすること
によりビツト・デコーダにより付勢される。デー
タ入力はＷ１が高レベル・Ｗ０が低レベルである
から、線WCが高レベルになつたときは抵抗RL、
トランジスタTCLに電流が流れる。抵抗RL、
RRはトランジスタTCL、TCRを通る電流量を調
整するためのものである。PN接合が順バイアス
されると、空乏層に電荷が蓄積される。この電荷
はセルに書込みを行なうのに用いられるものであ
る。書込みパルスWCが降下すると、トランジス
タTWCがオフになる。ノードＣは抵抗RCを介し
て正の供給電圧VCまで上昇する。トランジスタ
TCLのベース−コレクタ接合に蓄積された電荷
がノードＬに接合される。ノードＬの電圧の上昇
によりトランジスタTBLがオンになり、左側の
ビツト線BLの電圧を右側のビツト線BRの電圧よ
りも上昇させる。この技術はノードＬの電圧を正
の供給電圧VCよりも高める。セルは、左側のビ
ツト線BLが右側のセル・トランジスタNPNRを
オンにするに十分なだけ上昇したとき書込まれ
る。このときビツト線BLの電流は、トランジス
タNPNLのコレクタ電流となつていた状態から
トランジスタNPNRのベース電流となる状態に
スイツチする。メモリ・セルの２進０から２進１
への状態変化はトランジスタTBLにとつてはビ
ツト線BLのインピーダンスの変化として現われ
る。このときビツト線BLは高インピーダンス状
態にあるから、ノードＬのための良好な放電路が
存在しない。
もしこの放電路がない状態が持続したならば、
そのビツト列の次に選択されるセルの内容が変わ
つてしまう可能性がある。本発明は、この状態を
救済するため、ノードＬと、書込みで電圧レベル
が高くなる反対側のビツト線BRとの間にダイオ
ードＤ１，Ｄ２を接続し、同様に右側のノードＲ
と反対側のビツト線BLとの間にダイオードＤ３，
Ｄ４を接続するようにしたものである。ダイオー
ドＤ１〜Ｄ４は好ましくはシヨツトキ・バリア・
ダイオードである。ビツト線BLがトランジスタ
NPNLのコレクタ電流を供給している状態から
トランジスタNPNRのベース電流を供給する状
態に変わるとき、反対側のビツト線BRはトラン
ジスタNPNLのベース電流を供給している状態
からトランジスタNPNRのコレクタ電流を供給
する状態に変化する。ビツト線BRの電流により
その電圧降下が大きくなり、結果としてダイオー
ドＤ１，Ｄ２が導通し、ノードＬを放電する。書
込み回路は自分自身で書込み終了状態に復帰し、
最終的にはトランジスタNPNRのベース電流お
よびコレクタ電流はトランジスタTBSL、TBSR
によつてそれぞれ供給される。書込み回路のこの
自己書込み終結機能によれば、高速書込み動作が
可能になり、また消費電力を低減できる。書込み
回路は書込みパルスが高レベルの時だけ（通常そ
のデユーテイ比は小さい）、電力を消費する。他
の時間および選択されないビツト列では書込み回
路の電力消費はゼロである。
そのビツト列の次に選択されるセルの内容が変わ
つてしまう可能性がある。本発明は、この状態を
救済するため、ノードＬと、書込みで電圧レベル
が高くなる反対側のビツト線BRとの間にダイオ
ードＤ１，Ｄ２を接続し、同様に右側のノードＲ
と反対側のビツト線BLとの間にダイオードＤ３，
Ｄ４を接続するようにしたものである。ダイオー
ドＤ１〜Ｄ４は好ましくはシヨツトキ・バリア・
ダイオードである。ビツト線BLがトランジスタ
NPNLのコレクタ電流を供給している状態から
トランジスタNPNRのベース電流を供給する状
態に変わるとき、反対側のビツト線BRはトラン
ジスタNPNLのベース電流を供給している状態
からトランジスタNPNRのコレクタ電流を供給
する状態に変化する。ビツト線BRの電流により
その電圧降下が大きくなり、結果としてダイオー
ドＤ１，Ｄ２が導通し、ノードＬを放電する。書
込み回路は自分自身で書込み終了状態に復帰し、
最終的にはトランジスタNPNRのベース電流お
よびコレクタ電流はトランジスタTBSL、TBSR
によつてそれぞれ供給される。書込み回路のこの
自己書込み終結機能によれば、高速書込み動作が
可能になり、また消費電力を低減できる。書込み
回路は書込みパルスが高レベルの時だけ（通常そ
のデユーテイ比は小さい）、電力を消費する。他
の時間および選択されないビツト列では書込み回
路の電力消費はゼロである。
Ｇ 発明の効果
本発明によれば、書込み結果に応答して書込み
動作を自己終結するため、誤動作を生じることな
く、書込み動作速度を高めることが可能となり、
また消費電力を低減できる。
動作を自己終結するため、誤動作を生じることな
く、書込み動作速度を高めることが可能となり、
また消費電力を低減できる。
第１図は本発明による書込み回路を示す図、第
２図はクランプSBD付CTSメモリ・セルを示す
図、第３図は変形CTS回路を示す図、第４図は
第３図のメモリ・セルの片側半分の回路を示す
図、第５Ａ図は第４図の回路の集積回路レイアウ
トの平面図、第５Ｂ図は第５Ａ図の集積回路の断
面図、第６Ａ図および第６Ｂ図は組合わされて本
発明による書込み回路を含むメモリ・アレイを示
す図、および第７図はメモリ動作波形図である。
２図はクランプSBD付CTSメモリ・セルを示す
図、第３図は変形CTS回路を示す図、第４図は
第３図のメモリ・セルの片側半分の回路を示す
図、第５Ａ図は第４図の回路の集積回路レイアウ
トの平面図、第５Ｂ図は第５Ａ図の集積回路の断
面図、第６Ａ図および第６Ｂ図は組合わされて本
発明による書込み回路を含むメモリ・アレイを示
す図、および第７図はメモリ動作波形図である。
Claims (1)
- 【特許請求の範囲】 １ １対のビツト線の間に複数個のメモリ・セル
を接続したランダム・アクセス・メモリにおい
て、 上記複数個のメモリ・セルに記憶され、これら
のメモリ・セルのうちの所定の１つを選択するた
めの回路手段と、 上記１対のビツト線に接続され、選択されたメ
モリ・セルにデータを書込むための書込み回路手
段と、 上記書込み回路手段と上記１対のビツト線との
間に接続され、書込みにおけるビツト線の電圧変
化に応答して書込み終了時に上記書込み回路手段
を不作動にする書込み終結回路手段と、 を有するランダム・アクセス・メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US682388 | 1984-12-17 | ||
| US06/682,388 US4675846A (en) | 1984-12-17 | 1984-12-17 | Random access memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61144791A JPS61144791A (ja) | 1986-07-02 |
| JPH0259557B2 true JPH0259557B2 (ja) | 1990-12-12 |
Family
ID=24739484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60179571A Granted JPS61144791A (ja) | 1984-12-17 | 1985-08-16 | ランダム・アクセス・メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4675846A (ja) |
| EP (1) | EP0185156B1 (ja) |
| JP (1) | JPS61144791A (ja) |
| DE (1) | DE3584954D1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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