JPS61144791A - ランダム・アクセス・メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はランダム・アクセス・メモリに関し。

更に具体的には、改良された書込回路を有するランダム
・アクセス・メモリに関する。

Ｂ、開示の概要 書込み回路に結合された書込終結回路を含むバイポーラ
・ランダム・アクセス・メモリについて開示する。書込
み終結回路は書込まれるセルが状態をスイッチするとき
にのみ機能する。書込み終結回路は反対側のビット線と
好ましくは書込みトランジスタとの間に結合される。書
込み終結回路の使用はメモリの全体の動作、特に書込み
動作を改善する。

Ｃ０従来技術 多くの従来のランダム・アクセス・メモリ・アレイにお
いて、書込みのために選択されたセルぽ、ワード線、ビ
ット線に適正な電圧を与えることによって、選択された
状態に設定される。しかし、選択されたビット線に高電
圧を供給する時間が不確定の場合は、次に選択されるセ
ルの状態が乱される場合がある。この問題に対し、従来
からいくつかの方法が提案されており、１つの方法はノ
イズ耐性を高めるように大きな電圧スイングを使用する
ことであるが、これは大きな供給電圧を必要とし、消費
電力が大きいという問題がある。他の方法も、タイミン
グ上の制約が厳しく、一般に。

複雑、高価である。。

Ｄ１発明が解決しようとする問題点 本発明の目的は、書込み動作の完了時に書込み動作を自
己終結させることができるランダム・アクセス読取り／
書込みメモリ・アレイを提供することがである。

Ｅ９問題を解決するための手段 本発明は書込み回路手段に結合された書込み終結回路手
段を有するバイポーラ・ランダム・アクセス・メモリ・
アレイを提供するものであり１本発明のメモリ・アレイ
は、メモリ・セルを選択するための回路手段、選択され
たメモリ・セルにデータを書込むための書込み回路手段
、および書込みの完了時に書込み回路手段を不作動にす
るための書込み終結回路手段を有する。

Ｆ、実施例 本発明は特定のメモリ・セルを用いるものに制限されず
、ビット線対を用いる。従来から知られている種々のメ
モリ・セルの任意のもので実施できるが、この例では、
飽和防止用のショットキ・バリア・ダイオード（Ｓ　Ｂ
　Ｄ）を省略した相補トランジスタ・スイッチ（ＣＴＳ
）型メモリ・セルを用いるものとして説明する。

第２図は飽和防止用のＳＢＤクランプ・ダイオードＤを
用いたＣＴＳ型メモリ・セルを示し、第３図はＳＢＤク
ランプ・ダイオードを省略した変形ＣＴＳ型メモリ・セ
ルを示している。

これらのＣＴＳ型メモリ・セルは公知のものであり、Ｓ
ＢＤクランプ・ダイオードを有するメモリ・セルは、（
１）米国特許第３８６３２２９号、および（２）ＩＢＭ
ジャーナル・オブ・リサーチ・アンド・デベロップメン
ト（ＩＢＭ　Ｊｏｕｒｎａｌ　ｏｆ　Ｒｅ５ｅａｒｃｈ
　ａｎｄ　Ｄｅｖｅｌｏｐｍｅｎｔ）、第２５巻、第３
号、１９８１年５月、第１２６〜１３４頁、″相補トラ
ンジスタ・スイッチ（ＣＴＳ）を用いた１ｏ２４バイト
ＥＣＬランダム・アクセス・メモリ（Ａ　１０２４−Ｂ
ｙｔｅ　ＥＣＬＲａｎｄａｎ　Ａｃｃｅｓｓ　Ｍｅｍｏ
ｒｙ　Ｕｓｉｎｇ　ａＣｏｍｐｌｅＩＩｅｎｔａｒｙ　
Ｔｒａｎｓｉｓｔｏｒ　５ｗ１ｔｃｈ　（ＣＴＳ）　Ｃ
ｅ１ｌ”に示されており、ＳＢＤクランプ・ダイオード
を省略した変形ＣＴＳ型メモリ・セルはＴＢＭテクニカ
ル・ディスクロージャ・ブリティン（ＩＢＭＴｅｃｈｎ
ｉｃａｌ　Ｄｉｓｃｌｏｓｕｒｅ　Ｂｕｌｌｅｔｉｎ）
　、第２６巻、第９号、第４７２０〜４７２１頁“ＰＮ
Ｐ負荷を用いた飽和ＣＴＳメモリ・セル（Ｓａｔｕｒａ
ｔｅｄ　ＣＴＳＭｅｍｏｒｙ　ＣｅｌｌＵｓｉｎｇ　Ａ
　ＰＮＰ　Ｌｏａｄ）”に示されている。

この変形ＣＴＳ型メモリ・セルは、製造技術およびリソ
グラフィ技術の改善により、ＳＢＤクランプ・ダイオー
ドを用いなくとも、従来用いていた場合と同等以上の性
能の実現が可能になったために使用され始めるようにな
ったものである。この変形ＣＴＳ型メモリ・セルは、Ｓ
ＢＤクランプ・ダイオードを用いないため、小形で高密
度の集積化を可能とし、また低電力である、などの利点
を有する。

第４図は第３図の変形ＣＴＳメモリ・セルの左側半分の
回路を示し、第５Ａ図は第４図の回路の集積回路レイア
ウトの平面図を示し、第５Ｂ図は第５Ａ図の集積回路の
断面構造を示している。各回における参照符号Ａ、Ｂ、
Ｃ，Ｄ、Ｅはそれぞれ対応している。第５Ｂ図において
、Ｎ−ＥＰＩはＮ−エピタキシャル領域を示し、Ｎ＋Ｒ
ＴはＮ＋リーチ・スルー領域を示し、ＲＯＩは酸化物分
離領域を示している。

第６Ａ図および第６Ｂ図は組合わされて、本発明による
書込み回路を含むバイポーラ・ランダム・アクセス読取
り／書込みメモリ・アレイを示している。このメモリ・
アレイでは、上述のように変形ＣＴＳ型メモリ・セルが
用いられている。

第１図は本発明による書込み回路の詳細な回路図であり
、第７図は動作波形図である。セルの読取りまたは書込
みの際は、選択されたセルが全選択状態にされ、半選択
状態のセルは読取り動作または書込み動作の影響を受け
ないことが必要である。セルのワード線方向での選択は
、そのセルが接続されているワード線ＷＬおよびドレイ
ン線ＤＬの電圧を下げることによって行なわれ、セルの
ビット線方向での選択は、そのセルが接続されているビ
ット線ＢＬ、ＢＲの電圧を上げることによって行なわれ
る１選択されたビット線対および選択されたワード／ド
レイン線に接続されたセルが全選択され、そしてその内
容が読取られるか、変えられる。セルの内容の読取りは
ビット線の差電圧または差電流を感知することにより行
なわれる。

例えば、第１図のセルが２進Ｏ（これは左側のＮＰＮト
ランジスタＮＰＮＬが導通している状態とする）を含む
ならば、その読取りは、ビット・デコーダによりノード
ＢＩＴの電圧を上げ、ワード・デコーダによりノードＤ
Ｌの電圧を下げることにより行なうことができる。全選
択状態でＮＰＮＬがそのとき導通していたならば、コレ
クタ電流が左側の抵抗ＲＢＬおよびドレイン線ＤＬを介
して流れ、ＮＰＮＬに対するベース電流が右側の抵抗Ｒ
ＢＲおよび右側のショットキ・バリア・ダイオードＤＲ
を介して供給される。左側のＰＮＰ　トランジスタＰＮ
ＰＬは少し導通し、他方右側のＰＮＰおよびＮＰＮトラ
ンジスタＰＮＰＲ，ＮＰＮＲは非導通である。ビット線
に流れる差電流はメモリ・セルのＮＰＮトランジスタの
ベータによって決まる。典型的には、ベータ値は１００
であり。

ビット線間の差電圧または１対のトランジスタＴＢＳＬ
、ＴＢＳＲ間の差電流を容易に感知することができる。

ビット・デコーダが適当なビット列を選択すると共に、
書込みエネーブル信号（第６Ａ図）をトランジスタＴＢ
Ｓのベース線ＢＳに供給すると、書込みが行なわれる。

書込み動作のときは、すべての書込み回路に共通に接続
された線ＷＣに書込みパルスが制御回路（図示せず）か
ら印加される。

２進０を含むセルに２進１を書込み場合を例にとって動
作を説明する。データ信号を受取る線ＷＯ１Ｗ１の電圧
状態は常に逆位相の関係にあり、したがって２進１書込
みの場合は線Ｗ１が高レベル・線ＷＯが低レベルである
。セルはワード・デコーダとビット・デコーダにより全
選択状態にされる。

書込み回路は線ＢＳを高レベルにすることによりビット
・デコーダにより付勢される。データ入力はＷｌが高レ
ベル・ＷＯが低レベルであるから。

線ＷＣが高レベルになったときは抵抗ＲＬ、　　トラン
ジスタＴＣＬに電流が流れる。抵抗ＲＬ、ＲＲはトラン
ジスタＴＣＬ、ＴＣＲを通る電流量を調整するためのも
のである。ＰＮ接合が順バイアスされると、空乏層に電
荷が蓄積される。この電荷はセルに書込みを行なうのに
用いられるものである。書込みパルスＷＣが降下すると
、トランジスタＴＷＣがオフになる６ノードＣは抵抗Ｒ
Ｃを介して正の供給電圧ＶＣまで上昇する。トランジス
タＴＣＬのベース−コレクタ接合に蓄積された電荷がノ
ードＬに結合される。ノードＬの電圧の上昇によりトラ
ンジスタＴＢＬがオンになり、左側のビット線ＢＬの電
圧を右側のビット線ＢＲの電圧よりも上昇させる。この
技術はノードＬの電圧を正の供給電圧ＶＣよりも高める
。セルは、左側のビット線ＢＬが右側のセル・トランジ
スタＮＰＮＲをオンにするに十分なだけ上昇したとき書
込まれる。このときビット線ＢＬの電流は、トランジス
タＮＰＮＬのコレクタ電流となっていた状態からトラン
ジスタＮＰＮＲのベース電流となる状態にスイッチする
。メモリ・セルの２進Ｏから２進１への状態変化はトラ
ンジスタＴＢＬにとってはビット線ＢＬのインピーダン
スの変化として現われる。このときビット線ＢＬは高イ
ンピーダンス状態にあるから、ノードＬのための良好な
放電路が存在しない。

もしこの放電路がない状態が持続したならば。

そのビット列の次に選択されるセルの内容が変わってし
まう可能性がある。本発明は、この状態を救済するため
、ノードＬと、書込みで電圧レベルが高くなる反対側の
ビット線ＢＲとの間にダイオードＤ１、Ｄ２を接続し、
同様に右側のノードＲと反対側のビット線ＢＬとの間に
ダイオードＤ３、Ｄ４を接続するようにしたものである
。ダイオードＤ１〜Ｄ４は好ましくはショットキ・バリ
ア・ダイオードである。ビット線ＢＬがトランジスタＮ
ＰＮＬのコレクタ電流を供給している状態からトランジ
スタＮＰＮＲのベース電流を供給する状態に変わるとき
、反対側のビット線ＢＲはトランジスタＮＰＮＬのベー
ス電流を供給している状態からトランジスタＮＰＮＲの
コレクタ電流を供給する状態に変化する。ビット線ＢＲ
の電流によりその電圧降下が大きくなり、結果としてダ
イオードＤ１．Ｄ２が導通し、ノードＬを放電する。書
込み回路は自分自身で書込み終了状態に復帰し。

最終的にはトランジスタＮＰＮＲのベースｉｌ流および
コレクタ電流はトランジスタＴＢＳＬ−ＴＢＳＲによっ
てそれぞれ供給される。書込み回路のこの自己書込み終
結機能によれば、高速書込み動作が可能になり、また消
費電力を低減できる６書込み回路は書込みパルスが高レ
ベルの時だけ（通常そのデユーティ比は）Ｊｌさい）、
電力を消費する。

他の時間および選択されないビット列では書込み回路の
電力消費はゼロである。

Ｇ８発明の効果 本発明によれば、書込み結果に応答して書込み動作を自
己終結するため、誤動作を生じることなく、書込み動作
速度を高めることが可能となり。

また消費電力を低減できる。

【図面の簡単な説明】

第１図は本発明による書込み回路を示す図、第２図はク
ランプＳＢＤ付ＣＴＳメモリ・セルを示す図、第３図は
変形ＣＴＳ回路を示す図、第４図は第３図のメモリ・セ
ルの片側半分の回路を示す図、第５Ａ図は第４図の回路
の集積回路レイアウトの平面図、第５Ｂ図は第５Ａ図の
集積回路の断面図、第６Ａ図および第６Ｂ図は組合わさ
れて本発明による書込み回路を含むメモリ・アレイを示
す図、および第７図はメモリ動作波形図である。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　山　　本　　仁　　朗（外１名） １人り回路 第１図 クラシブＳＢＤ付ＣＴＳメモリ・セレ 第２図 第３図 ＋　　２３４　５６　７８　９１０１１１２＋３　舅１
５１６動作波形図 第７図

Claims (1)

1. 【特許請求の範囲】 　１対のビット線の間に複数個のメモリ・セルを接続し
   たランダム・アクセス・メモリにおいて、上記複数個の
   メモリ・セルに記憶され、これらのメモリ・セルのうち
   の所定の１つを選択するための回路手段と、 上記１対のビット線に接続され、選択されたメモリ・セ
   ルにデータを書込むための書込み回路手段と、 上記書込み回路手段と上記１対のビット線との間に接続
   され、書込みにおけるビット線の電圧変化に応答して書
   込み終了時に上記書込み回路手段を不作動にする書込み
   終結回路手段と、 を有するランダム・アクセス・メモリ。