JP3224306B2

JP3224306B2 - 半導体メモリ装置

Info

Publication number: JP3224306B2
Application number: JP08877793A
Authority: JP
Inventors: 安宏中舎; 祐渡邊
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-09-04
Filing date: 1993-04-15
Publication date: 2001-10-29
Anticipated expiration: 2016-10-29
Also published as: JPH06132491A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリ装置に関し、特に
スタティックランダムアクセスメモリ（ＳＲＡＭ）とし
て動作するメモリ装置に関する。

【０００２】

【従来の技術】ＳＲＡＭのメモリセルは、２つの安定点
を有し、電源電圧が供給されている間、同一状態を保持
する。

【０００３】ＭＯＳ（metal-oxide-semiconductor ）ト
ランジスタを用いたＳＲＡＭセルは、基本的に２つの駆
動トランジスタと２つの負荷とを含む。負荷はＭＯＳト
ランジスタや抵抗を用いて構成される。

【０００４】駆動トランジスタと負荷の直列接続を２組
並列に接続し、相互接続点を互いに他の組の駆動トラン
ジスタのゲートに接続する。このフリップフロップ的回
路により、いずれか一方の駆動トランジスタがオンとな
り、他方の駆動トランジスタがオフとなって、２つの安
定状態を作る。

【０００５】他の半導体集積回路同様、ＳＲＡＭ装置に
対してもメモリ容量向上の要求が強い。メモリの構成要
素であるＭＯＳトランジスタを小型化する等により、集
積度を向上すればメモリ容量も増大する。しかし、４ト
ランジスタで１セルを作る構成では、１トランジスタ＋
１キャパシタでメモリセルを構成できるダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）と較べ、メモリ容量
は大きく制限される。

【０００６】より簡単な構成でＳＲＡＭを形成できるメ
モリ構造として負性微分抵抗素子を利用したメモリセル
が注目されている。負性微分抵抗素子を適当な負荷と直
列接続すれば、動作特性図上は３つの安定点を得ること
ができる。このうち、両側の２つの安定点を利用してＳ
ＲＡＭセルを構成することができる。

【０００７】負性微分抵抗を示す半導体素子として、高
不純物濃度のｐ⁺ｎ⁺接合のトンネル現象を利用したエ
サキダイオードが知られている。さらに、近年、ＧａＡ
ｓ等の比較的バンドギャップの狭い半導体層を、ＧａＡ
ｌＡｓ等の比較的バンドギャップの広い半導体層で挟ん
だ量子井戸構造を持つ共鳴トンネルダイオード（ＲＴ
Ｄ）が開発されている。

【０００８】一対のポテンシャルバリア層で挟まれた量
子井戸層の厚さを薄くしていくと、１次元量子化により
バンドはレベルに変化する。外側から供給する電荷キャ
リアのエネルギがこの１つのレベルに合うと電流が流
れ、レベルに合わなくなると電流が低減する。電荷キャ
リアのエネルギが次のレベルに合うようになると、再び
電流が増大する。

【０００９】図１２に、従来の技術によるＲＴＤを用い
たＳＲＡＭのメモリ回路を示す。複数のワード線ＷＬが
図中水平方向に配置され、複数のビット線ＢＬが図中縦
方向に配置されて、マトリックス構成を形成している。

【００１０】このマトリックスの各交点に対応してメモ
リセル１０が接続されている。各メモリセル１０は、駆
動ダイオードＤＲ、負荷ダイオードＬＤ、トランスファ
ゲートＴＧを含む。

【００１１】駆動ダイオードＤＲと負荷ダイオードＬＤ
は、それぞれ共鳴トンネルダイオード（ＲＴＤ）で構成
され、直列接続されて電源電圧Ｖ_ddと接地電位（ＧＮ
Ｄ）の間に接続されている。

【００１２】トランスファゲートＴＧは、たとえば高電
子移動度トランジスタ（ＨＥＭＴ）で形成され、その一
対の電流端子は駆動ダイオードＤＲと負荷ダイオードＬ
Ｄとの相互接続点とビット線ＢＬとの間に接続され、そ
の制御端子はワード線ＷＬに接続されている。

【００１３】ワード線ＷＬは、Ｘセレクタ２によって駆
動される。各ビット線ＢＬは、カラムセンス回路５に接
続されると共に、トランスファゲートＭを介してデータ
入力回路４に接続されている。トランスファゲートＭの
ゲートは、アンド回路ＡＮＤによって駆動される。

【００１４】アンド回路ＡＮＤの入力は、書込み制御回
路３およびＹセレクタ６に接続されている。なお、Ｙセ
レクタ６は、カラムセンス回路５にも接続されている。
また、各カラムセンス回路５の出力は、共通のデータ線
ＤＬを介してメインセンス回路７に接続されている。

【００１５】メモリセルにデータを書き込む場合、書き
込み制御回路３とＹセレクタ６によってアンド回路ＡＮ
Ｄを選択し、所望のトランスファゲートＭをオン状態と
し、データ入力回路４から所望のビット線ＢＬにデータ
を供給する。

【００１６】また、Ｘセレクタ２によって所望のワード
線ＷＬを選択し、そのワード線ＷＬに接続されたトラン
スファゲートＴＧをオン状態にする。このようにして、
データの供給されたビット線ＢＬと、選択信号の供給さ
れたワード線ＷＬに接続されたメモリセル１０にデータ
が書き込まれる。

【００１７】データを読み出す場合には、Ｘセレクタ２
とＹセレクタ６によって所望のメモリセル１０を選択
し、オン状態となったトランスファゲートＴＧを介して
読み出された情報をビット線ＢＬ、カラムセンス回路５
を介して読み出す。

【００１８】なお、各ビット線の図中上方には、電源電
圧Ｖ_ddに接続されたプルアップ抵抗Ｒが接続されてい
る。ＲＴＤは、低電力動作が可能である消費電力の小さ
なメモリセルを構成することができるが、データ読み出
し時にはビット線ＢＬを充放電する力が弱い。プルアッ
プ抵抗Ｒは、メモリセルが選択されたときに電流供給能
力を増大する等の機能を有する。

【００１９】図１３は、図１２に示すメモリ回路の基本
的特性を示す。図中横軸に電圧Ｖを示し、縦軸に電流Ｉ
をμＡで示す。曲線ａは駆動ダイオードＤＲの特性を示
し、曲線ｂは負荷ダイオードＬＤの負荷曲線を示す。ま
た、曲線ｃはトランスファゲートＴＧがオン状態となっ
たとき駆動ダイオードＤＲに対して負荷として働くプル
アップ抵抗Ｒの負荷特性を示す。

【００２０】トランスファゲートＴＧがオン状態となっ
てメモリセルが選択されたときには、駆動ダイオードＤ
Ｒに対して負荷ダイオードＬＤおよびプルアップ抵抗Ｒ
が共に負荷として働く。図中、曲線ｄは、プルアップ抵
抗Ｒの特性ｃおよび負荷ダイオードＬＤの特性ｂの和を
示す。

【００２１】図１４は、図１３の特性を簡略化して示
す。微分負性抵抗特性を全て折れ線近似で表している。
図中、各曲線の参照符号は図１３の参照符号に対応して
いる。メモリセルが選択されていない状態では、駆動ダ
イオードＤＲは負荷ダイオードＬＤのみに接続されてい
る。この場合、駆動ダイオードＤＲの特性に対する負荷
特性は、負荷ダイオードＬＤの特性ｂであり、交点
Ａ₀、Ｂ₀がメモリ動作を行なうための安定点となる。

【００２２】メモリセルが選択され、トランスファゲー
トＴＧがオン状態となると、負荷特性は曲線ｄに変化す
る。このとき、メモリセルの安定点はＸ、Ｙに変化す
る。すなわち、読み出し時にはビット線ＢＬはＸまたは
Ｙの電位に充放電される。

【００２３】プルアップ抵抗がない場合の安定点Ａ₀、
Ｂ₀と較べ、プルアップ抵抗を設けたことにより、安定
点Ｘ、Ｙの位置は、電流値が増大している。さらに、高
電圧側安定点の移動Ｂ₀−Ｙと較べ、低電圧側安定点の
移動Ａ₀−Ｘの移動が大きく、“１”状態と“０”状態
の電圧差が小さくなっている。

【００２４】メモリセル非選択時の安定点Ａ₀、Ｂ₀か
ら、メモリセル選択時の安定点Ｘ、Ｙへの移動は、駆動
ダイオードの特性曲線ａの上で連続的に行なわれ、安定
に生じる。また、メモリセルが選択状態から非選択状態
に変化すると、安定点Ｘ、Ｙは、同様に安定に非選択時
の安定点Ａ₀、Ｂ₀に戻る。

【００２５】このように、ビット線にプルアップ抵抗を
付加することにより、（１）．選択時に安定したハイレ
ベルおよび安定したローレベルを持つ、（２）．非選択
時から選択時にかけての電位変化の振幅をなるべく小さ
くし、動作速度を高速化する、（３）．全消費電力の制
限内でできる限り多くの電流を流し、高速化を行なう、
（４）．選択時にメモリセルの情報を破壊しない等の特
徴が得られる。

【００２６】

【発明が解決しようとする課題】図１２に示すように、
負性微分抵抗素子を用いたメモリ回路において、ビット
線プルアップ回路としてプルアップ抵抗を用いると、プ
ルアップ抵抗は他のメモリ構成素子とは別のプロセスで
形成しなければならない。

【００２７】プロセスが異なると、その特性を精度よく
制御することは容易でない。たとえば、プロセスパラメ
ータの変化により、図１５（Ａ）、（Ｂ）のような状態
が起こる。

【００２８】図１５（Ａ）においては、形成したプルア
ップ抵抗の抵抗値が設計値よりも小さく、負荷曲線ｃが
急峻になりすぎ、全体としての負荷特性ｄが駆動ダイオ
ードの特性ａと一点でしか交差しなくなった場合を示
す。

【００２９】このように、駆動ダイオードの特性ａのピ
ークと、負荷特性ｄのバレーが離れてしまうと、セル選
択時の安定点はＹのみとなり、メモリ内容が破壊されて
しまう。

【００３０】図１５（Ｂ）は、負荷ダイオードＬＤとプ
ルアップ抵抗Ｒの特性の和である負荷特性ｄのバレー部
分が、駆動ダイオードＤＲの特性ａのピーク部分と接す
る状態になった場合を示す。このような場合には、条件
によって負荷特性ｄと駆動ダイオードの特性ａとが接し
たり、接しなかったりし、特性が不安定になる。

【００３１】また、メモリセル選択時の高電圧側安定点
と低電圧側安定点の電流値は、抵抗特性の影響を受けて
低電圧側安定点の電流値の方が高くなってしまう。高電
圧側安定点の電流値を高くしようとすると、負荷曲線の
立ち上がりを急にしなければならず、図１５（Ａ）に示
すように、駆動素子の特性と負荷曲線とが離れてしまう
ことになる。

【００３２】本発明の目的は、メモリセル非選択時には
動作電流が低く、メモリセル選択時には動作電流を高く
することのできるＳＲＡＭ型半導体メモリ装置を提供す
ることである。

【００３３】本発明の他の目的は、メモリセル選択時に
駆動素子の特性と負荷素子の特性を均一に調整すること
が容易なＳＲＡＭ型半導体メモリ装置を提供することで
ある。

【００３４】

【課題を解決するための手段】本発明の半導体メモリ装
置は、複数本のビット線と、前記ビット線と交差する複
数本のワード線と、前記複数本のビット線と前記複数本
のワード線との各交点に配置され、ビット線に接続され
た第１の電流端子とワード線に接続された制御端子と第
２の電流端子とを有するトランスファゲートと、相互に
直列接続され、相互接続点が前記第２の電流端子に接続
された一対のメモリ用負性微分抵抗素子と、前記ビット
線の各々に接続された特性調整用負性微分抵抗素子を含
む特性調整回路と、を有する。

【００３５】好ましくは、特性調整回路が、電源配線と
ビット線の間に接続された特性調整用負性微分抵抗素子
と、ビット線と接地線との間に接続された特性調整用負
性分抵抗素子とを含む。

【００３６】

【作用】ビット線の各々に特性調整用負性微分抵抗素子
が接続されているため、セル選択時の電流値を高くする
ことができる。

【００３７】特性調整用に負性微分抵抗素子を用いるた
め、メモリ用負性微分抵抗素子との特性の均質的な制御
が容易になる。電源配線とビット線の間およびビット線
と接地線の間に共に負性微分抵抗素子を接続することに
より、セル選択時の電流値を高電圧側安定点と低電圧側
安定点でバランスよく増大することができる。

【００３８】

【実施例】図１は、本発明の実施例によるＳＲＡＭ型半
導体メモリ装置のメモリ回路を示す。

【００３９】複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、
…が並列に配置され、これらのビット線ＢＬと交差する
ように、複数のワード線ＷＬ１、ＷＬ２、ＷＬ３、…が
配置されている。これらのビット線ＢＬおよびワード線
ＷＬによりマトリックスが構成され、マトリックスの各
交点にメモリセル１０が接続されている。

【００４０】各メモリセル１０において、駆動ダイオー
ドＤＲはＲＴＤで形成され、同じくＲＴＤで形成された
負荷ダイオードＬＤと直列に接続されている。駆動ダイ
オードＤＲと負荷ダイオードＬＤの相互接続点には、Ｈ
ＥＭＴで形成されたトランスファゲートＴＧの一方の電
流端子が接続されている。

【００４１】トランスファゲートＴＧの他方の電流端子
はビット線ＢＬに接続され、ゲート端子はワード線ＷＬ
に接続される。また、負荷ダイオードＬＤと駆動ダイオ
ードＤＲの直列接続は、電源電圧Ｖ_ddと接地電位ＧＮＤ
との間に接続されている。

【００４２】各ビット線ＢＬは、ＲＴＤで形成されたプ
ルアップ素子ＰＡを介して電源電圧Ｖ_ddに接続されてい
る。また、各ビット線ＢＬの図中下端はカラムセンス回
路５に接続されると共に、ＨＥＭＴで形成されたトラン
スファゲートＭを介してデータ入力回路４に接続されて
いる。

【００４３】トランスファゲートＭは、そのゲート端子
がアンド回路ＡＮＤの出力によって制御される。アンド
回路ＡＮＤの２入力は、書込み制御回路３およびＹセレ
クタ６に接続されている。また、Ｙセレクタ６は、カラ
ムセンス回路５にも接続されている。

【００４４】カラムセンス回路５の出力は、１本のデー
タ線ＤＬにまとめられ、メインセンス回路７に接続され
ている。複数のワード線ＷＬは、Ｘセレクタ２に接続さ
れ、選択的に駆動される。

【００４５】Ｘセレクタ２とＹセレクタ６を選択的に駆
動することにより、メモリマトリックス中の１つのメモ
リセル１０が選択される。データ書込み時には、書込み
制御回路３、データ入力回路４も駆動される。書込み制
御回路３の信号と、Ｙセレクタ６の出力信号が供給され
るアンド回路ＡＮＤが出力を発生し、関連するトランス
ファゲートＭをオン状態にする。このとき、データ入力
回路４から供給されるデータはオン状態となったトラン
スファゲートＭを介してビット線ＢＬに供給される。

【００４６】このデータは、ワード線ＷＬに供給される
Ｘ選択信号によってオン状態となったトランスファゲー
トＴＧを介して駆動ダイオードＤＲ、負荷ダイオードＬ
Ｄの直列接続が構成する双安定回路の安定状態を書き換
える。

【００４７】データ読み出し時においては、Ｘセレクタ
２とＹセレクタ６が選択的に駆動され、Ｘセレクタから
供給される選択信号によってオン状態となったトランス
ファゲートＴＧを介して読み出された情報が、Ｙセレク
タ６によって選択されたカラムセンス回路５によって検
出される。

【００４８】Ｘセレクタ２が出力を供給しないとき、全
メモリセルのトランスファゲートＴＧはオフ状態であ
り、全ビット線ＢＬはプルアップ素子ＰＡを介して電源
電圧Ｖ _ddにのみ接続されている。このとき、プルアップ
素子ＰＡには電流は流れない。

【００４９】このようなメモリセルが孤立状態での特性
を、図２（Ａ）、（Ｂ）を参照して説明する。図２
（Ａ）は、ＲＴＤで構成された駆動ダイオードＤＲのＩ
Ｖ特性を概略的に示す。横軸は電圧Ｖを示し、縦軸は電
流Ｉを示す。

【００５０】ＲＴＤのＩＶ特性は、曲線ａで示すよう
に、印加電圧の増大と共に上昇し、ピーク電圧を経た
後、減少し、バレー電圧を通って再び上昇に転じる。こ
のようにして、負性微分抵抗特性が示される。

【００５１】図２（Ｂ）は、ＲＴＤで形成された駆動ダ
イオードＤＲに直列にＲＴＤで形成された負荷ダイオー
ドＬＤを接続した直列接続の特性を示す。横軸は電圧Ｖ
を示し、縦軸は電流Ｉを示す。

【００５２】なお、駆動ダイオードＤＲと負荷ダイオー
ドＬＤの直列接続には、電源電圧Ｖ _ddが印加されるとす
る。駆動ダイオードＤＲの特性ａは、図２（Ａ）に示し
た特性と同様である。

【００５３】負荷ダイオードＬＤには、電源電圧Ｖ_ddか
ら駆動ダイオードＤＲに印加される電圧を差し引いた分
の電圧が印加される。したがって、負荷ダイオードＬＤ
の構成する負荷曲線ｂは、電源電圧Ｖ_ddから電圧０に向
かって負性微分抵抗特性を示す形状となる。

【００５４】駆動ダイオードＤＲの特性ａと、負荷ダイ
オードＬＤの特性ｂとが交差するＡ ₀、Ｂ₀が、この直
列接続の安定点となる。なお、図中中央にもう１つの交
点が示されるが、この交点は動作上は利用できない。

【００５５】メモリセル１０のトランスファゲートＴＧ
がオフ状態の場合、そのメモリセルの駆動ダイオードＤ
Ｒと負荷ダイオードＬＤの形成するメモリ素子は、Ａ₀
とＢ ₀のいずれかの状態で保持される。

【００５６】図２（Ｃ）は、メモリセル１０が選択され
た時の動作を説明するための概略図である。メモリセル
１０が選択され、そのトランスファゲートＴＧがオン状
態となると、駆動ダイオードＤＲにはプルアップ素子Ｐ
Ａから供給される電流も流れる。したがって、駆動ダイ
オードＤＲの負荷曲線は、負荷ダイオードＬＤの特性と
プルアップ素子ＰＡの特性を加算したものとなる。

【００５７】図２（Ｃ）において、曲線ａは駆動ダイオ
ードＤＲの特性曲線であり、曲線ｂは負荷ダイオードＬ
Ｄの特性曲線であり、曲線ｃはプルアップ素子ＰＡの特
性曲線である。

【００５８】駆動ダイオードＤＲに対する負荷曲線ｄ
は、負荷ダイオードＬＤの特性ｂと、プルアップ素子Ｐ
Ａの曲線ｃを加算したものである。曲線ａと曲線ｄは３
つの交点を形成するが、その両側の交点Ａ₁とＢ₁が回
路の安定点として利用される。

【００５９】メモリセル１０が選択されたとき、メモリ
セルの安定点はＡ₀、Ｂ₀からＡ₁、Ｂ₁に変化する。
この変化は、駆動ダイオードＤＲの特性ａ上を連続的に
移動して生じるため、安定に生じる。

【００６０】プルアップ素子として抵抗を用いた場合
は、図１４に示すように、高電位側安定点の変化よりも
低電位側安定点の変化の方が大きくなる。これに対し、
プルアップ素子として負性微分抵抗素子を用いると、高
電位側安定点の変化と低電位側安定点の変化をより均質
的にすることができる。

【００６１】また、メモリセルを構成する負性微分抵抗
素子と、プルアップ素子を構成する負性微分抵抗素子と
を同種のものとすれば、製造プロセスを共用することが
できる。

【００６２】この場合、さらに、プロセスパラメータが
変化したときには、その変化がメモリセルの負性微分抵
抗素子とプルアップ素子の負性微分抵抗素子とに同様に
表れ、図１５に示すような事故の発生確率は減少する。

【００６３】図３は、メモリセルの構造例を概略的に示
す。図３（Ａ）に示すように、半絶縁性ＩｎＰ基板１１
の上に、ノンドープＩｎＧａＡｓの電子走行層１２がエ
ピタキシャルに成長され、その上にｎ型ＩｎＡｌＡｓの
電子供給層１３がエピタキシャルに成長されている。

【００６４】ＩｎＡｌＡｓのバンド構造と、ＩｎＧａＡ
ｓのバンド構造の違いにより、界面の電子走行層１２側
に深いポテンシャル井戸が形成され、２次元電子ガス２
ＤＥＧが発生する。電子供給層１３の上に、ショットキ
接触するゲート電極２５が形成され、その両側にオーミ
ック接触を容易にするためのｎ型ＩｎＧａＡｓで形成さ
れたコンタクト層１４が形成される。

【００６５】コンタクト層１４の一部表面上には、さら
にｎ型ＩｎＧａＡｓで形成された第１電極層１５、アン
ドープのＩｎＡｌＡｓで形成された第１バリア層１６、
アンドープのＩｎＧａＡｓで形成された量子井戸層１
７、アンドープのＩｎＡｌＡｓで形成された第２バリア
層１８、ｎ型ＩｎＧａＡｓで形成された第２電極層１
９、高不純物濃度のＩｎＧａＡｓで形成されたコンタク
ト層２０がエピタキシャルに積層されている。

【００６６】コンタクト層１４の上に、ソース電極２
３、ドレイン電極２４が形成され、コンタクト層２０の
上にＲＴＤの電極２６が形成されている。図３（Ｂ）
は、図３（Ａ）の構造を上から見た平面図を示す。ＲＴ
Ｄ２６は、２つの分割した領域に形成されて２つの素子
を形成し、それぞれ電極２６ａ、２６ｂが形成されてい
る。電子走行層１２、電子供給層１３、コンタクト層１
４は、ＨＥＭＴを構成している。

【００６７】このＨＥＭＴのドレイン領域上に形成され
た２つのＲＴＤは、それぞれ上下方向に関して対称的な
構造を有し、正負電圧に対して対称的な特性を示す。し
たがって、これら２つのＲＴＤは、図１のトランスファ
ゲートＴＧを構成するＨＥＭＴのドレイン領域に接続さ
れた２つのＲＴＤを構成する。

【００６８】すなわち、ＲＴＤ１、ＲＴＤ２が直列接続
された２つのＲＴＤを構成し、その相互接続点にＨＥＭ
Ｔのドレイン電極が接続されている。このようにして、
メモリセル１０の構造が形成される。

【００６９】たとえば、ＲＴＤ１およびＲＴＤ２は、そ
れぞれ大きさ５μｍ四方、ピーク電流５０μＡ、ピーク
電圧０．４Ｖ、バレー電圧０．５５Ｖ、ピーク電流対バ
レー電流の比５を有する。

【００７０】メモリセル用トランスファゲートを構成す
るＨＥＭＴは、たとえばゲート長１μｍ、ゲート幅１０
μｍのエンハンスメント型ＨＥＭＴである。このような
場合、プルアップ素子ＰＡのＲＴＤは、たとえば大きさ
１０μｍ四方、ピーク電流１７５μＡ、ピーク電圧０．
４Ｖ、バレー電圧０．５５Ｖ、ピーク電流対バレー電流
の比５とする。

【００７１】なお、このように、ピーク電圧、バレー電
圧の等しいＲＴＤは、同一のプロセスで形成することが
できる。面積を変えることにより、電流レベルは変化す
る。なお、ビット線用トランスファゲートＭを構成する
ＨＥＭＴは、たとえばゲート長１μｍ、ゲート幅５０μ
ｍのＨＥＭＴで形成することができる。

【００７２】図４は、ビット線に電圧クランプ用ダイオ
ードを接続した構成を示す。図４（Ａ）において、ビッ
ト線ＢＬはＲＴＤで形成されるプルアップ素子ＰＡを介
して電源電圧Ｖ_ddに接続されると共に、２つの直列ダイ
オードＣＲ１、ＣＲ２を介して接地電位に接続される。
なお、メモリマトリックスおよびその周辺回路の構成
は、図１の実施例と同様である。

【００７３】本実施例の場合、ビット線と接地電位の間
にダイオード回路が接続されている。このため、ビット
線電位がある正極性電位を越えると、電流はダイオード
回路に流れる。したがって、メモリセルが選択されたと
き、負荷ダイオードＬＤに流れる電流は、駆動ダイオー
ドＤＲに流れると共に、ダイオード回路ＣＲにも流れ得
る。

【００７４】図４（Ｂ）は、図４（Ａ）に示す構成のメ
モリ回路の特性を説明する概略図である。駆動ダイオー
ドＤＲの特性曲線ａおよび負荷ダイオードＬＤの特性曲
線ｂは、図１の実施例と同様である。また、メモリセル
が選択されたときの負荷曲線ｄも図１の実施例と同様で
ある。

【００７５】メモリセルが選択されたとき、駆動ダイオ
ードＤＲとダイオード回路ＣＲは相互接続点に供給され
る電流を分け合う。したがって、メモリセルが選択され
たときは、相互接続点よりも接地電位側の回路は、駆動
ダイオードＤＲの特性ａとダイオード回路ＣＲの特性ｇ
の和となり、特性曲線ｈのようになる。

【００７６】すなわち、相互接続点の電位がダイオード
回路の閾値電圧を越えると、ダイオード回路が急激に電
流を流し、相互接続点の電圧をクランプする。このた
め、高電圧側安定点は、図１のＢ₁から本実施例におい
ては、Ｂ₄に変化する。このようなダイオードによる電
圧クランプ回路により、メモリセル選択時の高電位側安
定点が過度に高電圧に変化するのを防止することができ
る。

【００７７】図５は、本発明の他の実施例によるＳＲＡ
Ｍ型半導体メモリ装置のメモリ回路を示す。本実施例に
おいては、図中上側で示すように、各ビット線ＢＬと接
地電位ＧＮＤの間にＲＴＤで構成されたプルアップ素子
ＰＢが接続されている。ビット線と電源電圧Ｖ_ddの間の
プルアップ素子は存在しない。他の点は、図１に示した
メモリ回路と同様である。

【００７８】本実施例においては、メモリセルの２つの
ＲＴＤの相互接続点と、接地電位との間にメモリセル選
択時には２つのＲＴＤ、すなわちＤＲとＰＢが並列に接
続される。

【００７９】図６は、図５に示すメモリセルの特性を概
略的に示すグラフである。横軸は電圧Ｖを示し、縦軸は
電流Ｉを示す。駆動ダイオードＤＲの特性曲線ａおよび
負荷ダイオードＬＤの特性曲線ｂは、図１の実施例と同
様である。

【００８０】メモリセル選択時には、駆動ダイオードＤ
Ｒにプルアップ素子ＰＢが並列に接続されるため、その
特性が加算され、特性曲線ｉとなる。すなわち、負荷特
性は変化しないが、駆動素子側特性が変化するために、
メモリセル選択時の安定点はＡ₃、Ｂ₃となり、メモリ
セル非選択時の安定点Ａ₀、Ｂ₀よりも電流値が増大
し、その電位は低下する。プルアップ素子ＰＢは、図１
の実施例のプルアップ素子ＰＡ同様に作成することがで
きる。他の素子も図１の実施例同様に作成することがで
きる。

【００８１】メモリセル選択時の安定点の電位を低下さ
せる意味からは、このＲＴＤの役割はプルダウン素子で
あるが、電流値を増大させる意味からはプルアップ素子
である。本明細書においては、このような素子もプルア
ップ素子と呼ぶ。

【００８２】図７は、本発明の他の実施例によるＳＲＡ
Ｍ的半導体メモリ装置のメモリ回路を示す。本実施例に
おいては、各ビット線ＢＬに、図１の実施例で示したよ
うにプルアップ素子ＰＡが接続され、電源電圧Ｖ_ddに接
続されると共に、図５の実施例で示すようなプルアップ
素子ＰＢもトランスファゲートＴを介して接続され、接
地電位ＧＮＤに接続される。

【００８３】また、プルアップ素子ＰＡとＰＢとの間に
接続されたトランスファゲートＴのゲート電極は、アク
セス信号を受ける遅延回路１の出力によって駆動され
る。アドレス信号Ｘ０、Ｘ１、…は、アドレスレジスタ
８を介してＸセレクタ２に供給される。

【００８４】図においては、ビット線ＢＬとプルアップ
素子ＰＢの間にトランスファゲートＴが接続されている
構成を示すが、トランスファゲートＴはビット線とプル
アップ素子ＰＡの間に接続されてもよい。なお、その他
の点は、図１、図５に示す実施例と同様である。

【００８５】図８は、遅延回路１、アドレスレジスタ
８、Ｘセレクタ２の構成例を示す。図８（Ａ）におい
て、遅延回路は、たとえば１０段のインバータの直列接
続によって形成されている。

【００８６】デプレッション型（Ｄ）ＦＥＴとエンハン
スメント型（Ｅ）ＦＥＴとが直列に接続され、Ｄ・ＦＥ
Ｔのゲート電極がソース電極に直結されて負荷を構成
し、Ｅ・ＦＥＴのゲート電極に入力信号が与えられてい
る。このような直列接続により、１つのインバータ回路
が形成される。

【００８７】２つのインバータの直列接続によって遅延
回路１段が形成され、たとえば全体で５段の遅延回路が
形成される。遅延回路１には、アクセス時にハイとな
り、非アクセス時にローとなるアクセス信号が入力され
る。

【００８８】ラッチ回路８には、アドレス信号Ｘ０、Ｘ
１、…と共に、アクセス信号が印加される。アドレス信
号は、図８（Ｂ）に示すように、アクセス信号の立上が
り前に入力する。アクセス信号がハイの時は、アドレス
レジスタがロックされ、アドレス信号の入力が無効にな
る。遅延出力は、アクセス信号よりｔｄ遅れて発生す
る。遅延時間ｔｄは、たとえば２００ｐｓｅｃである。

【００８９】電源電圧Ｖ_ddと接地電位ＧＮＤとの間に、
Ｄ・ＦＥＴとＥ・ＦＥＴの直列接続を複数個接続し、前
段の出力電位をゲート電極に印加してインバータの直列
接続が形成されている。

【００９０】図７のメモリ回路においては、プルアップ
回路のトランスファゲートＴは、Ｙセレクタの発生する
Ｙ選択信号により駆動されるが、遅延回路１を介するこ
とにより、そのタイミングは遅らされる。

【００９１】したがって、メモリセルが選択されたとき
は、初めにメモリセルのトランスファゲートＴＧがオン
し、プルアップ素子ＰＡと共に図１と同様な回路を構成
する。続いて、トランスファゲートＴがオンすると、プ
ルアップ素子ＰＢもメモリセルに接続される。

【００９２】図９は、メモリセルが選択され、メモリセ
ルのトランスファゲートＴＧがオンしたが、プルアップ
回路のトランスファゲートＴは未だオンしていない状態
の特性を概略的に示す。したがって、この特性は図１に
示すメモリ回路と同等であり、図９の特性は、図２
（Ｃ）に示す特性と同等である。

【００９３】負荷側にＲＴＤで形成されたプルアップ素
子ＰＡが並列に接続されることにより、負荷曲線はｂか
らｄに変化し、その動作安定点はＡ₀、Ｂ₀からＡ₁、
Ｂ₁に変化する。

【００９４】続いて、遅延回路を介してトランスファゲ
ートＴに駆動信号が供給され、トランスファゲートＴが
オン状態となり、接地電位ＧＮＤとの間にプルアップ素
子ＰＢが接続される。

【００９５】図１０は、プルアップ素子ＰＢがビット線
に接続された状態の特性を概略的に示す。図９の特性曲
線と比較すると、プルアップ素子ＰＢの接続により、駆
動側の特性曲線ａがｆに変化する。

【００９６】プルアップ素子ＰＡとＰＢを同等規格で作
成すれば、特性曲線ｄと特性曲線ｆは対称的となる。駆
動側の特性曲線がｆに変化することにより、動作安定点
はＡ ₁、Ｂ₁からＡ₂、Ｂ₂に変化する。

【００９７】駆動ダイオードＤＲと負荷ダイオードＬＤ
を同等規格のＲＴＤで作製し、プルアップ素子ＰＡとプ
ルアップ素子ＰＢを同等規格のＲＴＤで作製すれば、特
性曲線ａと特性曲線ｆのピーク電圧、バレー電圧はほぼ
同等位置に表れ、特性曲線ｂと特性曲線ｄのピーク電
圧、バレー電圧もほぼ同等位置に表れる。

【００９８】メモリセル内のＲＴＤ、すなわちＤＲとＬ
Ｄに対して、プルアップ回路のＲＴＤ、すなわちＰＡと
ＰＢを大きな電流レベルを有するように作製することに
より、メモリセル選択時の電流レベルを大幅に増大する
ことができる。

【００９９】すなわち、図のような特性の場合、負性微
分抵抗素子のバレー電流に対するピーク電流の比に対応
して電流レベルを増大させることが可能である。特性を
選択することにより、メモリセル非選択時の安定点
Ａ₀、Ｂ₀の電流レベルをほぼ同等とし、かつメモリセ
ル選択時の安定点Ａ₂、Ｂ₂の電流レベルも同等とする
ことができる。このようにして、駆動能力に優れ、バラ
ンスの良いメモリセルを構成することができる。

【０１００】図１１は、図９、図１０に示した特性をよ
り具体的に示すグラフである。図中の参照符号は、図
９、図１０に示した参照符号に対応する。以上説明した
実施例において、メモリセル内のＲＴＤと、プルアップ
回路のＲＴＤは同一プロセスで形成でき、同一プロセス
で形成することにより、そのピーク電圧、バレー電圧は
ほぼ同等とすることができる。電流レベルの選択は、面
積を選定することによって行なうことができる。

【０１０１】また、図３に示すような構造を採用するこ
とにより、同一基板上にプロセス上の整合性よく、ＨＥ
ＭＴとＲＴＤを形成することができ、トランスファゲー
トとＲＴＤを容易に集積化することができる。

【０１０２】また、図４に示すようなダイオードは、Ｈ
ＥＭＴのソース電極とドレイン電極を共通に接続し、ゲ
ート電極との間にダイオード構造を作製すればよい。図
１０の特性の場合、メモリセルのトランスファゲートが
オン状態となると、たとえば動作安定点は０．３７Ｖお
よび０．８２Ｖとなり、たとえば５段構成の遅延回路に
より１００ｐｓの遅延後、プルアップ回路のトランスフ
ァゲートがオン状態となると、動作安定点は０．２６Ｖ
および０．７３Ｖとなる。

【０１０３】このとき、プルアップ回路を流れる電流は
低電圧側動作点および高電圧側動作点共に約１００μＡ
であり、抵抗でプルアップ回路を構成した場合と較べる
と、大幅に増大する。

【０１０４】なお、ＩｎＧａＡｓとＩｎＡｌＡｓを用い
てＨＥＭＴおよびＲＴＤを構成する場合を説明したが、
ＧａＡｓとＡｌＧａＡｓの組合せ等、他の材料の組合せ
を用いて同等の回路を作製することもできる。

【０１０５】また、ＩＩＩ−Ｖ族化合物半導体を用いる
代わりに、Ｓｉ等のＩＶ族半導体を用い、負性微分抵抗
素子をエサキダイオードで構成し、トランスファゲート
をＭＯＳＦＥＴのようなトランジスタで構成してもよ
い。ダイオードは、単一のｐｎ接合で構成することも、
トランジスタ構造により構成することもできる。

【０１０６】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。

【０１０７】

【発明の効果】以上説明したように、本発明によれば、
メモリセル非選択時とメモリセル選択時の電流供給能力
が大幅に変化する構成の簡単なＳＲＡＭ型半導体メモリ
装置が提供される。

【０１０８】各メモリセルを簡単な構成で作製すること
ができ、高集積化、高容量化が容易になる。メモリセル
非選択時の動作電流を低減することにより、半導体メモ
リ装置全体の消費電力を低減することができる。この場
合においも、メモリセル選択時には十分な電流供給能力
を持たせることができる。

【図面の簡単な説明】

【図１】本発明の実施例による半導体メモリ装置の回路
図である。

【図２】図１に示す実施例の特性を説明するためのグラ
フである。

【図３】図１の実施例に用いることのできるメモリセル
の構造例を示す断面図および平面図である。

【図４】本発明の他の実施例による半導体メモリ装置に
用いる電圧クランプ回路の回路図およびその特性を示す
グラフである。

【図５】本発明の他の実施例による半導体メモリ装置の
回路図である。

【図６】図５に示す実施例の特性を説明するためのグラ
フである。

【図７】本発明の他の実施例による半導体メモリ装置の
回路図である。

【図８】図７の実施例に用いる遅延回路、アドレスレジ
スタ、Ｘセレクタのより詳細な構成を示す回路図および
タイミングチャートである。

【図９】図８に示す実施例の特性を説明するためのグラ
フである。

【図１０】図８に示す実施例の特性を説明するためのグ
ラフである。

【図１１】図８に示す実施例の特性を説明するためのグ
ラフである。

【図１２】従来技術による半導体メモリ装置の回路図で
ある。

【図１３】図１２に示す半導体メモリ装置の特性を示す
グラフである。

【図１４】図１２に示す半導体メモリ装置の特性を示す
グラフである。

【図１５】図１２に示す半導体メモリ装置において発生
し得る問題点を説明するためのグラフである。

【符号の説明】

１遅延回路２Ｘセレクタ３書込み制御回路４データ入力回路５カラムセンス回路６Ｙセレクタ７メインセンス回路１０メモリセルＰＡ、ＰＢプルアップ素子ＢＬビット線ＷＬワード線ＤＬデータ線Ｔ、ＴＧ、ＭトランスファゲートＡＮＤアンド回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平３−72676（ＪＰ，Ａ) 特開平６−61454（ＪＰ，Ａ) 特開平３−280573（ＪＰ，Ａ) 特開平４−275455（ＪＰ，Ａ) 特開昭58−6587（ＪＰ，Ａ) 1992 ＩＥＤＭＴｅｃｈｎｉｃａｌＤｉｇｅｓｔ，ｐｐ．475−478 電子情報通信学会技術研究報告，Ｖｏｌ．93，Ｎｏ．12（ＥＤ93 １−９）, （1993），ｐｐ．63−68 電子情報通信学会技術研究報告，Ｖｏｌ．93，Ｎｏ．12（ＥＤ93 １−９）, （1993），ｐｐ．55−62 1993年電子情報通信学会春季大会講演論文集，ｐ．５−153 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/10 G11C 11/38 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims

(57)【特許請求の範囲】

【請求項１】複数本のビット線と、前記ビット線と交差する複数本のワード線と、前記複数本のビット線と前記複数本のワード線との各交
点に配置され、ビット線に接続された第１の電流端子と
ワード線に接続された制御端子と第２の電流端子とを有
するトランスファゲートと、相互に直列接続され、相互
接続点が前記第２の電流端子に接続された一対のメモリ
用負性微分抵抗素子と、前記ビット線の各々に接続された特性調整用負性微分抵
抗素子を含む特性調整回路と、を有する半導体メモリ装置。
【請求項２】前記特性調整用負性微分抵抗素子が電源
配線とビット線の間に接続された請求項１記載の半導体
メモリ装置。
【請求項３】前記特性調整用負性微分抵抗素子がビッ
ト線と接地線との間に接続された請求項１記載の半導体
メモリ装置。
【請求項４】前記特性調整回路が電源配線とビット線
の間に接続された特性調整用負性微分抵抗素子とビット
線と接地線との間に接続された特性調整用負性微分抵抗
素子とを含む請求項１記載の半導体メモリ装置。
【請求項５】さらに、前記特性調整用負性微分抵抗素
子の一方とビット線の間に接続されたスイッチングトラ
ンジスタと、前記スイッチングトランジスタの制御端子に接続された
遅延回路とを含む請求項４記載の半導体メモリ装置。
【請求項６】前記特性調整用負性微分抵抗素子は、前
記メモリ用負性微分抵抗素子と較べて、同等のピーク電
圧、同等のバレー電圧、より大きな電流レベルを有する
請求項１〜５のいずれかに記載の半導体メモリ装置。
【請求項７】さらに、前記ビット線と接地線の間に接
続された電圧クランプ素子を含む請求項１〜６のいずれ
かに記載の半導体メモリ装置。
【請求項８】前記一対のメモリ用負性微分抵抗素子が
一対の共鳴トンネルダイオードである請求項１〜７のい
ずれかに記載の半導体メモリ装置。
【請求項９】前記トランスファゲートが高電子移動度
トランジスタである請求項１〜８のいずれかに記載の半
導体メモリ装置。
【請求項１０】前記トランスファゲートが高電子移動
度トランジスタであり、前記一対のメモリ用共鳴トンネ
ルダイオードが高電子移動度トランジスタの一方の電流
端子領域上に形成されている請求項８記載の半導体メモ
リ装置。