KR900008438B1 - 공진터널 트랜지스터를 이용한 3치 논리회로 - Google Patents

공진터널 트랜지스터를 이용한 3치 논리회로 Download PDF

Info

Publication number
KR900008438B1
KR900008438B1 KR1019860008450A KR860008450A KR900008438B1 KR 900008438 B1 KR900008438 B1 KR 900008438B1 KR 1019860008450 A KR1019860008450 A KR 1019860008450A KR 860008450 A KR860008450 A KR 860008450A KR 900008438 B1 KR900008438 B1 KR 900008438B1
Authority
KR
South Korea
Prior art keywords
voltage
resonant tunnel
current value
transistor
tunnel transistor
Prior art date
Application number
KR1019860008450A
Other languages
English (en)
Other versions
KR870004579A (ko
Inventor
나오끼 요꼬야마
마사오 다구찌
Original Assignee
후지쓰 가부시끼가이샤
야마모도 다꾸마
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쓰 가부시끼가이샤, 야마모도 다꾸마 filed Critical 후지쓰 가부시끼가이샤
Publication of KR870004579A publication Critical patent/KR870004579A/ko
Application granted granted Critical
Publication of KR900008438B1 publication Critical patent/KR900008438B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F16—ENGINEERING ELEMENTS AND UNITS; GENERAL MEASURES FOR PRODUCING AND MAINTAINING EFFECTIVE FUNCTIONING OF MACHINES OR INSTALLATIONS; THERMAL INSULATION IN GENERAL
    • F16L—PIPES; JOINTS OR FITTINGS FOR PIPES; SUPPORTS FOR PIPES, CABLES OR PROTECTIVE TUBING; MEANS FOR THERMAL INSULATION IN GENERAL
    • F16L55/00—Devices or appurtenances for use in, or in connection with, pipes or pipe systems
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/39—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using thyristors or the avalanche or negative resistance type, e.g. PNPN, SCR, SCS, UJT
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
    • H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
    • H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
    • H03K3/29—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator multistable
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/36—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of semiconductors, not otherwise provided for
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/561—Multilevel memory cell aspects
    • G11C2211/5614—Multilevel memory cell comprising negative resistance, quantum tunneling or resonance tunneling elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Nanotechnology (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Theoretical Computer Science (AREA)
  • Mechanical Engineering (AREA)
  • Computing Systems (AREA)
  • Bipolar Transistors (AREA)
  • Logic Circuits (AREA)

Abstract

내용 없음.

Description

공진터널 트랜지스터를 이용한 3치 논리회로
제1a도 및 1b도는 공진터널 호트전자 트랜지스터(RHET)의 구조와 에너지 상태를 나타내는 도.
제1c는 공진터널 바이폴라 트랜지스터의 에너지 상태를 나타내는 도.
제2a도 내지 2c도는 제1a도의 공진터널 트랜지스터의 에너지 상태를 설명하는 그래프.
제3도는 공진터널 트랜지스터의 특성 그래프.
제4도는 본 발명에 따른 기본 논리회로의 실시예의 회로도.
제5도는 제4도 내의 노리회로의 동작을 설명하는 그래프.
제6a도 내지 6c도는 또다른 실시예의 상세한 회로 및 간단한 회로 표시도, 및 회로의 진위표.
제7도는 본 발명에 따른 반도체 메모리장치의 또다른 실시예의 회로도.
제8도는 반도체 메모리장치의 동작을 설명하는 그래프.
제9도 및 제10도는 회로의 변형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 논리회로 11 : 공진터널 트랜지스터
13 : 저항기 24 : 메모리셀
본 발명은 공진터널(resonant-tunneling)호트전자 트랜지스터(RHET)와 공진터널 바이폴라 트랜지스터(RBT)등의 공진터널 트랜지스터를 갖춘 3치(3안정)논리회로에 관한 것이다. 특히 3상태 게이트회로, 3상태를 갖춘 래치회로, 및 3상태를 갖춘 메모리셀에 관한 것이다.
2진 논리회로가 오래동안 널리 사용되어 왔으며 e, 즉 자연대수의 베이스, e=2.718인 논리회로가 이상적인 사실이라는 것이 이론상 입증되었으며, 이론적으로 3치 논리회로의 실행보다 우월하며, 따라서 3치 논리회로의 실행이 2진 논리회로의 실행보다 우월하며, 따라서 3치 논리회로를 실현하려는 시도가 행해져 왔다.
종래 3치 논리회로가 작은 마진, 복잡한 회로배열등 때문에 실제 사용되지 않는다.
반대로 RHET등의 공진터널 트랜지스터의 원리가 오래동안 알려졌다. 최근 분자선 에피택시(MBE)와 금속유기화학중착(MOCVD)등의 반도체 처리기술상의 진전으로 인하여 실용적인 RHET가 개발되었다(예컨대 N.요꼬야마등에 의한 응용물리학의 일잡지 Vol.24, No.11, 1985년 11월, pp.L853-L854에 기재된 "공진터널 호트전자 트랜지스터(RHET)포텐셜 및 응용").
본 발명의 목적은 공진터널 트랜지스터를 이용한 단순회로 배열과 안정동작을 갖는 3치(ternary)논리회로를 제공하는데 있다.
본 발명에 따라 공진터널 트랜지스터가 그것에 직렬로 접속된 저항기를 포함하는 논리게이트를 제공하는 데 있다. 공진터널 트랜지스터는 제1, 제2 또는 재3치의 다른 전압치중의 하나의 베이스전압에 응하여 적어도 3상위한 전류치 즉 제1, 제2 또는 제3전류치중 하나를 갖는 전류를 콜렉터와 에미터사이에 흐르도록 동작가능하다.
제3전류치는 제1 및 제2전류치 사이에 있다.
제2전압치는 제1 및 제3전압치 사이에 있다.
논리게이트는 논리게이트에 인가되는 신호에 응하여 하이치, 로우치 및 대체로 하이치와 로우치 사이에 있는 값을 갖는 적어도 3상태중 하나를 출력한다. 신호는 재1 내지 제3전압치중 하나의 크기를 갖는다.
공진터널 트랜지스터는 공진터널 호트전자 트랜지스터 또는 공진터널 바이폴라 트랜지스터일 수 있다.
베이스에 인가되는 제2전압치는 대략 2·Ex/q이며 여기서 Ex는 공진터널 트랜지스터의 초격자내의 양자웰에서의 서브밴드의 에너지 레벨이며, q는 공진터널 트랜지스터에 캐리어 전하이다.
제1전압은 2·Ex/q보다 더 낮을 수 있다.
제3전압은 2·Ex/q보다 더 높다.
본 발명에 따라 적어도 3폐결합 공진터널 트랜지스터를 포함하는 논리회로가 제공된다.
논리회로는 3개의 각 공진터널 트랜지스터내의 하이치, 로우치 및 대략 상시 하이치와 로우치 사이에 있는 값을 갖는 적어도 3상태를 공진터널 트랜지스터중 하나의 베이스에 인가되는 펄스신호에 응하여 유지되며, 펄스신호는 제1 내지 제3전압치중 하나의 크기를 갖는다.
본 발명에 따라 매트릭스형태로 다수의 워드선과 다수 비트선사이에 접속된 다수의 메모리셀을 포함하는 반도체 메모리장치가 제공된다. 각 메모리셀은 역별렬 접속 단일 게이트와 2직렬 접속게이트를 포함한다. 양 공통 접속접은 전송게이트를 통하여 워드선과 비트선에 공작적으로 접속된다.
각 게이트는 공진터널 트랜지스터와 직렬접속 저항을 포함한다.
각 메모리셀은 비트선과 워드선 사이에 인가되는 신호에 응하여 하이치, 로우치 및 대략 하이치와 로우치 사이에 있는 값을 갖는 적어도 3상태를 유지한다. 신호는 제1 내지 제3전압치중 하나의 크기를 갖는다.
반도체 메모리장치는 다수의 센스증폭기를 더 포함한다. 각 증폭기는 역병렬 접속 단일게이트와 2직렬 접속 게이트를 포함한다. 양 공통 접속점은 메모리셀로부터 데이타를 수신하기 위하여 비트선에 동작적으로 접속된다. 각 게이트는 공진터널 트랜지스터와 직렬 접속저항을 포함한다.
반도체 메모리장치는 다수의 기입증폭기를 더 포함한다. 각 증폭기는 역병렬 접속 단일게이트와 2직렬 접속게이트를 포함한다. 양 공통 접속점은 메모리셀내에 기억되는 데이타를 출력하기 위하여 비트선에 동작적으로 접속된다. 각 게이트는 공진터널 트랜지스터와 직렬 접속저항을 포함한다.
본 발명의 다른 목적과 특징은 첨부도면을 참고로 함 아래 기술로부터 명백해질 것이다.
본 발명의 바람직한 실시예를 기술하기 전에 공진터널 트랜지스터의 장치의 원리에 대하여 기술하겠다.
제1a도는 반완성된 RHET장치의 단면도이며, 제1b도는 제1a도의 RHET장치의 에너지대의 그래프이다.
제1a도에서 공진터널 트랜지스터 장치는 콜렉터전극(8), 콜렉터전극(8)상에 형성된 n+형 GaAs콜렉터층(1), 콜렉터층(1)상의 비도우프된 불순물 AlyGa1-yAs(예컨대 y=0.3)콜렉터측 전위장벽측(2), 전위장벽층(2)상의 n+형 GaAs베이스층(3), 초격자층(4), n+형 GaAs에미터층(5), 에미터전극(6) 및 베이스전극(7)으로 구성된다. 초격자층(4)은 AlxGa1-xAs장벽층(4A1), 비도우프된 불순물 GaAs양자웰(quantum well)층(48), 및 AlxGa1-xAs장벽층(4A2)으로 구성된다. 초격자층(4)은 에미터측 전위장벽으로서 기능을 한다.
본 명세서에서 초격자는 적어도 1양자웰이 그 안에 제공되도록 정해진다.
제1a도에서 다수의 양자웰이 형성된다.
제1b도에서 참조문자(Ec)는 전도에너지대의 저면을 나타내며 Ex는 양자웰에서의 서브밴드의 에너지 레벨을 나타낸다.
제2a도 내지 제2c도를 참고로하여 공진터널 트랜지스터 장치의 동작원이레 대하여 기술하겠다.
제2a도는 베이스층(3)과 에미터층(5)간의 전압(VBE)이 2·Ex/q보다 더 낮을때(여기서 q는 캐리어 전하를 나타냄) 또는 아주 낮을 때 예컨대 대략 0볼트일때 RHET장치의 에너지대의 그래프이다.
제2a도에서 전압(VCE)이 콜렉터층(1)과 에미터층(3)사이에 존재할지라도 에미터층(5)에서의 전자는 베이스 에미터전압(VBE)이 거의 0이기 때문에 초격자층(4)을 통하여 터널링에 의하여 베이스층(3)에 도달할 수 없으므로 그래서 에미터층(5)의 에너지레벨(EFE)소위 준패르미 레벨은 서브밴드에서의 에너지레벨(Ex)과 상위하다. 따라서 에미터층(5)과 콜렉터층(1)사이에 전류가 흐르지 않는다. 참조문자(øc)는 전도대 불연속성을 나타낸다.
제2b도는 베이스·에미터전압(VBE)이 대략 2·Ex/q와 동일할때 RHET장치의 에너지대의 그래프이다.
제2b도에서 에미터층(5)에서의 에너지레벨(EFE)은 양자웰층(4B)에서의 서브밴드의 에너지레벨(Ex)과 대체로 동일하다. 결과적으로 공진터널 효과로 인하여 에미터층(5)에서의 전자는 초격자층(4)을 통과하여 베이스층(3)에 주입된다.
예를들어 0.3eV인 주입전자의 위치 에너지는 운동에너지로 변환되어 전자를 소위 "호트"상태로 만든다. 호트전자는 베이스층(3)을 지나 콜렉터층(1)에 이르며 따라서 에미터층(5)과 콜렉터층(1)사이에 전류가 흐른다.
제2c도는 베이스·에미터전압(VBE)이 2·Ex/q보다 클때 RHET장치의 에너지 밴드 그래프이다. 제2c도에서 에미터층(5)에서의 에너지레벨(EFE)은 양자웰층(4B)에서의 서브밴드의 에너지 밴드보다 크다.
공진터널 효과는 발생하지 않으며 에미터층(5)으로부터 베이스층(3)에 유입된 전자는 존재하지 않는다. 따라서 RHET장치에 흐르는 전류는 감소한다. 반면에 베이스층(3)에 인접한 장벽층(4A1)을 통해 직접 터널될 수 있다. 따라서 임의의 콜렉터 전류량이 흐를 수 있다.
제1c도는 공진터널 바이폴라 트랜지스터(RBT)의 에너지 밴드를 나타내는 그래프이다. RBT는 n+형 GaAs의 에미터층, p+형 GaAs의 베이스층 및 n+형 GaAs의 콜렉터층으로 구성된다.
에미터층은 서브밴드 에너지(Ex)를 가지는 최소한 1양자웰을 갖는 초격자를 포함한다. 또한 RBT는 공진터널 효과를 제공하며 그것의 동작원리는 RHET의 그것과 유사하므로 생략한다.
제3도는 살술한 RHET장치의 특징을 나타내는 그래프이다. 제3도에서 횡좌표는 베이스·에미터전압(VBE)을 나타내며 종좌표는 콜렉터전류(Ic)를 나타낸다.
커브(C1내지 C4)는 콜렉터 에미터전압(VCE)이 각각 2.5V, 2.0V, 1.5V 및 1.0V일때의 특징을 나타낸다.
커브는 n모양의 미분 부성 저항 특성을 나타낸다.
본 발명은 3치 논리회로를 실현하기 위해 이 특징을 사용한다.
제4도 및 제5도에서 기본적인 3치 논리회로 및 그것의 동작이 설명될 것이다.
논리회로(1)는 RHET(11), 입력전압(VIN)을 RHET(11)의 베이스에 제공하는 신호원(12) 즉, 베이스·에미터전압(VBE) 및 공진터널 트랜지스터(11)의 콜렉터에 연결된 저항기(13)를 포함한다. RHET(11)의 에미터는 접지된다.
저항(13)의 다른끝은 전압(Vcc)을 갖는 DC전원에 연결된다. 신호원(12)은 2·Ex/q보다 높은 VINH, 대략 2·Ex/q와 같은 VINM또는 2·Ex/q 보다 낮은 VINL의 값을 갖는 전압(VIN)을 출력한다.
제3도로 되돌라가서 미분부성저항 영역(differential negative resistance reqion)에서의 콜렉터전류(Ic)의 최소값은 공진터널 효과에 의해 콜렉터전류의 최대값의 1/2인 것이 바람직하다.
로우치(VINL)를 갖는 전압(VIN)이 RHET의 베이스에 제공될때 RHET(11)의 콜렉터에서 출력전압(VOUT)은 하이레벨(VH)이며; 중간전압(VINM)이 RHET의 베이스에 이 RHET의 베이스에 제공될때 출력전압(VOUT)은 로우레벨(VL)이며; 및 고전압(VINH)이 RHET의 베이스에 제공될때 출력전압(VOUT)은 중간레벨(VM)이다. 제4도에서 3치 논리회로의 진리표는 다음과 같다.
[표 1]
Figure kpo00002
제6a도 내지 6b도에서 RHET를 사용한 래치회로가 설명될 것이다. 제6a도에서 래치회로는 3직렬 순환연결된 RHET(11A, 11B 및 11C) 및 3저항기(13A, 13B 및 13C)를 포함한다. 신호원(12)은 RHET(1A)에 연결된다. 제6b도는 제6a도 회로의 간략도이다.
로우레벨(VINL)(VINL=0)을 갖는 전압(VIN)이 RHET(11A)에 공급될때 하이레벨을 갖는 전압(VOUT1), 중간레벨을 갖는 전압(VOUT2), 및 로우레벨을 갖는 전압(VOUT3)은 제6c도에 도시한 것처럼 각각 출력된다.
만약 전압(VIN)이 중간레벨로 바뀔 경우 로우레벨 전압(VOUT1), 하이레벨(VOUT2)및 중간레벨 전압(VOUT3)은 출력된다. 전압(VIN)이 하이레벨일때 전압(VOUT1,VOUT2및VOUT3)은 각각 중간, 로우 및 하이레벨이 된다. 만약 전압(VIN)이 0볼트로 바뀔 경우 상기 전압상태는 자뀌지 않는다.
그다음 VINL, Vg는 VINH의 크기를 갖는 펄스전압이 공진터널 트랜지스터(11A)에 공급되며 RHET(11A 내지 11C)는 펄스전압 크기에 따라서 제6c도에 도시한 조건중의 하나를 유지한다. 쉽게 이해되듯이 제6a도의 회로는 3안정 래치회로로서 동작한다.
제7도에서 또 다른 실시예가 설명될 것이다. 제7도는 RHET가 제공된 반도체 메모리장치의 부분적인 회로도이다. 반도체 메모리장치는 워드선(WL)에 연결된 행디코더(21), 비트선(BL, BL)과 데이타 버스(DB, DB)사이에 연결된 열게이트 트랜지스터(23a, 23b)를 활성화하는 열디코더, 및 워드선(WL)과 비트선(BL)사이 그리고 워드선(WL)과 비트선(BL)사이에 연결된 메모리셀(24)을 포함한다. 메모리셀(24)은 제6a도 및 제6b도에 도시한 래치회로(241)와 트랜지스터 게이트(242, 243)로 구성된다.
또한 메모리장치는 3RHET(251 내지 253)를 갖는 센스증폭기(25), 3RHET(271 내지 273)를 갖는 기입증폭기(27), 데이타 버스(DB, DB)와 기입증폭기(27)사이에 한쌍의 게이트 트랜지스터(26)를 포함한다.
메모리장치는 데이타 입력버퍼(28), 데이타 출력버퍼(29), 및 클록발생기(30)를 더 포함한다.
제8도에서 메모리장치의 동작이 설명될 것이다. 제8도에서 횡좌표는 시간을 나타내며 종좌표는 신호전압을 나타낸다. 참조기호(H, M 및 L)은 각각 공진터널 트랜지스터의 하이레벨, 중간레벨, 및 로우레벨 전압을 나타낸다.
먼저 판독동작이 설명될 것이다. 판독동작은 시간(0 내지 t1)동안에 수행된다. 제8도는 판독동작이 메모리셀(도시안됨)을 위해 수행되며 비트선(BL, BL)사이의 전압 균등이 완전히 이루어지지 않고, 따라서 비트선(BL, BL)사이에 작은 전압차가 여전히 존재하는 조건을 나타낸다.
어드레스 신호를 수신한 어드레스 버퍼(도시안됨)로부터 어드레스신호를 수신하여 행디코더(21) 및 열디코더(22), 워드선(WL), 및 열게이트 트랜지스터(23a, 23b)가 제8도에 도시한 것처럼 선택된다.
시간(t1)에서 열게이트신호(CL)는 열게이트 트랜지스터(23a, 23b)를 온되도록 상승된다. 게이트(242, 243) 또한 온된다.
전압은 래치회로(241)로부터 비트선(BL, BL)에 전송된다. 비트선(BL, BL)의 전압은 하이레벨, 중간레벨, 또는 로우레벨이다. 전압은 열게이트 트랜지스터(23a, 23b) 및 데이타 버스(DB, DB)를 통해 센스증폭기(25)또한 전송된다.
시간(t2)에 센스 스트로브신호(ψs)를 수신하여 3안정 플립플롭장치를 갖는 센스증폭기(25)는 소정 레벨에서 차동수신 전압을 증폭하도록 활성화된다. 센스증폭기(25)에서 증폭된 출력전압은 데이타 출력버퍼(29)에서 로우임피던스를 갖는 신호로 변환되어 출력 인에이블신호(OE)를 공급함에 의해 출력데이타(Do k)서 메모리장치 칩의 출력축에 출력된다. 데이타 출력버퍼(29)는 종래 3상태 버퍼인 3하이, 중간, 및 로우상태에 더하여 제4하이 임피던스(Hi-Z)상태를 갖는 4상태 버퍼이다.
다음, 기입동작이 설명될 것이다.
시간(t4)에 클록발생기(30)에서 외부 반전기입 인에이블신호(WE)를 수신하여, 열게이트 트랜지스터(23a, 23b)는 시간(t5)에서 온된다. 입력데이타(VIN)는 내부기입 인에이블 신호(WE1)에 응하여 데이타 입력버퍼(28)를 통하여 3안정 플립플롭장치를 갖는 기입증폭기(27)에 공급된다. 센스증폭기(27)는 센스증폭기(25)보다 큰 구동 용량을 가지나 비슷한 회로구조를 갖는다.
증폭된 입력데이타는 게이트 트랜지스터(26), 데이타 버스(DB, DB), 열게이트 트랜지스터(23a, 23b) 및 비트선(BL, BL)을 통해 메모리 셀(24)전송된다. 입력데이타는 전송게이트(242, 243)를 통해 래치회로(241)에 기억되며 래치회로의 내용은 3상태중의 하나이다.
제9도에 단일 데이타 버스(DB)의 수정회로가 도시되었다. 이 회로는 IC장치의 집적을 증가시키나 낮은 동작속도를 가진다.
제10도를 참조하면 3비트선(BL)과 3데이타 버스(DB)를 가진 다른 변형회로가 표시되어 있다. 이 회로는 종작속도를 개선하나 직접도는 떨어진다.
상기 실시예에서 3상태 데이타입력 및 출력회로가 사용된다. 이는 종래의 2진회로에 적용할 수 있도록 3상태-대-2상태 변환회로에 의해 변경가능하다. 이 변환회로는 1칩내에 구비된다. 3치 신호처리는 칩내에서 실행되며, 종래 2진 신호처리는 칩외부에서 실행된다. 이 회로구성은 변환회로에서 변환시간이 요구되는 점에서 단점을 가지고 있다.
메모리의 용량은 2진의 경우에 1.5배, 예를들어 64K셀 어레이는 96K셀 어레이에 대응한다. 즉, 2n메모리 용량의 이점을 얻을 수 있고 메모리 어드레싱이 복잡하게 된다.
비록 변환회로를 구비하는 것이 불편할지라도 에러검사 및 정정회로(ECC)가 예를들어 64K셀이 96K셀과 실질적으로 같은 기능을 하므로 형성되는 것이 바람직하다.
본 발명의 많은 상이한 실시예들이 본 발명의 정신 및 범위를 벗어나지 않고 구성될 수 있다.
본 발명은 첨부된 청구범위에 한정된 것을 제외하고는 본 명세서에 기술된 특정실시예에 제한되는 것이 아님을 이해하여야 할 것이다.

Claims (15)

  1. 펄스신호를 수신하기 위하여 동작적으로 접속되는 논리회로가 폐루프를 형성하기 위하여 직렬로 접속되는 적어도 3공진터널 트랜지스터(11A, 11B, 11C)를 포함하며, 각각의 상기 공진터널 트랜지스터는 에미터, 베이스, 에미터와 베이스 사이에 형성되며 적어도 하나의 공진에너지 레벨을 가지는 양자웰을 가지는 초격자, 콜렉터를 가지며 부성(negative)전송 콘덕턴스의 부성저항특성을 가지고 각각의 공진터널 트랜지스터는 상기 부성저항특성에 의하여 정의되며 제1전압치, 제3전압치, 상기 제1과 제3전압치 사이의 제2전압치를 포함하는 3다른 전압치중의 하나를 가지는 베이스전압에 응하여 제1전류치, 제2전류치 또는 상기 제1전류치와 상기 제2전류치 사이의 제3전류치를 포함하는 적어도 3다른 전류치중의 하나를 가지는 전류를 에미터와 콜렉터사이에 도전시키고 상기 논리회로는 적어도 3상태, 즉, 각상태가 각각 하이치, 로우치 및 상기 3공진터널 트랜지스터의 베이스에 인가되는 상기 제1 내지 제3전압치중의 하나의 진폭을 가지는 펄스신호에 응하여 대략 상기 3공진터널 트랜지스터(11A, 11B, 11C)의 상기 하이치와 로우치사이 로우치사이 값을 유지하는 것을 특징으로 하는 논리회로.
  2. 제1항에 있어서, 베이스에 인가되는 제2전압치는 Ex가 상기 공진터널 트랜지스터에 있어서 초격자내의 양자웰에서의 서브밴드의 에너지 레벨이고 q는 상기 공진터널 트랜지스터의 캐리어의 전하인 경우 거의 2·Ex/q이고, 상기 제1전압은 2·Ex/q보다 낮으며, 상기 제3전압은 2·Ex/q보다 높은 것을 특징으로 하는 논리회로.
  3. 다수의 워드선(WL) ; 상기 워드선과 교차하는 다수의 비트선(BL, BL) ; 매트릭스 형태로 상기 워드선(WL)과 비트선(BL, BL)의 교차부분에 접속되며 각각이 폐루프를 형성하는 3직렬 접속되는 게이트회로(241)를 포함하는 다수의 메모리셀(24) ; 상기 3직렬 접속 게이트회로(241) 및 상기 워드선(EL)과 상기 비트선(BL, BL)에 동작적으로 접속되는 전송게이트(242, 243)를 포함하며 상기 게이트 회로가 에미터, 베이스, 에미터와 베이스사이에 형성되며 적어도 하나의 공진에너지 레벨을 가지는 양자웰을 가지는 초격자, 콜렉터를 가지며 부성전송 콘덕턴스이 부성저항특성을 가지는 공진터널 트랜지스터와 상기 공진터널 트랜지스터와 직렬로 동작적으로 접속되는 저항기를 포함하고, 상기 공진터널 트랜지스터 각각은 상기 부성저항특성에 의하여 정의되며 제1전압치, 제3전압치, 상기 제1과 제3전압치 사이의 제2전압치를 포함하는 3다른 전압치중의 하나를 가지는 베이스전압에 응하여 제1전류치, 제1전류치와 상기 제2전류치사이의 제3전류치를 포함하는 적어도 3다른 전류치중의 하나를 가지는 전류를 에미터와 콜렉터 사이에 도전시키고 상기 메모리셀중의 각각의 하나를 상기 비트선과 워드선사이에 인가되는 상기 제1 내지 제3전압치중의 하나에 대응하는 진폭을 가지는 응하여 적어도 3상태 즉 하이상태, 로우상태, 및 대략 상기 하이와 로우상태 사이의 상태를 유지하는 것을 특지응로 하는 반도체 메모리장치.
  4. 제3항에 있어서, 상기 공진터널 트랜지스터의 베이스에 인가되는 제2전압치는 Ex가 상기 공진터널 트랜지스터에 있어서 초역자내의 양자웰에서의 서브밴드의 에너지레벨이고 q는 상기 공진터널 트랜지스터의 캐리어의 전하인 경우 겨우 2·Ex/q이고, 상기 제1전압은 2·Ex/q보다 낮으며, 상기 제3전압은 2·Ex/q보다 높은 것을 특징으로 하는 반도체 메모리장치.
  5. 제4항에 있어서, 각각이 상기 메모리셀(24)로부터 데이타를 수신하기 위하여 상기 비트선(BL, BL)에 동작적으로 접속가능한 공진터널 트랜지스터 (11)와 상기 공진터널 트랜지스터에 직렬로 동작적으로 접속하는 저항기(13)를 포함하는 3직렬접속 게이트회로(251-253)를 포함하는 다수의 다수의 센서증폭기(25)를 더 포함하는 것을 특징으로 하는 반도체 메모리장치.
  6. 제5항에 있어서, 상기 메모리셀에 기억되는 데이타를 출력하기 위하여 상기 비트선(BL, BL)에 동작적으로 접속가능하며, 각각이 공진터널 트랜지스터(11) 및 상기 공진터널 트랜지스터에 직렬로 동작적으로 접속되는 저항기(13)를 포함하는 3직렬접속 게이트회로(271-273)를 포함하는 다수의 기입증폭기(27)를 더 포함하는 것을 특징으로 하는 반도체 메모리장치.
  7. 베이스, 에미터, 콜렉터 및 베이스와 에미터 사이에 형성되며 제1 및 제2장벽층사이에 형성되는, 적어도 하나의 공진에너지레벨을 가지는, 적어도 하나의 양자웰을 포함하는 초격자층을 가지는 공진터널 트랜지스터(11)와 상기 공진터널 트랜지스터에 직렬로 동작적으로 접속되는 저항기(13)를 포함하며 상기 공진터널 트랜지스터는 상기 논리게이트 회로로부터 베이스에서 제1전압범위, 제2전압범위 및 제3전압범위인 3전압범위중의 하나의 범위내에서 시작하는 입력신호를 수신하고 초격자층을 통해 콜렉터와 에메터사이의 전류를 도전시키며 전류치는 상기 입력신호의 전압치와 최소전류치, 상기 공진에너지 레벨에 대응하는 입력전압에서 국부(local)최대전류치, 국부최소전류치, 상기 최소전류치와 상기 국부최대전류치 사이의 제1양의 저항특성, 국부최대전류치와 상기 국부최소전류치 사이의 음의 저항 특성, 및 사이 국부최소전류치 이상의 제2양의 저항특성을 나타내는 제1전압치에 대한 전류의 특성에 의존하며, 입력전압은 상기 제1전압범위에 있는 상기 최소전류치를, 상기 제2전압범위에 있는 상기 국부최대전류치를 상기 제3전압범위에 있는 상기 국부최소전류치를 제공하고, 상기 논리게이트는 제1출력전압범위, 제2출력전압범위 및 제3출력전압범위의 하나내에서 출력전압을 가지는 출력신호로서 상기 저항기의 단자전압을 출력시키고 각각은 제1, 제3 및 제2입력전압범위에 해당하며, 상기 제1 및 제2장벽층의 적어도 하나의 전위높이는 상기 제1, 제2 및 제3출력전압영역이 서로들 분리되도록 배열되는 것을 특징으로 하는 신호를 수신하기 위하여 동작적으로 접속되는 논리게이트.
  8. 제7항에 있어서, 국부최대전류치를 가지는 상기 입력전압치는 Ex가 상기 공진터널 트랜지스터에 있어서 초격자내의 양자웰에서의 서브밴드의 에너지 레벨이고, q는 상기 공진터널 트랜지스터의 캐리어의 전하인 경우 대략 2·Ex/q보다 낮으며 상기 제3입력전압범위는 2·Ex/q보다 높은 것을 특징으로 하는 논리게이트회로.
  9. 제1항에 있어서, 상기 공진터널 트랜지스터(RHET)가 공진터널 호트전자 트랜지스터를 포함하는 것을 특징으로 하는 논리게이트회로.
  10. 제7항에 있어서, 상기 공진터널 트랜지스터(RBT)가 공진터널 바이폴라 트랜지스터를 포함하는 것을 특징으로 하는 논리게이트회로.
  11. 제7항에 있어서, 상기 국부최대전류치는 상기 국부최소전류치의 거의 2배이고 상기 최소전류치는 거의 0이도록 하기 위하여 상기 제1 및 제2장벽층의 적어도 하나의 상기 전위높이가 배열되는 것을 특징으로 하는 논리게이트회로.
  12. 제2항에 있어서, 상기 공진터널 트랜지스터(RHET)가 공진터널 호트전자 트랜지스터를 포함하는 것을 특징으로 하는 논리게이트회로.
  13. 제2항에 있어서, 상기 공진터널 트랜지스터(RBT)가 공진터널 바이폴라 트랜지스터를 포함하는 것을 특징으로 하는 논리게이트회로.
  14. 제6항에 있어서, 상기 공진터널 트랜지스터(RHET)가 공진터널 호트전자 트랜지스터를 포함하는 것을 특징으로 하는 논리게이트회로.
  15. 제6항에 있어서, 상기 공진터널 트랜지스터(RBT)가 공진터널 바이폴라 트랜지스터를 포함하는 것을 특징으로 하는 논리게이트회로.
KR1019860008450A 1985-10-09 1986-10-08 공진터널 트랜지스터를 이용한 3치 논리회로 KR900008438B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP60-223690 1985-10-09
JP60223690A JPS6284621A (ja) 1985-10-09 1985-10-09 ３値論理回路

Publications (2)

Publication Number Publication Date
KR870004579A KR870004579A (ko) 1987-05-11
KR900008438B1 true KR900008438B1 (ko) 1990-11-20

Family

ID=16802118

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019860008450A KR900008438B1 (ko) 1985-10-09 1986-10-08 공진터널 트랜지스터를 이용한 3치 논리회로

Country Status (5)

Country Link
US (1) US4956681A (ko)
EP (1) EP0220020B1 (ko)
JP (1) JPS6284621A (ko)
KR (1) KR900008438B1 (ko)
DE (1) DE3685928T2 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0611056B2 (ja) * 1985-12-03 1994-02-09 富士通株式会社 高速半導体装置
US4907196A (en) * 1987-04-28 1990-03-06 Fujitsu Limited Semiconductor memory device using resonant-tunneling transistor
JP2588590B2 (ja) * 1988-07-20 1997-03-05 富士通株式会社 半導体記憶装置
EP0436089A3 (en) * 1989-12-19 1992-08-05 International Business Machines Corporation Superlattice multistate circuits
JPH03231320A (ja) * 1990-02-06 1991-10-15 Mitsubishi Electric Corp マイクロコンピュータシステム
US5128894A (en) * 1990-09-28 1992-07-07 University Of Maryland Multi-value memory cell using resonant tunnelling diodes
JP3429821B2 (ja) * 1992-11-04 2003-07-28 テキサス インスツルメンツ インコーポレイテツド 多機能共鳴トンネリング論理ゲート
US5500817A (en) * 1993-01-21 1996-03-19 Micron Technology, Inc. True tristate output buffer and a method for driving a potential of an output pad to three distinct conditions

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3089039A (en) * 1960-05-25 1963-05-07 Abraham George Multistable circuit employing devices in cascade connection to produce a composite voltage-current characteristic with a plurality of negative resistance regions
US3155845A (en) * 1961-12-29 1964-11-03 Ibm Three level converter
US3660678A (en) * 1971-02-05 1972-05-02 Ibm Basic ternary logic circuits
US3996484A (en) * 1975-09-05 1976-12-07 The United States Of America As Represented By The Secretary Of The Navy Interactive negative resistance multiple-stable state device
DE2607940A1 (de) * 1976-02-27 1977-09-08 Max Planck Gesellschaft Mehrschichtiges halbleiterbauelement
JPS6158268A (ja) * 1984-08-30 1986-03-25 Fujitsu Ltd 高速半導体装置

Also Published As

Publication number Publication date
EP0220020A2 (en) 1987-04-29
KR870004579A (ko) 1987-05-11
DE3685928T2 (de) 1993-03-04
DE3685928D1 (de) 1992-08-13
EP0220020A3 (en) 1988-09-07
JPH0312488B2 (ko) 1991-02-20
US4956681A (en) 1990-09-11
JPS6284621A (ja) 1987-04-18
EP0220020B1 (en) 1992-07-08

Similar Documents

Publication Publication Date Title
Inokawa et al. A multiple-valued logic and memory with combined single-electron and metal-oxide-semiconductor transistors
Kawahara et al. 2 Mb SPRAM (SPin-transfer torque RAM) with bit-by-bit bi-directional current write and parallelizing-direction current read
US4586163A (en) Multi-bit-per-cell read only memory circuit
US4829476A (en) Differential magnetoresistive memory sensing
KR0184281B1 (ko) 소메모리 면적에서 고안정성을 갖는 반도체기억장치
JPH0230178A (ja) 半導体記憶装置
US4809224A (en) Read only memory device with memory cells each storing one of three states
US4771194A (en) Sense amplifier for amplifying signals on a biased line
KR900008438B1 (ko) 공진터널 트랜지스터를 이용한 3치 논리회로
US4769564A (en) Sense amplifier
US4849934A (en) Logic circuit using resonant-tunneling transistor
US4578778A (en) Semiconductor memory with load controlling feedback means to reduce power consumption
US4788662A (en) Semiconductor memory device using resonant-tunneling hot electron transistor
JPS5922359A (ja) 集積化半導体記憶装置
EP0289420B1 (en) Semiconductor memory device using resonant-tunneling transistor
JP2542022B2 (ja) 電界効果トランジスタ負荷回路
EP0225698A1 (en) Logic circuitry
Ono et al. Single-electron pass-transistor logic and its application to a binary adder
JP3113103B2 (ja) スタティックｒａｍセル
JP3224306B2 (ja) 半導体メモリ装置
WO2022155828A1 (zh) 三态自旋电子器件、存储单元、存储阵列及读写电路
JPH0687499B2 (ja) 半導体記憶装置
Law et al. GaAs Schmitt trigger memory cell design
JPS62181468A (ja) 共鳴トンネリング・トランジスタで構成されたフリツプ・フロツプ
JPS6342097A (ja) 多値論理記憶回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee