JPS6284621A - ３値論理回路 - Google Patents
３値論理回路Info
- Publication number
- JPS6284621A JPS6284621A JP60223690A JP22369085A JPS6284621A JP S6284621 A JPS6284621 A JP S6284621A JP 60223690 A JP60223690 A JP 60223690A JP 22369085 A JP22369085 A JP 22369085A JP S6284621 A JPS6284621 A JP S6284621A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- emitter
- base
- vbe
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F16—ENGINEERING ELEMENTS AND UNITS; GENERAL MEASURES FOR PRODUCING AND MAINTAINING EFFECTIVE FUNCTIONING OF MACHINES OR INSTALLATIONS; THERMAL INSULATION IN GENERAL
- F16L—PIPES; JOINTS OR FITTINGS FOR PIPES; SUPPORTS FOR PIPES, CABLES OR PROTECTIVE TUBING; MEANS FOR THERMAL INSULATION IN GENERAL
- F16L55/00—Devices or appurtenances for use in, or in connection with, pipes or pipe systems
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/39—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using thyristors or the avalanche or negative resistance type, e.g. PNPN, SCR, SCS, UJT
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/29—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator multistable
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/36—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of semiconductors, not otherwise provided for
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/561—Multilevel memory cell aspects
- G11C2211/5614—Multilevel memory cell comprising negative resistance, quantum tunneling or resonance tunneling elements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- Nanotechnology (AREA)
- Chemical & Material Sciences (AREA)
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Mechanical Engineering (AREA)
- Crystallography & Structural Chemistry (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Bipolar Transistors (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、３値論理回路に於いて、エミッタ層とベース
層との間に形成された超格子層をキャリヤが共鳴トンネ
リングする形式の半導体装置と、その半導体装置に３種
類の入力信号を与える信号源とを備えることに依り、高
レベル、低レベル、中間レベルの３値の信号を容易に発
生させることを可能にしたものである。
層との間に形成された超格子層をキャリヤが共鳴トンネ
リングする形式の半導体装置と、その半導体装置に３種
類の入力信号を与える信号源とを備えることに依り、高
レベル、低レベル、中間レベルの３値の信号を容易に発
生させることを可能にしたものである。
本発明は、共鳴トンネリング効果を利用するホット・エ
レクトロン・トランジスタ（ｒ ｅ ｓ ｏ ｎａｎｔ
−ｔｕｎｎｅｌｉｎｇ ｈｏｔ 、ｅｌｅｃｔｒｏ
ｎ ｔｒａｎｓｉｓｔｏｒ：ＲＨＥＴ）を論理素子と
する３値論理回路に関する。
レクトロン・トランジスタ（ｒ ｅ ｓ ｏ ｎａｎｔ
−ｔｕｎｎｅｌｉｎｇ ｈｏｔ 、ｅｌｅｃｔｒｏ
ｎ ｔｒａｎｓｉｓｔｏｒ：ＲＨＥＴ）を論理素子と
する３値論理回路に関する。
従来、論理回路としては２値の論理体系が広く用いられ
てきた。
てきた。
然しなから、理論上からは、ｅ（自然対数の底、即ち、
２．７１８・・・）値の論理体系がディジット数を一定
として最も多くの数を表すことができることから効率は
高い。
２．７１８・・・）値の論理体系がディジット数を一定
として最も多くの数を表すことができることから効率は
高い。
従って、実用化可能であるものならば、疑いもなく２値
よりは３値の論理体系の方が望ましい。
よりは３値の論理体系の方が望ましい。
従来、３値の論理回路が存在しないではないが、その３
値からなるデータの間に充分な余裕度がなかったり、回
路構成が複雑であったりして、実用には程遠いものであ
った。
値からなるデータの間に充分な余裕度がなかったり、回
路構成が複雑であったりして、実用には程遠いものであ
った。
これは結局、論理回路を構成する論理素子として適切な
動作をするデバイスが存在しないことに最大の理由があ
る。
動作をするデバイスが存在しないことに最大の理由があ
る。
本発明は、ＲＨＥＴを用いることに依り、構成が簡単で
動作が確実な３値論理回路を実現させようとするもので
ある。
動作が確実な３値論理回路を実現させようとするもので
ある。
本発明者は、さきに、実用性充分なＲＨＥＴを提供した
（要すれば、特願昭６０−１６０３１４号参照）。
（要すれば、特願昭６０−１６０３１４号参照）。
第７図は該ＲＨＥＴを説明する為の図であり、（Ａ）は
要部切断側面図、（Ｂ）は図（Ａ）に対応させたエネル
ギ・バンド・ダイヤグラムをそれぞれ表している。
要部切断側面図、（Ｂ）は図（Ａ）に対応させたエネル
ギ・バンド・ダイヤグラムをそれぞれ表している。
第７図（Ａ）に於いて、１はｎ＋型ＧａＡｓコレクタ層
、２はＡｊ！、Ｇａ＋−ｙ Ａｓｌレクタ側ポテンシャ
ル・バリヤ層、３はｎ＋型ＧａＡｓベース層、４は超格
子層、５はｎ＋型ＧａＡｓエミッタ層、６はエミッタ電
極、７はベース電極、８はコレクタ電極をそれぞれ示し
、第７図（Ｂ）に於いて、Ｅ、は伝導帯の底、Ｅ、はフ
ェルミ・レベル、Ｅｘはサブ・バンドのエネルギ・レベ
ルをそれぞれ表している。
、２はＡｊ！、Ｇａ＋−ｙ Ａｓｌレクタ側ポテンシャ
ル・バリヤ層、３はｎ＋型ＧａＡｓベース層、４は超格
子層、５はｎ＋型ＧａＡｓエミッタ層、６はエミッタ電
極、７はベース電極、８はコレクタ電極をそれぞれ示し
、第７図（Ｂ）に於いて、Ｅ、は伝導帯の底、Ｅ、はフ
ェルミ・レベル、Ｅｘはサブ・バンドのエネルギ・レベ
ルをそれぞれ表している。
尚、超格子層４はＡＩ！ＸＧａ、−、Ａｓバリヤ層４
Ａ（！：Ｇ ａ Ａ ｓウェル層４Ｂとからなっていて
、図示例では二つのバリヤ層と一つのウェル層で構成さ
れているが、必要あれば複数のウェル層及びそれを形成
する為のバリヤ層を用いて良い。
Ａ（！：Ｇ ａ Ａ ｓウェル層４Ｂとからなっていて
、図示例では二つのバリヤ層と一つのウェル層で構成さ
れているが、必要あれば複数のウェル層及びそれを形成
する為のバリヤ層を用いて良い。
第８図（Ａ）乃至（Ｃ）はＲＨＥＴの動作原理を説明す
る為のエネルギ・バンド・ダイヤグラムを表し、第７図
に於いて用いた記号と同記号は同部分を示すか或いは同
じ意味を持つものとする。
る為のエネルギ・バンド・ダイヤグラムを表し、第７図
に於いて用いた記号と同記号は同部分を示すか或いは同
じ意味を持つものとする。
図に於いて、Ｅｘはウェル層４Ｂ内に生成されるサブ・
バンドのエネルギ・レベル、ｑはキャリヤ（電子）の電
荷量、φＣはコレクタ側ポテンシャル・バリヤ層２とベ
ース層３との間に於ける伝導帯底不連続値（ｃｏｎｄｕ
ｃｔｉｏｎ ｂａｎｄ ｄｉｓｃｏｎｔｉｎｕｉｔ
ｙ）、Ｖａ！はベース・エミッタ間電圧をそれぞれ示し
ている。
バンドのエネルギ・レベル、ｑはキャリヤ（電子）の電
荷量、φＣはコレクタ側ポテンシャル・バリヤ層２とベ
ース層３との間に於ける伝導帯底不連続値（ｃｏｎｄｕ
ｃｔｉｏｎ ｂａｎｄ ｄｉｓｃｏｎｔｉｎｕｉｔ
ｙ）、Ｖａ！はベース・エミッタ間電圧をそれぞれ示し
ている。
第８図（Ａ）はベース・エミッタ間電圧■、が２Ｅｘ／
ｑより小さい（０か或いはＯに近い）場合に於けるエネ
ルギ・バンド・ダイヤグラムである。
ｑより小さい（０か或いはＯに近い）場合に於けるエネ
ルギ・バンド・ダイヤグラムである。
図示の状態では、コレクタ・エミッタ間に電圧■、が印
加されているが、ベース・エミッタ間電圧■１が殆どＯ
であるので、エミッタ層５に於けるエネルギ・レベルが
ウェル層４Ｂに於けるサブ・バンドのエネルギ・レベル
Ｅｘと相違している為、エミッタ層５に於ける電子は超
格子層４をトンネリングしてベース層３に抜けることは
不可能であり、従って、ＲＨＥＴには電流が流れていな
い。
加されているが、ベース・エミッタ間電圧■１が殆どＯ
であるので、エミッタ層５に於けるエネルギ・レベルが
ウェル層４Ｂに於けるサブ・バンドのエネルギ・レベル
Ｅｘと相違している為、エミッタ層５に於ける電子は超
格子層４をトンネリングしてベース層３に抜けることは
不可能であり、従って、ＲＨＥＴには電流が流れていな
い。
第８図（Ｂ）はベース・エミッタ間電圧ＶＢＥが２ Ｅ
ｘ ／ Ｑに殆ど等しい場合に於けるエネルギ・バンド
・ダイヤグラムである。
ｘ ／ Ｑに殆ど等しい場合に於けるエネルギ・バンド
・ダイヤグラムである。
図示の状態では、エミッタ層５に於けるエネルギ・レベ
ルがウェル層４Ｂに於けるサブ・バンドのエネルギ・レ
ベルＥｘと整合する為、エミッタ層５に於ける電子は共
鳴トンネリング効果で超格子層４を抜けてベース層３に
注入され、そこでポテンシャル・エネルギ（０，３Ｃｅ
Ｖ））が運動エネルギに変換されるので、電子は所謂ホ
ットな状態となり、ベース層３をパリスティックに通過
してコレクタ層１に到達するものである。
ルがウェル層４Ｂに於けるサブ・バンドのエネルギ・レ
ベルＥｘと整合する為、エミッタ層５に於ける電子は共
鳴トンネリング効果で超格子層４を抜けてベース層３に
注入され、そこでポテンシャル・エネルギ（０，３Ｃｅ
Ｖ））が運動エネルギに変換されるので、電子は所謂ホ
ットな状態となり、ベース層３をパリスティックに通過
してコレクタ層１に到達するものである。
第８図（Ｃ）はベース・エミッタ間電圧ＶａＥＩＪ’２
Ｅｘ ／ ｑより大きい場合に於けるエネルギ・バン
ド・ダイヤグラムである。
Ｅｘ ／ ｑより大きい場合に於けるエネルギ・バン
ド・ダイヤグラムである。
図示の状態では、エミッタ層５に於けるエネルギ・レベ
ルがウェル層４Ｂに於けるサブ・バンドのエネルギ・レ
ベルＥｘより高くなってしまうので共鳴トンネリング効
果は発生せず、再びエミッタ層５からベース層３に抜け
る電子はなくなって電流は低減されるが、超格子層４に
於ける二つのバリヤ層４Ａのうち、ベース層３に近い側
のバリヤ層４Ａを適当に低くしておけば、電子はエミッ
タ層５に近い側のバリヤ層４Ａを直接トンネリングする
ので、ある有限の値のコレクタ電流を流すことができる
。
ルがウェル層４Ｂに於けるサブ・バンドのエネルギ・レ
ベルＥｘより高くなってしまうので共鳴トンネリング効
果は発生せず、再びエミッタ層５からベース層３に抜け
る電子はなくなって電流は低減されるが、超格子層４に
於ける二つのバリヤ層４Ａのうち、ベース層３に近い側
のバリヤ層４Ａを適当に低くしておけば、電子はエミッ
タ層５に近い側のバリヤ層４Ａを直接トンネリングする
ので、ある有限の値のコレクタ電流を流すことができる
。
第９図は前記説明したようなＲＨＥＴに於けるベース・
エミッタ間電圧■、とコレクタ電流ｒｃとの関係を説明
する線図であり、第８図（Ａ）乃至（Ｃ）について説明
したＲＨＥＴの動作を集大成したものと考えて良く、第
７図及び第８図に於いて用いた記号と同記号は同部分を
示すか或いは同じ意味を持つものとする。
エミッタ間電圧■、とコレクタ電流ｒｃとの関係を説明
する線図であり、第８図（Ａ）乃至（Ｃ）について説明
したＲＨＥＴの動作を集大成したものと考えて良く、第
７図及び第８図に於いて用いた記号と同記号は同部分を
示すか或いは同じ意味を持つものとする。
図では、横軸にベース・エミッタ間電圧ｖ１を、また、
縦軸にコレクタ電流Ｉ、をそれぞれ採っである。
縦軸にコレクタ電流Ｉ、をそれぞれ採っである。
図から明らかなように、ＲＨＥＴに於けるＶｌｌｔ対Ｉ
Ｃの関係は、所謂、Ｎ字形の微分真性抵抗特性を示して
いる。従って、この特性を利用すれば３値論理回路を容
易に実現することができるものである。尚、この場合、
ＶＩＥ＞２Ｅｘ ／ｑであるときのコレクタ電流■。の
値、即ち、図に見られる微分負性抵抗領域端に於けるコ
レクタ電流ｒｅの極小値は、Ｖｓｔ＃２Ｅｘ ／ ｑと
なって共鳴トンネリングが発生しコレクタ電流■、が流
れた場合の極大値の約２にすることが好ましい。
Ｃの関係は、所謂、Ｎ字形の微分真性抵抗特性を示して
いる。従って、この特性を利用すれば３値論理回路を容
易に実現することができるものである。尚、この場合、
ＶＩＥ＞２Ｅｘ ／ｑであるときのコレクタ電流■。の
値、即ち、図に見られる微分負性抵抗領域端に於けるコ
レクタ電流ｒｅの極小値は、Ｖｓｔ＃２Ｅｘ ／ ｑと
なって共鳴トンネリングが発生しコレクタ電流■、が流
れた場合の極大値の約２にすることが好ましい。
前記したようなことから、本発明に依る３値論理回路で
は、エミッタ層（例えばｎ＋型ＧａＡｓエミッタ層５）
とベース層（例えばｎ＋型ＧａＡｓベース層３）との間
に形成された超格子層（例えば超格子層４）からなるエ
ミッタ側ポテンシャル・バリヤ層及びベース層とコレク
タ層（例えばｎ＋型ＧａＡｓコレクタ層１）との間に形
成されたコレクタ側ポテンシャル・バリヤ層（例えばＡ
ｌｙＧ ａｌ−ｙ Ａ ｓコレクタ側ポテンシャル・バ
リヤ層 。
は、エミッタ層（例えばｎ＋型ＧａＡｓエミッタ層５）
とベース層（例えばｎ＋型ＧａＡｓベース層３）との間
に形成された超格子層（例えば超格子層４）からなるエ
ミッタ側ポテンシャル・バリヤ層及びベース層とコレク
タ層（例えばｎ＋型ＧａＡｓコレクタ層１）との間に形
成されたコレクタ側ポテンシャル・バリヤ層（例えばＡ
ｌｙＧ ａｌ−ｙ Ａ ｓコレクタ側ポテンシャル・バ
リヤ層 。
２）を有してなる半導体装置と、該半導体装置の入力端
に接続され、 Ｖａｔ＜ ２ Ｅｘ ／ Ｑ ＶＩＥ＃２８Ｘ ／ Ｑ Ｖ ＢＥ ＞ ２ Ｅ ｘ ／ ｑ ＶＢＥ：前記半導体装置に印加されるベース・エミッタ
間電圧 Ｅｘ ：前記超格子層の構成要素であるウェル層内に生
成されるサブ・バンドの エネルギ・レベル ｑ：キャリヤの電荷量 なる信号を発生する信号源（例えば信号源ＳＧ）とを備
えてなる構成を採っている。
に接続され、 Ｖａｔ＜ ２ Ｅｘ ／ Ｑ ＶＩＥ＃２８Ｘ ／ Ｑ Ｖ ＢＥ ＞ ２ Ｅ ｘ ／ ｑ ＶＢＥ：前記半導体装置に印加されるベース・エミッタ
間電圧 Ｅｘ ：前記超格子層の構成要素であるウェル層内に生
成されるサブ・バンドの エネルギ・レベル ｑ：キャリヤの電荷量 なる信号を発生する信号源（例えば信号源ＳＧ）とを備
えてなる構成を採っている。
前記構成に依ると１．論理素子である半導体装置からは
、その入力に対応して、高レベル、低レベル、中間レベ
ルの３値のデータを容易且つ簡単に取り出すことができ
る。
、その入力に対応して、高レベル、低レベル、中間レベ
ルの３値のデータを容易且つ簡単に取り出すことができ
る。
第１図は本発明一実施例の要部回路説明図を表し、第７
図乃至第９図に於いて用いた記号と同記号は同部分を示
すか或いは同じ意味を持つものとする。
図乃至第９図に於いて用いた記号と同記号は同部分を示
すか或いは同じ意味を持つものとする。
図に於いて、Ｑは第７図乃至第９図について説明した論
理素子である半導体装置、ＳＧは信号源、Ｒは負荷抵抗
、ＶＩＮは入力、ＶｏＴは出力、ＶＣＣは正側電源レベ
ル、ＶＳＳは接地側電源レベル、ｖＨは高レベル出力、
ＶＬは低レベル出力、ｖＨは中間レベル出力をそれぞれ
表している。
理素子である半導体装置、ＳＧは信号源、Ｒは負荷抵抗
、ＶＩＮは入力、ＶｏＴは出力、ＶＣＣは正側電源レベ
ル、ＶＳＳは接地側電源レベル、ｖＨは高レベル出力、
ＶＬは低レベル出力、ｖＨは中間レベル出力をそれぞれ
表している。
第２図は半導体装置Ｑの伝達特性を表す線図であり、第
１図、第７図乃至第９図に於いて用いた記号と同記号は
同部分を示すか或いは同じ意味を持つものとする。
１図、第７図乃至第９図に於いて用いた記号と同記号は
同部分を示すか或いは同じ意味を持つものとする。
図では、横軸に入力ＶＩＮを、縦軸に出力Ｖ。Ｔをそれ
ぞれ採っである。
ぞれ採っである。
図から判るように、出力■。Ｔとしては高レベル出力■
□、低レベル出力■１、中間レベル出力ＶＨの三つが得
られ、これ等は、それぞれ、■、〈２Ｅｘ ／ｑ−ＶＩ
Ｅ＃２Ｅｘ ／ｑ−ＶＩＥ＞２Ｅｘ ／ｑに対応する。
□、低レベル出力■１、中間レベル出力ＶＨの三つが得
られ、これ等は、それぞれ、■、〈２Ｅｘ ／ｑ−ＶＩ
Ｅ＃２Ｅｘ ／ｑ−ＶＩＥ＞２Ｅｘ ／ｑに対応する。
第３図は他の実施例を説明する為の要部回路説明図であ
り、本発明を半導体記憶装置に適用した場合を例示して
いる。
り、本発明を半導体記憶装置に適用した場合を例示して
いる。
図に於いて、ＭＣはメモリ・セル、ＩＶは３値をとるイ
ンバータ（他の同じ論理記号を用いているものも同じ）
、Ｑｌ及びＱ２はコラム・ゲート・トランジスタ、ＲＤ
はロウ・デコーダ、ＣＤはコラム・デコーダ、ＳＡはセ
ンス増幅器、ＷＡは書き込み増幅器、ＩＢはデータ入力
バッファ、ＯＢはデータ出力バッファ、ＣＬはコラム・
ゲート信号、ＣＧはクロック発生器、ＷＥは外部ライト
・イネーブル信号、ＷＥＩは内部ライト・イネーブル信
号、ＯＥはアウト・プツト・イネーブル信号、Ｄｌ、４
は入力データ信号、ＤｏｕＴは出力データ信号、φ、は
センス・ストローブ信号をそれぞれ示している。
ンバータ（他の同じ論理記号を用いているものも同じ）
、Ｑｌ及びＱ２はコラム・ゲート・トランジスタ、ＲＤ
はロウ・デコーダ、ＣＤはコラム・デコーダ、ＳＡはセ
ンス増幅器、ＷＡは書き込み増幅器、ＩＢはデータ入力
バッファ、ＯＢはデータ出力バッファ、ＣＬはコラム・
ゲート信号、ＣＧはクロック発生器、ＷＥは外部ライト
・イネーブル信号、ＷＥＩは内部ライト・イネーブル信
号、ＯＥはアウト・プツト・イネーブル信号、Ｄｌ、４
は入力データ信号、ＤｏｕＴは出力データ信号、φ、は
センス・ストローブ信号をそれぞれ示している。
本実施例に於いては、データ入出力は３値論理を用いて
いるが、勿論、チップ内に３値−２値変換回路を設け、
チップ外からは通常の２値系とし゛ て機能し、チッ
プ内では３値系として動作するようにしても良いが、こ
の場合、■ 変換回路での遅延時間が生じること、■
記憶容量が２値として見ると通常の２値のものの１．５
倍であり、例えば、６４にのセル・アレイは９６Ｋに相
当し、容量が２″倍にはならず、メモリのアドレシング
上から見ると使い難い。尤も、記憶容量が１．５倍に相
当することは、ハミング・コードを用いたエラーの自己
訂正機能を持たせる場合には好都合である。即ち、１２
ビツトのハミング・コードは８ビツトのデータに４ビツ
トのパリティ・データを付加して作成するので、メモリ
・セル・アレイは入力データの丁度１．５倍の容量を必
要とする為である。このときは、入出力が２値で、且つ
、内部で３値である論理を用いると、セル・アレイは６
４に分であっても実効的に９６に分の働きをするので、
ＥＣＣ（ｅｒｒｏｒ ｃｈｅｃｋｉｎｇ ａｎｄ
ｃｏｒｒｅｃｔｉｎｇ）回路に都合良く適用すること
ができる。
いるが、勿論、チップ内に３値−２値変換回路を設け、
チップ外からは通常の２値系とし゛ て機能し、チッ
プ内では３値系として動作するようにしても良いが、こ
の場合、■ 変換回路での遅延時間が生じること、■
記憶容量が２値として見ると通常の２値のものの１．５
倍であり、例えば、６４にのセル・アレイは９６Ｋに相
当し、容量が２″倍にはならず、メモリのアドレシング
上から見ると使い難い。尤も、記憶容量が１．５倍に相
当することは、ハミング・コードを用いたエラーの自己
訂正機能を持たせる場合には好都合である。即ち、１２
ビツトのハミング・コードは８ビツトのデータに４ビツ
トのパリティ・データを付加して作成するので、メモリ
・セル・アレイは入力データの丁度１．５倍の容量を必
要とする為である。このときは、入出力が２値で、且つ
、内部で３値である論理を用いると、セル・アレイは６
４に分であっても実効的に９６に分の働きをするので、
ＥＣＣ（ｅｒｒｏｒ ｃｈｅｃｋｉｎｇ ａｎｄ
ｃｏｒｒｅｃｔｉｎｇ）回路に都合良く適用すること
ができる。
第４図は第３図に示した半導体記憶装置の動作を説明す
る為のタイミング・チャートであり、第１図乃至第３図
に於いて用いた記号と同記号は同部分を示すか或いは同
じ意味を持つものとする。
る為のタイミング・チャートであり、第１図乃至第３図
に於いて用いた記号と同記号は同部分を示すか或いは同
じ意味を持つものとする。
図では、横軸に時間を、縦軸に電圧Ｖをそれぞれ採って
あり、Ｏ，ｊｌ＋ ｔ２ ・・・・は時刻、（Ｈ）は
高レベル、（Ｍ）は中レベル、（Ｌ）は低レベルをそれ
ぞれ示している。
あり、Ｏ，ｊｌ＋ ｔ２ ・・・・は時刻、（Ｈ）は
高レベル、（Ｍ）は中レベル、（Ｌ）は低レベルをそれ
ぞれ示している。
先ず、読み出し動作について説明すると、これは時刻０
−ｔｚの間に行われ、その際の条件として、図示されて
いる読み出し動作の前に別のメモリ・セルが読み出され
たものとし、ビット線ＢＬ及び■τにはそれぞれ（Ｈ）
と（Ｌ）の電位が完全にイコライズされず僅かに残留し
ているものとする。これは、ビット線ＢＬ及びＢＬが完
全にバランスしているとしても良いが、より悪い条件を
設定して考えるものとする。
−ｔｚの間に行われ、その際の条件として、図示されて
いる読み出し動作の前に別のメモリ・セルが読み出され
たものとし、ビット線ＢＬ及び■τにはそれぞれ（Ｈ）
と（Ｌ）の電位が完全にイコライズされず僅かに残留し
ているものとする。これは、ビット線ＢＬ及びＢＬが完
全にバランスしているとしても良いが、より悪い条件を
設定して考えるものとする。
さて、アドレス信号が与えられ、アドレス・バッファ（
図示せず）、ロウ・デコーダＲＤ、コラム・デコーダの
ＣＤの動作に依り、ワード線ＷＬ及びコラム・ゲート・
トランジスタＱｌ、Ｑ２が選択されたとする。即ち、図
示されているように、時刻ｔ１にコラム・ゲート信号Ｃ
Ｌが立ち上がるとビット線ＢＬ及び百丁にはメモリ・セ
ル内の電位状態である（Ｈ）、 （Ｍ）、 （Ｌ）
に応じた電位が転送される。
図示せず）、ロウ・デコーダＲＤ、コラム・デコーダの
ＣＤの動作に依り、ワード線ＷＬ及びコラム・ゲート・
トランジスタＱｌ、Ｑ２が選択されたとする。即ち、図
示されているように、時刻ｔ１にコラム・ゲート信号Ｃ
Ｌが立ち上がるとビット線ＢＬ及び百丁にはメモリ・セ
ル内の電位状態である（Ｈ）、 （Ｍ）、 （Ｌ）
に応じた電位が転送される。
ビット線ＢＬ及び百τの電位は各コラムに共通なデータ
・バス端に接続されたセンス増幅器ＳＡに依って増幅さ
れる。尚、センス増幅器ＳＡの駆動タイミングは時刻ｔ
２とする。
・バス端に接続されたセンス増幅器ＳＡに依って増幅さ
れる。尚、センス増幅器ＳＡの駆動タイミングは時刻ｔ
２とする。
本実施例に於けるセンス増幅器ＳＡも３値をとり得るフ
リップ・フロップ構成になっていて、基本的にはメモリ
・セルＭＣと同じ構成であるがセンス・ストローブ信号
φ、で活性化されるようになっている。
リップ・フロップ構成になっていて、基本的にはメモリ
・セルＭＣと同じ構成であるがセンス・ストローブ信号
φ、で活性化されるようになっている。
センス増幅器ＳＡの出力はデータ出力バッファＯＢに於
いて低インピーダンスに変換されてチップ外に出力され
る。
いて低インピーダンスに変換されてチップ外に出力され
る。
データ出力バッファＯＢは従来のトライ・ステート制御
型バッファと類似したものであるが、四つの状態、即ち
、（Ｈ）、 （Ｍ）、 （Ｌ）に加えて（Ｈｉ −
Ｚ）をとることができるようにしである。尚、（Ｈｉ
−Ｚ）は出力が高インピーダンスになる状態である。
型バッファと類似したものであるが、四つの状態、即ち
、（Ｈ）、 （Ｍ）、 （Ｌ）に加えて（Ｈｉ −
Ｚ）をとることができるようにしである。尚、（Ｈｉ
−Ｚ）は出力が高インピーダンスになる状態である。
次に、書き込み動作について説明すると、ライト・イネ
ーブル信号ＷＥに依って時刻ｔ４でデータを取り込んで
、ビット線ＢＬ及びＢＬに対して例えば（Ｍ）、 （
Ｈ）を書き込むとした場合、コラム・ゲート・トランジ
スタＱ１及びＱ２が時刻ｔ、で開くと同時にデータ・バ
スに書き込み増幅器ＷＡから与えられた電位が書き込ま
れる。
ーブル信号ＷＥに依って時刻ｔ４でデータを取り込んで
、ビット線ＢＬ及びＢＬに対して例えば（Ｍ）、 （
Ｈ）を書き込むとした場合、コラム・ゲート・トランジ
スタＱ１及びＱ２が時刻ｔ、で開くと同時にデータ・バ
スに書き込み増幅器ＷＡから与えられた電位が書き込ま
れる。
書き込み増幅器ＷＡは、構成はセンス増幅器に類似し且
つ駆動能力はそれよりも大である３値しジスタ型バッフ
ァ回路であり、入力データ端子の状態、即ち、（Ｈ）、
（Ｍ）、 （Ｌ）に応じ、そのなかの二つの状態
を２本１組のデータ・バスに与える。
つ駆動能力はそれよりも大である３値しジスタ型バッフ
ァ回路であり、入力データ端子の状態、即ち、（Ｈ）、
（Ｍ）、 （Ｌ）に応じ、そのなかの二つの状態
を２本１組のデータ・バスに与える。
データ・バス及びビット線は各コラム・アドレス毎に１
本だけでも良いのであるが、この場合、メモリ・セルの
状態を変化、即ち、メモリ・セル内のインバータを次々
に遷移させてゆくのに時間が掛かるので、本実施例では
２本にしである。然しなから、高速性よりも集積性を優
先させるのであれば、データ・バス及びビット線とも１
本の構成が好ましい。
本だけでも良いのであるが、この場合、メモリ・セルの
状態を変化、即ち、メモリ・セル内のインバータを次々
に遷移させてゆくのに時間が掛かるので、本実施例では
２本にしである。然しなから、高速性よりも集積性を優
先させるのであれば、データ・バス及びビット線とも１
本の構成が好ましい。
データ・バス及びビット線を１コラム毎に３本設置する
と高速化の為には更に好ましいが、集積性の点では少々
難がある。
と高速化の為には更に好ましいが、集積性の点では少々
難がある。
第５図はデータ・バス及びビット線が１本の場合を例示
する要部回路説明図であり、第３図に於いて用いた記号
と同記号は同部分を示すか或いは同じ意味を持つものと
する。
する要部回路説明図であり、第３図に於いて用いた記号
と同記号は同部分を示すか或いは同じ意味を持つものと
する。
第６図はデータ・バス及びビット線が３本の場合を例示
する要部回路説明図であり、第３図に於いて用いた記号
と同記号は同部分を示すか或いは同じ意味を持つものと
する。
する要部回路説明図であり、第３図に於いて用いた記号
と同記号は同部分を示すか或いは同じ意味を持つものと
する。
本発明に依る３値論理回路では、エミッタ層とベース層
との間に形成された超格子層からなるエミッタ側ポテン
シャル・バリヤ層及びベース層とコレクタ層との間に形
成されたコレクタ側ポテンシャル・バリヤ層を有してな
る半導体記憶装置と、該半導体装置の入力端に接続され
、 ＶＩＩ！＜ ２ Ｅｘ ／ｑ ■。’＋２Ｅｘ／（１ ｖ８！＞ ２ Ｅｘ ／ ｑ Ｖ８．：前記半導体装置に印加されるベース・エミッタ
間電圧 Ｅや ：前記超格子層の構成要素であるウェル層内に生
成されるサブ・バンドの エネルギ・レベル ｑ：キャリヤの電荷量 なる信号を発生する信号源とを備えてなる構成を採って
いる。
との間に形成された超格子層からなるエミッタ側ポテン
シャル・バリヤ層及びベース層とコレクタ層との間に形
成されたコレクタ側ポテンシャル・バリヤ層を有してな
る半導体記憶装置と、該半導体装置の入力端に接続され
、 ＶＩＩ！＜ ２ Ｅｘ ／ｑ ■。’＋２Ｅｘ／（１ ｖ８！＞ ２ Ｅｘ ／ ｑ Ｖ８．：前記半導体装置に印加されるベース・エミッタ
間電圧 Ｅや ：前記超格子層の構成要素であるウェル層内に生
成されるサブ・バンドの エネルギ・レベル ｑ：キャリヤの電荷量 なる信号を発生する信号源とを備えてなる構成を採って
いる。
この構成に依り、高レベル、中間レベル、低レベルから
なる３値のデータを簡単且つ容易に取り出すことができ
、しかも、その３値のデータ間には充分な余裕を採るこ
とができ、また、回路構成は従来のものと比較すると著
しく簡単化される。
なる３値のデータを簡単且つ容易に取り出すことができ
、しかも、その３値のデータ間には充分な余裕を採るこ
とができ、また、回路構成は従来のものと比較すると著
しく簡単化される。
第１図は本発明一実施例の要部回路説明図、第２図は半
導体装置の伝達特性を説明する為の線図、第３図は本発
明を適用した半導体記憶装置の要部回路説明図、第４図
は第３図に示した半導体記憶装置の動作を説明する為の
タイミング・チャート、第５図はデータ・バスとビット
線が１本である場合を説明する為の要部回路説明図、第
６図はデータ・バス及びビット線が３本である場合を説
明する為の要部回路説明図、第７図（Ａ）及び（Ｂ）は
ＲＨＥＴの要部切断側面図及びエネルギ・バンド・ダイ
ヤグラム、第８図（Ａ）乃至（Ｃ）はＲＨＥＴの動作原
理を説明する為のエネルギ・バンド・ダイヤグラム、第
９図はベース・エミッタ間電圧■１対コレクタ電流ｒｅ
の関係を説明する為の線図をそれぞれ表している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − ：＝−２Ｅｘ／ｑ 実施例の要部回路説明図 第１図 伝達特性を説明する線図 第２図 第５図 ベース・エミッタ間電圧対コレクタ電流の関係を説明す
る線図第９図
導体装置の伝達特性を説明する為の線図、第３図は本発
明を適用した半導体記憶装置の要部回路説明図、第４図
は第３図に示した半導体記憶装置の動作を説明する為の
タイミング・チャート、第５図はデータ・バスとビット
線が１本である場合を説明する為の要部回路説明図、第
６図はデータ・バス及びビット線が３本である場合を説
明する為の要部回路説明図、第７図（Ａ）及び（Ｂ）は
ＲＨＥＴの要部切断側面図及びエネルギ・バンド・ダイ
ヤグラム、第８図（Ａ）乃至（Ｃ）はＲＨＥＴの動作原
理を説明する為のエネルギ・バンド・ダイヤグラム、第
９図はベース・エミッタ間電圧■１対コレクタ電流ｒｅ
の関係を説明する為の線図をそれぞれ表している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − ：＝−２Ｅｘ／ｑ 実施例の要部回路説明図 第１図 伝達特性を説明する線図 第２図 第５図 ベース・エミッタ間電圧対コレクタ電流の関係を説明す
る線図第９図
Claims (1)
- 【特許請求の範囲】 エミッタ層とベース層との間に形成された超格子層から
なるエミッタ側ポテンシャル・バリヤ層及びベース層と
コレクタ層との間に形成されたコレクタ側ポテンシャル
・バリヤ層を有してなる半導体装置と、 該半導体装置の入力端に接続され、 Ｖ＿Ｂ＿Ｅ＜２Ｅ＿ｘ／ｑ Ｖ＿Ｂ＿Ｅ≒２Ｅ＿ｘ／ｑ Ｖ＿Ｂ＿Ｅ＞２Ｅ＿ｘ／ｑ Ｖ＿Ｂ＿Ｅ：前記半導体装置に印加されるベース・エミ
ッタ間電圧 Ｅ＿ｘ：前記超格子層の構成要素であるウェル層内に生
成されるサブ・バンドの エネルギ・レベル ｑ：キャリヤの電荷量 なる信号を発生する信号源と を備えてなることを特徴とする３値論理回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60223690A JPS6284621A (ja) | 1985-10-09 | 1985-10-09 | ３値論理回路 |
| EP86307758A EP0220020B1 (en) | 1985-10-09 | 1986-10-08 | Multiple-value logic circuitry |
| KR1019860008450A KR900008438B1 (ko) | 1985-10-09 | 1986-10-08 | 공진터널 트랜지스터를 이용한 3치 논리회로 |
| DE8686307758T DE3685928T2 (de) | 1985-10-09 | 1986-10-08 | Mehrwertige logische schaltung. |
| US07/310,463 US4956681A (en) | 1985-10-09 | 1989-02-15 | Ternary logic circuit using resonant-tunneling transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60223690A JPS6284621A (ja) | 1985-10-09 | 1985-10-09 | ３値論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6284621A true JPS6284621A (ja) | 1987-04-18 |
| JPH0312488B2 JPH0312488B2 (ja) | 1991-02-20 |
Family
ID=16802118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60223690A Granted JPS6284621A (ja) | 1985-10-09 | 1985-10-09 | ３値論理回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4956681A (ja) |
| EP (1) | EP0220020B1 (ja) |
| JP (1) | JPS6284621A (ja) |
| KR (1) | KR900008438B1 (ja) |
| DE (1) | DE3685928T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0289420A2 (en) * | 1987-04-28 | 1988-11-02 | Fujitsu Limited | Semiconductor memory device using resonant-tunneling transistor |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0611056B2 (ja) * | 1985-12-03 | 1994-02-09 | 富士通株式会社 | 高速半導体装置 |
| JP2588590B2 (ja) * | 1988-07-20 | 1997-03-05 | 富士通株式会社 | 半導体記憶装置 |
| EP0436089A3 (en) * | 1989-12-19 | 1992-08-05 | International Business Machines Corporation | Superlattice multistate circuits |
| JPH03231320A (ja) * | 1990-02-06 | 1991-10-15 | Mitsubishi Electric Corp | マイクロコンピュータシステム |
| US5128894A (en) * | 1990-09-28 | 1992-07-07 | University Of Maryland | Multi-value memory cell using resonant tunnelling diodes |
| EP0596691A3 (en) * | 1992-11-04 | 1994-07-27 | Texas Instruments Inc | Multi-function resonant tunneling logic gate and method of performing binary and multi-valued logic |
| US5500817A (en) * | 1993-01-21 | 1996-03-19 | Micron Technology, Inc. | True tristate output buffer and a method for driving a potential of an output pad to three distinct conditions |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3089039A (en) * | 1960-05-25 | 1963-05-07 | Abraham George | Multistable circuit employing devices in cascade connection to produce a composite voltage-current characteristic with a plurality of negative resistance regions |
| US3155845A (en) * | 1961-12-29 | 1964-11-03 | Ibm | Three level converter |
| US3660678A (en) * | 1971-02-05 | 1972-05-02 | Ibm | Basic ternary logic circuits |
| US3996484A (en) * | 1975-09-05 | 1976-12-07 | The United States Of America As Represented By The Secretary Of The Navy | Interactive negative resistance multiple-stable state device |
| DE2607940A1 (de) * | 1976-02-27 | 1977-09-08 | Max Planck Gesellschaft | Mehrschichtiges halbleiterbauelement |
| JPS6158268A (ja) * | 1984-08-30 | 1986-03-25 | Fujitsu Ltd | 高速半導体装置 |
-
1985
- 1985-10-09 JP JP60223690A patent/JPS6284621A/ja active Granted
-
1986
- 1986-10-08 KR KR1019860008450A patent/KR900008438B1/ko not_active IP Right Cessation
- 1986-10-08 EP EP86307758A patent/EP0220020B1/en not_active Expired - Lifetime
- 1986-10-08 DE DE8686307758T patent/DE3685928T2/de not_active Expired - Fee Related
-
1989
- 1989-02-15 US US07/310,463 patent/US4956681A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0289420A2 (en) * | 1987-04-28 | 1988-11-02 | Fujitsu Limited | Semiconductor memory device using resonant-tunneling transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| US4956681A (en) | 1990-09-11 |
| DE3685928D1 (de) | 1992-08-13 |
| EP0220020A3 (en) | 1988-09-07 |
| KR870004579A (ko) | 1987-05-11 |
| DE3685928T2 (de) | 1993-03-04 |
| JPH0312488B2 (ja) | 1991-02-20 |
| EP0220020A2 (en) | 1987-04-29 |
| EP0220020B1 (en) | 1992-07-08 |
| KR900008438B1 (ko) | 1990-11-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4338679A (en) | Row driver circuit for semiconductor memory | |
| IE51610B1 (en) | A static type random access memory | |
| JPS6284621A (ja) | ３値論理回路 | |
| US6304482B1 (en) | Apparatus of reducing power consumption of single-ended SRAM | |
| US4788662A (en) | Semiconductor memory device using resonant-tunneling hot electron transistor | |
| US3705390A (en) | Content addressed memory cell with selective bit writing | |
| US7054191B1 (en) | Method and system for writing data to memory cells | |
| EP0289420A2 (en) | Semiconductor memory device using resonant-tunneling transistor | |
| JPS6196588A (ja) | 半導体記憶装置 | |
| EP0354950B1 (en) | Bipolar ram having state dependent write current | |
| Vadasz et al. | Semiconductor random-access memories | |
| JPS62181468A (ja) | 共鳴トンネリング・トランジスタで構成されたフリツプ・フロツプ | |
| JPS58159294A (ja) | 半導体記憶装置 | |
| Ayling et al. | Main monolithic memory | |
| JPS61239496A (ja) | メモリ、及びデ−タの記憶及び取り出し方法 | |
| JPS61144791A (ja) | ランダム・アクセス・メモリ | |
| Law et al. | GaAs Schmitt trigger memory cell design | |
| SU744724A1 (ru) | Матричное запоминающее устройство | |
| SU578657A1 (ru) | Посто нное запоминающее устройство | |
| JPH0793016B2 (ja) | プログラマブルｒｏｍ | |
| JPS6342097A (ja) | 多値論理記憶回路 | |
| JPH01102795A (ja) | 半導体記憶装置 | |
| McCallister | Plated-wire memories: How far can we go? | |
| JPS60117490A (ja) | 半導体メモリ | |
| JPH05183128A (ja) | 半導体メモリ |