KR101098441B1 - 스플릿워드라인을 구비한 에스램셀 - Google Patents

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Abstract

본 발명은 단위셀을 구성하는 두 개의 엑세스트랜지스터를 각각 독립적으로 구동할 수 있는 에스램셀을 제공하기 위한 것으로, 본 발명의 에스램셀은 제1,2부하트랜지스터, 제1,2드라이브트랜지스터 및 제1,2엑세스트랜지스터로 이루어지는 구조에서 제1,2엑세스트랜지스터가 형성될 활성영역 상부를 가로지로는 엑세스게이트라인을 형성하고, 각 엑세스게이트라인 상부에 게이트라인콘택을 형성해주며, 엑세스게이트라인과 게이트라인콘택을 통해 연결되는 워드라인을 형성해주는 것을 포함하고, 이와 같이 본 발명은 단위셀을 구성하는 엑세스트랜지스터의 게이트라인을 각각 개별적으로 구비하여 각각 독립적으로 구동 가능하므로써, 즉 하나의 단위셀에 각각 독립적으로 구동하는 2개의 엑세스트랜지스터를 가지므로써 셀의 엑세스타임(Access time)이 빨라질뿐만 아니라 1개의 불량으로 인해 1비트만이 페일비트로 작동하므로 리페어측면에서 유리한 효과가 있다
에스램셀, 워드라인, 엑세스트랜지스터, 레이아웃

Description

스플릿워드라인을 구비한 에스램셀{SRAM CELL WITH SPLIT WORDLINE}
도 1은 일반적인 SRAM 셀의 회로 구성도,
도 2a 내지 도 2c는 종래기술에 따른 에스램셀의 레이아웃 공정도,
도 3은 본 발명의 실시예에 따른 SRAM 셀의 회로 구성도,
도 4a 내지 도 4d는 본 발명의 제1실시예에 따른 에스램셀의 제조 방법을 도시한 레이아웃 공정 단면도,
도 4e는 본 발명의 제1실시예에 따른 최종 레이아웃 완성도,
도 5a 내지 도 5d는 본 발명의 제2실시예에 따른 에스램셀의 제조 방법을 도시한 레이아웃 공정 단면도,
도 5e는 본 발명의 제2실시예에 따른 최종 레이아웃 완성도.
* 도면의 주요 부분에 대한 부호의 설명
101a∼101d : 제1 내지 제4 활성영역
102a, 102c : 제1,2 공통 게이트라인
102b, 102d : 제1,2 엑세스게이트라인
103a∼103d : 제1,2,3 및 제4출력노드콘택
104a, 104b : 제1,2VSS 콘택
105a, 105b : 제1,2VCC 콘택
106a : 비트라인콘택
106b : 부비트라인콘택
107a∼107d : 제1 내지 제4게이트라인콘택
108a : 제1출력노드국부배선
108b : 제2출력노드국부배선
111 : 워드라인
본 발명은 반도체소자에 관한 것으로, 특히 에스램셀(SRAM Cell)에 관한 것이다.
일반적으로 에스램(Static Rndom Access Memory)은 리프레시(refresh) 동작이 필요없고, 동작 타이밍 조정이 용이하다는 편리함 때문에 마이크로컴퓨터와 엑세스 시간 및 싸이클 시간을 같게 할수 있고 바이폴라 램과 같이 고속 동작을 실현할 수 있도록 되어 있다.
또 대형 계산기의 버퍼 메모리, 슈퍼 컴퓨터의 메인 메모리, 제어 메모리 등에 광범위하게 사용되고 있다.
이와 같은 에스램(SRAM)은 플립 플롭 형태를 기본으로 하고 있으며, 그 부하 소자에 따라 E/D형 SRAM, CMOS형 SRAM, 고저항 부하형SRAM으로 구분된다. 이중 CMOS형 SRAM은 부하소자로 PMOS를 사용하고 있으며 소비 전력이 가장 적고 동작 타이밍 설정 측면에서 유리하다.
그러므로 최근에는 SRAM 셀의 특성을 개선하기 위하여 주로 full CMOS 타입의 SRAM 셀을 채택하고 있다.
이하, 첨부된 도면을 참고하여 종래 기술의 에스램에 관하여 설명 하면 다음과 같다.
도 1은 일반적인 에스램(SRAM) 셀의 회로 구성도이다.
도 1을 참조하면, SRAM 셀은 두 개의 엑세스 트랜지스터(TA1, TA2)와 CMOS 인버터 쌍(TL1와 TD1으로 된 인버터와 TL2와 TD2로 된 인버터)으로 이루어진다.
도 2에 있어서, 제1엑세스트랜지스터(TA1) 및 제2엑세스트랜지스터(TA2)의 게이트들은 워드 라인(WL)과 접속하고, 그 소스들은 각각 비트라인(BL) 및 부비트라인(/BL)과 접속한다.
그리고, CMOS 인버터쌍 중에서 제1CMOS 인버터는 제1부하트랜지스터(TL1)와 제1드라이브트랜지스터(TD1)로 구성되는데, 입력단은 제2CMOS인버터의 출력단 및 제2엑세스트랜지스터(TA2)의 드레인과 접속하고 있으며, 출력단은 제1엑세스 트랜지스터(TA1)의 드레인 및 제2CMOS인버터의 입력단과 접속하고 있다. 제2CMOS 인버터는 제2부하트랜지스터(TL2)와 제2드라이브 트랜지스터(TD2)로 구성되는데, 입력단은 제1CMOS 인버터의 출력단 및 제1엑세스 트랜지스터(TA1)의 드레인과 접속하고 있으며, 출력단은 제2엑세스 트랜지스터(TA2)의 드레인 및 제1 CMOS 인버터의 입력단과 접속하고 있다. 또한, 제1 및 제2부하트랜지스터(TD1 및 TD2)의 드레인은 제1전원(Vcc)과 접속하고, 제1 및 제2드라이브트랜지스터(TD1 및 TD2)의 소스는 제2 전원(Vss)과 접속한다.
도 2a 내지 도 2c는 종래기술에 따른 에스램셀의 레이아웃 공정도이다.
도 2a에 도시된 바와 같이, 제1,2부하트랜지스터가 형성될 제1활성영역(11)과 제1,2드라이브트랜지스터와 제1,2엑세스트랜지스터가 형성될 제2활성영역(12)을 형성한다.
이어서, 제1활성영역(11)과 제2활성영역(12)의 제1,2드라이브트랜지스터가 형성될 영역의 상부를 동시에 가로지르는 제1,2게이트라인(13a, 13b)과 제2활성영역(12) 중에서 제1,2엑세스트랜지스터가 형성될 영역의 상부만을 가로지르는 워드라인(14)을 형성한다. 여기서, 워드라인은 제1,2엑세스트랜지스터의 게이트라인을 겸하여, 워드라인에 신호가 인가되는 경우 제1,2엑세스트랜지스터가 동시에 구동한다.
이어서, 각 활성영역에 소정의 활성영역콘택들(15a, 15b, 15c, 15d, 15e, 15f, 15g, 15h)을 형성하고, 제1,2게이트라인(13a, 13b)에 제1,2게이트라인콘택(16a, 16b)을 형성한다.
이어서, 제1게이트라인(13a)과 제2부하트랜지스터의 일측, 제2드라이브트랜지스터의 일측을 동시에 연결하는 제1출력노드국부배선(17a), 제2게이트라인(13b)과 제1부하트랜지스터의 일측, 제1드라이브트랜지스터의 일측을 동시에 연결하는 제2출력노드국부배선(17b), 1차 VSS 라인(17c), VCC 라인(17d), 비트라인국부배선(17e), 부비트라인국부배선(17f)을 형성한다.
이어서, 1차 VSS 라인(17c)과 비트라인국부배선(17e), 부비트라인국부배선 (17f)상에 비아(18a, 18b, 18c)를 형성한다.
도 2c에 도시된 바와 같이, 비트라인(19a), 부비트라인(19b) 및 2차 VSS 라인(19c)을 형성한다.
그러나, 종래기술은 제1,2엑세스트랜지스터가 하나의 워드라인(14), 즉 별도의 게이트라인이 구비된 것이 아니라 게이트라인을 겸하는 워드라인(14)에 의해 공통으로 구동하므로 어느 하나의 CMOS 인버터 동작시에 다른쪽 CMOS 인버터도 동작하게 되어, 즉 8비트 또는 16비트가 한꺼번에 온-오프 동작을 하여, 낮은 전력 및 빠른 동작속도 측면에서 불리할뿐만 아니라 한부분의 불량으로 인해 8비트 또는 16비트가 한꺼번에 동작하지 않는 단점을 갖고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 단위셀을 구성하는 두 개의 엑세스트랜지스터를 각각 독립적으로 구동할 수 있는 에스램셀을 제공하는데 그 목적이 있다.
상기 목적을 달성하기위한 본 발명의 에스램셀은 일방향으로 순차적으로 나란히 배치되는 제1드라이브트랜지스터와 제1엑세스트랜지스터가 형성될 제1활성영역, 제1부하트랜지스터가 형성될 제2활성영역, 제2부하트랜지스터가 형성될 제4활성영역 및 제2드라이브트랜지스터와 제2엑세스트랜지스터가 형성될 제3활성영역을 포함하는 활성영역; 상기 제1활성영역과 상기 제2활성영역의 상부를 동시에 가로지르는 제1게이트라인, 상기 제3활성영역과 상기 제4활성영역의 상부를 동시에 가로지르는 제2게이트라인, 상기 제1게이트라인과 소정 거리를 두고 상기 제1활성영역의 상부를 가로지르는 제3게이트라인 및 상기 제2게이트라인과 소정 거리를 두고 상기 제3활성영역의 상부를 가로지르는 제4게이트라인을 포함하는 게이트라인; 상기 제1게이트라인의 일측끝단에 연결된 제1게이트라인콘택, 상기 제2게이트라인의 일측끝단에 연결된 제2게이트라인콘택, 상기 제3게이트라인의 일측끝단에 연결된 제3게이트라인콘택 및 상기 제4게이트라인의 일측끝단에 연결된 제4게이트라인콘택을 포함하는 게이트라인콘택; 및 상기 게이트라인콘택 상부에서 상기 활성영역 상부를 가로지르는 형태이며 상기 제3게이트라인콘택과 상기 제4게이트라인콘택에 동시에 연결되는 워드라인 을 포함하는 것을 특징으로 한다.
또한, 본 발명의 에스램셀은 일방향으로 순차적으로 나란히 배치되는 제1부하트랜지스터와 제1엑세스트랜지스터가 형성될 제1활성영역, 제1드라이브트랜지스터가 형성될 제2활성영역, 제2드라이브트랜지스터가 형성될 제4활성영역 및 제2부하트랜지스터와 제2엑세스트랜지스터가 형성될 제3활성영역을 포함하는 활성영역; 상기 제1활성영역과 상기 제2활성영역의 상부를 동시에 가로지르는 제1게이트라인, 상기 제3활성영역과 상기 제4활성영역의 상부를 동시에 가로지르는 제2게이트라인, 상기 제1게이트라인과 소정 거리를 두고 상기 제1활성영역의 상부를 가로지르는 제3게이트라인 및 상기 제2게이트라인과 소정 거리를 두고 상기 제3활성영역의 상부를 가로지르는 제4게이트라인을 포함하는 게이트라인; 상기 제1활성영역과 상기 제2활성영역 사이의 상기 제1게이트라인에 연결된 제1게이트라인콘택, 상기 제3활성영역과 상기 제4활성영역 사이의 제2게이트라인에 연결된 제2게이트라인콘택, 상기 제3게이트라인의 일측끝단에 연결된 제3게이트라인콘택 및 상기 제4게이트라인의 일측끝단에 연결된 게이트라인콘택을 포함하는 게이트라인콘택; 및 상기 게이트라인콘택 상부에서 상기 활성영역 상부를 가로지르는 형태이며 상기 제3게이트라인콘택과 상기 제4게이트라인콘택에 동시에 연결되는 워드라인을 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 제1실시예에 따른 SRAM 셀의 회로 구성도이다.
도 3을 참조하면, SRAM 셀은 두 개의 엑세스 트랜지스터(TA1, TA2)와 CMOS 인버터 쌍(TL1와 TD1으로 된 인버터와 TL2와 TD2로 된 인버터)으로 이루어진다.
도 3에 있어서, 제1엑세스트랜지스터(TA1) 및 제2엑세스트랜지스터(TA2)의 게이트들은 워드 라인(WL)과 접속하고, 그 소스들은 각각 비트라인(BL) 및 부비트라인(/BL)과 접속한다.
그리고, CMOS 인버터쌍 중에서 제1CMOS 인버터는 제1부하트랜지스터(TL1)와 제1드라이브트랜지스터(TD1)로 구성되는데, 입력단은 제2CMOS인버터의 출력단 및 제2엑세스트랜지스터(TA2)의 드레인과 접속하고 있으며, 출력단은 제1엑세스 트랜지스터(TA1)의 드레인 및 제2CMOS인버터의 입력단과 접속하고 있다. 제2CMOS 인버터는 제2부하트랜지스터(TL2)와 제2드라이브 트랜지스터(TD2)로 구성되는데, 입력단은 제1CMOS 인버터의 출력단 및 제1엑세스 트랜지스터(TA1)의 드레인과 접속하고 있으며, 출력단은 제2엑세스 트랜지스터(TA2)의 드레인 및 제1 CMOS 인버터의 입력단과 접속하고 있다. 또한, 제1 및 제2부하트랜지스터(TD1 및 TD2)의 드레인은 제1전원(Vcc)과 접속하고, 제1 및 제2드라이브트랜지스터(TD1 및 TD2)의 소스는 제2 전원(Vss)과 접속한다.
도 4a 내지 도 4d는 본 발명의 제1실시예에 따른 에스램셀의 제조 방법을 도시한 레이아웃 공정 단면도이고, 도 4e는 본 발명의 제1실시예에 따른 최종 레이아웃 완성도이다.
도 4a에 도시된 바와 같이, 반도체 기판(100)에 두 개의 엑세스 트랜지스터(TA1, TA2)와 CMOS 인버터 쌍(TL1와 TD1으로 된 인버터와 TL2와 TD2로 된 인버터)이 형성될 활성영역(101a, 101b, 101c, 101d)을 형성한다.
이때, 활성영역(101a, 101b, 101c, 101d)은 제1CMOS인버터(여기서 제1CMOS인버터는 TD1, TL1의 2개의 트랜지스터로 구성됨)를 위한 제1활성영역(101a)과 제2활성영역(101b), 제2CMOS인버터(여기서 제2CMOS인버터는 TD2, TL2의 2개의 트랜지스터로 구성됨)를 위한 제3활성영역(101c)과 제4활성영역(101d)으로 구성된다. 그리고, 제1엑세스트랜지스터는 제1활성영역(101a)에 형성되고, 제2엑세스트랜지스터는 제3활성영역(101c)에 형성된다.
상기 제1CMOS 인버터, 제2CMOS 인버터, 제1엑세스트랜지스터 및 제2엑세스트랜지스터는 Ⅰ-Ⅰ'선을 기준으로 대각선 방향으로 서로 대칭을 이루는데, 중앙부에 위치하는 제2활성영역(101b)과 제4활성영역(101d)이 서로 대칭되는 구조로 배치되며, 제1활성영역(101a)과 제3활성영역(101c)이 서로 대칭되는 구조로 배치된다.
활성영역에 대해 자세히 살펴보면, 제1활성영역(101a)은 제1드라이브트랜지스터(TD1)와 제1엑세스트랜지스터(TA1)가 형성될 지역이고, 제2활성영역(101b)은 제1부하트랜지스터(TL1)가 형성될 지역이다. 그리고, 제1활성영역(101a)과 대칭되는 제3활성영역(101c)은 제2드라이브트랜지스터(TD2)와 제2엑세스트랜지스터(TA2)가 형성될 지역이고, 제4활성영역(101d)은 제2부하트랜지스터(TL1)가 형성될 지역이다.
상기한 바에 따르면, 제1활성영역(101a)과 제2활성영역(101b)은 일정 간격을 두고 나란히 배치된 구조이며, 제1활성영역(101a)은 제1드라이브트랜지스터(TD1)와 제1엑세스트랜지스터(TA1)가 형성되는 지역이므로 제1부하트랜지스터만 형성되는 제2활성영역(101b)에 비해 그 길이가 더 길다. 더불어, 제1활성영역(101a)과 제2활성영역(101b)에 대각선 방향으로 대칭되는 제3활성영역(101c)과 제4활성영역(101d)은 일정한 간격을 두고 나란히 배치된 구조이며, 제3활성영역(101c)은 제2드라이브트랜지스터(TD2)와 제2엑세스트랜지스터(TA2)가 형성되는 지역이므로 제2부하트랜지스터만 형성되는 제4활성영역(101d)에 비해 그 길이가 더 길다.
이어서, 각 활성영역 상부를 가로지르는 게이트라인(102a, 102b, 102c, 102d)을 형성한다. 이때, 게이트라인(102a, 102b, 102c, 102d)은 각 CMOS 인버터의 부하트랜지스터와 드라이브트랜지스터의 게이트가 되는 제1,2게이트라인(102a, 102c), 엑세스트랜지스터의 게이트가 되는 제3,4게이트라인(102b, 102d)으로 이루어지며, 제1 내지 제4게이트라인 또한 Ⅰ-Ⅰ'선에 의해 대각선 방향으로 서로 대칭을 이룬다. 예컨대, 제1CMOS 인버터에 포함되는 제1부하트랜지스터와 제1드라이브트랜지스터의 공통 게이트가 되는 제1게이트라인(102a)과 제2CMOS 인버터에 포함되는 부하트랜지스터와 드라이브트랜지스터의 공통 게이트가 되는 제2게이트라인(102c)이 서로 대칭되는 구조로 배치되며, 제1엑세스트랜지스터의 게이트가 되는 제3게이트라인(102c)과 제2엑세스트랜지스터의 게이트가 되는 제4게이트라인(102d)이 서로 대칭되는 구조로 배치된다.
상기 게이트라인에서, 제1게이트라인(102a)은 드라이브트랜지스터가 형성될 제1활성영역(101a)과 부하트랜지스터가 형성될 제2활성영역(101b)을 동시에 가로지르는 형태이며, 제2게이트라인(102b)은 제1엑세스트랜지스터가 형성될 제1활성영역(101a)의 상부만을 가로지르는 형태이다. 따라서, 제1게이트라인(102a)은 드라이브트랜지스터와 부하트랜지스터의 게이트라인이 공통으로 연결된 것, 즉 하나의 제1게이트라인(102a)이 드라이브트랜지스터와 부하트랜지스터의 게이트라인을 동시에 겸한다. 상기 제1게이트라인(102a)과 동일하게, 제CMOS인버터의 제3게이트라인(102c)은 드라이브트랜지스터가 형성될 제4활성영역(101d)과 부하트랜지스터가 형성될 제3활성영역(101c)을 동시에 가로지르는 형태이며, 그리고 제4게이트라인(102d)은 제2엑세스트랜지스터가 형성될 제3활성영역(101c)의 상부만을 가로지르는 형태이다. 그리고, 제1게이트라인(102a)의 일측 끝단과 제3게이트라인(102c)의 일측끈단은 소정 간격을 두고 이격되어 있으며, 제2게이트라인(102b)의 일측 끝단과 제4게이트라인(102d)의 일측끝단도 소정 간격을 두고 이격되어 있다.
이하, 부하트랜지스터와 드라이브트랜지스터의 게이트가 되는 제1게이트라인과 제3게이트라인을 '제1 및 제2 공통 게이트라인(102a, 102c)'이라고 약칭하기로 하며, 제1엑세스트랜지스터의 게이트가 되는 제2게이트라인(102b)과 제4게이트라인(102d)을 '제1 및 제2 엑세스게이트라인(102b, 102d)'이라고 약칭하기로 한다.
위와 같이, 각 게이트라인을 형성한 후에는 각 트랜지스터의 소스/드레인(도시 생략)을 형성한다.
도시하지 않았지만, 공통게이트라인과 엑세스게이트라인 사이의 제1 및 제3활성영역에는 부하트랜지스터와 드라이브트랜지스터의 공통접합영역인 출력노드가 형성되고, 나머지 제1 및 제3활성영역(101a, 101c)의 양끝단에는 VSS 라인을 위한 접합영역(소스 또는 드레인)과 비트라인을 위한 접합영역(드레인 또는 소스)이 형성된다. 즉, 제1활성영역(101a)은 제1드라이브트랜지스터와 제1엑세스트랜지스터가 형성되는 영역으로서, 도 3의 등가회로도에 의하면, 제1드라이브트랜지스터의 일측단자(소스)에는 VSS 라인이 연결되고, 제1엑세스트랜지스터의 일측단자(드레인)에는 비트라인이 연결된다. 그리고, 나머지 부하트랜지스터가 형성되는 제2활성영역(101b)과 제4활성영역(101d)의 양끝단에는 VCC 라인을 위한 접합영역과 출력노드를 위한 접합영역이 형성된다. 여기서, 제2활성영역(101b)과 제4활성영역(101d)에 형성되는 출력노드와 제1활성영역(101a)과 제3활성영역(101c)에 형성되는 출력노드는 후속 여러 국부배선 및 콘택들을 통해 서로 연결된다.
다음으로, 층간절연막 증착 및 콘택홀 식각(도시 생략)을 통해 각 활성영역 상부에 연결되는 활성영역콘택(Active contact)을 형성한다. 여기서, 활성영역콘택은 제1활성영역(101a) 상부에 형성되는 제1출력노드콘택(103a), 제2활성영역(101b) 상부에 형성되는 제2출력노드콘택(103b), 제3활성영역(101c) 상부에 형성되는 제3출력노드콘택(103c), 제4활성영역(101d) 상부에 형성되는 제4출력노드콘택(103d), 제1활성영역(101a)과 제3활성영역(101c)의 일측끝단 상부에 형성되는 제1,2VSS 콘택(104a, 104b), 제2활성영역(101b)과 제4활성영역(101d)의 일측끝단 상부에 형성되는 제1,2VCC 콘택(105a, 105b)이다. 제1활성영역(101a)의 타측끝단 상부에 형성되는 비트라인콘택(106a), 제3활성영역(101c)의 타측끝단 상부에 형성되는 부비트라인콘택(106b)을 포함한다.
이어서, 게이트라인콘택을 형성한다. 여기서, 게이트라인콘택은 제1공통게이트라인(102a)의 일측끝단 상부에 형성되는 제1게이트라인콘택(107a), 제2공통게이트라인(102c)의 일측끝단 상부에 형성되는 제2게이트라인콘택(107b), 제1엑세스게이트라인(102b)의 일측끝단 상부에 형성되는 제3게이트라인콘택(107c), 제2엑세스게이트라인(102d)의 일측끝단 상부에 형성되는 제4게이트라인콘택(107d)을 포함한다.
도 3의 등가회로도에 따르면, 출력노드와 이웃하는 CMOS 인버터의 공통게이트라인과 서로 연결되므로, 제1CMOS인버터의 출력노드는 제1출력노드콘택(103a), 제2출력노드콘택(103b) 및 제2게이트라인콘택(107b)을 통해 제2CMOS인버터의 제2공 통게이트라인(102c)과 연결되어야 한다. 이와 동일하게, 제2CMOS인버터의 출력노드는 제3출력노드콘택(103c), 제4출력노드콘택(103d) 및 제1게이트라인콘택(107a)을 통해 제1CMOS인버터의 제1공통게이트라인(102a)과 연결되어야 한다.
이를 위해 국부배선을 형성하는데, 도 4b에 도시된 바와 같이, 제1출력노드콘택(103a), 제2출력노드콘택(103b) 및 제2게이트라인콘택(107b)을 통해 제2CMOS인버터의 제2공통게이트라인(102c)과 제1CMOS인버터의 출력노드를 연결하기 위한 제1출력노드국부배선(108a)을 형성한다.
이와 동시에, 제3출력노드콘택(103c), 제4출력노드콘택(103d) 및 제1게이트라인콘택(107a)을 통해 제1CMOS인버터의 제1공통게이트라인(102a)과 제2CMOS인버터의출력노드를 연결하기 위한 제2출력노드국부배선(108b)을 형성한다.
그리고, 이러한 제1 및 제2출력노드국부배선(108a, 108b) 형성시에 나머지 활성영역콘택들 및 게이트라인콘택들 상부에 여분의 국부배선(109a∼109f) 및 엑세스게이트라인과 워드라인 사이의 매개 역할을 하는 국부배선(109g, 109h)을 형성해준다.
즉, 도 4a에서 형성된 활성영역들과 연결되는 VSS 라인, 비트라인, VCC 라인, 부비트라인을 위한 1차 국부배선(109a∼109f)을 형성해주고, 또한 엑세스게이트라인과 워드라인을 연결하기 위한 TA-WL 배선(109g, 109h)을 형성해준다.
상기한 제1 및 제2출력노드국부배선(108a, 108b), 1차 국부배선(109a∼109f) 및 TA-WL 배선(109g, 109h)으로 사용되는 물질은 모두 동일하게 금속물질이다. 바람직하게, 하나의 금속물질을 증착한 후 선택적으로 패터닝하여 이들을 형성한다.
다음으로, 여분의 국부배선들, 즉 1차 국부배선(109a∼109f)과 TA-WL 배선(109g, 109h) 상부에 각각 대응하는 제1비아콘택(110a∼110h)을 형성한다. 이때, 제1비아콘택(110a∼110h)은 금속물질이다.
도 4c에 도시된 바와 같이, 각 활성영역과 교차하는 방향으로 뻗은 워드라인(111)을 형성한다. 이때, 워드라인(111)은 도 3의 등가회로도에 의해 제1엑세스트랜지스터의 게이트와 연결되고 있으므로, 제1엑세스게이트라인(102b)과 워드라인(111)은 제3게이트라인콘택(107c), TA-WL 배선(109g) 및 제1비아콘택(110g)을 통해 연결되며, 제2엑세스게이트라인(102d)과 워드라인(111)은 제4게이트라인콘택(107d), TA-WL 배선(109h) 및 제1비아콘택(110h)을 통해 연결된다.
그리고, 워드라인(111) 형성과 동시에 1차 국부배선과 연결되는 2차 국부배선(112a∼112f)을 형성한 후, 2차 국부배선(112a∼112f) 상부에 각각 대응하는 제2비아콘택(113a∼113f)을 형성한다. 이때, 워드라인(111), 2차 국부배선(112a∼112f) 및 제2비아콘택(113a∼113f)은 금속물질이다.
도 4d에 도시된 바와 같이, 금속물질 증착 및 패터닝을 통해 VSS 라인(114a, 114b), VCC 라인(115), 비트라인(116a) 및 부비트라인(116b)을 동시에 형성한다.
먼저, VSS 라인(114a, 114b) 중에서 하나(114a)는 제1VSS콘택(104a), 1차 국부배선(109a), 제1비아콘택(110a), 2차 국부배선(112a) 및 제2비아콘택(113a)을 통해 제1드라이브트랜지스터의 소스가 형성된 제1활성영역(101a)의 일측 끝단과 연결된다. 그리고, 다른 하나의 VSS 라인(114b)는 제2VSS콘택(104b), 1차 국부배선(109d), 제1비아콘택(110d), 2차 국부배선(112d) 및 제2비아콘택(113d)을 통해 제1 드라이브트랜지스터의 소스가 형성된 제3활성영역(101c)의 일측 끝단과 연결된다.
그리고, VCC 라인(115)은 제1,2CMOS인버터의 제1,2부하트랜지스터의 일측에 공통으로 연결되는 것으로, 제2활성영역(101b)과 제4활성영역(101d)의 일측끝단을 동시에 연결한다. 따라서, VCC 라인(115)과 제2활성영역측의 연결은 제1VCC콘택(105a), 1차 국부배선(109c), 제1비아콘택(110c), 2차 국부배선(112c), 제2비아콘택(113c)을 통해 이루어지고, VCC 라인(115)과 제4활성영역측의 연결은 제2VCC콘택(105b), 1차 국부배선(109f), 제1비아콘택(110f), 2차 국부배선(112f), 제2비아콘택(113f)을 통해 이루어진다.
그리고, 비트라인(116a)은 제1엑세스트랜지스터의 드레인과 연결되므로, 제1엑세스트랜지스터가 형성된 제1활성영역(101a)의 일측 끝단과 비트라인(116a)의 연결은 비트라인콘택(106a), 1차 국부배선(109b), 제1비아콘택(110b), 2차 국부배선(112b), 제2비아콘택(113b)을 통해 이루어진다.
그리고, 부비트라인(116b)은 제2엑세스트랜지스터의 드레인과 연결되므로, 제2엑세스트랜지스터가 형성된 제3활성영역(101c)의 일측 끝단과 부비트라인(116b)의 연결은 부비트라인콘택(106b), 1차 국부배선(109e), 제1비아콘택(110e), 2차 국부배선(112e), 제2비아콘택(113e)을 통해 이루어진다.
도 5a 내지 도 5d는 본 발명의 제2실시예에 따른 에스램셀의 제조 방법을 도시한 레이아웃 공정 단면도이고, 도 5e는 제2실시예에 따른 최종 레이아웃 완성도이다. 제2실시예에 따른 에스램셀의 등가회로도는 도 3의 등가회로도와 동일하다.
도 5a에 도시된 바와 같이, 반도체 기판(100)에 두 개의 엑세스 트랜지스터 (TA1, TA2)와 CMOS 인버터 쌍(TL1와 TD1으로 된 인버터와 TL2와 TD2로 된 인버터)이 형성될 활성영역(101a, 101b, 101c, 101d)을 형성한다.
이때, 활성영역(101a, 101b, 101c, 101d)은 제1CMOS인버터(여기서 제1CMOS인버터는 TD1, TL1의 2개의 트랜지스터로 구성됨)를 위한 제1활성영역(101a)과 제2활성영역(101b), 제2CMOS인버터(여기서 제2CMOS인버터는 TD2, TL2의 2개의 트랜지스터로 구성됨)를 위한 제3활성영역(101c)과 제4활성영역(101d)으로 구성된다. 그리고, 제1엑세스트랜지스터는 제1활성영역(101a)에 형성되고, 제2엑세스트랜지스터는 제3활성영역(101c)에 형성된다.
상기 제1CMOS 인버터, 제2CMOS 인버터, 제1엑세스트랜지스터 및 제2엑세스트랜지스터는 Ⅰ-Ⅰ'선에 의해 대각선 방향으로 서로 대칭을 이루는데, 중앙부에 위치하는 제2활성영역(101b)과 제4활성영역(101d)이 서로 대칭되는 구조로 배치되며, 제1활성영역(101a)과 제3활성영역(101c)이 서로 대칭되는 구조로 배치된다.
활성영역에 대해 자세히 살펴보면, 제1활성영역(101a)은 제1드라이브트랜지스터(TD1)와 제1엑세스트랜지스터(TA1)가 형성될 지역이고, 제2활성영역(101b)은 제1부하트랜지스터(TL1)가 형성될 지역이다. 그리고, 제1활성영역(101a)과 대칭되는 제3활성영역(101c)은 제2드라이브트랜지스터(TD2)와 제2엑세스트랜지스터(TA2)가 형성될 지역이고, 제4활성영역(101d)은 제2부하트랜지스터(TL1)가 형성될 지역이다.
상기한 바에 따르면, 제1활성영역(101a)과 제2활성영역(101b)은 일정 간격을 두고 나란히 배치된 구조이며, 제1활성영역(101a)은 제1드라이브트랜지스터(TD1)와 제1엑세스트랜지스터(TA1)가 형성되는 지역이므로 제1부하트랜지스터만 형성되는 제2활성영역(101b)에 비해 그 길이가 더 길다. 더불어, 제1활성영역(101a)과 제2활성영역(101b)에 대각선 방향으로 대칭되는 제3활성영역(101c)과 제4활성영역(101d)은 일정한 간격을 두고 나란히 배치된 구조이며, 제3활성영역(101c)은 제2드라이브트랜지스터(TD2)와 제2엑세스트랜지스터(TA2)가 형성되는 지역이므로 제2부하트랜지스터만 형성되는 제4활성영역(101d)에 비해 그 길이가 더 길다.
이어서, 각 활성영역 상부를 가로지르는 게이트라인(102a, 102b, 102c, 102d)을 형성한다. 이때, 게이트라인((102a, 102b, 102c, 102d))은 각 CMOS 인버터의 부하트랜지스터와 드라이브트랜지스터의 게이트가 되는 제1,2게이트라인(102a, 102c), 엑세스트랜지스터의 게이트가 되는 제3,4게이트라인(102b, 102d)으로 이루어지며, 제1 내지 제4게이트라인 또한 Ⅰ-Ⅰ'선에 의해 대각선 방향으로 서로 대칭을 이룬다. 예컨대, 제1CMOS 인버터에 포함되는 제1부하트랜지스터와 제1드라이브트랜지스터의 공통 게이트가 되는 제1게이트라인(102a)과 제2CMOS 인버터에 포함되는 부하트랜지스터와 드라이브트랜지스터의 공통 게이트가 되는 제2게이트라인(102c)이 서로 대칭되는 구조로 배치되며, 제1엑세스트랜지스터의 게이트가 되는 제3게이트라인(102c)과 제2엑세스트랜지스터의 게이트가 되는 제4게이트라인(102d)이 서로 대칭되는 구조로 배치된다.
상기 게이트라인에서, 제1게이트라인(102a)은 드라이브트랜지스터가 형성될 제1활성영역(101a)과 부하트랜지스터가 형성될 제2활성영역(101b)을 동시에 가로지르는 형태이며, 제2게이트라인(102b)은 제1엑세스트랜지스터가 형성될 제1활성영역 (101a)의 상부만을 가로지르는 형태이다. 따라서, 제1게이트라인(102a)은 드라이브트랜지스터와 부하트랜지스터의 게이트라인이 공통으로 연결된 것, 즉 하나의 제1게이트라인(102a)이 드라이브트랜지스터와 부하트랜지스터의 게이트라인을 동시에 겸한다. 상기 제1게이트라인(102a)과 동일하게, 제CMOS인버터의 제3게이트라인(102c)은 드라이브트랜지스터가 형성될 제4활성영역(101d)과 부하트랜지스터가 형성될 제3활성영역(101c)을 동시에 가로지르는 형태이며, 그리고 제4게이트라인(102d)은 제2엑세스트랜지스터가 형성될 제3활성영역(101c)의 상부만을 가로지르는 형태이다. 그리고, 제1게이트라인(102a)의 일측 끝단과 제3게이트라인(102c)의 일측끈단은 소정 간격을 두고 이격되어 있으며, 제2게이트라인(102b)의 일측 끝단과 제4게이트라인(102d)의 일측끝단도 소정 간격을 두고 이격되어 있다.
이하, 부하트랜지스터와 드라이브트랜지스터의 게이트가 되는 제1게이트라인과 제3게이트라인을 '제1 및 제2 공통 게이트라인(102a, 102c)'이라고 약칭하기로 하며, 제1엑세스트랜지스터의 게이트가 되는 제2게이트라인(102b)과 제4게이트라인(102d)을 '제1 및 제2 엑세스게이트라인(102b, 102d)'이라고 약칭하기로 한다.
위와 같이, 각 게이트라인을 형성한 후에는 각 트랜지스터의 소스/드레인(도시 생략)을 형성한다.
도시하지 않았지만, 공통게이트라인과 엑세스게이트라인 사이의 제1 및 제3활성영역에는 부하트랜지스터와 드라이브트랜지스터의 공통접합영역인 출력노드가 형성되고, 나머지 제1 및 제3활성영역(101a, 101c)의 양끝단에는 VSS 라인을 위한 접합영역(소스 또는 드레인)과 비트라인을 위한 접합영역(드레인 또는 소스)이 형 성된다. 즉, 제1활성영역(101a)은 제1드라이브트랜지스터와 제1엑세스트랜지스터가 형성되는 영역으로서, 도 3의 등가회로도에 의하면, 제1드라이브트랜지스터의 일측단자(소스)에는 VSS 라인이 연결되고, 제1엑세스트랜지스터의 일측단자(드레인)에는 비트라인이 연결된다. 그리고, 나머지 부하트랜지스터가 형성되는 제2활성영역(101b)과 제4활성영역(101d)의 양끝단에는 VCC 라인을 위한 접합영역과 출력노드를 위한 접합영역이 형성된다. 여기서, 제2활성영역(101b)과 제4활성영역(101d)에 형성되는 출력노드와 제1활성영역(101a)과 제3활성영역(101c)에 형성되는 출력노드는 후속 여러 국부배선 및 콘택들을 통해 서로 연결된다.
다음으로, 층간절연막 증착 및 콘택홀 식각(도시 생략)을 통해 각 활성영역 상부에 연결되는 활성영역콘택(Active contact)을 형성한다. 여기서, 활성영역콘택은 제1활성영역(101a) 상부에 형성되는 제1출력노드콘택(103a), 제2활성영역(101b) 상부에 형성되는 제2출력노드콘택(103b), 제3활성영역(101c) 상부에 형성되는 제3출력노드콘택(103c), 제4활성영역(101d) 상부에 형성되는 제4출력노드콘택(103d), 제1활성영역(101a)과 제3활성영역(101c)의 일측끝단 상부에 형성되는 제1,2VSS 콘택(104a, 104b), 제2활성영역(101b)과 제4활성영역(101d)의 일측끝단 상부에 형성되는 제1,2VCC 콘택(105a, 105b)이다. 제1활성영역(101a)의 타측끝단 상부에 형성되는 비트라인콘택(106a), 제3활성영역(101c)의 타측끝단 상부에 형성되는 부비트라인콘택(106b)을 포함한다.
이어서, 게이트라인콘택을 형성한다. 여기서, 게이트라인콘택은 제1공통게이트라인(102a)의 일측끝단 상부에 형성되는 제1게이트라인콘택(170a), 제2공통게이 트라인(102c)의 일측끝단 상부에 형성되는 제2게이트라인콘택(170b), 제1엑세스게이트라인(102b)의 일측끝단 상부에 형성되는 제3게이트라인콘택(170c), 제2엑세스게이트라인(102d)의 일측끝단 상부에 형성되는 제4게이트라인콘택(170d)을 포함한다.
상기 게이트라인콘택 중에서 제1게이트라인콘택(170a)의 위치를 제1활성영역(101a)과 제2활성영역(101b) 사이(X)에 위치시키고, 제2게이트라인콘택(170b)의 위치를 제3활성영역(101c)과 제4활성영역(101d)의 사이(X')에 위치시킨다. 이러한 위치 변경은 셀사이즈 감소를 위한 것이다.
도 3의 등가회로도에 따르면, 출력노드와 이웃하는 CMOS 인버터의 공통게이트라인과 서로 연결되므로, 제1CMOS인버터의 출력노드는 제1출력노드콘택(103a), 제2출력노드콘택(103b) 및 제2게이트라인콘택(170b)을 통해 제2CMOS인버터의 제2공통게이트라인(102c)과 연결되어야 한다. 이와 동일하게, 제2CMOS인버터의 출력노드는 제3출력노드콘택(103c), 제4출력노드콘택(103d) 및 제1게이트라인콘택(170a)을 통해 제1CMOS인버터의 제1공통게이트라인(102a)과 연결되어야 한다.
이를 위해 국부배선을 형성하는데, 도 5b에 도시된 바와 같이, 제1출력노드콘택(103a), 제2출력노드콘택(103b) 및 제2게이트라인콘택(170b)을 통해 제2CMOS인버터의 제2공통게이트라인(102c)과 제1CMOS인버터의 출력노드를 연결하기 위한 제1출력노드국부배선(180a)을 형성한다.
이와 동시에, 제3출력노드콘택(103c), 제4출력노드콘택(103d) 및 제1게이트라인콘택(170a)을 통해 제1CMOS인버터의 제1공통게이트라인(102a)과 제2CMOS인버터 의출력노드를 연결하기 위한 제2출력노드국부배선(180b)을 형성한다.
상기 제1출력노드국부배선(180a)과 제2출력노드국부배선(180b)은 제1게이트라인콘택(170a)의 위치를 제1활성영역(101a)과 제2활성영역(101b) 사이에 위치시키고, 제2게이트라인콘택(170b)의 위치를 제3활성영역(101c)과 제4활성영역(101d)의 사이에 위치시킨 상태이므로 그만큼 길이가 더 연장된 형태를 갖는다.
그리고, 이러한 제1 및 제2출력노드국부배선(180a, 180b) 형성시에 나머지 활성영역콘택들 및 게이트라인콘택들 상부에 여분의 국부배선(109a∼109f) 및 엑세스게이트라인과 워드라인 사이의 매개 역할을 하는 국부배선(109g, 109h)을 형성해준다.
즉, 도 5a에서 형성된 활성영역들과 연결되는 VSS 라인, 비트라인, VCC 라인, 부비트라인을 위한 1차 국부배선(109a∼109f)을 형성해주고, 또한 엑세스게이트라인과 워드라인을 연결하기 위한 TA-WL 배선(109g, 109h)을 형성해준다.
상기한 제1 및 제2출력노드국부배선(180a, 180b), 1차 국부배선(109a∼109f) 및 TA-WL 배선(109g, 109h)으로 사용되는 물질은 모두 동일하게 금속물질이다. 바람직하게, 하나의 금속물질을 증착한 후 선택적으로 패터닝하여 이들을 형성한다.
다음으로, 여분의 국부배선들, 즉 1차 국부배선(109a∼109f)과 TA-WL 배선(109g, 109h) 상부에 각각 대응하는 제1비아콘택(110a∼110h)을 형성한다. 이때, 제1비아콘택(110a∼110h)은 금속물질이다.
도 5c에 도시된 바와 같이, 각 활성영역과 교차하는 방향으로 뻗은 워드라인(111)을 형성한다. 이때, 워드라인(111)은 도 3의 등가회로도에 의해 제1엑세스트 랜지스터의 게이트와 연결되고 있으므로, 제1엑세스게이트라인(102b)과 워드라인(111)은 제3게이트라인콘택(107c), TA-WL 배선(109g) 및 제1비아콘택(110g)을 통해 연결되며, 제2엑세스게이트라인(102d)과 워드라인(111)은 제4게이트라인콘택(107d), TA-WL 배선(109h) 및 제1비아콘택(110h)을 통해 연결된다.
그리고, 워드라인(111) 형성과 동시에 1차 국부배선과 연결되는 2차 국부배선(112a∼112f)을 형성한 후, 2차 국부배선(112a∼112f) 상부에 각각 대응하는 제2비아콘택(113a∼113f)을 형성한다. 이때, 워드라인(111), 2차 국부배선(112a∼112f) 및 제2비아콘택(113a∼113f)은 금속물질이다.
도 5d에 도시된 바와 같이, 금속물질 증착 및 패터닝을 통해 VSS 라인(114a, 114b), VCC 라인(115), 비트라인(116a) 및 부비트라인(116b)을 동시에 형성한다.
먼저, VSS 라인(114a, 114b) 중에서 하나(114a)는 제1VSS콘택(104a), 1차 국부배선(109a), 제1비아콘택(110a), 2차 국부배선(112a) 및 제2비아콘택(113a)을 통해 제1드라이브트랜지스터의 소스가 형성된 제1활성영역(101a)의 일측 끝단과 연결된다. 그리고, 다른 하나의 VSS 라인(114b)는 제2VSS콘택(104b), 1차 국부배선(109d), 제1비아콘택(110d), 2차 국부배선(112d) 및 제2비아콘택(113d)을 통해 제1드라이브트랜지스터의 소스가 형성된 제3활성영역(101c)의 일측 끝단과 연결된다.
그리고, VCC 라인(115)은 제1,2CMOS인버터의 제1,2부하트랜지스터의 일측에 공통으로 연결되는 것으로, 제2활성영역(101b)과 제4활성영역(101d)의 일측끝단을 동시에 연결한다. 따라서, VCC 라인(115)과 제2활성영역측의 연결은 제1VCC콘택(105a), 1차 국부배선(109c), 제1비아콘택(110c), 2차 국부배선(112c), 제2비아콘 택(113c)을 통해 이루어지고, VCC 라인(115)과 제4활성영역측의 연결은 제2VCC콘택(105b), 1차 국부배선(109f), 제1비아콘택(110f), 2차 국부배선(112f), 제2비아콘택(113f)을 통해 이루어진다.
그리고, 비트라인(116a)은 제1엑세스트랜지스터의 드레인과 연결되므로, 제1엑세스트랜지스터가 형성된 제1활성영역(101a)의 일측 끝단과 비트라인(116a)의 연결은 비트라인콘택(106a), 1차 국부배선(109b), 제1비아콘택(110b), 2차 국부배선(112b), 제2비아콘택(113b)을 통해 이루어진다.
그리고, 부비트라인(116b)은 제2엑세스트랜지스터의 드레인과 연결되므로, 제2엑세스트랜지스터가 형성된 제3활성영역(101c)의 일측 끝단과 부비트라인(116b)의 연결은 부비트라인콘택(106b), 1차 국부배선(109e), 제1비아콘택(110e), 2차 국부배선(112e), 제2비아콘택(113e)을 통해 이루어진다.
상술한 제1,2실시예들에서, VSS 콘택, VCC 콘택, 비트라인콘택, 부비트라인콘택은 셀사이즈 감소를 위해 이웃하는 두개의 셀이 공유하도록 디자인한다. 즉, 1비트 셀내에서 VSS 콘택, VCC 콘택, 비트라인콘택, 부비트라인콘택은 각 CMOS 인버터당 1/2개가 존재한다.
그리고, 제1,2실시예들에 기재된 단위셀을 어레이로 구성할 시에는 인접 셀에 대해 반드시 상, 하, 좌, 우의 미러(Mirror) 방식으로 어레이한다.
즉, 인접 셀에 대해 트위스트(twist) 및 로테이션(rotation) 방식으로 어레이는 등가회로도와 같은 회로구성을 방해한다.
그리고, 제2실시예는 각 CMOS 인버터의 게이트입력신호(Gate input signal) 를 전달하는 역할을 하는 노드, 즉 제1게이트라인콘택(107a)과 제2게이트라인콘택(107b)의 위치를 제1실시예와 다르게 배치한다.
제1실시예에서는 제1게이트라인콘택(107a)과 제2게이트라인콘택(107b)의 위치가 각 CMOS 인버터의 부하트랜지스터 옆에 배치되어 있어 각 부하트랜지스터의 공간을 그만큼 확보해야됨으로 인한 셀사이즈(Cell size) 증가를 초래할 수 있다.
제2실시예에서는 제1게이트라인콘택(170a)의 위치를 제1활성영역(101a)과 제2활성영역(101b) 사이에 위치시키고, 제2게이트라인콘택(170b)의 위치를 제3활성영역(101c)과 제4활성영역(101d)의 사이에 위치시키므로써 제1실시예에 비해 셀사이즈 감소를 얻을 수 있다. 이처럼, 제1게이트라인콘택(170a)과 제2게이트라인콘택(170b)의 위치가 변경되므로써 제1출력노드국부배선(180a) 및 제2출력노드국부배선(180b)의 형태도 바꾸어 준다.
상술한 제1및 제2실시예에 따르면, 하나의 단위셀에 각각 독립적으로 작동하는 2개의 엑세스트랜지스터, 즉 각각 독립적인 엑세스게이트라인을 가지고 있어, 셀엑세스타임(Cell access time)이 한층 빨라질뿐만 아니라, 1개의 엑세스트랜지스터 불량으로 인해 오로지 1비트만이 페일비트(Fail bit)로 작동하므로 리페어(Repair) 측면에서 유리하다.
즉, 하나의 워드라인(이는 제1엑세스트랜지스터와 제2엑세스트랜지스터의 게이트라인을 겸함)에 의해 동시에 구동하는 종래기술과 다르게 본 발명의 실시예들은 제1엑세스트랜지스터와 제2엑세스트랜지스터가 독립적으로 구동할 수 있는 게이트라인을 갖고 있으므로, 비록 워드라인에 의해 동시에 신호가 인가한다 하더라도 각각 게이트라인을 갖고 있어 페일이 발생된 부분만을 선택적으로 리페어할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 단위셀을 구성하는 엑세스트랜지스터를 각각 독립적으로 구동하므로써, 즉 하나의 단위셀에 각각 독립적으로 구동하는 2개의 엑세스트랜지스터를 가지므로써 셀의 엑세스타임(Access time)이 빨라질뿐만 아니라 1개의 불량으로 인해 1비트만이 페일비트로 작동하므로 리페어측면에서 유리한 효과가 있다.

Claims (15)

  1. 일방향으로 순차적으로 나란히 배치되는 제1드라이브트랜지스터와 제1엑세스트랜지스터가 형성될 제1활성영역, 제1부하트랜지스터가 형성될 제2활성영역, 제2부하트랜지스터가 형성될 제4활성영역 및 제2드라이브트랜지스터와 제2엑세스트랜지스터가 형성될 제3활성영역을 포함하는 활성영역;
    상기 제1활성영역과 상기 제2활성영역의 상부를 동시에 가로지르는 제1게이트라인, 상기 제3활성영역과 상기 제4활성영역의 상부를 동시에 가로지르는 제2게이트라인, 상기 제1게이트라인과 소정 거리를 두고 상기 제1활성영역의 상부를 가로지르는 제3게이트라인 및 상기 제2게이트라인과 소정 거리를 두고 상기 제3활성영역의 상부를 가로지르는 제4게이트라인을 포함하는 게이트라인;
    상기 제1게이트라인의 일측끝단에 연결된 제1게이트라인콘택, 상기 제2게이트라인의 일측끝단에 연결된 제2게이트라인콘택, 상기 제3게이트라인의 일측끝단에 연결된 제3게이트라인콘택 및 상기 제4게이트라인의 일측끝단에 연결된 제4게이트라인콘택을 포함하는 게이트라인콘택; 및
    상기 게이트라인콘택 상부에서 상기 활성영역 상부를 가로지르는 형태이며 상기 제3게이트라인콘택과 상기 제4게이트라인콘택에 동시에 연결되는 워드라인;
    을 포함하는 에스램셀.
  2. 제1항에 있어서,
    상기 제1게이트라인과 상기 제3게이트라인 사이의 상기 제1활성영역에 연결된 제1출력노드콘택;
    상기 제3게이트라인의 일측 끝단에 근접하는 상기 제2활성영역의 일측 끝단에 연결된 제2출력노드콘택;
    상기 제2게이트라인과 상기 제4게이트라인 사이의 상기 제4활성영역에 연결된 제3출력노드콘택;
    상기 제4게이트라인의 일측 끝단에 근접하는 상기 제4활성영역의 일측 끝단에 연결된 제4출력노드콘택;
    상기 제1,2출력노드콘택 및 제2게이트라인콘택을 동시에 연결하는 제1출력노드국부배선; 및
    상기 제3,4출력노드콘택 및 제1게이트라인콘택을 동시에 연결하는 제2출력노드국부배선을 더 포함하며,
    상기 제1출력노드국부배선과 상기 제2출력노드국부배선은 상기 워드라인과 상기 게이트라인콘택 사이에 배치되는 것을 특징으로 하는 에스램셀.
  3. 제2항에 있어서,
    상기 제1,2출력노드국부배선은,
    금속층인 것을 특징으로 하는 에스램셀.
  4. 제1항에 있어서,
    상기 제3,제4게이트라인콘택과 상기 워드라인은,
    상기 제3,4게이트라인콘택 상부의 국부배선과 상기 국부배선 상부의 비아를 통해 서로 연결되는 것을 특징으로 하는 에스램셀.
  5. 제1항에 있어서,
    상기 워드라인은, 금속층인 것을 특징으로 하는 에스램셀.
  6. 제1항에 있어서,
    상기 워드라인 상부에 상기 제1활성영역의 일측과 제3활성영역의 일측에 각각 연결되는 VSS 라인, 상기 제1활성영역의 타측에 연결되는 비트라인, 상기 제2활성영역과 제4활성영역에 동시에 연결되는 VCC 라인 및 상기 제3활성영역의 타측에 연결되는 부비트라인이 배치되며,
    상기 VSS 라인, VCC 라인, 비트라인 및 부비트라인은 금속층인 것을 특징으로 하는 에스램셀.
  7. 일방향으로 순차적으로 나란히 배치되는 제1드라이브트랜지스터와 제1엑세스트랜지스터가 형성될 제1활성영역, 제1부하트랜지스터가 형성될 제2활성영역, 제2부하트랜지스터가 형성될 제4활성영역 및 제2드라이브트랜지스터와 제2엑세스트랜지스터가 형성될 제3활성영역을 포함하는 활성영역;
    상기 제1활성영역과 상기 제2활성영역의 상부를 동시에 가로지르는 제1게이트라인, 상기 제3활성영역과 상기 제4활성영역의 상부를 동시에 가로지르는 제2게이트라인, 상기 제1게이트라인과 소정 거리를 두고 상기 제1활성영역의 상부를 가로지르는 제3게이트라인 및 상기 제2게이트라인과 소정 거리를 두고 상기 제3활성영역의 상부를 가로지르는 제4게이트라인을 포함하는 게이트라인;
    상기 제1활성영역과 상기 제2활성영역 사이의 상기 제1게이트라인에 연결된 제1게이트라인콘택, 상기 제3활성영역과 상기 제4활성영역 사이의 제2게이트라인에 연결된 제2게이트라인콘택, 상기 제3게이트라인의 일측끝단에 연결된 제3게이트라인콘택 및 상기 제4게이트라인의 일측끝단에 연결된 제4게이트라인콘택을 포함하는 게이트라인콘택; 및
    상기 게이트라인콘택 상부에서 상기 활성영역 상부를 가로지르는 형태이며 상기 제3게이트라인콘택과 상기 제4게이트라인콘택에 동시에 연결되는 워드라인;
    을 포함하는 에스램셀.
  8. 제7항에 있어서,
    상기 제1게이트라인콘택은 상기 제1게이트라인에서 상기 제1활성영역과 상기 제2활성영역 사이의 중간지점에 위치하고, 상기 제2게이트라인콘택은 상기 제2게이트라인에서 상기 제3활성영역과 상기 제4활성영역의 중간지점에 위치하는 것을 특징으로 하는 에스램셀.
  9. 제7항에 있어서,
    상기 제1게이트라인과 상기 제3게이트라인 사이의 상기 제1활성영역에 연결된 제1출력노드콘택;
    상기 제3게이트라인의 일측 끝단에 근접하는 상기 제2활성영역의 일측 끝단에 연결된 제2출력노드콘택;
    상기 제2게이트라인과 상기 제4게이트라인 사이의 상기 제4활성영역에 연결된 제3출력노드콘택;
    상기 제4게이트라인의 일측 끝단에 근접하는 상기 제4활성영역의 일측 끝단에 연결된 제4출력노드콘택;
    상기 제1,2출력노드콘택 및 제2게이트라인콘택을 동시에 연결하는 제1출력노드국부배선; 및
    상기 제3,4출력노드콘택 및 제1게이트라인콘택을 동시에 연결하는 제2출력노드국부배선을 더 포함하며,
    상기 제1출력노드국부배선과 상기 제2출력노드국부배선은 상기 워드라인과 상기 게이트라인콘택 사이에 배치되는 것을 특징으로 하는 에스램셀.
  10. 제9항에 있어서,
    상기 제1,2출력노드국부배선은,
    금속층인 것을 특징으로 하는 에스램셀.
  11. 제7항에 있어서,
    상기 제3,제4게이트라인콘택과 상기 워드라인은,
    상기 제3,4게이트라인콘택 상부의 국부배선과 상기 국부배선 상부의 비아를 통해 서로 연결되는 것을 특징으로 하는 에스램셀.
  12. 제7항에 있어서,
    상기 워드라인은, 금속층인 것을 특징으로 하는 에스램셀.
  13. 제7항에 있어서,
    상기 워드라인 상부에 상기 제1활성영역의 일측과 제3활성영역의 일측에 VSS 콘택을 통해 각각 연결되는 VSS 라인, 상기 제1활성영역의 타측에 비트라인콘택을 통해 연결되는 비트라인, 상기 제2활성영역과 제4활성영역에 VCC 콘택을 통해 동시에 연결되는 VCC 라인 및 상기 제3활성영역의 타측에 부비트라인콘택을 통해 연결되는 부비트라인이 배치되며,
    상기 VSS 라인, VCC 라인, 비트라인 및 부비트라인은 금속층인 것을 특징으로 하는 에스램셀.
  14. 제13항에 있어서,
    상기 VSS 콘택, 상기 VCC 콘택, 상기 비트라인콘택, 상기 부비트라인콘택은 이웃하는 두 개의 셀이 서로 공유하는 것을 특징으로 하는 에스램셀.
  15. 제7항에 있어서,
    상기 활성영역, 게이트라인, 게이트라인콘택 및 워드라인을 포함하는 단위셀은 상, 하, 좌, 우의 미러방식으로 어레이되는 것을 특징으로 하는 에스램셀.
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