CN1184317A

CN1184317A - 静态型半导体存储器

Info

Publication number: CN1184317A
Application number: CN97115484A
Authority: CN
Inventors: 和田知久; 有田丰
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-12-05
Filing date: 1997-07-28
Publication date: 1998-06-10
Also published as: JPH10172287A; US5966324A; KR19980063319A; TW338828B; KR100277003B1

Abstract

提供一种在低电源电压下可以进行高速并且低功耗的读出工作从而可以缩小存储单元面积的静态型半导体存储器。在列方向相邻的存储单元MC1和MC2共用驱动对应的位线的电位电平的双极型晶体管Q7。另一方面,在列方向相邻的MC2和MC3共用驱动对应的位线/BL的电位电平的双极型晶体管Q8。双极型晶体管根据所选择的存储单元的存储信息驱动对应的位线的电位电平,所以,在低电源电压下也可进行高速的数据读出。

Description

静态型半导体存储器

本发明涉及静态型半导体存储器，特别是涉及即使在低电源电压下也可以抑制存储单元面积增大、从而可以实现高速和低功耗的工作的静态型半导体存储器。

下面，作为现有的静态型半导体存储器，以静态随机存取存储存储器(以后，简称为SRAM)为例进行说明。

图43是表示现有的SRAM3000的读出系统电路的结构的简略框图。

现有的SRAM3000的读出系统电路包括在读出工作开始前将位线对BL和/BL预充电到内部电源电压的预充电电路3002、与位线对BL和/BL连接的存储单元3004、向位线对BL和/BL分别供给指定的恒定电流的恒流源3006a和3006b、接收位线对BL和/BL的电位并输出读出数据的读出电路3008。

存储单元3004包括由输入输出相互连接的反相器3010和3012构成的静态型锁存电路和根据字线WL的电位电平对位线对BL和/BL与静态型锁存电路的输入输出节点的连接进行切换的存取晶体管3014和3016。

图44是表示图43所示的存储单元3004的详细结构的电路图。

参见图44，现有的SRAM的存储单元包括驱动晶体管Q1、Q2、存取晶体管Q3、Q4和高电阻元件R1、R2。驱动晶体管Q1、Q2和存取晶体管Q3、Q4是N沟道MOS晶体管。另外，作为存储单元的负载元件，是使用高电阻元件R1、R2的结构。

驱动晶体管Q1的栅极与驱动晶体管Q2的漏极(存储节点N2)连接，驱动晶体管Q2的栅极与驱动晶体管Q1的漏极(存储节点N1)连接。

即，通过将由高电阻元件R1和驱动晶体管Q1构成的反相器与由高电阻元件R2和驱动晶体管Q2构成的反相器相互交叉地连接，形成锁存电路。存取晶体管Q3连接在位线BL与存储节点N1之间，其栅极与字线WL连接。

存取晶体管Q4连接在位线/BL与存储节点N2之间，其栅极与字线WL连接。高电阻元件R1连接在供给电源电位Vcc的节点与存储节点N1之间。高电阻元件R2连接在供给电源电位Vcc的节点与存储节点N2之间。

通常，将这样的存储单元称为高阻负载型存储单元。

这里，在这样的高阻负载型存储单元中，为了缩小存储单元的面积，通常具有下面所述的立体结构。

即，驱动晶体管Q1，Q2和存取晶体管Q3，Q4形成于图中未示出的硅衬底的主表面上。在该主表面的上层，经绝缘层利用多晶硅形成高阻负载型的存储单元的负载元件(高电阻元件R1，R2)。

图45上表示现有的SRAM的其他存储单元的详细结构的电路图。

对于和图44相同的部分，标以相同的符号，并省略其说明。

参见图45，现有的SRAM的存储单元，包括驱动晶体管Q1，Q2、存取晶体管Q3，Q4和P沟道MOS晶体管Q5，Q6。

P沟道MOS晶体管Q5连接在供给电源电位Vcc的节点与存储节点N1之间，其栅极与存储节点N2连接。

P沟道MOS晶体管Q6连接在供给电源电位Vcc的节点与存储节点N2之间，其栅极与存储节点N1连接。P沟道MOS晶体管Q5，Q6，可以作为存储单元的负载元件使用。通常，将这样的存储单元称为CMOS型存储单元。

作为负载元件的P沟道MOS晶体管Q5，Q6由薄膜晶体管形成。并且，该薄膜晶体管在形成晶体管Q4～Q4的、图中未示出的硅衬底的主表面的上层通过图中未示出的绝缘层来形成。

图46是表示在图44和图45所示的现有的SRAM的存储单元中字线WL处于选择状态时存储单元的传输特性的图。这里，作为供给SRAM的电源电位，假定例如是电源电位Vcc＝3V。

在图46中，纵轴表示图44或图45的存储节点N1的电位，横轴表示图44或图45的存储节点N2的电位。下面，参照图44、图45和图46说明现有的SRAM的第1个问题。

在图46中，箭头A指令的2个点是存储单元的双稳定点。为了可靠地保存存储单元存储的数据(为了防止破坏存储单元存储的数据)，必须存在2个稳定点。

通过充分增大箭头B指令的区域(以后，称为「存储单元的目」)，可以确保2个稳定点。有时也将存储单元的目称为静态噪声容限。

箭头C指令的曲线的斜率，表示存储单元的反相器的增益的高低。箭头C指令的曲线的斜率陡时，存储单元的反相器的增益高，曲线的斜率缓时，存储单元的反相器的增益低。

存储单元的负载元件为高电阻元件R1，R2或薄膜晶体管Q5，Q6时，负载元件的导通电阻与驱动晶体管Q1，Q2及存取晶体管Q3，Q4的导通电阻相比，相当大。因此，当字线WL处于选择状态时，即将电源电位Vcc供给字线WL时，存储单元的反相器增益降低，存储单元的目减小。

这是由于，在图44或图45中，并不是由例如由高电阻元件R1和晶体管Q1构成的反相器以及由高电阻元件R2和晶体管Q2构成的反相器决定该存储单元的特性，换言之，母宁说是由存取晶体管Q3与驱动晶体管Q1串联连接的电路和存取晶体管Q4与驱动晶体管Q2串联连接的电路的特性决定静态噪声容限。即，由于这一点与负载由N沟道MOS晶体管Q3和Q4形成的状态等效，所以，反相器的增益降低，就是存储单元的目减小。

因此，为了可靠地保存存储单元的数据，必须进行以下的设计。设驱动晶体管Q1，Q2的沟道宽度为Wd，沟道长度为Ld，存取晶体管Q1，Q2的沟道宽度为Wa，沟道长度为La。这时，为了提高增益，增大存储单元的目，通常，必须使(Wd/Ld)为(Wa/La)的约3倍以上。因此，就存在驱动晶体管Q1，Q2的面积增大而妨碍存储单元的面积减小的问题。这就是现有的SRAM的第1个问题。

图47是表示以电源电位Vcc＝2V使现有的SRAM工作时字线WL处于选择状态时的存储单元的传输特性的图。

图47的纵轴表示图44或图45的存储节点N1的电位，横轴表示图44或图45的存储节点N2的电位。下面，说明现有的SRAM的第2个问题。

参见图47，在具有图44或图45所示的现有的SRAM中，当使用2V这样的低电源电位时，存储单元的目将减小。因此，2个稳定点消失的可能性很高，从而存在不能保持数据的问题。这就是现有的SRAM的第2个问题。

本发明就是为了解决以上这些问题而提出的，其目的旨在提供可以缩小存储单元面积的静态型半导体存储器。

本发明的另一个目的在于提供在不发生存储单元的面积增大的问题的情况下可以降低电源电位的静态型半导体存储器。

本发明的另一目的在于提供功耗低的、可以高速读出的静态型半导体存储器。

本发明第1方面的静态型半导体存储器具有多条字线、与字线交叉设置的多条位线和包含与字线和位线的交点对应地配置成矩阵状的多个存储单元的存储单元阵列，存储单元包括2个输入输出节点、保存应存储的数据的双稳态元件和根据选择对应的字线的情况切换双稳态元件与输入输出节点的连接的切换装置，还具有在分别属于相邻的存储单元的至少每2个输入输出节点而设置的、根据所选择的存储单元的输入输出节点的电位电平驱动对应的位线的电位电平的多个双极型晶体管。

本发明第2方面的静态型半导体存储器，在本发明第1方面的静态型半导体存储器的结构中，字线与存储单元阵列的各行对应地设置，位线与存储单元阵列的各列对应地设置，双稳态元件具有第1还第2存储节点，切换装置包括根据选择对应的字线的情况分别切换第1存储节点与2个输入输出节点中的第1输入输出节点的连接和第2存储节点与2个输入输出节点中的第2输入输出节点的连接的第1和第2存取MOS晶体管，多个双极型晶体管包括在位线对中的一条和属于对应的列的存储单元之间、与列方向相邻地排列的每2个存储单元中设置的多个第1双极型晶体管和在位线对中的另一条对应的列的存储单元之间、在与第1双极型晶体管连接的2个存储单元沿列方向错开1个存储单元的每2个存储单元中设置的多个第2双极型晶体管，各第1双极型晶体管的发射极与对应的位线连接，基极与对应的存储单元的2个第1输入输出节点连接，各第2双极型晶体管的发射极与对应的位线连接，基极与对应的存储单元的2个第2输入输出节点连接，各第1和第2双极型晶体管的集电极与第1和第2存取MOS晶体管的背栅极连接。

本发明第3方面的静态型半导体存储器，在本发明第2方面的静态型半导体存储器的结构中，第1和第2双极型晶体管以及第1和第2存取MOS晶体管在形成静态型半导体存储器的半导体衬底的主表面上形成，第1双极型晶体管的基极区域、第1输入输出节点和第1存取MOS晶体管的源极或漏极区域共用主表面上的区域，第2双极型晶体管的基极区域、第2输入输出节点和第2存取MOS晶体管的源极或漏极区域共用主表面上的区域。

本发明第4方面的静态型半导体存储器，在本发明第1方面的静态型半导体存储器的结构中，字线对应于存储单元阵列的各行成对地设置，位线与存储单元阵列的各列对应地设置，双稳态元件具有第1和第2存储节点，切换装置包括根据选择对应的字线的情况分别切换第1存储节点与2个输入输出节点中的第1输入输出节点的连接和第2存储节点与2个输入输出节点中的第2输入输出节点的连接的第1和第2存取MOS晶体管，构成字线对的2条字线对于属于对应的行的存储单元，交替地与第1和第2存取MOS晶体管的栅极连接，多个双极型晶体管与沿行方向相邻地排列的每2个存储单元对应地设置，各双极型晶体管的发射极与对应的位线连接，基极与对应的一边的存储单元的第1输入输出节点和对应的另一边的存储单元的第2输入输出节点连接，各双极型晶体管的集电极与第1和第2存取MOS晶体管的背栅极连接。

本发明第5方面的静态型半导体存储器，在本发明第4方面的静态型半导体存储器的结构中，双极型晶体管和第1及第2存取MOS晶体管在形成静态型半导体存储器的半导体衬底的主表面上形成，双极型晶体管的基极区域、对应的第1和第2输入输出节点、对应的第1存取MOS晶体管的源极或漏极区域和对应的第2存取MOS晶体管的源极或漏极区域共用主表面上的区域。

本发明第6方面的静态型半导体存储器，在本发明第1方面的静态型半导体存储器的结构中，字线与存储单元阵列的各行对应地成对地设置，位线与存储单元阵列的各列对应地设置，双稳态元件具有第1和第2存储节点，切换装置包括根据选择对应的字线的情况分别切换第1存储节点与2个输入输出节点中的一边的输入输出节点的连接和第2存储节点与2个输入输出节点中的另一边的输入输出节点的连接的第1和第2存取MOS晶体管，构成字线对的2条字线对于属于对应的行的存储单元交替地与第1和第2存取MOS晶体管的栅极连接，多个双极型晶体管与分别属于相邻的2行2列的存储单元的4个输入输出节点对应地设置，将各双极型晶体管配置成存在与存储单元阵列的对角方向最接近的另一个双极型晶体管，各双极型晶体管的发射极与对应的位线连接，基极与对应的存储单元的4个输入输出节点连接，各双极型晶体管的集电极与第1和第2存取MOS晶体管的背栅极连接。

本发明第7方面的静态型半导体存储器，除了本发明第6方面的静态型半导体存储器的结构外，进而还具有供给与存储数据的第1电平对应的第1电位的第1电源和供给与存储数据的第2电平对应的第2电位的第2电源，各双稳态元件包括串联连接在第1电源和第2电源之间的具有第1负载元件、第1耗尽型MOS晶体管和第1驱动MOS晶体管的第1反相器和串联连接在第1电源和第2电源之间的具有第2负载元件、第2耗尽型MOS晶体管和第2驱动MOS晶体管的第2反相器，第1负载元件与第1耗尽型MOS晶体管的连接点即第1存储节点和第2驱动MOS晶体管的栅极连接，第2负载元件与第2耗尽型MOS晶体管的连接点即第2存储节点和第1驱动MOS晶体管的栅极连接，第1和第2耗尽型MOS晶体管以及第1和第2存取MOS晶体管在形成静态型半导体存装置的半导体衬底的主表面上形成，并且它们的栅极电极是形成为一体的多晶硅层。

本发明第8方面的静态型半导体存储器，在本发明第6方面的静态型半导体存储器的结构中，双极型晶体管和第1及第2存取MOS晶体管在形成静态型半导体存储器的半导体衬底的主表面上形成，双极型晶体管的基极区域、对应的第1和第2输入输出节点、对应的第1存取MOS晶体管的源极或漏极区域以及对应的第2存取MOS晶体管的源极或漏极区域共用主表面上的区域。

本发明第9方面的半导体存储器，在本发明第1方面的静态型半导体存储器的结构中，字线与存储单元阵列的各行对应地设置，位线与存储单元阵列的各列对应地设置，各双稳态元件包括第1及第2存储节点和相互交叉连接的、两者的连接点分别与第1及第2存储节点对应的第1及第2反相器，第1反相器和第2反相器分别具有控制工作电流的第1和第2工作电流控制单元，切换装置包括根据选择对应的字线对中的一个第1字线的情况切换第1存储节点与2个输入输出节点中的第1输入输出节点的连接的第1存取MOS晶体管和根据选择对应的字线对中的另一个第2字线的情况切换第2存储节点与2个输入输出节点中的第2输入输出节点的连接的第2存取MOS晶体管，第1和第2工作电流控制单元分别在第2和第1字线处于非选择状态时与选择时相比限制工作电流，多个双极型晶体管包括在位线对中的一条与属于对应的列的存储单元之间、与列方向相邻地排列的每2个存储单元中设置的多个第1双极型晶体管和在位线对中的另一条与属于对应的列的存储单元之间、与连接第1双极型晶体管的2个存储单元沿列方向错开1存储单元的每2个存储单元中设置的多个第2双极型晶体管，各第1双极型晶体管的发射极与对应的位线连接，基极与对应的存储单元的2个第1输入输出节点连接，各第2双极型晶体管的发射极与对应的位线连接，基极与对应的存储单元的2个第2输入输出节点连接，各第1和第2双极型晶体管的集电极与第1和第2存取MOS晶体管的背栅极连接。

本发明第10方面的静态型半导体存储器，除了本发明第9方面的静态型半导体存储器的结构外，进而还具有供给与存储数据的第1电平对应的第1电位的第1电源和供给与存储数据的第2电平对应的第2电位的第2电源，第1反相器具有串联连接在第1电源与第2电源之间的第1负载元件、第1驱动MOS晶体管和作为第1工作电流控制单元的第1耗尽型MOS晶体管，第1负载元件和第1驱动MOS晶体管的连接点与第1存储节点对应，第2反相器具有串联连接在第1电源与第2电源之间的第2负载元件、第2驱动MOS晶体管和作为第2工作电流控制单元的第2耗尽型MOS晶体管，第2负载元件和第2驱动MOS晶体管的连接点与第2存储节点对应，第1和第2存储节点分别与第2和第1驱动MOS晶体管的栅极连接，第1和第2耗尽型MOS晶体管的栅极分别与第2和第1字线连接。

本发明第11方面的静态型半导体存储器，在本发明第10方面的静态型半导体存储器的结构中，第1和第2耗尽型MOS晶体管以及第1和第2存取MOS晶体管在形成静态型半导体存储器的半导体衬底的主表面上形成，第1存取MOS晶体管的栅极电极和第2耗尽型MOS晶体管的栅极电极是形成为一体的多晶硅层，第2存取MOS晶体管的栅极电极和第1耗尽型MOS晶体管的栅极电极是形成为一体的多晶硅层。

本发明第12方面的静态型半导体存储器，在本发明第9方面的静态型半导体存储器的结构中，第1及第2双极型晶体管和第1及第2存取MOS晶体管在形成静态型半导体存储器的半导体衬底的主表面上形成，第1双极型晶体管的基极区域、第1输入输出节点和第1存取MOS晶体管的源极或漏极区域共用主表面上的区域，第2双极型晶体管的基极区域、第1输入输出节点和第1存取MOS晶体管的源极或漏极区域共用主表面上的区域，第2双极型晶体管的基极区域、第2输入输出节点和第2存取MOS晶体管的源极或漏极区域共用主表面上的区域。

本发明第13方面的静态型半导体存储器，在本发明第1方面的静态型半导体存储器的结构中，字线与存储单元阵列的各行对应地设置，位线与存储单元阵列的各列对应地设置，双稳态元件具有第1和第2存储节点，切换装置包括根据选择对应的字线对中的一条第1字线的情况切换第1存储节点与2个输入输出节点中的第1输入输出节点的连接的第1存取MOS晶体管和根据选择对应的字线对中的另一条字线的情况切换第2存储节点与2个输入输出节点中的第2输入输出节点的连接的第2存取MOS晶体管，多个双极型晶体管包括在位线与属于对应的列的存储单元之间、与在列方向相邻地排列的每2个存储单元对应地设置的、根据第1输入输出节点的电位电平将对应的存储单元驱动到对应的位线的电位电平的多个第1双极型晶体管和在位线与属于对应的列的存储单元之间、与连接第1双极型晶体管的2个存储单元沿列方向错开1个存储单元的每2个存储单元对应地设置的、根据对应的存储单元的第2输入输出节点的电位电平而驱动对应的位线的电位电平的多个第2双极型晶体管，各第1双极型晶体管的发射极与对应的位线连接，基极与对应的存储单元的2个第1输入输出节点连接，各第2双极型晶体管的发射极与对应的位线连接，基极与对应的存储单元的2个第2输入输出节点连接，各第1和第2双极型晶体管的集电极与第1和第2存取MOS晶体管的背栅极连接。

本发明第14方面的静态型半导体存储器，在本发明第13方面的静态型半导体存储器的结构中，第1及第2双极型晶体管和第1及第2存取MOS晶体管在形成静态型半导体存储器的半导体衬底的主表面上形成，第1双极型晶体管的基极区域、第1输入输出节点和第1存取MOS晶体管的源极或漏极区域共用主表面上的区域，第2双极型晶体管的基极区域、第2输入输出节点和第2存取MOS晶体管的源极或漏极区域共用主表面上的区域。

图1是表示本发明实施例1的静态型半导体存储器1000的结构的概略框图。

图2是表示实施例1的存储单元的结构的电路图。

图3是用于说明实施例1的SRAM1000的写入工作的图。

图4是用于说明实施例1的SRAM1000的读出工作的图。

图5是表示图2的存储单元的驱动晶体管Q1，Q2和存取晶体管Q3，Q4的平面图形的图。

图6是表示对图5的存储单元的平面图形再加上负载元件L2，L2的平面图形的图。

图7是对图6的存储单元再加上位线对BL，/BL的平面图形的图。

图8是沿图7的AA′线和BB′线的剖面图。

图9是表示本发明实施例1的变形例1的读出工作状态的传输特性图。

图10是本发明实施例1的变形例2的存储单元的剖面图。

图11是表示本发明实施例2的存储单元、位线和字线的结构的局部放大图。

图12是用于说明本发明实施例2的SRAM的工作的时序图。

图13是表示实施例2的存储单元的平面图形的平面图，图13(a)是表示激活区域和第1多晶硅图形的平面图，(b)是表示第2多晶硅图形和第3多晶硅图形的平面图，(c)是表示第4多晶硅图形和金属布线图形的平面图。

图14是表示将图13所示的存储单元配置成二维矩阵状时的平面图。

图15是表示本发明实施例3的SRAM的存储单元、位线和字线的结构的局部放大图。

图16是表示本发明实施例3的存储单元的激活区域和第1多晶硅图形的平面图。

图17是表示本发明实施例3的存储单元的第2多晶硅图形和第3多晶硅图形的平面图。

图18是表示本发明实施例3的存储单元的第4多晶硅图形的平面图。

图19是表示本发明实施例3的存储单元的位线和地线布线的平面图。

图20是表示将图16～图19所示的存储单元配置成二维矩阵状时的结构的平面图。

图21是表示本发明实施例4的SRAM的存储单元、位线和字线的结构的局部放大图。

图22是表示本发明实施例4的存储单元的激活区域和第1多晶硅图形的平面图。

图23是表示本发明实施例4的存储单元的第2多晶硅图形和第3多晶硅图形的平面图。

图24是表示本发明实施例4的存储单元的第4多晶硅图形的平面图。

图25是表示本发明实施例4的存储单元的地线布线和位线的图形的平面图。

图26是表示将图22～图25所示的存储单元配置成二维矩阵状时的结构的平面图。

图27是表示本发明实施例5的存储单元、位线和字线的结构的局部放大范图。

图28是表示本发明实施例5的存储单元的激活区域和第1多晶硅图形的平面图。

图29是表示本发明实施例5的存储单元的第2多晶硅图形和第3多晶硅图形的平面图。

图30是表示本发明实施例5的存储单元的第4多晶硅图形的平面图。

图31是表示本发明实施例5的存储单元的地线布线和位线的图形的平面图。

图32是表示沿图28的AA′线的剖面的剖面图。

图33是表示沿图28的BB′线的剖面的剖面图。

图34是表示本发明实施例6的SRAM的存储单元、位线和字线的结构的局部放大图。

图35是用于说明实施例6的SRAM的工作的时序图。

图36是表示本发明实施例6的存储单元的激活区域、第1多晶硅图形和第2多晶硅图形的平面图。

图37是表示本发明实施例6的存储单元的第3多晶硅图形和第4多晶硅图形的结构的平面图。

图38是表示本发明实施例6的存储单元的金属布线图形的平面图。

图39是表示本发明实施例7的SRAM的存储单元、位线和字线的结构的局部放大图。

图40是表示本发明实施例7的存储单元的激活区域、第1多晶硅图形和第2多晶硅图形的平面图。

图41是表示本发明实施例7的存储单元的第3多晶硅图形和第4多晶硅图形的平面图。

图42是表示本发明实施例7的存储单元的位线和地线布线图形的平面图。

图43是表示现有的SRAM的读出系统电路的结构的概略框图。

图44是表示现有的高电阻负载型存储单元的结构的电路图。

图45是表示现有的CMOS锁存式存储单元的结构的电路图。

图46是表示电源电位为3V时的现有的SRAM的存储单元的传输特性的图。

图47是表示电源电位为2V时的现有的SRAM的存储单元的传输特征的图。

【实施例1】图1是表示本发明实施例1的静态型半导体存储器1000的结构的概略框图。参见图1，实施例1的SRAM1000包括存储单元阵列1118。存储单元阵列1118包括按二维配置的多个存储单元。如后面所述，存储单元与字线和位线对BL，/BL连接。

SRAM1000进而还包括接收供给行地址输入端子1106的行地址信号A0～Ak—1的行输入缓冲器1110、接收供给列地址输入端子1108的Ak～AN—1的列输入缓冲器1112、将来自行输入缓冲器1110的输出进行译码并选择对应的存储单元阵列1118中的行的行地址译码器1114、将来自列输入缓冲器1112的输出进行译码并选择对应的存储单元阵列的列的列地址译码器1116、接收与经外部控制信号输入端子1100～1104供给的允许写入信号/W、芯片选择信号/CS和允许输出信号/OE对应的信号以及行输入缓冲器和列输入缓冲器的信号并输出用于控制SRAM1000的电路工作的时钟信号的时钟发生器1120、根据时钟发生器1120的控制对读出工作中选择的存储单元的数据进行放大的读出放大器1122、接收读出放大器1122的输出并向数据输入输出端子1130输出所读出的数据的输出缓冲器1124和根据时钟发生器1120的控制在写入工作模式中接收供给数据输入输出端子1130的数据并向所选择的存储单元输出写入数据的数据输入电路1126。

供给外部控制信号输入端子1100的允许写入信号/W是在激活时(低电平)指令数据写入的信号。供给外部控制信号输入端子1102的芯片选择信号/CS是在激活时(低电平)激活SRAM1000的工作，表示该芯片被选择的信号。供给外部控制信号输入端子1104的允许输出信号/OE是在激活时(低电平)激活输出缓冲器1124的数据输出的信号。

图2是表示本发明实施例1的SRAM1000的存储单元的详细结构的电路图。参见图2，实施例1的SRAM1000的存储单元包括驱动晶体管Q1，Q2、存取晶体管Q3，Q4、双极型晶体管BP1，BP2和负载元件L1，L2。

驱动晶体管Q1连接在存储节点N1与供给接地电位GND的节点之间，其栅极与存储节点N2连接。驱动晶体管Q2连接在存储节点N2与供给接地电位AND的节点之间，其栅极与存储节点N1连接。

负载元件L1连接在供给电源电位Vcc的节点与存储节点N1之间。负载元件L2连接在供给电源电位Vcc的节点与存储节点N2之间。存取晶体管Q3连接在双极型晶体管BP1的基极B与存储节点N1之间，其栅极与字线WL连接。存取晶体管Q4连接在存储节点N2与双极型晶体管BP2的基极B之间，其栅极与字线WL连接。双极型晶体管BP1的发射极E与位线BL连接，基极B与存取晶体管Q3连接，集电极C与具有集电极电源电位Vccc的节点连接。双极型晶体管BP2的发射极E与位线/BL连接，基极B与存取晶体管Q4连接，集电极C与具有集电极电源电位Vccc的节点连接。

作为负载元件L1，L2，可以使用图44所示的高电阻元件R1，R2及图45所示的P沟道MOS晶体管(薄膜晶体管)Q5，Q6。

下面，说明作为负载元件L1，L2使用高电阻元件的情况。

供给双极型晶体管BP1，BP2的集电极C的集电极电源电位Vccc，是驱动晶体管Q1，Q2和存取晶体管Q3，Q4的背栅极电位。该背栅极电位(集电极电源电位Vccc)可以设定为驱动晶体管Q1，Q2的源极电位即接地电位GND。

但是，也可以使该背栅极电位(集电极电源电位Vccc)是低于接地电位GND的电位(负的电位)。驱动晶体管Q1，Q2和存取晶体管Q3，Q4是N沟道MOS晶体管。双极型晶体管BP1，BP2是PNP型晶体管。

图3是用于说明对本发明实施例1的SRAM1000的存储单元的写入工作的图。对于和图2相同的部分标以相同的符号，并省略其说明。通常，存储单元进行二维配置，构成存储单元阵列。在图3中，为了使说明简单起见，示出了构成2×2的存储单元阵列的例子。另外，为了进行实际的说明，假定电源电位Vcc为2V。当然，作为电源电位Vcc，不限于2V。另外，集电极电源电位Vccc，假定是接地电位GND。

[SRAM 1000的写入工作]

通过选择行方向和列方向，指定存储单元阵列内的1个存储单元。参见图3，存储单元MC1，MC2连接的字线WL1处于选择状态。即，字线WL1为2V。存储单元MC3，MC4连接的字线WL2为非选择状态。即字线WL2为0V。这样，存储单元阵列的行选择就可以利用字线WL1，WL2进行。

存储单元MC1，MC3连接的位线对BL1，/BL1处于非选择状态。这样，在与非选择列对应的位线中，位线对BL1，/BL1都是低电位电平。在图3所示的例子中，位线对BL1，/BL1都是0V。

存储单元MC2，MC4连接的位线对BL2，/BL2处于选择状态。在写入工作中，与该选择的列对应的位线对BL2，/BL2，根据写入数据分别驱动为高电平和低电平。在图3中，位线BL2是2V，位线/BL2是0V。

下面，先说明非选择的存储单元MC1的工作。与存储单元MC1连接的字线WL1是选择状态，存储单元MC1连接的位线对BL1，/BL1处于非选择状态。这时，存取晶体管Q3，Q4都成为导通状态。因此，双极型晶体管BP1的基极B通过存取晶体管Q3与存储单元MC1的存储节点N1连接，双极型晶体管BP2的基极B通过存取晶体管Q4与存储节点N2连接。

但是，双极型晶体管BP1，BP2的发射极和集电极是接地电位GND即0V。因此，由于基极·发射极间的电位差小于该双极型晶体管BP1，BP2的导通电压，所以，双极型晶体管BP1，BP2是非导通状态。即，存储节点N1存储的低电平的电位和存储节点N2存储的高电平的电位，即使字线WL1成为选择状态也不会由于经位线从外部供给的数据而受影响。

下面，说明非选择的存储单元MC3。存储单元MC3连接的字线WL2处于非选择状态，存储单元MC3连接的位线对BL1，/BL1处于非选择状态。这时，存取晶体管Q3，Q4成为非导通状态。因此，处于非选择行和非选择列的存储单元MC3的数据保持不变，不受外部的写入数据的影响。即，存储节点N1的低电平的电位和存储节点N2的高电平的电位保持不变。

此外，和对存储单元MC1的工作说明的一样，由于双极型晶体管BP1，BP2不导通，所以，不会通过该存储单元消耗多余的电流。

接着，说明所选择的存储单元MC2的工作。下面，说明将存储单元MC2的存储节点N1存储的低电平电位切换为高电平电位、将存储节点N2存储的高电平电位切换为低电平电位的情况。存储单元MC2连接的字线WL1和位线对BL2，/BL2都处于选择状态。这时，存取晶体管Q3，Q4是导通状态。此外，位线BL2成为高电位(2V)。

由于节点N1的电位电平为低电平，所以，在双极型晶体管BP1的发射极E—基极B间的PN二极管上产生大于该双极型晶体管BP1的导通电压的电位差。这样，便从双极型晶体管BL1的发射极E向集电极C和基极B流通电流。这时流过双极型晶体管BP1的基极电流与集电极电流之比取决于双极型晶体管BP1的电流放大倍数，通常，集电极电流占较大的比例。

双极型晶体管BP1的基极电流流入存储节点N1，使存储节点N1的电位上升。例如，在位线BL2的电位为2V的条件下，假定双极型晶体管BP1的导通电压(E—B间电压)VbE为0.7V，则存储节点N1的电压就成为1.3V。存储节点N1的电位超过驱动晶体管Q2的阈值电压时，驱动晶体管Q2就导通。因此，驱动晶体管Q2连接的存储节点N2的电位降低。由于具有降低后的电位的存储节点N2与驱动晶体管Q1的栅极连接，所以，驱动晶体管Q1便成为截止状态。该驱动晶体管Q1成为截止状态时，双极型晶体管BP1的基极电流被截止，集电极电流也被截止。因此，写入时会暂时有大电流从双极型晶体管BP1的发射极E流向集电极C，但是，在写入之后该电流便立即被截止。另一方面，位线/BL2是低电位，(0V)，双极型晶体管BP2不会成为导通状态。

这里，为了减小在存储单元MC2的写入工作中说明的写入时的暂时的大电流，也可以构成为将电阻与双极型晶体管BP1，BP2的集电极C串联连接的结构。

下面，说明非选择的存储单元MC4的工作。存储单元MC4连接的字线WL2处于非选择状态，存储单元MC4连接的位线对BL2，/BL2处于选择状态。

这时，存取晶体管Q3，Q4成为非导通状态。因此，存储单元MC4存储的数据保持不变，不会受外部的数据写入的任何影响。即，在存储节点N1保持为低电平的电位，在存储节点N2保持为高电平的电位。

即，与成为高电位(2V)的位线BL2连接的双极型晶体管BP1的基极电流被存取晶体管Q3(截止状态)截止。因此，在双极型晶体管BP1的发射极E—集电极C间没有电流流通。

[SRAM 1000的读出工作]

图4是用于说明本发明实施例1的SRAM1000的读出工作的图。对于和图3相同的部分，标以相同的符号，并省略其说明。

另外，在读出工作中，对于与非选择列对应的存储单元MC1，MC3，由于构成存储单元的晶体管的工作和写入工作的情况在本质上是相同的，所以，也省略其说明。

下面，说明在选择列中存在的存储单元MC2，MC4的工作。另外，假定数据的读出从存储单元MC2开始进行。

在读出工作开始之前，位线BL1，/BL1，BL2，/BL2预充电为低电平(0V)。读出工作开始时，选择列的位线BL2，/BL2由电流源1，3提升到高电平。选择列的位线BL2，/BL2由电流源1，3提升到高电平后，处于选择行的字线WL1被激活。即，将2V的电压供给字线WL1。

下面，说明这时的存储单元MC2的工作。与存储单元MC2连接的字线WL1和位线对BL2，/BL2都处于选择状态。因此，存取晶体管Q3，Q4成为导通状态。假定在存储单元MC2的存储节点N1存储低电平的电位，在存储节点N2存储高电平的电位。

读出这样的存储单元MC2存储的数据时，从恒流源1，3向位线对BL2，/BL2供给适当大小的电流。该电流中由双极型晶体管BP1，BP2的电流放大倍数决定的电流经基极B流入存储单元。因此，电流源1，3必须设定为不会破坏存储单元MC2的数据的电流值。在图4中，例如使用200μA的电流源1，3。假定该电流中与其10％相当的20μA流入存储单元MC2。

驱动晶体管Q1成为导通状态，驱动晶体管Q2成为截止状态。因此，与成为导通状态的驱动晶体管Q1连接的双极型晶体管BP1中流过基极电流。因此，双极型晶体管BL1成为导通状态，电流源1的电流流入存储单元MC2。因此，位线BL2的电位降低。

另一方面，由于双极型晶体管BL2未成为导通状态，所以，位线/BL2的电位上升。

这样，在位线对BL2，/BL2中便发生电位差。通过由差动放大器(读出放大器)5检测并放大该电位差，便可将存储单元MC2的数据读出到外部。

如上所述，位线对BL2，/BL2的电位差是由流过双极型晶体管BP1的电流(发射极电流)发生的。该电流比通过基极B流入存储单元MC2的存储节点N1的电流(基极电流)大与双极型晶体管BP1的电流放大倍数相当的比例。因此，通过使用图44及图45的存储单元的现有的SRAM的读出工作也可以增大位线BL2的电位变化。因此，使用实施例1的SRAM1000可以实现高速的读出工作。

下面，说明非选择的存储单元MC4。存储单元MC4连接的字线WL2是非选择状态，存储单元MC4连接的位线对BL2，/BL2处于选择状态。这时，存取晶体管Q3，Q4是截止状态。因此，双极型晶体管BP1，BP2不通过电流。因此，存储单元MC4存储的数据保持不变，对存储单元MC4的数据的读出工作不会有任何影响。

如上所述，在实施例1的SRAM1000中，是在其存储单元的存取晶体管Q3，Q4与位线对BL，/BL之间设置双极型晶体管BP1，BP2的结构。因此，在写入工作以外的工作中，不会有大量的电流通过存取晶体管Q3，Q4流入存储单元的存储节点N1，N2。此外，即使在写入工作中，也不会有大量的电流通过存取晶体管Q3，Q4流入作为写入对象的存储单元以外的存储单元的存储节点N1，N2。

以上所述的情况，换言之，就是相当于提高了存储单元的反相器的增益。即，相当于增大了存储单元的目(静态噪声容限)。因此，在使用图44及图45的存储单元的现有的SRAM中，通过使(Wd/La)成为(Wa/La)的约3倍以上，可以提高存储单元的反相器的增益，但是，在实施例1的SRAM中则没有这种限制。

此外，即使使用驱动力小(Wd小)的驱动晶体管Q1，Q2，也可以利用双极型晶体管放大流入接地电位的电流。这样，设图2的驱动晶体管Q1，Q2的沟道宽度为Wd1、沟道长度为Ld1、存取晶体管Q3，Q4的沟道宽度为Wa1、沟道长度为La1，则可缩小驱动晶体管Q1，Q2的沟道宽度Wd1。即，可以使(Wd1/Ld1)/(Wa1/La1)等于1或小于1。这样，在实施例1的SRAM中，就可以缩小存储单元面积。

[存储单元的结构]

图5是表示在图2所示的存储单元中驱动晶体管Q1，Q2和存取晶体管Q3，Q4的栅极(第1多晶硅)的配置的平面图。

参见图5，在图2所示的存储单元中，有源层9a，9b在硅衬底的图中未示出的主表面上形成。在有源层9a，9b的上层，通过图中未示出的绝缘层形成第1多晶硅层7a，7b，7c，7d。第1多晶硅层7c和有源层9a通过第1埋入接触点11a而连接。第1埋入接触点11a通过在有源层9a和第1多晶硅7c之间形成的绝缘层(栅极氧化膜)上形成连接口而形成。同样，第1多晶硅层7d和有源层9b通过第1埋入接触点11b而连接。

以第1多晶硅层7a为栅极、以有源层9a为源极和漏极构成存取晶体管Q4。以第1多晶硅层7c为栅极、以有源层9b为源极和漏极构成驱动晶体管Q1。以第1多晶硅层7d为栅极、以有源层9a为源极和漏极构成驱动晶体管Q2。以第1多晶硅层7b为栅极、以有源层9b为源极和漏极构成存取晶体管Q3。

图6是表示将图2所示的存储单元的负载元件(高电阻元件)L1，L2再在图5所示的平面图形上形成时的平面图形的图。适当地省略了图5中从硅衬底的主表面看位于下层的平面图形。另外，对于和图5相同的部分，标以相同的符号，并省略其说明。

第2多晶硅层15，15a，15b经图中未示出的绝缘层在第1多晶硅层7a～7d的上层形成。第2多晶硅层15和有源层9b(图5)通过第2埋入接触点13c而连接。第2多晶硅层15和有源层9a(图5)通过第2埋入接触点13d而连接。第2多晶硅层15a和有源层9a(图5)通过第2埋入接触点13a而连接。第2多晶硅层15b和有源层9b(图5)通过第2埋入接触点13b而连接。在第2多晶硅层15，15a，15b的上层形成第3多晶硅层17b，17a。第2多晶硅层17b和第1多晶硅层7c通过第1接触孔18a而连接。第3多晶硅层17a和第1多晶硅层7d通过第1接触孔18b而连接。

图7是表示在图6所示的图形上再在上层形成的位线BL，/BL的平面图。对于和图6相同的部分，标以相同的符号，并省略其说明。

以具有平面图形21的形状的抗蚀剂为掩膜，向第3多晶硅层17a，17b进行离子注入。这样，在第3多晶硅层17a，17b中与图形21不重叠的部分，电阻值降低，从而可以用作布线特别是供给电源电位的布线。第3多晶硅层17a，17b中与图形21重叠的部分成为高电阻的多晶硅层，可以作为存储单元的负载元件L1，L2使用。

在第3多晶硅层17a，17b的上层，经图中未示出的绝缘膜层形成金属布线23a，23b。金属布线23a和第2多晶硅层15b(图6)通过第2接触孔19a而连接。金属布线23b和第2多晶硅层15a通过第2接触孔19b而连接。金属布线23a可以作为位线BL(图2)使用，金属布线23b可以作为位线/BL(图2)使用。

图8是沿图7所示的AA′线和BB′线的剖面图。沿AA′线的剖面图与以存储单元的中心为轴使沿BB′线的剖面图旋转180°的图相同。即，沿AA′线的剖面图与沿BB′线的剖面图是以存储单元的中心为轴、180°的旋转对称的关系。下面，说明沿BB′线的剖面图。对于和图5～图7相同的部分，标以相同的符号，并省略其说明。

参见图8，在硅衬底25的主表面上形成场氧化膜27。未形成场氧化膜27的硅表面的主表面成为有源层(有源区域)。在硅衬底25的有源层(有源区域)上，形成存取晶体管Q4的一边的源极/漏极区域9a1和另一边的源极/漏极区域9a2。在存取晶体管Q4的一边的源极/漏极区域9a1和另一边的源极/漏极区域9a2之间的有源层的上层，经图中未示出的绝缘层(栅极氧化膜)形成第1多晶硅层7a(存取晶体管Q4的栅极)。并且，第2多晶硅层7a(栅极)正下方的有源层成为存取晶体管Q4的沟道区域。

在存取晶体管Q4的一边的源极/漏极区域9a1上，形成双极型晶体管BP2的发射极9a4。另外，存取晶体管Q4的一边的源极/漏极区域9a1还起到双极型晶体管BP2的基极的功能。即，区域9a1既是存取晶体管Q4的一边的源极/漏极区域，又是双极型晶体管BP2的基极区域。

硅衬底25可以作为双极型晶体管BP2的集电极C使用。即，驱动晶体管Q1，Q2和存取晶体管Q3，Q4的背栅极端子成为双极型晶体管BP2的集电极C。

在硅衬底25的有源层上，形成杂质区域9a3。在杂质区域9a3的上层，经图中未示出的绝缘层形成第1多晶硅层7c。第1多晶硅层7c和杂质区域9a3通过图中未示出的绝缘层(栅极氧化膜)的连接口而连接。即，杂质区域9a3和第1多晶硅层7c通过第1埋入接触点11a(图5)而连接。区域9a1～9a4和存取晶体管Q4的沟道区域是图5的有源层9a的一部分。第1多晶硅层7c可以作为驱动晶体管Q1的栅极使用。第1多晶硅层7c的正下方的硅衬底25的有源层(未形成杂质区域9a3的部分)成为驱动晶体管Q1的沟道区域。在场氧化膜27上形成第1多晶硅层7b。因此，第1多晶硅层7b起布线的功能。

在第1多晶硅层7a～7c的上层，通过图中未示出的绝缘层形成第2多晶硅层15，15a，15b。第2多晶硅层15a和双极型晶体管BP的发射极区域9a4通过第2埋入接触点13a而连接。在第2多晶硅层15，15a，15b的上层，通过图中未示出的绝缘层形成第3多晶硅层17a，17b1，17b2，17b3。第3多晶硅层17b1和第1多晶硅层7c通过第1接触孔18a而连接。

第3多晶硅层17b2和图7的第3多晶硅层17b中与图形21重叠的部分相当，是高电阻的部分。即，第3多晶硅层17b2是负载元件L2。

第3多晶硅层17b1，17b3是图7的第3多晶硅层17b中与图形未重叠的部分，是低电阻的部分。

在第3多晶硅层17a，17b1～17b3的上层，通过图中未示出的绝缘层形成金属布线23a。金属布线23a和第2多晶硅层15b通过第2接触孔19a而连接。金属布线23a可以作为位线BL(图2)使用。

如上所述，在实施例1的SRAM中，通过设置双极型晶体管BP1，BP2来提高存储单元的反相器的增益(增大存储单元的目)，所以，可以使(Wd/Ld)/(Wa/La)大致等于1或小于1。如图5所示，(Wd/Ld)/(Wa/La)基本上等于1。

另外，双极型晶体管BP2(BP1)的发射极E在存取晶体管Q4(Q3)的一边的源极/漏极区域9a1中形成。作为基极B，使用存取晶体管Q4(Q3)的的一边的源极/漏极区域9a1，作为集电极C，使用驱动晶体管Q1，Q2和存取晶体管Q3，Q4的背栅极端子(硅衬底25)。

因此，通过设置双极型晶体管BP1，BP2，可以抑制存储单元的面积增大。另外，在驱动晶体管Q1，Q2和存取晶体管Q3，Q4的上层设置负载元件L1，L2，对抑制存储单元的面积增大也有贡献。

如上所述，在实施例1的SRAM1000中，通过设置双极型晶体管BP1，BP2来提高存储单元的反相器的增益，所以，可以缩小存储单元的面积。

此外，在实施例1的SRAM中，如上所述，即使是低电源电位(2V)，通过设置双极型晶体管BP1，BP2，也可以提高存储单元的反相器的增益。这样，在实施例1的SRAM1000中，就不使用如在现有例中说明的那样，通过在硅衬底的主表面上形成P沟道MOS晶体管作为负载元件而增大低电源电位时的存储单元的反相器增益的结构。因此，使用低电源电位时，也不会发生锁存放大器及存储单元面积增大的问题。

此外，在实施例1的SRAM1000中，利用双极型晶体管放大由与存储低电平的数据的存储节点连接的驱动晶体管引向接地的电流。因此，驱动位线所需要的时间短，从而可以高速读出。此外，在实施例1的SRAM1000中，在工作时电流只流过选择行和选择列的交叉点处的存储单元，所以，可以抑制工作电流。

[实施例1的变形例1]

作为实施例1的SRAM的存储单元的变形例，将存取晶体管Q3，Q4的阈值电压的绝对值设定为小于驱动晶体管Q1，Q2的阈值电压的绝对值。这样，便可增大所谓的存储单元的目。下面，详细说明其工作。

图9是表示变形例1的SRAM的读出工作状态的存储单元的传输特性的图。纵轴表示存储节点N1(图1)的电位，横轴表示存储节点N2(图1)的电位。作为电源电位Vcc，下面说明例如2V的情况。

参见图9，设字线WL的电压为V(WL)、存取晶体管Q3，Q4的阈值电压为Vtha、位线对BL，/BL的电压为V(BL)、双极型晶体管BP1，BP2的基极B—发射极E间电压为VbE，则图中箭头E所示的传输特性的高电平可以按如下方式决定。

即，[V(WL)—Vtha]和[V(BL)—Vbe]中小的成为传输特性的高电平(箭头E)。其中，双极型晶体管BP1，BP2的基极B—发射极E间电压VbE由形成PN结即基极-发射极的杂质浓度决定，通常，是约为0.4V～0.8V的值。

此外，设处于选择状态的字线的电压和处于选择状态的位线的电压都为电源电压Vcc(2V)。这时，将存取晶体管Q3，Q4的阈值电压Vtha设定为小于双极型晶体管BP1，BP2的基极—发射极间电压VbE的电压。即，将存取晶体管Q3，Q4的阈值电压Vtha设定为小于驱动晶体管Q1，Q2的阈值电压Vthd的电压。

这样，便可用V(BL)—VbE决定传输特性的高电平(箭头E)，结果，便可提高传输特性的高电平。这里，考虑了VbE和Vthd是大致相同的数值和将存储单元设计为使Vthd＝Vtha的情况下，根据背栅极效应，表观上成为Vthd＜Vtha的这两点。另一方面，由于设置了双极型晶体管BP1，BL2，所以，如箭头C所示，可以提高存储单元的反相器的增益。

如上所述，在实施例1的变形例1的SRAM中，既可以提高反相器的增益(箭头C)，又可以提高传输特性的高电平(箭头E)。

因此，即使在以低的电源电压工作时也具有增加数据保存的稳定性的效果。

[实施例1的变形例2]

在实施例1的变形例2中，除了剖面外，具有和实施例1相同的结构。

图10是变形例2的SRAM的存储单元的剖面图。图10的剖面图，是沿图7的AA′线和BB′线的剖面图。对于和图8相同的部分，标以相同的符号，并省略其说明。

参见图10，在硅衬底25的内部设置高浓度杂质层29。即，由于杂质浓度是比硅衬底25的浓度高，所以，高浓度杂质层29成为低电阻层。

这样，在变形例2中，由于在硅衬底25中设置了高浓度杂质层，所以，可以向整个存储单元阵列均匀地供给集电极电位Vccc。即，可以减小供给集电极电位Vccc时离电源供给节点的距离的影响。

此外，通过调整高浓度杂质层29的深度，可以调整与双极型晶体管BP1，BP2(图2)的集电极C串联连接的电阻的电阻值。即，沿箭头F的方向形成高浓度杂质层29时，相当于减小与集电极串联连接的电阻的电阻值。另一方面，沿箭头G所示的方向形成高浓度杂质层29时，相当于增大与集电极串联连接的电阻的电阻值。

这样，在变形例2的SRAM中，通过调整高浓度杂质层29的深度，可以调整与双极型晶体管BP1，BP2的集电极C串联连接的电阻的电阻值，从而可以限制写入时从发射极E向集电极C暂时流通的大电流。

[实施例2]

图11是表示本发明实施例2的SRAM的存储单元、字线和位线对的结构的局部放大图。

实施例2的SRAM的存储单元在以下方面与实施例1的SRAM的存储单元不同。即，在实施例1的SRAM的存储单元中，与存取晶体管Q1和Q2对应地分别配置双极型晶体管，这些双极型晶体管成为驱动对应的位线的电位电平的结构。与此相反，实施例2的SRAM的存储单元，成为沿列方向相邻的2个存储单元MC1和MC2的存取晶体管Q1共用双极型晶体管Q7、沿列方向相邻的存储单元MC2和MC3的存取晶体管Q2共用双极型晶体管Q8的结构。

在实施例1中，将包括双极型晶体管的结构称为存储单元，但是，下面，为了便于说明，将包括由负载元件L1和驱动晶体管Q1构成的第1反相器与由负载元件L2和驱动晶体管Q2构成的第2反相器交叉连接的双稳态元件和分别与第1和第2反相器交叉连接的连接点即第1和第2存储节点N1和N2连接的存取晶体管Q3和Q4的部分称为存储单元。

但是，在后面的说明中可知，在存储单元的平面图形中，双极型晶体管与相邻的存储单元的平面图形成为一体，从而成为共用的结构。

下面，在图11所示的3个存储单元MC1～MC3中，着眼于存储单元MC2，说明其结构和工作。对于列方向，通过反复形成与该存储单元MC2完全相同的图形，构成存储单元阵列。

由于实施例1的SRAM的存储单元为每1位存储元件中配置2个双极型晶体管的结构，所以，其集电极区域成为与MOS晶体管的背栅极共用的结构，而各双极型晶体管必须独立地具有基极区域和发射极区域。与此相反，在实施例2的SRAM中，由于每一个存储单元成为存在1个双极型晶体管的结构，所以，可以比实施例1的存储单元进一步抑制由于设置双极型晶体管而引起存储单元尺寸的增加。

参见图11，存储单元MC2包括在电源电位Vcc与接地电位GND之间具有串联连接的负载元件L1和驱动MOS晶体管Q1的第1反相器和在电源电位Vcc与接地电位GND之间具有串联连接的负载元件L2和驱动MOS晶体管Q2的第2反相器，第1反相器和第2反相器相互交叉地连接。将第1反相器的输出节点N1和第2反相器的输出节点N2分别称为第1和第2存储节点。因此，存储节点N1和N2的电位电平根据存储单元MC2存储的数据相互保持为互补的电位电平。存储单元MC2进而还包括连接在存储节点N1与输入输出节点P1之间的、其栅极与字线WL2连接的存取晶体管Q3和连接在存储节点N2与输入输出节点P2之间的、其栅极与字线WL2连接的存取晶体管Q4。

第1输入输出节点P1和其发射极与位线BL连接的双极型晶体管Q7的基极连接，第2输入输出节点P2和其发射极与位线/BL连接的双极型晶体管Q8的基极连接。双极型晶体管Q7和Q8的集电极分别与接地电位GND连接。

如后面说明的那样，虽然未特别限定，但是，通过采用使双极型晶体管Q7和Q8的集电极与存取晶体管Q3，Q4以及驱动晶体管Q1和Q2的背栅极为共用的区域的结构，可以进一步减小存储单元的面积。

双极型晶体管Q7的基极，还与比存储单元MC2更接近列方向的存储单元MC1的第1输入输出节点P1耦合。另一方面，双极型晶体管Q8的基极也成为与比存储单元MC2更接近列方向的存储单元MC3的第2输入输出节点P2耦合的结构。

通过将具有图11所示的结构的存储单元配置成阵列状，就可以将在实施例1的存储单元中每1位存储元件需要的2个的双极型晶体管减少为1个。因此，可以缩小存储单元的尺寸，缩小芯片尺寸，从而可以实现生产成本的降低。

在图11中，字线WL1、字线WL2、字线WL3分别根据从外部供给的地址信号进行排他性的选择，其电位电平采用高电平。因此，在2个存储单元中，即使双极型晶体管成为共用的结构，任意1个双极型晶体管的基极也不会同时与2个成为导通状态的存取MOS晶体管连接。即，在写入工作和读出工作中都基本上进行和实施例1的存储单元相同的工作。

图12是用于说明具有图11所示的存储单元的实施例2的SRAM的写入工作和读出工作的时序图。

在图12中，芯片选择信号/CS、地址信号Add、允许写入信号/WE、输入数据DiN和生产数据DOut是SRAM与外部的接口信号。

下面，首先说明数据的写入工作。在时刻t1，假定芯片选择信号/CS是激活状态(低电平)。

接着，在时刻t2，根据从外部供给的地址信号Add，根据指定了应选择的字线(存储单元阵列的行)的情况，对应的字线的电位电平成为激活状态(低电平)。

对于数据输入输出端子，供给了写入数据DiN后，在时刻t3，允许写入信号/WE成为激活状态(低电平)，从而指定写入工作。与此相应，预充电为低电平的位线对BL，/BL的电位电平分别驱动为对应的互补的电位电平。这时，例如，如果考虑在存储节点N1中原来存储着低电平、而位线BL的电位电平驱动为高电平的情况，则与位线BL连接的双极型晶体管Q7的发射极—基极间的电位差便成为大于该双极型晶体管的导通电压。因此，通过使双极型晶体管Q7导通，节点N1的电位电平便充电为高电平。与此相应，驱动晶体管Q2成为导通状态，存储节点N2的电位电平放电为低电平。另一方面，由于驱动晶体管Q1成为截止状态，所以，存储节点N1的电位电平，充电为高电平。即，通过保持存储数据的双稳态元件的状态反转，进行对应的数据的写入。

在时刻t5，允许写入信号/WE成为非激活状态(高电平)，从而结束写入工作。

接着，说明读出工作。

相应于地址信号Add的切换来选择对应的字线，在时刻t6，选择的字线的电位电平成为高电平。因此，存取晶体管Q3和Q4都成为导通状态，第1输入输出节点P1和第1存储节点N1连接，第2输入输出节点P2和第2存储节点N2连接。这时，例如，如果考虑在存储节点N2保持低电平的情况时，则与位线/BL连接的双极型晶体管Q8的发射极—基极间的电位差成为大于导通电压，从而该双极型晶体管Q8成为导通状态。与此相应，位线/BL的电位电平降低。另一方面，由于存储节点N1的电位电平是高电平，所以，与位线BL连接的双极型晶体管Q7未成为导通状态。因此，位线BL的电位电平上升。

通过检测并放大这样产生的位线对BL，/BL间的电位差，在时刻t8向数据输入输出端子输出读出数据。

图13是表示图11所示的实施例2的SRAM的存储单元的平面图形的平面图，图13(a)表示有源层和第1多晶硅层的图形，图13(b)表示第2多晶硅层的图形，图13(c)表示第3多晶硅层的图形和位线的图形。

与图5～图7所示的实施例1的SRAM的平面图形不同点在于，在实施例1中，存储单元的位线方向的边界位于第2埋入接触点13a和13b的外侧，与此相反，在实施例2中，存储单元的边界位于第2埋入接触点13a和13b之上。

其他方面，和图5～图7相同，对于相同的部分标以相同的符号，并省略其说明。

图14是表示将图13所示的存储单元排列成阵列状时的图形的图。

在图14中，在相邻的2个存储单元中，成为共用第2埋入接触点13a或13b的结构。如在图8中说明的那样，该第2埋入接触点13a或13b就是在存取晶体管的源极/漏极区域中共同的区域设置的双极型晶体管的发射极与第2多晶硅层15a或15b连接的连接孔。

因此，通过采用图14所示的存储单元阵列的配置，对于位线方向即存储单元阵列的列方向，可以实现相邻的2个存储单元共用1个双极型晶体管的结构。

通过采用这样的结构，对于存储单元的列方向，可以比实施例1的存储单元缩小存储单元面积。

[实施例3]

在实施例2的SRAM的存储单元阵列中，对于位线方向(列方向)，相邻的2个存储单元成为共用驱动对应的位线的电位电平的双极型晶体管的结构。与此相反，在实施例3的存储单元阵列中，与字线方向(行方向)相邻的存储单元成为共用驱动对应的位线的双极型晶体管的结构。

在实施例2的存储单元阵列中，配置在字线方向的存储单元成为与同一字线连接的结构。与此相反，在实施例3的存储单元中，与字线方向邻接的2个存储单元分别与不同的字线(字线WL0、字线WL1)连接。因此，在选择特定的存储单元时，则以排他的方式选择相互在字线方向上邻接的单元。

因此，可以避免在字线方向上邻接的2个存储单元共用的同一双极型晶体管的基极同时与成为导通状态(选择状态)的2个存取MOS晶体管连接。

通过采用这样的结构，和实施例2一样，可以减少每一位存储元件的双极型晶体管的数量，从而可以缩小存储单元面积。

另外，在实施例3中，在行方向上邻接的存储单元不会同时成为选择状态。因此，例如，选择了存储单元MC2时，通过将位线BL2和BL3配对，可以进行数据的读出或写入。因此，可以将每一存储单元的位线的条数从实施例2的2条减少为1条，从而可以使金属布线间距加宽。这就意味着提高了抗金属布线间短路的性能，从而可以提高制造的合格率。

下面，在图15所示的存储单元MC1～MC3中，以MC2的结构为中心进行说明。

存储单元MC2包括具有串联连接在电源电位Vcc与接地电位GND之间的第1负载元件L1和第1驱动晶体管Q1的第1反相器和具有串联连接在电源电位Vcc与接地电位GND之间的第2负载元件L2和第2驱动晶体管Q2的第2反相器。

第1和第2反相器交叉地连接，第1反相器的输出节点N1和第2反相器的输出节点N2分别与第1和第2存储节点对应。存储单元MC2进而还包括连接在第1存储节点N1与存储单元的第1输入输出节点P1之间的、其栅极与第1字线WL1连接的第1存取晶体管Q3和连接在第2存储节点N2与第2输入输出节点P2之间的第2存取晶体管Q4。

存储单元MC1和MC3的存取晶体管Q3和Q4都与字线WL0连接。

位线BL2和发射极连接的双极型晶体管Q7的基极成为与存储单元MC1的输入输出节点P2和存储单元MC2的输入输出节点P1都连接的结构。另一方面，发射极与位线BL3连接的双极型晶体管Q7成为与存储单元MC2的输入输出节点P2和存储单元MC3的输入输出节点P1都连接的结构。

双极型晶体管Q7的集电极与接地电位耦合。

如后面说明的那样，虽然不特别限定，但是，双极型晶体管Q7的集电极、驱动晶体管Q1和Q2以及存取晶体管Q3和Q4的背栅极通过采用具有共同的区域的结构，可以进一步减小存储单元的面积。

如上所述，例如字线WL1为选择状态时，根据与存储单元MC2的存储节点N1和N2的电位电平，双极型晶体管Q7成为导通状态或截止状态，从而位线BL2和BL3被驱动成与存储数据对应的电位电平。

在存储单元列的每1列，除了存储单元连接的字线交替地成为字线WL0或WL1的点外，读出工作和写入工作与在图12中说明的实施例2的工作一样。

图16是表示图15所示的实施例3的SRAM的存储单元的平面图形的平面图。

在图16中，示出了有源区图形111、成为存取晶体管或驱动晶体管的栅极的第1多晶硅层图形112。参见图16，通过以存储单元的边界框100为界、在该单元框100的各边按线对称折叠平面图，构成二维的阵列配置。有源区111a和第1多晶硅层图形112b的重叠部分与存取晶体管Q3对应。有源区111a和第1多晶硅层图形112a的重叠部分与驱动晶体管Q1对应。

有源区111b和第1多晶硅层图形112d的重叠部分与存取晶体管Q4对应，有源区111b和第1多晶硅层图形112c的重叠部分与驱动晶体管Q2对应。

第1多晶硅层图形112a和112c通过在半导体衬底表面的栅极氧化膜上开口的连接孔的第1埋入接触点113分别与有源区111h和111a连接。

有源区域111a中的区域115b，如后面说明的那样是接触孔，该部分与双极型晶体管的发射极区域相当。另一方面，有源区域111b中的接触孔115b也一样。

图17是表示在图16所示的平面图形上经图中未示出的绝缘层层叠的第2多晶硅层图形和在第2多晶硅层图形上经图中未示出的绝缘膜形成的第3多晶硅层图形的平面图。

在图17中，为了便于看图，适当地省略了有源区111等。

第2多晶硅层117形成了构成图15所示的负载元件L1、L2的薄膜晶体管(以下，称为TFT)的栅电极。该第2多晶硅层117通过在图中未示出的绝缘膜上开口的第2埋入接触点114与有源区111和第1多晶硅层112a及112c连接。第3多晶硅层119形成TFT的沟道区域和源极/漏极区域。第2多晶硅层117和第3多晶硅层119的重叠部分与TFT对应。第3多晶硅层119通过在图中未示出的绝缘层上开口的第3埋入接触点118与第2多晶硅层117连接。

图18是表示在图17所示的平面图形上经图中未示出的绝缘层层叠的第4多晶硅层图形的平面图。在图18中，为了便于看图，也适当地省略了第1多晶硅层图形以外的图形。

第4多晶硅层图形120a和120b构成字线。在图18中，2条字线120a和120b中的字线120b通过第4埋入接触点116与下层的第1多晶硅层图形112b和112d连接。

图19是表示在图18所示的平面图形上经图中未示出的绝缘层形成的金属布线图形的平面图。

金属布线21b是接地电位线(地线)，通过接触孔115a向驱动MOS晶体管Q1、Q2的源极区域和衬底(阱)供给接地电位。其中，如图19所示，在接触孔115a的中央部分，离子注入的杂质类型从P型改变为N型。N型区域是与驱动晶体管Q1和Q2的源极区域的接触部分，P型区域是与衬底的接触部分。

金属布线21a是位线，通过接触孔115b与有源区域111a和111b连接。

如上所述，该接触孔115b的部分是双极型晶体管的发射极区域，成为P型区域。

在该发射极区域115b的周围是N型的存取晶体管的源极区域。

此外，由于衬底是P型，所以，由上述发射极区域、存取晶体管的源极区域和衬底(阱)这3层构成PNP双极型晶体管。因此，双极型晶体管和存取晶体管的衬底内部的杂质区域的结构与图8所示的实施例1的结构相同。

图20是表示将图16～19所示的实施例3的存储单元配置成阵列状时的平面图形的图。如在图16中所示的的那样，与双极型晶体管的发射极区域相当的接触孔115b成为在与字线方向相邻的2个存储单元中共用的结构。另一方面，字线WL0和字线WL1成为与沿字线方向交替地排列的存储单元的存取晶体管Q3和Q4连接的结构。

因此，如在图15中说明的那样，可以将在实施例1中每1位存储元件需要2个的双极型晶体管减少为1个，可缩小存储单元尺寸和芯片尺寸，从而可以降低制造成本。

[实施例4]

存储单元阵列部分以外的结构，与图1所示的实施例1的SRAM的结构相同。

实施例4的SRAM的存储单元的结构是将实施例2的存储单元阵列的结构和实施例3的存储单元阵列的结构合在一起的结构。即，在二维配置的存储单元阵列中，成为在相邻的4个存储单元中共用1个双极型晶体管的结构。

即，参见图21，存储单元MC11利用字线WL1进行选择，其第2输入输出节点与发射极和位线BL2连接的双极型晶体管Q7的基极连接。另一方面，存储单元MC12利用字线WL0进行选择，其第1输入输出节点P1与发射极和位线BL2连接的双极型晶体管Q7的基极连接。

存储单元MC21利用字线WL3进行选择，其第2输入输出节点与双极型晶体管Q7的基极连接。存储单元MC22利用字线WL2进行选择，其第1输入输出节点与双极型晶体管Q7的基极连接。

双极型晶体管Q7的集电极与接地电位耦合。和第2及第3实施例的存储单元一样，通过采用该双极型晶体管Q7的集电极区域、存储单元中的驱动晶体管Q1和Q2的背栅极以及存取晶体管Q3和Q4的背栅极具有共同的区域的结构，可以进一步减小存储单元的面积。

通过采用图21所示的存储单元阵列的结构，由于属于相邻的2个列(位线方向)的存储单元分别利用不同的字线进行选择，所以，例如存储单元MC11和MC12就不会同时成为选择状态。另一方面，对于行方向(字线方向)，例如存储单元MC11和MC12也不会同时成为选择状态。因此，双极型晶体管Q7的基极连接的4个存取晶体管中就不会有2个以上同时成为导通状态。因此，在读出工作或写入工作中，双极型晶体管Q7就可以根据选择的存储单元的输入输出节点的电位电平驱动位线BL2的电位电平。

即，在实施例1中每1位存储元件需要2个双极型晶体管，而在实施例4的存储单元中，成为包含1/2个双极型晶体管的结构，所以，可以进一步缩小存储单元的面积。

图22、23、24和图25是表示图21所示的实施例4的存储单元的平面图形的图，是分别与实施例3的图16～图19进行对比的图。

与实施例3的平面图形不同的地方是，在实施例3的存储单元中，如图16所示，接触孔115b成为被存储单元的框100一分为二的结构，与此相反，在实施例4中，在存储单元的框100的内部，对于1个接触孔115b，成为包含其1/4的结构。因此，在实施例4的存储单元的框100内，对应于存在1/2个接触孔115b。

如在图16中说明的那样，该接触孔115b与存取晶体管Q3或Q4的源极区域和共用其基极区域的双极型晶体管的发射极区域对应。因此，在实施例4的存储单元中，对应于存在1/2个双极型晶体管。此外，对于和图16～图19相同的部分标以相同的符号，并省略其说明。

图26是表示将图22～图25所示的实施例4的存储单元的平面图形排列为二维阵列状时的结构的图。

在字线方向(行方向)，相邻的存储单元的存取晶体管通过第2埋入接触点116交替地与字线WL0或WL1连接。

与双极型晶体管的发射极对应的接触孔115b，成为由相邻的4个存储单元所共用的结构。因此，通过如图26所示来设置存储单元，可以比图20所示的实施例3的情况进一步缩小存储单元面积，从而可以实现缩小芯片尺寸即降低制造成本。

此外，和实施例3的存储单元一样，每一存储单元的位线的条数可以从实施例1的存储单元的2条减少为1条，从而可以加宽金属布线的间距。因此，可以提高抗金属布线间的短路的特性，从而可以提高生产合格率。

[实施例5]

图27是表示本发明实施例5的SRAM的存储单元、位线和字线的结构的局部放大图。

存储单元阵列以外的部分的结构，和图1所示的实施例1的SRAM一样。

实施例5的存储单元和图21所示的实施例4的存储单元不同的地方是以下两点。

第1，构成存储单元中的双稳态元件的2个反相器的结构包括：在电源电位Vcc和接地电位GND之间串联连接的负载元件、耗尽型MOS晶体管和驱动MOS晶体管。

这时，负载元件和耗尽型晶体管的连接点与反相器的输出节点即双稳态元件的存储节点对应。

第2，2个存取晶体管Q3和Q4与上述反相器中的耗尽型晶体管Q9和Q10的栅极共同连接，并且，它们的栅极与对应的字线连接。

即，实施例5的存储单元包括：具有串联连接在电源电位Vcc和接地电位GND之间的负载元件L1、耗尽型MOS晶体管Q9和驱动MOS晶体管Q1的第1反相器和具有串联连接在电源电位Vcc和接地电位GND之间的负载元件L2、耗尽型MOS晶体管Q10和驱动晶体管Q2的第2反相器。负载元件L1和耗尽型MOS晶体管Q9的连接点与第1反相器的输出节点即第1存储节点对应，负载元件L2和耗尽型晶体管Q10的连接点与第2反相器的输出节点即第2存储节点对应。第1和第2反相器相互交叉地连接，形成双稳态元件。即，存储节点N1与驱动晶体管Q2的栅极连接，存储节点N2与驱动晶体管Q1的栅极连接。

实施例5的存储单元，进而还包括连接在第1存储节点N1与第1输入输出节点P1之间的第1存取MOS晶体管Q3和连接在第2存储节点N2与第2输入输出节点P2之间的第2存取MOS晶体管Q4。存取晶体管Q3的栅极、耗尽型MOS晶体管Q9的栅极、耗尽型晶体管Q10的栅极和存取晶体管Q4的栅极都与字线WL1连接。

存取晶体管Q3和Q4与对应的字线WL1成为选择状态(低电平)相对应成为导通状态，与此相反，耗尽型晶体管Q9和Q10不论字线WL1是选择状态还是非选择状态都成为导通状态。

在图27中，例如存储单元MC12、MC13和MC22、MC23成为共用1个双极型晶体管Q7的结构。即，存储单元MC12的第2输入输出节点P2、存储单元MC13的第1输入输出节点P1、存储单元MC22的第2输入输出节点P2和存储单元MC23的第1输入输出节点P1都与发射极和位线BL3连接的双极型晶体管Q7的基极连接。

双极型晶体管Q7的集电极与接地电位耦合。

和实施例1～4一样，通过采用该双极型晶体管的集电极区域与存储单元中的驱动晶体管Q1和Q2、耗尽型MOS晶体管Q9和Q10以及存取晶体管Q3和Q4的背栅极具有共同区域的结构，可以进一步减小存储单元面积。

如图27所示，属于相互邻接的列的存储单元成为由不同的字线进行选择的结构。即，存储单元MC11和MC13由字线WL0进行选择，相反，属于介于存储单元MC11和MC13之间的列的存储单元MC12则由字线WL1进行选择。

这里，在构成存储单元中的双稳态元件的第1和第2反相器中即使存在耗尽型MOS晶体管Q9和Q10，由于不论字线是选择状态还是非选择状态，这些晶体管总是处于导通状态，所以，其工作基本上和图21所示的存储单元的工作一样。

但是，如以下说明的那样，通过采用存在耗尽型MOS晶体管Q9和Q10的结构，可以进一步减小存储单元的面积。

图28～图31是表示图27所示的存储单元的平面图形的平面图，是与实施例4的图22～图25分别对应的图。

实施例5的SRAM的存储单元的平面图形，和实施例4的存储单元的平面图形不同之处是以下几点。

实施例4的存储单元如图22所示，与存取晶体管A3和Q4的栅极电极对应的第1多晶硅层图形112b和112d为分别独立的图形，与此相反，在实施例5的存储单元中，与存取晶体管Q3和Q4以及耗尽型MOS晶体管Q9和Q10的栅极对应的第1多晶硅层图形为形成一体的图形即112E。

第2，对于第1多晶硅层图形112E，形成1个第4埋入接触点116，字线的第4多晶硅层20b通过该第4埋入接触点116与第1多晶硅层112E连接。

第3，在第1多晶硅层图形112E与有源区域111的重叠部分，为了使与耗尽型MOS晶体管Q9和Q10对应的部分成为耗尽型MOS晶体管，对于该部分的有源区域，通过预先进行指定剂量和指定注入能量的离子注入，其阈值成为比存取晶体管Q3和Q4及驱动晶体管Q1和Q2低的值。

如上所述，在实施例5的存储单元中，由于第4埋入接触点116可以对每一个存储单元只形成1个，所以，可以进一步减小存储单元面积。

图28是表示图27所示的实施例3的SRAM的存储单元的平面图形的平面图。

在图28中，示出了有源区域图形111、成为存取晶体管或驱动晶体管的栅极的第1多晶硅层图形112。参见图28，以存储单元的边界框100为界、在该单元框100的各边以线对称折叠平面图，构成二维的阵列配置。在有源区域111a和第1多晶硅层图形112e的重叠部分中靠近接触孔115b的区域与存取晶体管Q3对应，靠近第4埋入接触点116的区域与耗尽型MOS晶体管Q9对应。有源区域111a和第1多晶硅层图形112a的重叠部分与驱动晶体管Q1对应。

在有源区域111b和第1多晶硅层图形112E的重叠部分中靠近接触孔115b的区域与存取晶体管Q4对应，靠近第4埋入接触点116的区域与耗尽型MOS晶体管Q10对应。有源区域111b和第1多晶硅层图形112c的重叠部分与驱动晶体管Q2对应。

第1多晶硅层图形112a和112c通过在半导体衬底表面的栅极氧化膜上开口的接续孔的第1埋入接触点113分别与有源区域111b和111a连接。

有源区域111a中的区域115b如后面所述，是接触孔，该部分与双极型晶体管的发射极区域相当。另一方面，对于有源区域111b的接触孔115b也一样。

图29是表示在图28所示的平面图形上通过图中未示出的绝缘层形成的第2多晶硅层图形和在第2多晶硅层图形上通过图中未示出的绝缘膜形成的第3多晶硅层图形的平面图。

在图29中，为了便于看图，适当地省略了有源区域111等。

第2多晶硅层117形成构成图27所示的负载元件L1、L2的薄膜晶体管(以下，称为TFT)的栅极电极。该第2多晶硅层117通过在图中未示出的绝缘膜上开口的第2埋入接触点114与有源区域111、第1多晶硅层112a和111c连接。第3多晶硅层119形成TFT的沟道区域和源极/漏极区域。第2多晶硅层117和第3多晶硅层119的重叠部分与TFT对应。第3多晶硅层119通过在图中未示出的绝缘膜上开口的第3埋入接触点118与第2多晶硅层117连接。

图30是表示在图29所示的平面图形上经图中未示出的绝缘层层叠的第4多晶硅层图形的平面图。在图30中，为了便于看图，也适当地省略了第1多晶硅层图形以外的图形。

第4多晶硅层图形120a和120b构成字线。在图30中，2条字线120a和120b中，字线120b经第4埋入接触点116与下层的第1多晶硅层图形112b和112d连接。

图31是表示在图30所示的平面图形上经图中未示出的绝缘层形成的金属布线图形的平面图。

金属布线21b是接地电位线(地线)，经接触孔115a向驱动MOS晶体管Q1、Q2的源极区域和衬底(阱)供给接地电位。这里，如图31所示，在接触孔115a的中央部分进行离子注入的杂质类型从P型改变为N型。N型区域是与驱动晶体管Q1和Q2的源极区域的接触部分，P型区域是与衬底的接触部分。

金属布线21a是位线，经接触孔115b与有源区域111a和111b连接。

如上所述，该接触孔115b的部分是双极型晶体管的发射极区域，为P型区域。

在该发射极区域115b的周围存在N型的存取晶体管的源极区域。

此外，由于衬底(阱)是P型，所以，由上述发射极区域和存取晶体管的源极区域以及衬底(阱)这3层构成PNP双极型晶体管。因此，双极型晶体管和存取晶体管的衬底内部的杂质区域的结构和图8所示的实施例1的结构相同。

通过采用上述结构，与实施例4的存储单元相比，可以进一步缩小存储单元的面积。

图32是表示沿图28所示的AA′线的剖面的剖面图。

第4多晶硅层120b经第4埋入接触点116与第1多晶硅层112E连接。

另外，在经栅极氧化膜与第1多晶硅层112E接触的P衬底的表面注入低浓度的P型杂质，以该部分为沟道区域的晶体管Q9和晶体管Q10成为耗尽型晶体管。

图33是表示沿图28所示的BB′线的剖面的剖面图。

第1多晶硅层112c经在栅极氧化膜上开口而形成的第1埋入接触孔113与衬底的N区域连接。另一方面，第2多晶硅层117经第2埋入接触孔114与第1多晶硅层112c和由于第1埋入接触孔而露出的衬底表面连接。

这样，成为负载元件的TFT晶体管的漏极就与存取晶体管Q3的源极区域和驱动晶体管Q2的栅极连接。

成为负载元件L2的TFT的栅极电极的第3多晶硅层119经第3埋入接触点118与第2多晶硅层117连接。

通过采用上述结构，相邻的4个存储单元就成为共用同一个双极型晶体管的结构，并且，由于可以减少第4埋入接触孔的数量，所以，可以缩小存储单元的面积。因此，可以缩小芯片尺寸，换言之，可以降低制造成本。

此外，在本实施例5中，由于每一存储单元的位线的条数也可以从实施例1的2条减少为1条，所以，可以加宽金属布线的间距，从而可以提高抗金属布线间的短路的特性。这样，还具有提高生产合格率的优点。

[实施例6]

实施例6的存储单元与图11所示的实施例2的存储单元的结构不同之处是以下几点。

第1，构成存储单元中的双稳态元件的第1反相器包括串联连接在电源电位Vcc与接地电位GND之间的负载元件L1、驱动MOS晶体管Q1和耗尽型MOS晶体管Q11。

同样，构成双稳态元件的第2反相器也包括串联连接在电源电位Vcc与接地电位GND之间的负载元件L2、驱动MOS晶体管Q2和耗尽型MOS晶体管Q12。

第2，每一存储单元配置2条字线WL0和WL1。这里，字线WL0与耗尽型MOS晶体管Q11的栅极和存取晶体管Q4的栅极连接，字线WL1与耗尽型MOS晶体管Q12和存取晶体管Q3连接。

由于构成上述那样的结构，所以，即使字线WL0和字线WL1都成为非选择状态(低电平)时，耗尽型MOS晶体管Q11和Q12也都是导通状态，从而对存储数据的保存工作没有影响。

下面，说明对图34所示的存储单元的数据的读出工作和写入工作。

图35是用于说明对图34所示的存储单元的写入工作和读出工作的时序图，是与实施例2的图12对比的图。

下面，先说明写入工作。

在时刻t1，设芯片选择信号/CS为激活状态(低电平)。

根据从外部供给的地址信号Add选择对应的行，在时刻t2，对应的行的字线WL0和WL1都变为激活状态(高电平)。下面，说明向存储节点N1写入低电平、向存储节点N2写入低电平的情况。

在时刻t3，允许写入信号/WE成为激活状态(低电平)，相应地字线WL0保持选择状态(高电平)，字线WL1变为非选择状态(低电平)。从此状态开始位线BL和/BL的电位电平上升为高电平。这时，存取晶体管Q3和Q4中，只有与字线WL0连接的晶体管Q4成为导通状态。因此，例如，设节点N2预先保持为低电平，则位线/BL的电位电平成为高电平，相应地双极型晶体管Q8成为导通状态，从而提高节点N2的电位电平。这时，字线WL1是非选择状态，通过耗尽型MOS晶体管Q12流动的电流与字线WL1成为高电平的情况相比，得到了抑制。

因此，通过存取晶体管Q4、驱动晶体管Q2和耗尽型MOS晶体管Q12以过渡方式流动的电流值可以被抑制为比图11所示的实施例1的情况小的电流值。因此，便以该以过渡方式流动的电流为基极电流，抑制通过双极型晶体管Q8从位线/BL向地流动的电流值，从而可以抑制写入时的消耗电流。

下面，说明读出工作。

从外部重新供给地址信号Add，相应地与所选择的行对应的字线WL0和WL1在时刻t6都成为选择状态(高电平)。这时，由于允许写入信号/WE仍然是非激活状态(高电平)，所以，两个字线通过读出工作都保持高电平。

使位线对BL、/BL的电位电平上升到高电平时，存取晶体管Q3和Q4都成为导通状态，所以，根据存储节点N1和N2中分别保持的电位电平，双极型晶体管Q7或Q8的某一个成为导通状态，使对应的位线进行放电。因此，位线对BL和/BL的电位电平根据存储节点N1和N2存储的信息以互补方式变化。通过将该位线对的电位电平的变化输出到外部来输出数据输入输出端子DOut中读出的数据。

即，在读出工作中，由于耗尽型晶体管Q11和Q12都处于强的导通状态，所以，通过双稳态元件流动的过渡电流值与图12所示的读出时的电流值基本上相同。

通过采用上述结构，与数据的读出工作时相比，可以减小数据写入时的消耗电流，从而可以降低消耗电流。

图36～图38是表示图34所示的存储单元的平面图形的平面图，是与实施例5的平面图图28～图31对比的图。

下面，对于相同的部分标以相同的符号，并省略其说明。

实施例5的平面图形与实施例6的平面图形的不同之处是下述几点。

第1多晶硅层图形112b是存取晶体管Q3和耗尽型MOS晶体管Q12的栅极电极，同时兼作字线。另一方面，第1多晶硅层图形112d是存取晶体管Q4的栅极和耗尽型MOS晶体管Q11的栅极电极，同时也兼作字线。因此，如实施例5的图30所示的那样，作为字线没有使用第4多晶硅层图形的结构。

即，由于MOS晶体管Q1、Q12和Q2、Q11与字线的延伸方向相邻地配置，所以，不必使用其他布线层来配置字线。

第4多晶硅层120可以作为接地布线(地线)使用。

另外，虽然不一定限于以下的结构，但是，在图38所示的本实施例中，用第2金属层形成位线123，利用通孔122与第1金属布线121连接。

这里，第1金属布线121c虽然不特别加以限定，但可使用于行选择系统电路的信号传递。

[实施例7]

实施例7的存储单元的结构与实施例1的存储单元的结构不同之处是以下几点。

首先，对每一个存储单元配置的位线为1条。

第2，按照位线为1条的情况，为了防止同一存储单元中的存取MOS晶体管Q3和Q4同时成为导通状态，对各存储单元配置2条字线作为1对。

通过采用这样的结构，可以将1位的存储单元所需要的双极型晶体管从实施例1的每一个存储单元的2个减少为1个，从而可以缩小存储单元的面积。

在图39中，在数据的读出工作中，与各存储单元相对应地设定在2条字线中选择预先确定的1条。例如，选择偶数的字线WL0、WL2等，根据读出数据驱动对应的位线的电位。

另一方面，在写入工作中，根据写入的数据选择与各存储单元对应的2条字线中的1条字线。

图40～图42是表示实施例7的存储单元的平面图形的平面图，是与实施例6的平面图图36～图38对应的图。

对于和实施例5的平面图形图的图28～图31相同的部分标以相同的符号。在实施例7的存储单元中，第2多晶硅层图形117为字线，第3多晶硅层119为TFT的栅极电极，第4多晶硅层120形成作为负载元件的TFT的沟道和源极/漏极布线。

金属布线121b是地线布线，通过接触孔115a向衬底、驱动晶体管Q1和Q2的源极供给接地电位。

金属布线121b是位线。

本发明的第1方面所述的静态型半导体存储器，除了可以不发生闭锁(latchup)问题从而实现低电源电位化外，由于分别属于相互相邻的存储单元的至少2个输入输出节点成为共用驱动位线的电位电平的双极型晶体管的结构，所以，可以缩小存储单元的面积，从而可以缩小芯片面积和降低制造成本。

本发明的第2方面所述的静态型半导体存储器，除了可以不发生闭锁问题从而实现低电源电位化外，由于在列方向相邻的2个存储单元成为共用驱动对应的位线的电位电平的双极型晶体管的结构，所以，可以缩小存储单元的面积。

本发明的第3方面所述的静态型半导体存储器，除了可以不发生闭锁问题从而实现低电源电位化外，由于双极型晶体管的基极区域和存取MOS晶体管的源极或漏极区域成为共用半导体主表面上的区域的结构，所以，可以抑制由于设置双极型晶体管而引起的存储单元面积的增大。

本发明的第4方面所述的静态型半导体存储器，除了可以不发生闭锁问题从而实现低电源电位化外，由于在行方向相邻的2个存储单元成为共用驱动对应的位线的电位电平的双极型晶体管的结构，所以，可以缩小存储单元的面积。

本发明的第5方面所述的静态型半导体存储器，除了可以不发生闭锁问题从而实现低电源电位化外，由于双极型晶体管的基极区域和存取MOS晶体管的源极或漏极区域成为共用半导体衬底的主表面的区域的结构，所以，可以抑制由于设置双极型晶体管而引起存储单元面积的增大。

本发明的第6方面所述的静态型半导体存储器，除了可以不发生闭锁问题从而实现低电源电位化外，由于相邻的2列2行的存储单元成为共用驱动对应的位线的电位电平的双极型晶体管的结构，所以，可以抑制存储单元面积的增大。

而且，可以采用每一个存储单元配置的位线为1条的结构，这样，便可加宽金属布线间的间距，防止金属布线间发生短路等现象，从而可以提高生产合格率。

本发明的第7方面所述的静态型半导体存储器，除了可以不发生闭锁问题从而实现低电源电位化外，由于相邻的4个存储单元成为共用驱动对应的位线的双极型晶体管的结构，所以，可以使连接对应的字线和存取MOS晶体管的栅极的连接孔对于每一个存储单元为1个，从而可以缩小存储单元的面积。

本发明的第8方面所述的静态型半导体存储器，除了可以不发生闭锁问题从而实现低电源电位化外，由于双极型晶体管的基极区域和存取MOS晶体管的源极或漏极区域成为共用半导体表面上的区域的结构，所以，可以抑制由于设置双极型晶体管而引起存储单元面积的增大。

本发明的第9和第10方面所述的静态型半导体存储器，除了可以不发生闭锁问题从而实现低电源电位化外，由于在写入数据时可以限制向对应的存储节点充电的反相器的工作电流，从而可以减少写入工作时的功耗。

本发明的第11方面所述的静态型半导体存储器，除了本所述的第9方面发明的静态型半导体存储器的效果外，由于存取MOS晶体管和作为工作电流控制装置的耗尽型MOS晶体管的栅极电极由形成为一体的多晶硅层形成，所以，可以抑制存储单元面积的增大。

本发明的第12方面所述的静态型半导体存储器，除了可以不发生闭锁问题从而实现低电源电位化外，由于双极型晶体管的基极区域和对应的存取MOS晶体管的源极或漏极区域成为共用半导体主表面上的区域的结构，所以，可以抑制设置双极型晶体管时存储单元面积的增大。

本发明的第13方面所述的静态型半导体存储器，除了可以不发生闭锁问题从而实现低电源电位化外，由于在列方向相邻的2个存储单元成为共用驱动对应的位线的电位电平的双极型晶体管的结构，所以，可以抑制存储单元面积的增大。而且，由于每一个存储单元配置的位线为1条，所以，可以加宽金属布线间的间距，可以抑制金属布线间发生短路等现象，从而可以提高生产合格率。

本发明的第14方面所述的静态型半导体存储器，除了可以不发生闭锁问题从而实现低电源电位化外，由于双极型晶体管的基极区域和对应的存取MOS晶体管的源极或漏极区域成为共用半导体衬底的主表面上的区域的结构，所以，即使在设置双极型晶体管时也可以抑制存储单元面积的增大。

Claims

1.一种静态型半导体存储器，其特征在于：具有多条字线、与上述字线交叉地设置多条位线和包含与上述字线和上述位线的交点对应地配置成矩阵状的多个存储单元的存储单元阵列，各上述存储单元包括2个输入输出节点、保存存储数据的双稳态元件和按照选择对应的字线的情况切换上述双稳态元件与上述输入输出节点的连接的切换装置，还具有在分别属于相邻的上述存储单元的至少每2个输入输出节点设置的、根据所选择的存储单元的上述输入输出节点的电位电平而驱动对应的上述位线的电位电平的多个双极型晶体管。

2.权利要求1所述的静态型半导体存储器，其特征在于：上述字线与上述存储单元阵列的各行对应地设置，上述位线与上述存储单元阵列的各列对应地设置，上述双稳态元件具有第1和第2存储节点，上述切换装置包括按照选择对应的字线的情况分别切换上述第1存储节点与上述2个输入输出节点中的第1输入输出节点的连接和上述第2存储节点与上述2个输入输出节点中的第2输入输出节点的连接的第1和第2存取MOS晶体管，上述多个双极型晶体管包括在上述位线对中的一条与属于对应的列的上述存储单元之间、在沿列方向相邻地排列的每2个存储单元中设置的多个第1双极型晶体管和在上述位线对中的另一条与属于对应的列的上述存储单元之间、在与连接上述第1双极型晶体管的2个存储单元沿列方向错开1个存储单元的每2个存储单元中设置的多个第2双极型晶体管，各上述第1双极型晶体管的发射极与对应的位线连接，基极与对应的存储单元的2个第1输入输出节点连接，各上述第2双极型晶体管的发射极与对应的位线连接，基极与对应的存储单元的2个第2输入输出节点连接，各上述第1和第2双极型晶体管的集电极与上述第1和第2存取MOS晶体管的背栅极连接。

3.权利要求2所述的静态型半导体存储器，其特征在于：上述第1和第2双极型晶体管与上述第1和第2存取MOS晶体管在形成上述静态型半导体存储器的半导体衬底的主表面上形成，上述第1双极型晶体管的基极区域、上述第1输入输出节点和上述第1存取MOS晶体管的源极或漏极区域共用上述主表面上的区域，上述第2双极型晶体管的基极区域、上述第2输入输出节点和上述第2存取MOS晶体管的源极或漏极区域共用上述主表面上的区域。

4.权利要求1所述的静态型半导体存储器，其特征在于：上述字线与上述存储单元阵列的各行对应地设置，上述位线与上述存储单元阵列的各列对应地设置，上述双稳态元件具有第1和第2存储节点，上述切换装置包括按照选择对应的字线的情况分别切换上述第1存储节点与上述2个输入输出节点中的第1输入输出节点的连接和上述第2存储节点与上述2个输入输出节点中的第2输入输出节点的连接的第1和第2存取MOS晶体管，构成上述字线对的2条字线对于属于对应的行的上述存储单元交替地与上述第1和第2存取MOS晶体管的栅极连接，上述多个双极型晶体管与和在行方向上相邻地排列的各2个存储单元对应地设置，各上述双极型晶体管的发射极与对应的位线连接，基极与对应的一个存储单元的第1输入输出节点和对应的另一个存储单元的第2输入输出节点连接，各上述双极型晶体管的集电极与上述第1和第2存取MOS晶体管的背栅极连接。

5.权利要求4所述的静态型半导体存储器，其特征在于：上述双极型晶体管和上述第1及第2存取MOS晶体管在形成上述静态型半导体存储器的半导体衬底的主表面上形成，上述双极型晶体管的基极区域、对应的上述第1和第2输入输出节点、对应的上述第1存取MOS晶体管的源极或漏极区域、以及对应的上述第2存取MOS晶体管的源极或漏极区域共用上述主表面上的区域。

6.权利要求1所述的静态型半导体存储器，其特征在于：上述字线与上述存储单元阵列的各行对应地设置，上述位线与上述存储单元阵列的各列对应地设置，上述双稳态元件具有第1和第2存储节点，上述切换装置包括按照选择对应的字线的情况分别切换上述第1存储节点与上述2个输入输出节点中的一个输入输出节点的连接和上述第2存储节点与上述2个输入输出节点中的另一个输入输出节点的连接的第1和第2存取MOS晶体管，构成上述字线对的2条字线对于属于对应的行的上述存储单元交替地与上述第1和第2存取MOS晶体管的栅极连接，上述多个双极型晶体管与分别属于相邻的2行2列的存储单元的4个上述输入输出节点对应地设置，各上述双极型晶体管配置为在最接近上述存储单元阵列的对角方向上存在其他双极型晶体管，各上述双极型晶体管的发射极与对应的位线连接，基极与对应的存储单元的上述4个输入输出节点连接，各上述双极型晶体管的集电极与上述第1和第2存取MOS晶体管的背栅极连接。

7.权利要求6所述的静态型半导体存储器，其特征在于：还具有供给与上述存储数据的第1电平对应的第1电位的第1电源和供给与上述存储数据的第2电平对应的第2电位的第2电源，各上述双稳态元件包括具有串联连接在上述第1电源和上述第2电源之间的第1负载元件、第1耗尽型MOS晶体管和第1驱动MOS晶体管的第1反相器和串联连接在上述第1电源和上述第2电源之间的第2负载元件、第2耗尽型MOS晶体管和第2驱动MOS晶体管的第2反相器，第1负载元件和第1耗尽型MOS晶体管的连接点即上述第1存储节点与上述第2驱动MOS晶体管的栅极连接，第2负载元件和第2耗尽型MOS晶体管的连接点即上述第2存储节点与上述第1驱动MOS晶体管的栅极连接，上述第1及第2耗尽型MOS晶体管和上述第1及第2存取MOS晶体管在形成上述静态型半导体存储器的半导体衬底的主表面上形成，并且它们的栅极电极是形成为一体的多晶硅层。

8.权利要求6所述的静态型半导体存储器，其特征在于：上述双极型晶体管和上述第1及第2存取MOS晶体管在形成上述静态型半导体存储器的半导体衬底的主表面上形成，上述双极型晶体管的基极区域、对应的上述第1和第2输入输出节点、对应的上述第1存取MOS晶体管的源极或漏极区域、以及对应的上述第2存取MOS晶体管的源极或漏极区域共用上述主表面上的区域。

9.权利要求1所述的静态型半导体存储器，其特征在于：上述字线与上述存储单元阵列的各行对应地设置，上述位线与上述存储单元阵列的各列对应地设置，各上述双稳态元件包括第1及第2存储节点和相互交替地连接的、两者的连接点与上述第1及第2存储节点对应的第1及第2反相器，上述第1反相器和第2反相器分别具有控制工作电流的第1及第2工作电流控制装置，上述切换装置包括按照选择对应的字线对中的第1字线的情况切换上述第1存储节点和上述2个输入输出节点中的第1输入输出节点的连接的第1存取MOS晶体管和按照选择对应的字线对中的第2字线的情况切换上述第2存储节点和上述2个输入输出节点中的第2输入输出节点的连接的第2存取MOS晶体管，上述第1和第2工作电流控制装置分别在上述第2和第1字线为非选择时与选择时相比限制工作电流，上述多个双极型晶体管包括在上述位线对中的一条与属于对应的列的上述存储单元之间、与列方向相邻地排列的每2个存储单元中设置的多个第1双极型晶体管和在上述位线中的另一条与属于对应的列的上述存储单元之间、在与连接上述第1双极型晶体管的2个存储单元沿列方向错开1存储单元的每2个存储单元中设置的第2双极型晶体管，各上述第1双极型晶体管的发射极与对应的位线连接，基极与对应的存储单元的2个第1输入输出节点连接，各上述第2双极型晶体管的发射极与对应的位线连接，基极与对应的存储单元的2个第2输入输出节点连接，各上述第1和第2双极型晶体管的集电极与上述第1和第2存取MOS晶体管的背栅极连接。

10.权利要求9所述的静态型半导体存储器，其特征在于：还具有供给与存储数据的第1电平对应的第1电位的第1电源和供给与存储数据的第2电平对应的第2电位的第2电源，上述第1反相器具有串联连接在上述第1电源和上述第2电源之间的第1负载元件、第1驱动MOS晶体管和作为上述第1工作电流控制装置的第1耗尽型MOS晶体管，上述第1负载元件和上述第1驱动MOS晶体管的连接点与上述第1存储节点对应，上述第2反相器具有串联连接在上述第1电源和上述第2电源之间的第2负载元件、第2驱动MOS晶体管和作为上述第2工作电流控制装置的第2耗尽型MOS晶体管，上述第2负载元件和上述第2驱动MOS晶体管的连接点与上述第2存储节点对应，

上述第1和第2存储节点分别与上述第2和第1驱动MOS晶体管的栅极连接，上述第1和第2耗尽型MOS晶体管的栅极分别与上述第2和第1字线连接。

11.权利要求10所述的静态型半导体存储器，其特征在于：上述第1及第2耗尽型MOS晶体管和上述第1及第2存取MOS晶体管在形成上述静态型半导体存储器的半导体衬底的主表面上形成，上述第1存取MOS晶体管的栅极电极和第2耗尽型MOS晶体管的栅极电极是形成为一体的多晶硅层，上述第2存取MOS晶体管的栅极电极和第1耗尽型MOS晶体管的栅极电极是形成为一体的多晶硅层。

12.权利要求9所述的静态型半导体存储器，其特征在于：上述第1及第2双极型晶体管和上述第1及第2存取MOS晶体管在形成上述静态型半导体存储器的半导体衬底的主表面上形成，上述第1双极型晶体管的基极区域、上述第1输入输出节点和上述第1存取MOS晶体管的源极或漏极区域共用上述主表面上的区域，上述第2双极型晶体管的基极区域、上述第2输入输出节点和上述第2存取MOS晶体管的源极或漏极区域共用上述主表面上的区域。

13.权利要求1所述的静态型半导体存储器，其特征在于：上述字线与上述存储单元阵列的各行对应地设置，上述位线与上述存储单元阵列的各列对应地设置，上述双稳态元件具有第1和第2存储节点，上述切换装置包括按照选择对应的字线对中的1个第1字线的情况切换上述第1存储节点与上述2个输入输出节点中的第1输入输出节点的连接的第1存取MOS晶体管和个选择对应的字线中的另1个第2字线的情况切换上述第2存储节点与上述2各输入输出节点中的第2输入输出节点的连接的第2存取MOS晶体管，上述多个双极型晶体管包括在上述位线与属于对应的列的上述存储单元之间、与在列方向相邻地配置的每2个存储单元对应地设置的、根据对应的存储单元的上述第1输入输出节点的电位电平驱动对应的上述位线的电位电平的多个第1双极型晶体管和在上述位线与属于对应的列的上述存储单元之间、与连接上述第1双极型晶体管的2个存储单元沿列方向错开1个存储单元的每2个存储单元对应地设置的、根据对应的存储单元的第2输入输出节点的电位电平驱动对应的上述位线的电位电平的多个第2双极型晶体管，各上述第1双极型晶体管的发射极与对应的位线连接，基极与对应的存储单元的2个第1输入输出节点连接，各上述第2双极型晶体管的发射极与对应的位线连接，基极与对应的存储单元的2个第2输入输出节点连接，各上述第1和第2双极型晶体管的集电极与上述第1和第2存取MOS晶体管的背栅极连接。

14.权利要求13所述的静态型半导体存储器，其特征在于：上述第1及第2双极型晶体管和上述第1及第2存取MOS晶体管在形成上述静态型半导体存储器的半导体衬底的主表面上形成，上述第1双极型晶体管的基极区域、上述第1输入输出节点和上述第1存取MOS晶体管的源极或漏极区域共用上述主表面上的区域，上述第2双极型晶体管的基极区域、上述第2输入输出节点和上述第2存取MOS晶体管的源极或漏极区域共用上述主表面上的区域。