CN104810053B - 用于可编程集成电路器件的配置位架构 - Google Patents

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Abstract

在集成电路器件上的存储器单元阵列包括布置成至少一列的多个存储器单元。每个存储器单元包括形成两个互补存储器节点的多个晶体管。每个互补存储器节点被连接到相应的上拉或者下拉晶体管对，该上拉或者下拉晶体管对被串联连接并且在它们之间具有共享节点。对于存储器单元中的一个特定存储器单元，共享节点中的与互补存储器节点中的一个互补存储器节点相关联的一个共享节点被直接连接到与在存储器单元中的第二存储器单元中的对应的互补存储器节点相关联的对应的相应的共享节点，并且共享节点中的与互补存储器节点中的另一互补存储器节点相关联的另一共享节点被直接连接到与在存储器单元中的第三存储器单元中的对应的互补存储器节点相关联的对应的共享节点。

Description

用于可编程集成电路器件的配置位架构
技术领域
本发明涉及用于可编程集成电路器件(例如，现场可编程门阵列或者FPGA)的配置位架构，并且尤其涉及具有降低的漏电的这样的架构。
背景技术
早期的可编程器件是一次性可配置的。例如，可以通过“烧断”(即，打开)熔丝连接来实现配置。备选地，配置可以被存储在可编程只读存储器中。那些器件通常向用户提供配置器件用于“乘积和”(或者“乘积项(P-TERM)”)逻辑运算的能力。后来，并入可擦可编程只读存储器(EPROM)以用于配置的这样的可编程逻辑器件变得可用，从而允许器件被重新配置。
再后来，并入静态随机存取存储器(SRAM)元件以用于配置的可编程器件变得可用。也可以被重新配置的这些器件将它们的配置存储在诸如EPROM之类的非易失性存储器中，当器件被加电时，配置从非易失性存储器中被加载到配置元件。这些器件一般向用户提供对器件进行配置以用于查找表类型的逻辑操作的能力。
配置元件的一个特性是漏电，这增加可编程器件的功率消耗。可以通过在配置存储器中使用堆叠的上拉(pull-up)或者下拉(pull-down)晶体管来降低漏电。然而，随着晶体管特征尺寸降低，由于在隔离堆叠晶体管之间的节点方面的困难，在没有大的器件面积惩罚的情况下实现堆叠晶体管变得越来越困难。
发明内容
通过以在下文中详细描述的交替模式有意地互连邻近的配置存储器单元(memorycell)的共享节点，无能力隔离在两个上拉或者下拉晶体管之间的共享节点被转变成优点。依赖于在每个单元中存储的特定配置位，互连节点将要么漏电要么不漏电。在节点不漏电的情况下，相比不包括互连节点的架构，情况被改善。在节点确实漏电的情况下，情况不比不包括互连节点的结构差。如下所见，因为大部分可编程器件配置位流主要包含零，所以不漏电的共享节点通常将占主导，并且在大部分情况下漏电被降低。
根据本发明，提供了在集成电路器件上的存储器单元阵列，包括布置成至少一列的多个存储器单元。每个存储器单元包括形成两个互补存储器节点的多个晶体管，其中互补存储器节点中的一个互补存储器节点存储值，并且互补存储器节点中的另一互补存储器节点存储该值的补码。互补存储器节点中的每个相应的互补存储器节点被连接到相应的上拉或者下拉晶体管对。相应的上拉或者下拉晶体管对被串联连接，并且在它们之间具有相应的共享节点。对于存储器单元中的一个特定存储器单元，相应的共享节点中的与互补存储器节点中的一个节点相关联的一个相应的共享节点，被直接连接到与在存储器单元中的第二存储器单元中的对应的互补存储器节点相关联的对应的相应的共享节点，并且相应的共享节点中的与互补存储器节点中的另一互补存储器节点相关联的另一相应的共享节点被直接连接到与在存储器单元中的第三存储器单元中的对应的互补存储器节点相关联的对应的相应的共享节点。
还提供了并入这样的存储器阵列的可编程集成电路器件，以及形成这样的存储器阵列的方法。
附图说明
考虑到下面的详细描述，与附图相结合进行理解，本发明的进一步的特征、其本质及各种优点将显而易见，在附图中，相同的附图标记通篇指相同的部分，并且在附图中：
图1示出了已知的存储器单元配置；
图2示出了具有堆叠上拉晶体管的已知的存储器单元配置；
图3示出了具有堆叠上拉晶体管的根据本发明的实施例的存储器单元的布置；
图4示出了具有堆叠下拉晶体管的根据本发明的实施例的存储器单元的布置；
图5示出了针对第一组数据值的漏电对图4的布置的影响；
图6示出了针对第二组数据值的漏电对图4的布置的影响；
图7是用于形成存储器结构的根据本发明的实施例的方法的流程图；以及
图8是采用并入本发明的可编程逻辑器件的示例性系统的简化框图。
具体实施方式
众所周知，FPGA或者类似的可编程器件可以包括逻辑元件，逻辑元件中的每个元件包含查找表，该查找表可以被编程或者配置为通过加载具有特定位值集合的查找表，对每个可能输入集合提供期望的输出集合。类似地，逻辑元件可以由可配置互连导体互连，可配置互连导体允许逻辑元件的输入和输出按照期望被路由。在这样的器件中，一般来说，查找表的加载，以及互连导体的配置，由配置位集合(有时称为“配置位流”)实现，在查找表的情况下，其表示在查找表中的值，以及在互连导体的情况下，其选择性地关断在连接一个导体到另一个导体的开关(例如，晶体管)以实现期望的路由。
配置位可以被存储于在为该目的提供的存储器单元中的可编程器件上。虽然配置存储器单元可以位于靠近它们编程的逻辑或者互连部件，但是配置存储器单元倾向于靠近彼此聚合于在可编程器件上的一个或者多个阵列中。
用于已知的配置存储器单元100的典型的配置在图1中示出。在存储器单元100中，位被存储于在相应的上拉和下拉晶体管111、121和112、122之间的两个互补节点mem0101和mem1102上。使用写入晶体管131、132通过将信号应用到写入字线wwl 103、写入位线wbl104和反写入位线wblb 114来实现写入。使用读取晶体管106和由读取字线rwl 108门控制的读取晶体管107在读取位线rbl105处来实现读取。虽然存储器单元100使用八个晶体管，但是，其他配置是可能的，诸如六晶体管存储器单元(未示出)。
为了降低存储器单元100中的漏电，可以在存储器单元200(图2)中使用已知的备选架构，其中上拉晶体管111、112可以由堆叠上拉晶体管211、221和212、222取代。
堆叠上拉(或下拉)晶体管以降低存储器单元200中的漏电的能力至少部分依赖于隔离节点231和232的能力。然而，随着器件特征尺寸变得更小，在没有大的面积惩罚的情况下实现这样的隔离变得更加困难。例如，在非平面多栅极场效应管(通常称为finFET)中，隔离这些节点的面积惩罚可以接近100％(即，单元尺寸将接近翻倍)。
本发明的实施例通过有意地连接在邻近晶体管对中的那些节点，允许上拉或者下拉晶体管的堆叠具有小的面积惩罚从而利用在隔离在堆叠晶体管之间的节点(在下文中称为“堆叠上拉节点”或者“堆叠下拉节点”)方面的困难。节点以交替的方式连接，其中与在特定单元中的两个互补存储器节点之一相关联的堆叠上拉或者下拉节点被连接到与在特定单元的一侧(即，“上方”或“下方”)的相邻单元中的相应的互补存储器节点相关联的堆叠上拉或者下拉节点，而与在特定单元中的两个互补存储器节点中的另一节点被连接到与在特定单元的另一侧(即，“下方”或“上方”)的相邻单元中的相应的另一互补存储器节点相关联的堆叠上拉或者下拉节点。换句话说，在特定单元中的两个堆叠上拉或者下拉节点中的每个节点被连接到在相邻单元中的相应的堆叠上拉或者下拉节点，但是两个堆叠上拉或者下拉节点被连接到在不同的相邻单元中的堆叠上拉或者下拉节点。具体地，如果与在“当前”单元中的互补存储器节点之一相关联的堆叠上拉或者下拉节点被连接到与在当前单元“上方”的单元中的互补存储器节点中的相应的一个节点相关联的堆叠上拉或者下拉节点，则与在“当前”单元中互补存储器节点中的另一个节点相关联的堆叠上拉或者下拉节点被连接到与在当前单元“下方”的单元中的互补存储器节点中的相应的另一个节点相关联的堆叠上拉或者下拉节点。
该布置的互连在本说明书和后面的权利要求书中被称为“交替互补模式”。具体地，在后面的权利要求书中使用的术语“交替互补模式”或其变体应当仅参考该描述，而不是参考任何词典或者其他外部资源使用。
图3示出了涉及到三个存储器单元301、302、303的这样的布置，它们每个都类似于存储器单元200。在该布置中的中心单元302对应于上面所指的“当前”单元，而上单元303对应于在当前单元“上方”的单元，下单元301对应于在当前单元“下方”的单元。如可以看到的那样，与中心单元302的mem0节点101相关联的堆叠上拉节点231通过连接240连接到与下单元301的mem0节点101相关联的堆叠上拉节点231，而与中心单元302的mem1节点102相关联的堆叠上拉节点232通过连接241连接到与上单元303的mem1节点102相关联的堆叠上拉节点232。
如还可以看到的那样，该模式继续到进一步的相邻单元，其中与下单元301的mem1节点102相关联的堆叠上拉节点232具有延伸到与在下单元301下方的另一单元的mem1节点102相关联的不可见的堆叠上拉节点232的连接242，以及类似地，其中与上单元303的mem0节点101相关联的堆叠上拉节点231具有延伸到与在上单元303上方的另一单元的mem0节点101相关联的不可见的堆叠上拉节点231的连接243。该交替互补模式继续直到配置存储器单元的阵列的最上和最下行，其中未配对的节点可以被未被共享，或者可以被连接到其他非争夺逻辑(contention logic)或者用于保护边缘处的存储器阵列的现有的端部单元。
图4示出了类似于图3的布置，但是仅示出了两个单元而不是三个单元，并且图示了使用堆叠下拉晶体管而不是堆叠上拉晶体管的情况。单元401、402还是类似于单元100，但是其中下拉晶体管121、122由堆叠下拉晶体管411、421和412、422取代。如可以看到的那样，与单元401的mem0节点101相关联的堆叠下拉节点431通过连接440连接到与单元402的mem0节点101相关联的堆叠下拉节点431。如还可以看到的那样，与单元401的mem1节点102相关联的堆叠下拉节点432具有延伸到与在单元401下方的另一不可见的单元相关联的不可见的堆叠下拉节点432的连接441，而与单元402的mem1节点102相关联的堆叠下拉节点432具有延伸到与在单元402上方的另一不可见的单元相关联的不可见的堆叠下拉节点432的连接442。
图5和图6使用图4中的堆叠下拉情况作为示例，示出了对所公开的交替互补模式的漏电的影响。
在图5中，单元501和502二者存储相同的值，在每个单元的mem0节点101上具有“1”，在每个单元的mem1节点102上具有“0”。考虑与两个mem0节点101相关联的堆叠下拉节点431，下拉节点431通过连接440连接，所有下拉晶体管411、421关断，意味着每个mem0节点101是远离Vss的两个晶体管，意味着漏电被防止或者被降低。在其中在每个mem0节点101上具有“1”的上拉实例中同样将是正确的。
另一方面，在图6中，其中两个单元601和602存储相反的值，在单元602的mem1节点102上具有“0”，在单元601的mem1节点102上具有“1”，与单元602的mem0节点101相关联的下拉晶体管411、421关断，但是与单元601的mem0节点101相关联的下拉晶体管411、421导通，意味着与两个mem0节点101相关联的两个下拉节点431二者在Vss处。因此，单元602的mem0节点101是远离Vss的唯一一个晶体管，并且在漏电。
如上文所说明的那样，在平面晶体管技术中，当实现堆叠上拉或者下拉晶体管时，在堆叠晶体管之间的节点可以轻易地被隔离，并且因此可以降低漏电。但是在非平面技术中，诸如非平面多栅极场效应管，由于隔离在堆叠晶体管之间的节点方面的困难性，在没有显著的面积惩罚的情况下不可以降低漏电。如结合图5和图6所描述的那样，然而，当相邻单元存储相同的值时，尽管不是当相邻单元存储相反的值时，使用公开的交替互补模式的共享节点，可以降低漏电。然而，这仍然是对其中完全不能降低漏电或者仅仅以很大的面积惩罚的先前已知的布置的改进。
对于使用该布置的可编程器件，诸如FPGA，对于给定的用户逻辑设计，实际的漏电降低将依赖于特定的配置位流，这将确定多少单元存储“0”以及多少单元存储“1”以及模式是什么(即，邻近单元存储相同还是不同的位)。从经验上已经观察到大部分FPGA配置位流大部分是零，即，约70％至80％为零。
可以示出的是，对于80％为零的配置位流，依赖于位流中的一和零的模式，使用所公开的交替互补模式的节点将降低漏电在约20％和约26％之间。对于70％为零的配置位流，可以示出的是，依赖于位流中的一和零的模式，使用所公开的交替互补模式的节点将降低漏电在约13％和约26％之间。对于60％为零的配置位流，可以示出的是，依赖于位流中的一和零的模式，使用所公开的交替互补模式的节点将降低漏电在约6％和约26％之间。对于50％为零的配置位流，可以示出的是，依赖于位流中的一和零的模式，使用所公开的交替互补模式的节点将降低漏电在约3％和约26％之间。因此，对于具有少至50％的零的配置位流，至少有一些改进，并且可以多达约26％的改进，或者当使用所公开的交替互补模式的共享节点的堆叠上拉或者下拉晶体管，甚至在非平面多栅极场效应管环境中，使用堆叠上拉或者下拉晶体管实现配置RAM单元时，甚至多达30％的改进。
图7是用于形成在集成电路器件上的存储器结构的、根据本发明的方法的一个可能的实施例700的流程图。在701处，通过具有两个互补存储器节点的多个晶体管形成具有布置成至少一列的多个存储器单元的存储器，其中互补存储器节点中每个相应的一个节点被连接到相应的上拉或者下拉晶体管对。
在702处，对于存储器单元中每一个特定的存储器单元，将相应的共享节点中的与互补存储器节点之一相关联的一个相应的共享节点，直接连接至与在存储器单元中的第二存储器单元中的对应的互补存储器节点相关联的对应的相应的共享节点。存储器单元中的第二存储器单元可以是在上方，并且可以邻近存储器单元中的一个特定存储器单元。
在703处，将相应的共享节点中的与互补存储器节点中的另一节点相关联的另一个节点，直接连接至与在存储器单元中的第三存储器单元中的对应的互补存储器节点相关联的对应的相应的共享节点。存储器单元中的第三存储器单元可以在下方，并且可以邻近存储器单元中的一个特定存储器单元。
当该方法在704处结束时，结果是存储器阵列，其中在阵列中的存储器单元通过堆叠上拉或者下拉晶体管的共享节点的交替互补模式来连接。
因此，可以看到提供了具有降低的漏电的存储器结构以及用于形成该结构的方法。尽管已经在用于可编程集成电路器件的配置存储器的情境下并且在非平面多栅极场效应晶体管方面描述了该结构和该方法，本发明适于使用任何晶体管构造的任何类型的存储器器件。
根据本发明的实施例的并入配置存储器140的可编程逻辑器件(PLD)104，与可编程逻辑141和可配置互连142一起，可以用于各种电子器件中。一种可能的使用是在图8中示出的数据处理系统1400中。数据处理系统1400可以包括下列部件中的一个或者多个部件：处理器1401；存储器1402；I/O电路装置1403；以及外围设备1404。这些部件通过系统总线1405耦合在一起，并且位于包含在终端用户系统1407中的电路板1406上。
系统1400可以用于各种应用中，诸如计算机联网、数据联网、仪器仪表、视频处理、数字信号处理或者其中期望使用可编程或者可重新编程逻辑的优点的任何其他应用。PLD140可以用于执行各种不同的逻辑功能。例如，PLD 104可以被配置为与处理器1401合作工作的处理器或者控制器。PLD 104还可以用作用于仲裁对系统1400中的共享资源的访问的仲裁器。在又一实施例中，PLD 104可以被配置为在处理器1401和系统1400中其他部件之一之间的接口。应当注意的是，系统1400仅仅是示例性的，并且本发明的实际的范围和精神应当由下面的权利要求指明。
各种技术可以用于实现如上所述并且并入本发明的PLD 104。
将要理解的是，前述仅仅是本发明的原理的示例，本领域技术人员在不脱离本发明的范围和精神的情况下可以做出各种修改。例如，本发明的各个元件可以以任何期望的数目和/或布置被提供在PLD上。本领域技术人员将领会本发明可以由所描述的实施例之外的实施例实践，所述描述的实施例是为了说明而不是限制的目的而提出，并且本发明仅由后面的权利要求限制。

Claims (20)

1.一种在集成电路器件上的存储器单元阵列，包括：
布置成至少一列的多个存储器单元，其中：
每个所述存储器单元包括形成两个互补存储器节点的多个晶体管，所述互补存储器节点中的一个互补存储器节点存储值并且所述互补存储器节点中的另一互补存储器节点存储所述值的补码；
所述互补存储器节点中的每个相应的互补存储器节点被连接到所述多个晶体管中的相应的上拉或者下拉晶体管对，其中所述相应的上拉或者下拉晶体管对中的上拉晶体管被串联连接并且在其之间具有相应的共享节点，或者其中所述相应的上拉或者下拉晶体管对中的下拉晶体管被串联连接并且在其之间具有相应的共享节点；
对于包括与第一互补存储器节点相关联的第一相应共享节点和与第二互补存储器节点相关联的第二相应共享节点的、所述多个存储器单元中的第一存储器单元，所述第一相应共享节点被直接连接到与在所述多个存储器单元中的第二存储器单元中的第三互补存储器节点相关联的第三相应共享节点，并且所述第二相应共享节点被直接连接到与在所述多个存储器单元中的第三存储器单元中的第四互补存储器节点相关联的第四相应共享节点。
2.根据权利要求1所述的存储器单元阵列，其中：
所述第二存储器单元被设置在所述第一存储器单元上方；并且
所述第三存储器单元被设置在所述第一存储器单元下方。
3.根据权利要求2所述的存储器单元阵列，其中所述第二存储器单元和所述第三存储器单元被设置邻近所述第一存储器单元；由此：
在所述至少一列中的所述存储器单元的互补存储器节点以交替互补模式连接。
4.根据权利要求1所述的存储器单元阵列，其中每个所述晶体管是非平面多栅极场效应晶体管。
5.根据权利要求1所述的存储器单元阵列，其中：
所述相应的上拉或者下拉晶体管对是PMOS上拉晶体管对；并且
每个所述互补存储器节点形成于单个NMOS下拉晶体管和所述PMOS上拉晶体管对之间。
6.根据权利要求5所述的存储器单元阵列，其中每个所述晶体管是非平面多栅极场效应晶体管。
7.根据权利要求1所述的存储器单元阵列，其中：
所述相应的上拉或者下拉晶体管对是NMOS下拉晶体管对；并且
每个所述互补存储器节点形成于单个PMOS上拉晶体管和所述NMOS下拉晶体管对之间。
8.根据权利要求7所述的存储器单元阵列，其中每个所述晶体管是非平面多栅极场效应晶体管。
9.根据权利要求1所述的存储器单元阵列，其中：
所述集成电路器件是可编程集成电路器件；并且
所述存储器单元阵列形成所述可编程集成电路器件的配置存储器。
10.一种可编程集成电路器件，包括：
可编程逻辑区域；
可配置互连资源；以及
存储配置位的配置存储器，所述配置位编程所述可编程逻辑区域并且配置所述可配置互连资源，所述配置存储器包括布置成至少一列的多个存储器单元，其中：
每个所述存储器单元包括形成两个互补存储器节点的多个晶体管，所述互补存储器节点中的一个互补存储器节点存储值并且所述互补存储器节点中的另一互补存储器节点存储所述值的补码；
所述互补存储器节点中的每个相应的互补存储器节点被连接到所述多个晶体管中的相应的上拉或者下拉晶体管对，其中所述相应的上拉或者下拉晶体管对中的上拉晶体管被串联连接并且在其之间具有相应的共享节点，或者其中所述相应的上拉或者下拉晶体管对中的下拉晶体管被串联连接并且在其之间具有相应的共享节点；
对于包括与第一互补存储器节点相关联的第一相应共享节点和与第二互补存储器节点相关联的第二相应共享节点的、所述多个存储器单元中的第一存储器单元，所述第一相应共享节点被直接连接到与在所述多个存储器单元中的第二存储器单元中的第三互补存储器节点相关联的第三相应共享节点，并且所述第二相应共享节点被直接连接到与在所述多个存储器单元中的第三存储器单元中的第四互补存储器节点相关联的第四相应共享节点。
11.根据权利要求10所述的可编程集成电路器件，其中：
所述第二存储器单元被设置在所述第一存储器单元上方；并且
所述第三存储器单元被设置在所述第一存储器单元下方。
12.根据权利要求11所述的可编程集成电路器件，其中所述第二存储器单元和所述第三存储器单元被设置邻近所述第一存储器单元；由此：
在所述至少一列中的所述存储器单元的互补存储器节点以交替互补模式连接。
13.根据权利要求10所述的可编程集成电路器件，其中每个所述晶体管是非平面多栅极场效应晶体管。
14.根据权利要求10所述的可编程集成电路器件，其中：
所述相应的上拉或者下拉晶体管对是PMOS上拉晶体管对；并且
每个所述互补存储器节点形成于单个NMOS下拉晶体管和所述PMOS上拉晶体管对之间。
15.根据权利要求14所述的可编程集成电路器件，其中每个所述晶体管是非平面多栅极场效应晶体管。
16.根据权利要求10所述的可编程集成电路器件，其中：
所述相应的上拉或者下拉晶体管对是NMOS下拉晶体管对；并且
每个所述互补存储器节点形成于单个PMOS上拉晶体管和所述NMOS下拉晶体管对之间。
17.根据权利要求16所述的可编程集成电路器件，其中每个所述晶体管是非平面多栅极场效应晶体管。
18.一种形成在集成电路器件上的存储器阵列的方法，所述存储器具有布置成至少一列的多个存储器单元，每个所述存储器单元包括形成两个互补存储器节点的多个晶体管，并且所述互补存储器节点中的每个相应的互补存储器节点被连接到所述多个晶体管中的相应的上拉或者下拉晶体管对，其中所述相应的上拉或者下拉晶体管对中的上拉晶体管被串联连接并且在其之间具有相应的共享节点，或者其中所述相应的上拉或者下拉晶体管对中的下拉晶体管被串联连接并且在其之间具有相应的共享节点，所述方法包括：
对于包括与第一互补存储器节点相关联的第一相应共享节点和与第二互补存储器节点相关联的第二相应共享节点的、所述多个存储器单元中的第一存储器单元，将所述第一相应共享节点直接连接至与在所述多个存储器单元中的第二存储器单元中的第三互补存储器节点相关联的第三相应共享节点，并且将所述第二相应共享节点直接连接至与在所述多个存储器单元中的第三存储器单元中的第四互补存储器节点相关联的第四相应共享节点。
19.根据权利要求18所述的方法，其中：
所述第二存储器单元被设置在所述第一存储器单元上方；并且
所述第三存储器单元被设置在所述第一存储器单元下方。
20.根据权利要求19所述的方法，其中：
所述第二存储器单元和所述第三存储器单元被设置邻近所述第一存储器单元；并且
在所述至少一列中的所述存储器单元的互补存储器节点以交替互补模式连接。
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