JP3197168B2 - 半導体記憶装置の駆動方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性メモリとして
機能する複数のメモリセルからなるアレイ構造を有する
半導体記憶装置及びその駆動方法に関するものである。

【０００２】

【従来の技術】従来より、不揮発性メモリを搭載した半
導体記憶装置として、例えば特開平5-28778 号公報や特
開平4-356797号公報、特開平4-15953 号公報に開示され
るごとく、不揮発性メモリセルを構成するメモリセルの
ソースに接続されているソース線にもソースデコーダを
接続するようにしたものが知られている。以下、図２４
〜図２８を参照しながら、従来の不揮発性メモリセルを
搭載した半導体記憶装置について説明する。図２４は従
来の半導体記憶装置のブロック回路図である。１０１は
メモリセルアレイ、１０２はロウデコーダ回路、１０３
はカラムデコーダ回路、１０４はソースデコーダ回路で
ある。図２５は従来の半導体記憶装置のメモリセルアレ
イ１０１の一部を示す回路図である。ここでＴ11〜Ｔmn
は不揮発性メモリトランジスタ、Ｗ1 〜Ｗm はワード
線、Ｂ1 〜Ｂn はビット線、Ｓ1 〜Ｓm はソース線、Ｓ
Ａ1 〜ＳＡn はセンスアンプ、ＳＴ1 〜ＳＴn は列選択
用トランジスタ、ＲＤ１〜ＲＤm はロウデコーダ、ＳＤ
1 〜ＳＤm はソースデコーダである。図２５に示すよう
に各メモリトランジスタＴ11〜Ｔmnはソース、ドレイ
ン、ゲートからなり、このトランジスタＴ11〜Ｔmnのゲ
ート下方に容量部（フローティングゲート）が配置され
て、不揮発性メモリセルが構成されている。そして、メ
モリセルアレイ１０１は、各トランジスタＴ11〜Ｔmnを
内蔵するメモリセルをｍ行ｎ列の行列状に配置して構成
されている。そして、第１行に配置されたトランジスタ
Ｔ11〜Ｔ1nのゲートはワード線Ｗ1 に、第２行に配置さ
れたトランジスタＴ21〜Ｔ2nのゲートはワード線Ｗ2
に、第ｍ行に配置されたトランジスタＴm1〜Ｔmnのゲー
トはワード線Ｗm にそれぞれ接続されている。また、第
１行に配置されたトランジスタＴ11〜Ｔ1nのソースはソ
ース線Ｓ1 に、第２行に配置されたトランジスタＴ21〜
Ｔ2nのソースはソース線Ｓ2 に、第ｍ行に配置されたト
ランジスタＴm1〜Ｔmnのソースはソース線Ｓm にそれぞ
れ接続されている。さらに、第１列に配置されたトラン
ジスタＴ11〜Ｔm1のドレインはビット線Ｂ1 に、第２列
に配置されたトランジスタＴ12〜Ｔm2のドレインはビッ
ト線Ｂ2 に、第ｎ列に配置されたトランジスタＴ1n〜Ｔ
mnのドレインはビット線Ｂn にそれぞれ接続されてい
る。すなわち、ワード線Ｗ1 〜Ｗm とビット線Ｂ1 〜Ｂ
n の交点にメモリトランジスタＴ11〜Ｔmnを配置するＮ
ＯＲ型の構成である。ここでワード線Ｗ1 〜Ｗm とソー
ス線Ｓ1 〜Ｓm は同じ方向に延びて、ワード線Ｗ1 〜Ｗ
m はロウデコーダＲＤ1 〜ＲＤm をハイしてなるロウデ
コーダ回路１０２に、ソース線Ｓ1 〜Ｓm はソースデコ
ーダＳＤ1 〜ＳＤm を配置してなるソースデコーダ回路
１０４に接続される一方、ビット線Ｂ1 〜Ｂn はワード
線Ｗ1 〜Ｗm 及びソース線Ｓ1 〜Ｓm とは直交する方向
に延びてセンスアンプＳＡ1 〜ＳＡn を介してカラムデ
コーダ回路１０３に接続される。そして、後述するよう
に、各ビット線Ｂ1〜Ｂn の一部位から各メモリトラン
ジスタＴ11〜Ｔmnを経て各ソース線Ｓ1 〜Ｓm に至る経
路Ｐ11〜Ｐmnには、ゲートの電位がしきい値以上でドレ
インーソース間の電位が所定以上のときに、容量部のメ
モリ状態が“１”であれば電流が流れ、容量部のメモリ
状態が“０”であれば電流が流れないようになされてい
る。

【０００３】次に、図２５を参照しながら、従来の半導
体記憶装置のデータ読み出し方法について説明する。Ｅ
ＥＰＲＯＭに代表される不揮発性半導体記憶装置ではメ
モリトランジスタのしきい値を電気的に大きく変化させ
ることで書き込みと消去が行なわれる。一般には、メモ
リセルが読み出し電源電圧Ｖccより高しきい値電圧にあ
る状態を“０”状態、メモリセルが読み出し電源電圧Ｖ
ccより低しきい値電圧にある状態を“１”状態と言い、
以後そう呼ぶことにする。

【０００４】例えばトランジスタＴ22を内蔵するメモリ
セル（以下、メモリセル（Ｔ22）と記述する）を読みだ
す場合について従来の読み出し方法を説明する。まず、
選択ワード線Ｗ2 を読み出し電源電圧Ｖcc（例えば５
Ｖ）にし、非選択ワード線Ｗ1、Ｗ3 を接地電位Ｖss
（例えば０Ｖ）にする。同時に選択ソース線Ｓ2 を接地
電位Ｖssにし、非選択ソース線Ｓ1 、Ｓm を読み出し中
間電位Ｖrm（例えば１Ｖ）又は読み出し中間電位Ｖrmに
保ったままフローティングにする。また、選択ビット線
Ｂ2 をセンスアンプを介してＶrmにし、非選択ビット線
Ｂ1 、Ｂn を接地電位Ｖss又は接地電位Ｖssに保ったま
まフローティングにする。実際には、ビット線にはセン
スアンプが接続されているため、ビット線の電位はＶrm
から僅かに変動するが、ここでは説明を簡単にするため
に一定の電圧であるとする。また、非選択ソース線と非
選択ビット線をフローティングにする場合もあるとした
が、説明を簡単にするために、非選択ソース線は読み出
し中間電位Ｖrm、非選択ビット線はＶssとする。メモリ
セル（Ｔ22）が“０”状態ならばメモリセル（Ｔ22）は
電流を流さず、ビット線Ｂ2 には電流が流れない。メモ
リセル（Ｔ22）が“１”状態ならばビット線Ｂ2 からメ
モリセル（Ｔ22）を通ってソース線Ｓ2 に電流が流れ
る。ビット線Ｂ2 の電流の有無をセンスアンプで検知す
ることでデータが読み出される。従来の不揮発性メモリ
セルを搭載した半導体記憶装置では、例えば図１９に示
すようにメモリセル（Ｔ22）と同じビット線Ｂ2 に接続
されている非選択メモリセル（Ｔ12）が過剰に低しきい
値電圧状態で弱くデプレッション化していたとしても、
ソース線Ｓ1 の電位がＶrmでありビット線Ｂ2 と同電位
であるため、ビット線Ｂ2 からＳ1 には電流は流れにく
く、非選択メモリセル（Ｔ12）がよほど強くデプレッシ
ョン化していない限り非選択メモリセル（Ｔ12）を誤読
み出しにはならず、読み出しマージンが広くなってい
る。ソース線Ｓ1 をフローティングにする場合も同様
に、ビット線Ｂ2 からソース線Ｓ1 には貫通電流は流れ
ず、非選択メモリセル（Ｔ12）を誤読み出しにはなら
ず、読み出しマージンが広くなっている。

【０００５】

【発明が解決しようとする課題】しかしながら、上記図
２５に示すような従来の不揮発性メモリセルを搭載した
半導体記憶装置では、書き込みや消去動作をベリファイ
動作を行うことで制御してもメモリセルの特性のばらつ
きが大きく、メモリセルをデプレッション化（しきい値
電圧が０Ｖ以下）してしまうことが考えられる。すなわ
ち、半導体記憶装置の高集積化に伴い、半導体記憶装置
の製造工程において、不純物濃度のバラツキや各部の寸
法のバラツキによってしきい値にある程度のバラツキが
生じ、寸法などの誤差が大きくなり、バラツキを大きく
する傾向にある。

【０００６】さらに、不揮発性メモリトランジスタ（特
にスタック型のフローティングゲートを有する不揮発性
メモリトランジスタ）のしきい値電圧はドレイン電圧に
依存して変化するという特性がある。このことを図２
７，図２８及び容量−電位基本関係式を使って説明す
る。図２７はスタック型フローティングゲート構造を有
するトランジスタの断面を概略的に示す。図２８
（ａ），（ｂ）は、それぞれ試作したスタックフローテ
ィングゲート構造を有する不揮発メモリトランジスタと
通常のＭＯＳトランジスタとのドレイン電流Ｉd −ゲー
ト電圧Ｖg 特性を示す。図２７において、６１はフロー
ティングゲート、６２はコントロールゲート、６３はド
レイン、６４はソース、１は半導体基板を示し、便宜上
絶縁膜の図示は省略している。Ｃc はフローティングゲ
ート−コントロールゲート間容量、Ｃd はフローティン
グゲート−ドレイン間容量、Ｃs はフローティングゲー
ト−ソース間容量、Ｃb はフローティングゲート−半導
体基板間容量、Ｖcgはコントロールゲート６２への印加
電圧、Ｖfgはフローティングゲート６１の電位、Ｖd は
ドレイン電圧、Ｖs はソース電圧、Ｖb は半導体基板１
の電位である。図２８（ｂ）に示すように、通常のＭＯ
Ｓトランジスタではドレイン電圧Ｖd が0.1 Ｖと2.0 Ｖ
とではしきい値電圧にほとんど差がないように、フロー
ティングゲートから見たしきい値電圧ＶＴfgはドレイン
電圧にほとんど依存せず一定である。一方、図２７に示
すようにフローティングゲート６１はドレイン６３との
間で容量結合しており、ドレイン６３に電圧Ｖd を印加
するとフローティングゲート６１の電位Ｖfgが下記の容
量−電位基本関係式に示すごとく、ｒd Ｖd だけ（ｒd
＝Ｃd/Ｃt）低下する。また、コントロールゲート６２
から見たしきい値電圧ＶＴcgはドレイン電圧Ｖd により
ｒd Ｖd/ｒだけ低下する。その結果、図２８（ａ）に示
すように、スタック型フローティングゲート構造を有す
る不揮発性メモリトランジスタでは、ドレイン電圧Ｖd
が0.1 Ｖの場合より2.0 Ｖの場合のほうがしきい値電圧
が約0.3 Ｖ（通常0.2 〜0.4 Ｖ）だけ低下している。

【０００７】（容量−電位基本関係式） Ｃt ＝Ｃc ＋Ｃd ＋Ｃs ＋Ｃb ｒ＝Ｃc/Ｃt ， ｒd ＝Ｃd/Ｃt ， ｒs ＝Ｃs/Ｃt ，
ｒb ＝Ｃb/Ｃt Ｖcg＝( Ｖfg−ｒd Ｖd −ｒs Ｖs −ｒb Ｖb)／ｒ つまりＶfg＝ｒＶcg＋ｒd Ｖd ＋ｒs Ｖs ＋ｒb Ｖb ＶＴcg0 ＝（ＶＴfg−ｒs Ｖs −ｒb Ｖb ）／ｒ ＶＴcg＝ＶＴcg0 −ｒd Ｖd/ｒ 以上のように、メモリセルアレイ内に配置される各不揮
発性メモリセルのしきい値は、製造工程における不純物
濃度の不均一な分布のみならず、各部への電圧の印加状
態によってもバラツキが生じ、全体としてある範囲内に
分布している。図２６は、このような各不揮発性メモリ
セルにおけるしきい値分布状態を概略的に示す。横軸は
不揮発性メモリのしきい値、縦軸は度数を表わす。ＮＯ
Ｒ型のメモリセルアレイでは誤読み出しが起こらないよ
うに、ベリファイ動作等によって、しきい値電圧は高め
に制御されており、予め各メモリセルのしきい値は、高
しきい値状態（“０”状態）では図２６の実線Ａ〜Ｂ
に、低しきい値状態（“１”状態）では図２６の実線Ｃ
〜Ｄにそれぞれ示す分布状態となるよう設定されてい
る。また、読み出し動作では、すでに説明したように、
ドレイン電圧Ｖd に依存してしきい値電圧が低下する
（0.2 〜0.4 Ｖ）ので、メモリセルのしきい値は、破線
Ａ′〜Ｂ′及びＣ′〜Ｄ′に示す分布状態となる。

【０００８】一方、低しきい値状態においては、センス
アンプの感度やメモリセルの相互コンダクタンスにもよ
るが、メモリセルのコントロールゲートに読みだし電圧
Ｖccの最小値Ｖccmin を印加した時に流れる読みだし電
流（約50μＡ以上）を確保するために、メモリセルのし
きい値はＶccmin よりも約１．０Ｖ程度は低くしなけれ
ばならない（図２６の点Ｂ′参照）。また、ＮＯＲ型の
メモリセルアレイでは、非選択メモリセルによる誤読み
出しが生じないように、１本のビット線に接続されてい
る非選択メモリセルのリーク電流の総和が読みだし電流
（約50μＡ以上）より十分小さくなければならず、低し
きい値状態のメモリセルのしきい値電圧は約0.5 Ｖ以上
でなければならない（図２６の点Ａ′参照） 以上のように、低しきい値状態においては、例えばＶcc
が3.0 ＶでＶccmin が2.7 Ｖの場合には、図２６の点
Ａ′〜点Ｂの間の電位差を1.2 Ｖ以下にしなければなら
ず、ドレイン電圧によるしきい値の低下を0.2 〜0.4 Ｖ
と仮定すると、ベリファイ動作等によるしきい値分布
（Ａ〜Ｂ）の幅は1.0 Ｖ以下にしなければならない。以
上にのべた数値は最小限必要な数値であり、実際の不揮
発性メモリにおいてはベリファイ動作の制御マージンを
考慮にいれる必要がある。したがって、不揮発性メモリ
のしきい値の分布状態の制御は低しきい値状態において
特に厳しさが要求される。しかも、高集積化されると、
発熱を抑制する必要があるなどの点から消費電力の低減
を図るべく、半導体記憶装置の動作電圧は低電圧化され
る傾向にある。このため、読みだし電圧Ｖccが低くなる
と、益々しきい値分布の制御を厳しくする必要が生じ
る。例えば読みだし電圧Ｖccが3.0 Ｖ程度になると、ド
レイン電圧によるしきい値の低下さえも無視できない。
かかる原因が重なって、半導体記憶装置の一部のメモリ
セルに過剰にデプレッション化が生じる確率が高くなっ
ている。

【０００９】一方、高しきい値状態のメモリセルは読み
だし電圧Ｖccの最大値Ｖccmax を印加した時にもＯＦＦ
状態でなければならない。このため、そのリーク電流は
読みだし電流（約50μＡ以上）より十分小さくしなけれ
ばならず、Ｖccmax よりも約0.5 Ｖ程度以上高くしなけ
ればならない（図２６の点Ｃ′参照）。高しきい値状態
のメモリセルはこれ以外に厳しい制限条件はないので、
読みだし動作のみを考慮する場合においては、しきい値
電圧が高いほど有利であり、しきい値電圧の制御マージ
ンは大きくなる。

【００１０】なお、書き込み動作や、書き込み・消去回
数の向上を考慮すると、高しきい値状態といってもでき
る限りしきい値電圧を低くするのが好ましい。しかし、
読みだし動作のみを考慮する場合には、しきい値を低く
する必要はない。本発明は読みだし動作に関するもので
あるため、ここでは高しきい値状態のメモリセルは、し
きい値電圧が高いほど有利であると仮定している。

【００１１】図２５に示したような従来の不揮発性メモ
リセルを搭載した半導体記憶装置の読み出し方法では、
メモリセルのドレインに接続される選択ビット線に読み
出し中間電位を印加しているので、選択ビット線に接続
されている非選択メモリセルのしきい値電圧をも低下さ
せてしまい、過剰にデプレッション化する可能性が生じ
る。特に、図２５に示すメモリセル（Ｔ12）やメモリセ
ル（Ｔm2）ではドレインだけでなくソースにも読み出し
中間電位を印加しており、基板バイアス効果によりフロ
ーティングゲートから見たしきい値電圧は上昇するが、
読み出し中間電位が1.0 Ｖでは基板バイアス効果は約0.
1 Ｖ程度であり、ソース電圧Ｖs によるしきい値電圧の
低下によって打ち消されてしまい、コントロールゲート
から見たしきい値電圧はより一層低下する。

【００１２】以上のような原因により、例えば図２５に
示す選択ビット線Ｂ2 に接続された非選択メモリセル
（Ｔ12）が過剰にデプレッション化しているときに、低
しきい値状態のメモリセル（Ｔ22）を読みだす場合、ビ
ット線Ｂ2 に電流が流れビット線Ｂ2 の電位がわずかに
低下する。そのとき読み出し中間電位のソース線Ｓ1 か
らメモリセル（Ｔ12）を通してビット線Ｂ2 に電流がな
がれ、ビット線Ｂ2 の電位を読み出し中間電位に戻して
しまう。ビット線Ｂ2 の電位が変化しなければビット線
Ｂ2 に接続しされているセンスアンプＳＡ2 は低しきい
値状態のメモリセル（Ｔ22）を高しきい値状態であると
判断し、誤読み出しになるおそれがある。また、読み出
しの高速化を図るために必要である相互コンダクタンス
の向上も困難である。

【００１３】本発明の第１の目的は、読み出しの際に非
選択メモリセルにおけるしきい値電圧低下を防止するこ
とにより、誤読み出しを防止することにある。

【００１４】また、本発明の第２の目的は、読み出しの
際における非選択ソース線の充放電を防止することによ
り、消費電力の低減を図ることにある。

【００１５】さらに、本発明の第３の目的は、誤読み出
しの防止や消費電力の低減を図りつつ、読み出し動作の
高速化を図ることにある。

【００１６】

【課題を解決するための手段】上記各目的を達成するた
めに、本願では請求項１〜１１の発明に示される手段を
講じている。

【００１７】具体的に請求項１の発明の講じた手段は、
少なくともゲート、ソース、ドレインを含むトランジス
タ構造を有し、上記ゲート下方に記憶容量部を有する不
揮発性メモリセルを行列状に配置してなるメモリセルア
レイと、上記メモリセルアレイの行方向に配置された各
トランジスタのゲートに各行ごとに個別に接続される複
数のワード線と、上記メモリセルアレイの列方向に配置
された各トランジスタのドレインに各列ごとに個別に接
続される複数のビット線と、上記メモリセルアレイの行
方向に配置された各トランジスタのソースに各行ごとに
個別に接続される複数のソース線と、上記ワード線を選
択するためのデコーダ回路と、上記ビット線を選択する
ためのデコーダ回路と、上記ソース線を選択するための
デコーダ回路とを備えた半導体記憶装置の駆動方法であ
って、上記ソース線，上記ワード線及び上記ビット線を
それぞれ上記各デコーダ回路により選択するとともに、
選択ワード線の電位を所定電位に設定し、選択ビット線
の電位を第１電位に設定し、選択ソース線の電位を上記
第１電位よりも高い第２電位に設定して、上記選択ソー
ス線と選択ワード線とに接続されるメモリセルの記憶内
容を読み出す方法である。

【００１８】請求項２の発明の講じた手段は、請求項１
の発明において、上記メモリセルの記憶内容を読み出す
際、上記第１電位をほぼ接地電位にする方法である。

【００１９】請求項３の発明の講じた手段は、請求項１
又は２の発明において、上記メモリセルの記憶内容を読
み出す際、非選択ソース線の電位を上記第１電位に設定
する方法である。

【００２０】請求項４の発明の講じた手段は、請求項１
又は２の発明において、上記メモリセルの記憶内容を読
みだす際、非選択ソース線の電位をフローティングにす
る方法である。

【００２１】請求項５の発明の講じた手段は、請求項
１，２，３又は４の発明において、上記メモリセルの記
憶内容を読みだす際、上記選択ソース線に接続されてい
る全ての上記不揮発性メモリセルを一括で読み出す方法
である。

【００２２】請求項６の発明の講じた手段は、請求項
１，２，３又は４の発明において、上記メモリセルの記
憶内容を読みだす際、非選択ビット線の電位をフローテ
ィングにする方法である。

【００２３】請求項７の発明の講じた手段は、請求項
１，２，３，４又は５の発明において、書き込みベリフ
ァイ動作又は消去ベリファイ動作における読み出しを行
う際には、選択ソース線の電位を上記読み出し動作にお
ける選択ソース線の電位より低く設定する方法である。

【００２４】請求項８の発明の講じた手段は、請求項
１，２，３，４，５，６又は７の発明において、上記不
揮発性メモリセルとして、上記ソースと上記容量部の間
の容量結合比を上記ドレインと上記容量部の間の容量結
合比よりも大きくなるように形成された不揮発性メモリ
セルを用いる方法である。

【００２５】請求項９の発明の講じた手段は、請求項
１，２，３，４，５，６又は７の発明において、上記不
揮発性メモリセル内の上記メモリトランジスタとして、
容量部がスプリットゲート構造を有するメモリトランジ
スタを用いる方法である。

【００２６】請求項１０の発明の講じた手段は、請求項
９の発明において、上記スプリットゲート構造を有する
上記メモリトランジスタの容量部に、上記メモリトラン
ジスタのソース領域とオーバーラップする領域を設けて
おく方法である。

【００２７】請求項１１の発明の講じた手段は、請求項
１，２，３，４，５，６又は７の発明において、予め
“１”状態のメモリセルのしきい値電圧を負に設定して
おき、上記メモリセルの記憶内容を読みだす際、全ての
ワード線を接地電位にする方法である。

【００２８】

【作用】以上の構成により、各請求項の発明では、下記
の作用が得られる。

【００２９】請求項１又は２の発明によれば、不揮発性
メモリセルを行列状に配列したメモリセルアレイ構造を
有する半導体記憶装置において、メモリセルの記憶内容
を読みだす際、選択ビット線の電位が選択ソース線の電
位よりも低く設定されるので、選択ビット線に接続され
る各非選択メモリセルにおいて、ドレイン電圧に依存す
るしきい値電圧の低下が抑制される。したがって、非選
択メモリセルの誤作動による誤読み出しが抑制されるこ
とになる。

【００３０】請求項３の発明では、請求項１の発明の作
用に加え、非選択ソース線はビット線の電位に等しいか
ら、非選択メモリセルがデプレッション化していても非
選択ソース線からビット線へはほとんど電流は流れな
い。したがって、誤読み出しが確実に防止されることに
なる。

【００３１】請求項４の発明では、記憶内容の読み出し
の際、非選択ソース線がフローティングに保持されるの
で、ソース線における充放電が抑制され、その分消費電
力が少なくなる。

【００３２】請求項５の発明では、選択ソース線上のす
べてのメモリセルが一括して読み出されるので、読み出
し始動時に電圧が印加されるのは選択ソース線と選択ワ
ード線のみであり、充放電による電力の消費が極めて少
なくなり、消費電力がさらに低減されることになる。

【００３３】請求項６の発明では、メモリセルの読み出
しの際、非選択ビット線の電位がフローティングになる
ので、ビット線上への充放電による電力の消費が抑制さ
れることになる。

【００３４】請求項７の発明では、ベリファイ時の読み
出し動作のソース電圧を通常の読み出し動作のソース電
圧より低くすることにより、ベリファイ時においてはし
きい値は高めに制御され、通常の読み出し動作ではしき
い値が低めに制御される。したがって、非選択メモリセ
ルはしきい値電圧は高いままであるが、選択メモリセル
は読み出し動作に適したしきい値電圧にすることが可能
であり、ベリファイ時の“１”状態のしきい値電圧の上
限を高く設定することができ、半導体記憶装置のしきい
値の設計マージンを大きくとることが可能になる。

【００３５】請求項８の発明では、ソース電圧によるし
きい値電圧の低下が大きくなる構造となっているので、
ソース電圧をソフトライトが起こらない程度に高電圧に
設定しておくことが可能になり、メモリセルの相互コン
ダクタンスを大きくして読み出し動作を高速にすること
ができる。

【００３６】請求項９又は１０の発明では、不揮発性メ
モリセルにスプリットゲート構造でソース側にフローテ
ィングゲートを設けたメモリトランジスタを用いる構成
になっているので、フローティングゲートのソース側の
容量結合比は大きくドレイン側の容量結合比は殆ど０に
なっており、ソース電圧によるしきい値電圧低下を大き
くできる。

【００３７】請求項１１の発明では、読み出し電圧を接
地電圧に設定して、メモリセルの記憶内容の読み出しが
行われるので、読み出し時におけるワード線の電位の変
動がなく、消費電力がさらに低減される。

【００３８】

【実施例】以下、本発明の各実施例について、各々図面
を参照しながら説明する。

【００３９】（第１実施例）以下、本発明における第１
実施例の半導体記憶装置の駆動方法について、図１〜５
を参照しながら説明する。本実施例における半導体記憶
装置のブロック回路図は図２４に示した従来の不揮発性
半導体記憶装置のブロック回路図と同一であり説明は省
略する。また、図１に示す半導体記憶装置のメモリセル
アレイの構造自体は、図２５に示した従来の不揮発性半
導体記憶装置のメモリセルアレイの構造と同一である。
すなわち、各トランジスタＴ11〜Ｔmnを内蔵するメモリ
セルをｍ行ｎ列の行列状に配置して構成され、メモリセ
ル（Ｔ11）〜（Ｔmn）、ワード線Ｗ1 〜Ｗm 、ビット線
Ｂ1 〜Ｂn 、ソース線Ｓ1 〜Ｓm 、各列選択用トランジ
スタＳＴ1 〜ＳＴn 、センスアンプＳＡ1 〜ＳＡn 、ロ
ウデコーダＲＤ1 〜ＲＤm 、カラムデコーダ、ソースデ
コーダＳＤ1 〜ＳＤm の構造と配置関係は、従来例にお
ける図２５に示す構造と同じである。なお、センスアン
プは全てのビット線Ｂ1 〜Ｂn に配置されている。

【００４０】図１を参照しながら、本実施例における読
み出し方法について説明する。ここでは、共通のワード
線Ｗ2 及びソース線Ｓ2 に接続されるメモリセル（Ｔ2
1）〜（Ｔ2m）を一括に読み出す場合について説明する
ものとし、メモリセル（Ｔ11）と（Ｔ12）はデプレッシ
ョン化していると仮定する。選択ワード線Ｗ2 の電位を
読み出し電源電圧Ｖcc（例えば５Ｖ）に設定し、非選択
ワード線Ｗ1 ，…，Ｗmの電位を接地電位Ｖss（例えば
０Ｖ）に設定する。同時に選択ソース線Ｓ2 の電位を読
み出し中間電位Ｖrm（例えば１Ｖ）に設定し、非選択ソ
ース線Ｓ1 ，…，Ｓm の電位を接地電位Ｖssに設定す
る。また、すべてのビット線Ｂ1 〜Ｂn の電位をセンス
アンプを介して接地電位Ｖssに設定する。実際には、ビ
ット線Ｂ1 〜Ｂn にはセンスアンプが接続されているた
め、ビット線Ｂ1 〜Ｂn の電位は接地電位Ｖssから僅か
に変動するが、ここでは説明を簡単にするために、ビッ
ト線Ｂ1 〜Ｂn の電位は一定の電圧（接地電位Ｖss）で
あるとする。

【００４１】以上のように読みだし動作における各部の
電位を設定すると、例えば、メモリセル（Ｔ22）が
“０”状態（高しきい値状態）ならばメモリセル（Ｔ2
2）は作動せず電流を流さない。また、メモリセル（Ｔ1
2）は過剰にデプレッション化しているが、ビット線Ｂ2
と非選択ソース線Ｓ1 の電位が同じ（接地電位Ｖss）
であるためメモリセル（Ｔ12）には電流が流れない。し
たがって、ビット線Ｂ2 には電流が流れずメモリセル
（Ｔ22）が“０”状態にあることを検知できる。一方、
例えば、メモリセル（Ｔ21）が“１”状態（低しきい値
状態）ならばメモリセル（Ｔ21）が作動して電流が流
れ、ビット線Ｂ1 には電流が流れメモリセル（Ｔ21）が
“１”状態にあることを検知できる。ここで、メモリセ
ル（Ｔ11）はデプレッション化しているが、メモリセル
（Ｔ21）が作動して流れた電流がメモリセル（Ｔ11）が
配置されている経路Ｐ11を経てソース線Ｓ1 に流れ出て
しまわない程度にメモリセル（Ｔ11）のしきい値電圧は
制御されている。

【００４２】したがって、本実施例の読みだし方法で
は、ワード線Ｗ2 とソース線Ｓ2 のみに読み出し用の電
位を印加するだけで、メモリセル（Ｔ21）〜（Ｔ2m）を
一括に読み出すことができる。その場合、従来の不揮発
性メモリセルを配置した半導体記憶装置の読みだし動作
に比べ、読み出し頻度が多い場合やベリファイ時の読み
出し動作では充放電する配線が少ないので、低消費電力
化できる。

【００４３】また、ビット線と非選択ソース線とは接地
電位Ｖssに設定されているため、非選択メモリセルにお
けるドレイン電圧によるしきい値低下はなく、ドレイン
電圧によるしきい値低下に起因する誤読み出しは起こら
ない。

【００４４】なお、上記読みだし動作では、選択ソース
線に読み出し中間電位Ｖrmが印加されるので、ソース電
圧による選択メモリセルのしきい値低下が生じる。しか
し、選択メモリセルが“１”状態ならば問題はなく、む
しろメモリセルの作動電流が増加して読み出しが高速に
なる。さらに、ソースに印加する読み出し中間電位Ｖrm
を上記実施例よりも少し高めにすればメモリセルの相互
コンダクタンスを大きくでき、読み出しをより高速にで
きる。一方、選択メモリセルが“０”状態（高しきい値
状態）ならばソース電圧による選択メモリセルのしきい
値低下が起こり、電流を流してしまうことが考えられる
が、“０”状態のメモリセルのしきい値電圧の下限を十
分高く設定し、ソース電圧によってしきい値低下しても
電流が流れないようにすることができる。ＮＯＲ型の不
揮発性メモリでは“０”状態のしきい値電圧には下限は
設けられているが上限は特に設けられていず、特性バラ
ツキに余裕があることが知られている。

【００４５】また、上記実施例の読み出し方法では、選
択ワード線に接続されるすべてのメモリセルのデータを
読みだす一括読み出しを行っているが、１つのメモリセ
ルの読み出しを行うことも可能である。例えばメモリセ
ル（Ｔ22）を読み出しを行う場合には、各ワード線Ｗ1
〜Ｗm ，ソース線Ｓ1 〜Ｓm の電位は上記図１に示す電
位とし、選択ビット線Ｂ2 の電位は例えば接地電位Ｖss
（0 Ｖ）にする一方、非選択ビット線Ｂ1 ，Ｂ3 〜Ｂn
と電圧供給源との間をＯＦＦして電位をフローティング
にすればよい。その場合にも、従来の読み出し方法と異
なり、選択ビット線Ｂ2 の電位が接地電位Ｖssと低いの
で、しきい値電圧の低下が抑制され、“誤読み出しを防
止することができる。ただし、上記実施例のように、選
択ワード線の一括読み出しを行う場合、無駄な充放電が
ないので、消費電力を低減し得る利点がある。

【００４６】なお、“０”状態のメモリセルのしきい値
電圧の下限を十分高く設定し、ソース電圧によってしき
い値低下が生じても電流が流れないように予め設定して
おき、読み出し時にソース電圧による選択メモリセルの
しきい値低下を大きくするように選択ソース線の電位を
設定すれば、“１”状態（低しきい値状態）のメモリセ
ルの作動電流が増加して読み出しを高速にできる。この
ような条件は、フローティングゲートとソースの容量結
合比を大きくして、ソース電圧をソフトライトが起こら
ない程度に高くすることで実現できる。フローティング
ゲートとソースの容量結合比を大きくする構造として
は、図２または図３に示すような構造がある。図２及び
図３において、１は半導体基板、２はゲート絶縁膜、３
はフローティングゲート電極、４は容量絶縁膜、５はゲ
ート電極、８はドレイン領域、９はソース領域である。
そして、図２に示す例では、ソース領域９とドレイン領
域８とが非対称でソース領域９の方がフローティングゲ
ート３の直下の領域に大きくオーバーラップしている。
また、図３に示す例では、スプリットゲート構造となっ
ており、フローティングゲート３がソース領域９の側に
偏って位置している。

【００４７】また、“０”状態のメモリセルのしきい値
電圧の下限は、例えば書き込み消去動作の条件により十
分高く設定できない場合も考えられ、その場合にはソー
ス電圧による選択メモリセルのしきい値低下は好ましく
ない。そこでフローティングゲート−ソース領域間の容
量結合比をほとんど０にする構成を適用すればソース電
圧によるメモリセルのしきい値低下はほとんど起こらな
い。そのためには、図４に示すようにソース領域９とフ
ローティングゲート電極３の直下の領域との間に半導体
基板１と同じ導電型のオフセット領域２９を備えた構造
としてもよい。ただし、同図において、２８はサイドウ
ォールである。

【００４８】さらに、図は省略するが、図３に示すよう
なスプリットゲート構造にして、フローティングゲート
がドレイン側に位置しているものでもよい。

【００４９】なお、上記第１実施例の駆動方法では選択
ソース線の電位を読み出し中間電位Ｖrm（例えば１Ｖ）
に設定したが、選択ソース線の電位は読み出し電源電圧
Ｖccとしてもよい。

【００５０】さらに、上記第１実施例の駆動方法では選
択ビット線の電位をセンスアンプを介して接地電位Ｖss
に設定したが、センスアンプがリファレンス電位を必要
とする場合には選択ビット線の電位を接地電位Ｖssより
大きく選択ソース線の電位より小さくしてもよい。

【００５１】なお、本実施例の不揮発性メモリにはフロ
ーティングゲートを備えたものを用いたが、ＭＮＯＳ
（metal nitride oxide semiconductor ）型メモリセル
などに代表されるＭＯＳトランジスタのチャネル領域上
の絶縁膜に電子を注入して、しきい値電圧を変化させる
タイプの不揮発性メモリトランジスタを用いてもよい。

【００５２】次に、本実施例におけるベリファイ方法に
ついて、図５を参照しながら説明する。図５はメモリセ
ルのしきい値電圧分布の概略図を示しており、横軸は不
揮発性メモリのしきい値、縦軸は度数を示す。一般的に
ＮＯＲ型の不揮発性メモリでは“１”状態に遷移する書
き込み又は消去動作においてベリファイを行なう。ここ
でもメモリセルが“１”状態に遷移する動作においてベ
リファイを行なう場合について述べる。

【００５３】一般的に、ベリファイ動作では、メモリセ
ルが“１”状態に遷移するバイアス条件で徐々に遷移す
るようパルス印加し、その都度所望のメモリセルをセン
スアンプで検知して“１”状態になっているかを確認す
る。所望のメモリセルが“１”状態になっていれば書き
込み又は消去動作を終了し、所望のメモリセルが“１”
状態になっていなければ再度パルス印加し、所望のメモ
リセルをセンスアンプで検知することを繰り返す。本実
施例では所望のメモリセルをセンスアンプでの検知は、
既に図１で説明した読み出し方法と同様の方法にて行な
うが、ベリファイ時には、選択ソース線の電圧をセンス
アンプで検知できる程度に、できるかぎり低くする（例
えば0.5 Ｖ）。本実施例のベリファイによってメモリセ
ルのしきい値電圧の分布は図５の実線Ａ〜Ｂ，Ｃ〜Ｄで
示したようになる。つまり、“１”状態の下限電位は点
Ａの電位に、上限電位は点Ｂの電位に、“０”状態の下
限電位は点Ｃの電位に、上限電位は点Ｄの電位になるよ
うに設定している。

【００５４】一方、通常の読み出しにおけるソース電圧
は、上記図１に示すように、ベリファイ時の読み出しソ
ース電圧より高い読み出し中間電位Ｖrm（１Ｖ）にす
る。既に図２７，２８と容量−電位基本関係式で示した
ように、ソース電圧を高くするとメモリセルのしきい値
電圧が低下する。その時、各メモリセルのしきい値の分
布状態は、図５の破線Ａ′〜Ｂ′及びＣ′〜Ｄ′で示す
ように、通常の読み出しにおける“１”状態の下限電位
は点Ａ’の電位に、上限電位は点Ｂ’の電位に、“０”
状態の下限電位は点Ｃ’の電位に、上限電位は点Ｄ’の
電位になる。ここで、図５の破線で示したような分布に
なるのは選択したメモリセルだけであり、非選択メモリ
セルは実線に示す分布状態のままである。“１”状態の
しきい値電圧の下限電位は非選択メモリセルを誤読み出
ししないために設定され、“１”状態のしきい値電圧の
上限電位は選択メモリセルの読み出し電流を確保するた
めに設定されている。この条件に鑑み、従来のＮＯＲ型
不揮発性メモリにおける“１”状態のしきい値電圧の分
布は、図５の点線で示すように点Ａから点Ｂ’の間に制
御しなければならない。一方、本実施例のベリファイで
は、図５の実線の点Ａから点Ｂの間に制御すればよい。
つまり、図２６では、０〜Ａ′間が0.5 Ｖ以上でなけれ
ばならないが、本実施例では、０〜Ａ間が0.5 Ｖ以上で
あればよく、点Ａ′における電位が負になってもよい。
したがって、マージンを大きくすることができる利点が
ある。

【００５５】なお、通常の読み出しにおける“０”状態
のしきい値電圧の下限電位（点Ｃ’の電位）でも動作電
流が流れない程度に過剰にしきい値電圧を高くしてお
く。

【００５６】また、上記ベリファイ方法における読み出
しでは選択ソース線の電位を例えば0.5 Ｖとしたが、こ
れに限定されるものではない。

【００５７】さらに、上記ベリファイ方法における読み
出しでは、選択ビット線の電位をセンスアンプを介して
Ｖssにするとしたが、センスアンプがリファレンス電位
を必要する場合には選択ビット線の電位を接地電位Ｖss
より大きく選択ソース線の電位より小さくしてもよい。

【００５８】本実施例では、不揮発性メモリとしてフロ
ーティングゲートを備えたものを用いたが、ＭＮＯＳ
（metal nitride oxide semiconductor ）型メモリセル
などに代表されるＭＯＳトランジスタのチャネル領域上
の絶縁膜に電子を注入して、しきい値電圧を変化させる
タイプの不揮発性メモリトランジスタを用いてもよい。

【００５９】（第２実施例）次に、読み出し時に非選択
ソース線の電位をフローティングする方法に係る第２実
施例について、図６〜図９を参照しながら説明する。た
だし、図７，図８は本第２実施例における読み出し動作
を説明する回路図及びタイミングチャートであるが、図
６，図７は第２実施例と比較を行うために、第１実施例
における読み出し動作つまり非選択ソース線の電位をフ
ローティングにしない場合の動作を説明する回路図及び
タイミングチャートを示したものである。本実施例にお
ける半導体記憶装置のブロック回路図は図２４に示した
従来の不揮発性半導体記憶装置のブロック回路図と同一
であり説明は省略する。また、本実施例における半導体
記憶装置のメモリセルアレイ部の全体的な構造は、上記
第１実施例における図１に示す構造と同じであり、説明
を省略する。

【００６０】図６は、上記図１に示すメモリセルアレイ
内のメモリセル（Ｔ11）及び（Ｔ21）、ビット線Ｂ1 、
ソース線Ｓ1 ，Ｓ2 、ソースデコーダＳＤ1 ，ＳＤ2 ，
センスアンプＳＡ1 及びダミーセル（Ｔd ）の部分を詳
細に示す回路図である。ソースデコーダＳＤ1 ，ＳＤ2
内には、それぞれ各ソース線Ｓ1 ，Ｓ2 に読み出し中間
電位Ｖrmを供給するためのＭＯＳトランジスタＴＲ1m，
ＴＲ2mと、各ソース線Ｓ1 ，Ｓ2 に接地電位Ｖssを供給
するためのＭＯＳトランジスタＴＲ1s，ＴＲ2sとが配置
されている。そして、ＭＯＳトランジスタＴＲ1s，ＴＲ
2sのゲートには、それぞれ信号ＳＤＯ1 ，ＳＤＯ2 が供
給され、ＭＯＳトランジスタＴＲ1m，ＴＲ2mのゲートに
は、それぞれ信号ＸＤＥＣ1 ，ＸＤＥＣ2 が供給され
る。なお、この構造はソース線に印加する電位のタイミ
ングを説明するために単純化したものであり、このよう
な構造に限定されるものではない。

【００６１】また、ＮＢはビット線ノードであり、ビッ
ト線Ｂ1 とは、信号ＹＳＧによって制御される選択トラ
ンジスタＳＴ1aを介して接続されている。ＮＤはダミー
ビット線ノードであり、ダミービット線ＤＢＬとは、信
号ＹＳＧによって制御される選択トランジスタＳＴ1bを
介して接続されている。ＴＲdmはダミーセル（Ｔd ）の
ドレインに読み出し中間電位を供給するためのＭＯＳト
ランジスタであり、信号ＤＸＤＥＣによって制御される
ものである。ＴＲdrはダミーセル（Ｔd ）のソースに接
地電位を供給するためのＭＯＳトランジスタであり、信
号ＲＥＳＥＴにより制御されるものである。

【００６２】次に、図７のタイミングチャートを参照し
ながら、第１実施例における読み出し動作について説明
する。図７は、メモリセル（Ｔ11）を読みだし、次にメ
モリセル（Ｔ21）を読みだし、その後、再度メモリセル
（Ｔ11）を読みだす場合の各信号の変化を示す。予備動
作として、信号ＹＳＧをＨigh にし、選択トランジスタ
ＳＴ1a，ＳＴ1bを導通させたまま、信号ＲＥＳＥＴをわ
ずかの時間だけＨighにして、ビットノードＮＢとダミ
ービット線ノードＤＢとの電位を接地電位Ｖssにリセッ
トする。次に、読み出し時においては、メモリセル（Ｔ
11）〜（Ｔm1）のいずれか１つを選択し、非選択ソース
線の電位を接地電位Ｖssに設定する一方、選択ソース線
の電位を読み出し中間電位Ｖrmに設定する。例えばメモ
リセル（Ｔ11）を読みだす場合、信号ＳＤ０1 をＬow
に、信号ＳＤＯ2 をＨigh にした後、信号ＸＤＥＣ1 を
Ｌowにし、信号ＸＤＥＣ2 をＨigh に保持しておく。信
号ＸＤＥＣ1 をＬowにすると同時に選択ワード線Ｗ1 を
Ｈigh にし、非選択ワード線Ｗ2 はＬowに保持したまま
にする。このとき、選択したメモリセル（Ｔ11）が
“１”状態（低しきい値状態）ならばビット線ノードＮ
Ｂの電位が変動し（約200ｍＶ程度）、“０”状態”
（高しきい値状態）ならばビット線ノードＮＢの電位は
変動しない。これと同時に、ダミーセル（Ｔd ）によっ
て、ダミーセルビット線ノードＮＤはリファレンス電位
に保持される。そして、ビット線ノードＮＢとダミーセ
ルビット線ノードＮＤとの電位差がある程度以上になる
タイミングを見計らって、ビット線Ｂ1 とセンスアンプ
ＳＡ1 との接続を切り離すべく、信号ＹＳＧをＬowに、
選択ワード線Ｗ1 の電位をＬowに、信号ＸＤＥＣ1 をＨ
igh に、信号ＳＤＯ1 をＬowにする。その直後に。セン
スアンプＳＡ1 を活性化させるべく、信号ＩＳＡＥをＬ
owにし、これによりビット線ノードＮＢとダミーセルビ
ット線ノードＮＤとの電位差が増幅される。メモリセル
（Ｔ21）を選択して読みだす場合も同様であり、説明は
省略する。

【００６３】次に、図８は、第２実施例におけるメモリ
セルアレイ内のメモリセル（Ｔ11）及び（Ｔ21）、ビッ
ト線Ｂ1 、ソース線Ｓ1 ，Ｓ2 、ソースデコーダＳＤ1
，ＳＤ2 ，センスアンプＳＡ1 及びダミーセル（Ｔd
）の部分を詳細に示す回路図である。ソースデコーダ
ＳＤ1 ，ＳＤ2 内には、それぞれ各ソース線Ｓ1 ，Ｓ2
に読み出し中間電位Ｖrmを供給するためのＭＯＳトラン
ジスタＴＲ1m，ＴＲ2mとが配置されているが、各ソース
線Ｓ1 ，Ｓ2 に接地電位Ｖssを供給するためのＭＯＳト
ランジスタＴＲ1s，ＴＲ2sは配置されていない。つま
り、非選択ソース線の電位はフローティングに設定され
ることになる。

【００６４】次に、図９を参照しながら、第２実施例に
おける読み出し動作について説明する。図９は、メモリ
セル（Ｔ11）を読みだし、次にメモリセル（Ｔ21）を読
みだし、その後、再度メモリセル（Ｔ11）を読みだす場
合の各信号の変化を示す。予備動作として、信号ＹＳＧ
をＨigh にし、選択トランジスタＳＴ1a，ＳＴ1bを導通
させたまま、信号ＲＥＳＥＴをわずかの時間だけＨigh
にして、ビットノードＮＢとダミービット線ノードＤＢ
との電位を接地電位Ｖssにリセットする。次に、読み出
し時においては、メモリセル（Ｔ11）〜（Ｔm1）のいず
れか１つを選択し、非選択ソース線の電位を接地電位Ｖ
ssに設定する一方、選択ソース線の電位を読み出し中間
電位Ｖrmに設定する。例えばメモリセル（Ｔ11）を読み
だす場合、信号ＸＤＥＣ1 をＬowにし、信号ＸＤＥＣ2
をＨigh に保持しておく。信号ＸＤＥＣ1 をＬowにする
と同時に選択ワード線Ｗ1 をＨigh にし、非選択ワード
線Ｗ2 はＬowに保持したままにする。このとき、選択し
たメモリセル（Ｔ11）が“１”状態（低しきい値状態）
ならばビット線ノードＮＢの電位が変動し（約200ｍＶ
程度）、“０”状態”（高しきい値状態）ならばビット
線ノードＮＢの電位は変動しない。これと同時に、ダミ
ーセル（Ｔd ）によって、ダミーセルビット線ノードＮ
Ｄはリファレンス電位に保持される。そして、ビット線
ノードＮＢとダミーセルビット線ノードＮＤとの電位差
がある程度以上になるタイミングを見計らって、ビット
線Ｂ1 とセンスアンプＳＡ1 との接続を切り離すべく、
信号ＹＳＧをＬowに、ワード線Ｗ1 の電位をＬowに、信
号ＸＤＥＣ1 をＨigh にする。その直後にセンスアンプ
ＳＡ1 を活性化させるべく、信号ＩＳＡＥをＬowにし、
これによりビット線ノードＮＢとダミーセルビット線ノ
ードＮＤとの電位差が増幅される。メモリセル（Ｔ21）
を選択して読みだす場合も同様であり、説明は省略す
る。

【００６５】次に、上記第１実施例と第２実施例との読
みだし動作について比較する。第１実施例における読み
だし方法では、すべてのソース線の電位はＭＯＳトラン
ジスタＴＲ1s，ＴＲ2s等によって接地電位にリセットさ
れるので、ソース線の充放電が生じ、その分だけ電力が
消費される。

【００６６】それに対し、第２実施例では、非選択ソー
ス線の電位はすべてフローティングに保持されるので、
ソース線の充放電は原則として生じない。ただし、例え
ばソース線Ｓ2 に接続されているメモリセルにデプレッ
ション化しているものが１個以上あればリセット時にソ
ース線Ｓ2 の電荷はデプレッション化しているメモリセ
ルを通ってビット線に放電され、接地電位Ｖssにリセッ
トされる。したがって、再びソース線Ｓ2 上のメモリセ
ルを読みだす場合には、ソース線Ｓ2 を接地電位Ｖssか
ら読みだし中間電位Ｖrmまで充電しなければならず、そ
の分だけ電力が余分に消費される。しかし、例えばソー
ス線Ｓ1 に接続されるすべてのメモリセルがデプレッシ
ョン化していないときには、ソース線Ｓ1 の電荷はリセ
ット時にビット線に放電されることはなく、リーク電流
などにより幾分電位が低下したとしても、ほぼ読みだし
中間電位Ｖrmに保持される。したがって、再びソース線
Ｓ1 上のメモリセルを読みだす場合には、ソース線の充
放電は極めて少なく、よって、消費電力の低減を図るこ
とができる。

【００６７】（第３実施例）次に、第３実施例の半導体
記憶装置及びその駆動方法について、図１０〜１８を参
照しながら説明する。本実施例における半導体記憶装置
のブロック回路図は図２４に示した従来の不揮発性半導
体記憶装置のブロック回路図と同一であり説明は省略す
る。図１０には、本実施例における半導体記憶装置のメ
モリセルアレイ部を示し、基本的な構造は上記第１実施
例における図１に示す構造と同じである。すなわち、各
トランジスタＴ11〜Ｔmnを内蔵するメモリセルをｍ行ｎ
列の行列状に配置して構成され、メモリセル（Ｔ11）〜
（Ｔmn）、ワード線Ｗ1 〜Ｗm、ビット線Ｂ1 〜Ｂn 、
ソース線Ｓ1 〜Ｓm 、各列選択用トランジスタＳＴ1 〜
ＳＴn 、センスアンプＳＡ1 〜ＳＡn 、ロウデコーダＲ
Ｄ1 〜ＲＤm 、カラムデコーダ、ソースデコーダＳＤ1
〜ＳＤm の構造と配置関係は、第１実施例における図１
に示す構造と同じである。

【００６８】ここで、本実施例の特徴として、図１に示
す構成に加え、各トランジスタＴ11〜Ｔmnのソースと各
ソース線Ｓ1 〜Ｓm との間に、ソース線側からトランジ
スタ側への電流の流通のみを許容するダイオードＤ11〜
Ｄmnがそれぞれ配置されている。そして、この各ダイオ
ードＤ11〜Ｄmnにより、各経路Ｐ11〜Ｐmnにおいて、各
トランジスタＴ11〜Ｔmnのソースからドレイン方向（順
方向）に流れる電流は各トランジスタＴ11〜Ｔmnの動作
電流とほぼ等しく、ドレインからソース方向（逆方向）
に流れる電流はほとんど遮断されあるいは低減されると
いう電流特性が得られる。すなわち、このダイオードＤ
11〜Ｄmnは電流の方向によって抵抗値が変化する異方向
抵抗部である。ただし、異方向抵抗部は、逆方向におけ
る電流値がほぼ完全に遮断されるというダイオードとし
ての機能を必ずしも有しなくても、逆方向の電流値が順
方向に比べて小さいものも含まれるが、以下の実施例で
は、便宜上すべてダイオードとして表現する。

【００６９】次に、図１０を参照しながら、本実施例に
おける読み出し方法について説明する。ここではワード
線Ｗ2 、すなわちメモリセル（Ｔ21）〜（Ｔ2m）を一括
に読み出す場合について説明するものとし、メモリセル
（Ｔ11）と（Ｔ12）はデプレッション化していると仮定
する。選択ワード線Ｗ2 の電位を読み出し電源電圧Ｖcc
（例えば５Ｖ）に設定し、非選択ワード線Ｗ1 、Ｗm の
電位を接地電位Ｖss（例えば０Ｖ）に設定する。同時に
選択ソース線Ｓ2 の電位を読み出し中間電位Ｖrm（例え
ば１Ｖ）に設定し、非選択ソース線Ｓ1 、Ｓm の電位を
接地電位Ｖssに設定する。また、ビット線Ｂ1 〜Ｂn の
電位をセンスアンプを介して接地電位Ｖssに設定する。
実際には、ビット線Ｂ1 〜Ｂn にはセンスアンプが接続
されているため、ビット線Ｂ1 〜Ｂn の電位は接地電位
Ｖssから僅かに変動するが、ここでは説明を簡単にする
ために、ビット線Ｂ1 〜Ｂn の電位は一定の電圧（接地
電位Ｖss）であるとする。例えば、メモリセル（Ｔ22）
が“０”状態ならばメモリセル（Ｔ22）は作動せず電流
を流さない。また、メモリセル（Ｔ12）は過剰にデプレ
ッション化しているが、ビット線Ｂ2 とソース線Ｓ1 の
電位が同じでＶssであるため、メモリセル（Ｔ12）には
電流が流れない。したがって、ビット線Ｂ2には電流が
流れず、メモリセル（Ｔ22）が“０”状態にあることを
検知できる。一方、例えば、メモリセル（Ｔ21）が
“１”状態ならばメモリセル（Ｔ21）が作動して電流が
流れ、ビット線Ｂ1 には電流が流れ、メモリセル（Ｔ2
1）が“１”状態にあることを検知できる。

【００７０】ここで、メモリセル（Ｔ11）はデプレッシ
ョン化しているが、本実施例では第１実施例と異なり、
メモリセル（Ｔ21）が作動してビット線Ｂ1 に流れた電
流が、メモリセル（Ｔ11）を経てソース線Ｓ1 に流れ出
てしまうことをダイオードＤ11によって防いでいる。ま
た、非選択ソース線Ｓ1 と全てのビット線の電位が等し
くＶssであるために電流は流れにくい。ダイオードＤ11
は逆バイアスでも僅かにリーク電流を流すが、実施例の
ワード線に接続されている全てのメモリセルを一括に読
み出す方法では上記リーク電流をも抑制することができ
低消費電力化できる。

【００７１】以上のように、ワード線Ｗ2 とソース線Ｓ
2 にのみに読み出し用の電位を印加するだけで、メモリ
セル（Ｔ21）〜（Ｔ2m）を一括に読み出すことができ、
読み出し頻度が多い場合やベリファイ時の読み出し動作
では充放電する配線が従来の不揮発性半導体記憶装置に
比べて少なく、低消費電力化できる。

【００７２】また、ビット線と非選択ソース線は接地電
位になっているため、非選択メモリセルにおけるドレイ
ン電圧によるしきい値低下はなく、ドレイン電圧による
しきい値低下に起因する誤読み出しは起こらない。

【００７３】なお、上記選択ソース線には読み出し中間
電位が印加されて、ソース電圧による選択メモリセルの
しきい値低下が起こる。ソース電圧による選択メモリセ
ルのしきい値低下を積極的に利用して、読み出し動作速
度を高速にしてもよく、また、ソース電圧による選択メ
モリセルのしきい値低下を防止してもよく、これらは第
１実施例と同様に適用できる。これらに関しては既に第
１実施例で述べており、説明は省略する。

【００７４】次に、本実施例においてワード線の電位を
接地電位Ｖssにしたまま読み出す方法について説明す
る。読み出し方法は図１０で示した読み出し方法におい
て全てのワード線Ｗ1 〜Ｗm の電位を接地電位Ｖss（例
えば０Ｖ）に接地したものであり、図面は省略する。本
実施例の“１”状態におけるメモリセルのしきい値電圧
を予め負に設定しておけば、メモリトランジスタはワー
ド線の電位を接地電位Ｖss（例えば０Ｖ）にしても、
“１”状態ならば電流を流し、“０”状態ならば電流を
流さないため、図１０で示した読み出し方法において全
てのワード線Ｗ1 〜Ｗm の電位を接地電位Ｖss（例えば
０Ｖ）に設定しても、メモリセルの状態をビット線電流
を検知することでデータを読みだせる。すなわち選択ソ
ース線Ｓ2 の電位を読み出し中間電位Ｖrm（例えば１
Ｖ）に設定し、非選択ソース線Ｓ1 ，…，Ｓm の電位を
接地電位Ｖssに設定し、ビット線の電位をセンスアンプ
を介して接地電位Ｖssに設定することでソース線で選択
したメモリセル（Ｔ21）〜（Ｔ2m）を一括で読み出すこ
とができるのである。したがって読み出し時にワード線
電位の変動がなく一層の低消費電力化と低電源電圧化が
可能である。

【００７５】上記第３実施例の読みだし方法では、選択
ソース線の電位を読み出し中間電位Ｖrm（例えば１Ｖ）
としたが、選択ソース線の電位は読み出し電源電圧Ｖcc
としてもよい。

【００７６】上記第３実施例の読みだし方法ではビット
線の電位をセンスアンプを介して接地電位Ｖssに設定す
るとしたが、センスアンプがリファレンス電位を必要す
る場合には選択ビット線の電位を接地電位Ｖssより高く
読み出し中間電位Ｖrmより低く設定してもよい。

【００７７】上記実施例における読み出し動作では、選
択ソース線に読み出し中間電位が印加されて、ソース電
圧による選択メモリセルのしきい値低下が起こる。ソー
ス電圧による選択メモリセルのしきい値低下を積極的に
利用して、読み出し動作速度を高速にしてもよく、ま
た、ソース電圧による選択メモリセルのしきい値低下を
防止してもよく、これらは第１実施例と同様に適用でき
る。これらに関しては既に第１実施例で述べており、説
明は省略する。

【００７８】本実施例における異方向抵抗部を有する半
導体記憶装置の構造には各種のものがある。以下、その
構造例及びその製造工程について説明する。

【００７９】図１１（ａ）〜（ｃ）及び図１２（ａ）〜
（ｃ）は、第１構造例に係るメモリセルの製造工程を示
すものである。図１１（ａ）に示す工程では、Ｐ型半導
体基板１の上に、トンネルＳｉＯ2 膜２，フローティン
グゲート３、容量絶縁膜４、コントロールゲート５及び
保護用ＳｉＯ2 膜を形成し、スタック型フローティング
ゲート構造を形成する。図１１（ｂ）に示す工程では、
基板全面にレジスト７を塗布した後ダイオードを形成す
る領域を開口し、Ｐ+ イオン注入を行ない、低濃度のｎ
- 層９を形成する。図１１（ｃ）に示す工程では、レジ
スト１０を塗布した後ダイオードを形成する領域を残し
て開口し、Ａｓ+ イオン注入を行ない、高濃度のｎ+ 層
２１を形成する。図１２（ａ）に示す工程では、保護膜
としてＳｉＯ2 膜２２をCVＤ法により堆積する。図１２
（ｂ）に示す工程では、レジスト２３を塗布してダイオ
ードを形成する領域を開口し、異方性エッチング法によ
りＳｉＯ2 膜２２をエッチングバックしダイオードを形
成する領域のゲート側壁にサイドウオール２４を残す。
図１２（ｃ）に示す工程では、タングステンシリサイド
膜２５をパターニングし、ショットキーダイオードを形
成する。上記タングステンシリサイド膜２５は配線層と
してパターニングしてもよいし、コンタクトの埋め込み
層としてパターニングしてもよい。以上の工程で形成さ
れたショットキーダイオードが異方向抵抗部として機能
する。

【００８０】次に、図１３（ａ）〜（ｄ）は、第２構造
例に係るメモリセルの製造工程を示すものである。図１
３（ａ）に示す工程では、Ｐ型半導体基板１の上に、ト
ンネルＳｉＯ2 膜２，フローティングゲート３、容量絶
縁膜４、コントロールゲート５及び保護用ＳｉＯ2 膜を
形成し、スタック型フローティングゲート構造を形成す
る。図１３（ｂ）に示す工程では、レジスト２５を塗布
し、ダイオードを形成する領域を残して開口し、Ａｓ+
イオン注入を行い高濃度ｎ+ 層２７を形成する。図１３
（ｃ）に示す工程では、ＳｉＯ2 膜を堆積してエッチバ
ックすることでサイドウオール２８を形成する。図１３
（ｄ）に示す工程では、Ａｓ+ イオン注入を行い高濃度
ｎ+ 層３０を形成する。図１３（ｄ）ではｎ+ 層３０は
フローティングゲートからオフセットされており、オフ
セットの大きさはサイドウオール２８の膜厚で制御す
る。図１３（ｄ）に示すオフセット領域２９が異方向抵
抗部として機能する。図１３（ｄ）に示すメモリセルの
例は明確なダイオード構造を有していないが、ダイオー
ドと同様の特性が得られる。図１４は、図１３（ｄ）に
示すオフセットトランジスタの電気特性をシミュレーシ
ョンしたものである。縦軸はトランジスタの動作電流、
横軸はゲート（フローティングゲート）電圧であり、実
線はオフセット領域２９と隣接するｎ+ 層を高電位にし
た場合（順方向）の特性を、点線はオフセット領域２９
と隣接するｎ+ 層３０を低電位にした場合（逆方向）の
特性をそれぞれ示す。ゲート長は0.5 ミクロンでオフセ
ット量は0.2 ミクロンであり、ドレイン−ソース間電圧
は1 Ｖである。同図から、順方向と逆方向では電流値が
２桁以上異なっていることがわかる。

【００８１】図１５（ａ）〜（ｃ）は、第３構造例に係
るメモリセルの製造工程を示す。図１５（ａ）に示す工
程では、上記第１，第２構造例の製造工程と同様に、ス
タック型フローティングゲート構造を形成する。図１５
（ｂ）に示す工程では、レジスト３１を塗布し、ダイオ
ードを形成する領域を残して開口し、斜め方向からのＢ
Ｆ2+イオン注入を行って、ゲート下に深く入り込んだｐ
層３３を形成する。ＢＦ2+イオン注入は大傾角で行うこ
とが望ましく、４５度 ６０KeV ６Ｅ12atoms/cm2 が適
当と思われるが、この条件に限定されるものではない。
図１５（ｃ）に示す工程では、Ａｓ+ イオン注入を行い
高濃度ｎ+ 層３０を形成する。図１５（ｃ）に示すよう
に、まずｐ層３３を形成して高濃度ｎ+ 層３０を後退さ
せたことにより、ｐ層３３−高濃度ｎ+ 層３０間がダイ
オードとして機能する。

【００８２】なお、ｐ層３３の濃度を濃くしてｎ+ 層３
０がゲートに対してオフセットになってもよい。図１５
のメモリセルの例は図１３のメモリセルの例よりもサイ
ドウオール工程が必要ないと言う特徴がある。図１６
は、図１５（ｃ）の構造を有するメモリセルの電気特性
をシミュレーションしたものである。縦軸はトランジス
タの動作電流、横軸はゲート（フローティングゲート）
電圧であり、実線は順方向の特性を、点線は逆方向の特
性をそれぞれ示す。ゲート長は0.5 ミクロンでｐ層３３
の濃度は１Ｅ18atoms/cm3 であり、オフセット状態には
なっていず、ドレイン- ソース間電圧は1 Ｖである。順
方向と逆方向では電流値が１桁以上異なっていることが
わかる。

【００８３】図１７（ａ）〜（ｃ）及び図１８（ａ），
（ｂ）は、第４構造例に係るメモリセルの製造工程を示
すものである。図１７（ａ）〜（ｃ）に示す工程では、
図１２（ａ）〜（ｃ）に示す工程と同様に、スタック型
フローティングゲート構造を形成しＰＮダイオードを形
成する領域にＰ+ イオン注入を行ない、低濃度のｎ-層
９を形成し、ＰＮダイオードを形成しない領域にＡｓ+
イオン注入を行ない、高濃度のｎ+ 層２１を形成する。
その後、図１８（ａ）に示す工程で、保護膜としてＳｉ
Ｏ2 膜２２をＣＶＤ法により堆積する。次に、ＰＮダイ
オードを形成する領域にＳｉＯ2 膜２２をエッチングバ
ックしＰＮダイオードを形成する領域のゲート側壁にサ
イドウオール２４を残す。その後、図１８（ｂ）に示す
ように、レジスト３１を塗布し、ＰＮダイオードを形成
する領域を開口し、ＢＦ2+イオン注入を行ってｐ層６１
を形成する。これにより、ｐ層６１−ｎ- 層９間に異方
向抵抗部として機能するＰＮダイオードが形成される。

【００８４】以上に示したメモリセルは従来のスタック
型フローティングゲート構造メモリーセルトランジスタ
のソース領域に相当する領域にダイオードが形成されて
おり、メモリセルの面積を増加させることはない。

【００８５】なお、本実施例の不揮発性メモリにはフロ
ーティングゲートを備えたものを用いたが、ＭＮＯＳ
（metal nitride oxide semiconductor ）型メモリセル
などに代表される、ＭＯＳトランジスタのチャネル領域
上の絶縁膜に電子を注入して、しきい値電圧を変化させ
るタイプの不揮発性メモリトランジスタを用いてもよ
い。

【００８６】（第４実施例）以下、第４実施例の半導体
記憶装置の駆動方法について、図１９〜図２３を参照し
ながら説明する。本実施例における半導体記憶装置のブ
ロック回路図は図２４に示した従来の不揮発性半導体記
憶装置のブロック回路図と同一であり説明は省略する。
図１９は本実施例における半導体記憶装置のメモリセル
アレイ部を示し、第１実施例に示すメモリセルアレイの
構造を高集積化のために改良したものである。本実施例
では、図１９に示すように、例えば２個のメモリセル
（Ｔ21a）と（Ｔ21b ）のドレインは共通の配線を介し
て共通のビット線Ｂ1 に接続されており、メモリセル
（Ｔ21a ）のソースはソース線Ｓ2 に、メモリセル（Ｔ
21b）のソースはソース線Ｓ3 にそれぞれ接続されてい
る。すなわち、一対のメモリセル（Ｔ21a ），（Ｔ21b
）のソースは個別のソース線Ｓ2 、Ｓ3 に接続される
一方、各メモリセル（Ｔ21a ），（Ｔ21b ）のドレイン
は共通のビット線Ｂ1 に接続されている。また、この一
対のメモリセル（Ｔ21a ），（Ｔ21b ）の隣接領域には
メモリセルが配置されていない。そして、ビット線Ｂ2
に対し、各一対のメモリセル（Ｔ12a ），（Ｔ12b ）と
（Ｔ32a ），（Ｔ32b ）とが２ビット分の間隔を隔てて
配置されている。メモリセル（Ｔ12b ）のソースは、メ
モリセル（Ｔ21a ）と共通のソース線Ｓ2 に接続されて
いる。他方の一対のメモリセル（Ｔ32a ）、（Ｔ32b ）
の接続状態も同様である。

【００８７】以上の結果、ソース線Ｓ1 、Ｓ2 の間に２
本のワード線Ｗ1a、Ｗ1bを、ソース線Ｓ2 、Ｓ3 の間に
２本のワード線Ｗ2a、Ｗ2bを配置し、ビット線Ｂ1 〜B3
は、ワード線とソース線とに直行するように配置する。
そして、これらの配線で形成される行列上の領域に、２
ビット一組のメモリセル（Ｔ）がチェッカー模様状に配
置されている。なお、各メモリセル（Ｔ）のゲートはワ
ード線に接続され、ＮＯＲ型メモリセルを配置してい
る。また、ワード線Ｗ1a、Ｗ1b〜Ｗ3a、Ｗ3bはそれぞれ
ロウデコーダに、ソース線Ｓ1 〜Ｓ3 はそれぞれソース
デコーダに、ビット線Ｂ1 〜B3はそれぞれ列選択用トラ
ンジスタＳＴ1 〜ＳＴ3 を介してセンスアンプＳＡ1 〜
ＳＡ3 に接続され、カラムデコーダに接続されている。

【００８８】また、図２０に示す構造では、上記図１９
に示すチェッカー模様状のメモリセルアレイ構造におい
て、各メモリセルを構成するメモリトランジスタのソー
ス側に上記第３実施例で述べたような異方向抵抗部を介
設した例を示す。この例ではソース線Ｓ1 ，Ｓ2 ，…と
メモリトランジスタの間にダイオードＤ12a ，Ｄ12b,Ｄ
２１a ，…が配置されているが、各ドレインとメモリト
ランジスタとの間にダイオードを配置してもよい。

【００８９】次に、本実施例におけるメモリセル（Ｔ）
の構造について説明する。図２１（ａ）はビット線方向
の構造を示す断面図、図２１（ｂ）はそれに対応する平
面図である。また、図２２は平面図においてフローティ
ングゲートのパターニングを示したものである。図２３
はメモリセル単体のワード線方向の構造断面図を示す。
各図において、５１は素子分離、５２はソース配線、５
３は保護絶縁膜、５４は層間絶縁膜、５５はビット配
線、５６はソース線コンタクト、５７はビット線コンタ
クト、５８は活性領域、５９はパターニング後のフロー
ティングゲートである。図１８に示すように、長辺方向
がデザインルールＬの５倍で短辺方向がデザインルール
Ｌの長方形状の活性領域５８を折り重なるように形成
し、フローティングゲート５９は上記活性領域５８の長
辺方向に直線状にパターニングする。図２１（ｂ）に示
すようにワード線であるコントロールゲート５はデザイ
ンルールのラインとスペースで等間隔にパターニングさ
れ、容量絶縁膜４とフローティングゲート５９とトンネ
ルＳｉＯ2 膜２を自己整合的にエッチングする。ソース
３０をイオン注入により形成し、形成後ＳｉＯ2 膜２２
を堆積する。ＳｉＯ2 膜２２をエッチバックし、サイド
ウオール２８を形成し、イオン注入によりオフセットド
レイン２７を形成する。オーバーサイズでビットコンタ
クト５７を露光し、配線材料とＳｉＯ2 膜５３を堆積
し、ソース配線５２をパターニングする。層間膜５４を
堆積し、ビットコンタクト５７をオーバーサイズで露光
し、層間膜５４をエッチバックし、ビットコンタクト５
７を開ける。配線材料を堆積し、ビット配線５５をパタ
ーニングする。図２１（ｂ）の平面図に示すようにメモ
リセルのチャネル幅方向はビット線のデザインルールと
ビットコンタクト５７のマスクの合わせマージンにより
律速されている。図２３に示すように、メモリセル単体
のワード線方向の構造断面は活性領域に対してフローテ
ィングゲート３が非対称形である。このことは上記フロ
ーティングゲート５９を上記活性領域５８の長辺方向に
直線状にパターニングしたことに起因するもので、デザ
インルールが小さくなるほど直線状の方がパターニング
しやすく、微細化できる利点がある。

【００９０】なお、図２１等に示すレイアウトはマスク
の合わせマージンをデザインルールの半分と仮定してお
り、セル面積はデザインルールの二乗の１１倍になって
いるが、マスクの合わせマージンは露光技術に依存する
ものであり、デザインルールの半分に限定しなくてもよ
い。

【００９１】なお、図２１等に示すメモリセルは、上記
図１３（ｄ）に示したオフセット領域を内蔵した構造を
有するフローティングゲートメモリセル（第３実施例に
おける第２構造例）を用いているが、これに限定するも
のではなく、第１，第３，第４構造例に示す構造のメモ
リセルを用いてもよい。

【００９２】また、本実施例において、活性領域５８を
長方形としたが、露光技術などの必要に応じて部分的に
変形してもよい。

【００９３】さらに、本実施例において、フローティン
グゲート５９とコントロールゲート５とソース配線５２
は直線状であるとしたが、露光技術などの必要に応じて
部分的に変形してもよい。

【００９４】また、本実施例においてソース配線５２は
配線材料であるとしたが、拡散層で形成してもよい。

【００９５】次に、図１９を参照しながら、本実施例の
読み出し方法について説明する。本実施例では読み出し
方法は第１実施例と同様の電圧関係で読み出す。図１９
あるいは図２０に示すように、例えば２本のワード線Ｗ
1b，Ｗ2aの電位を読み出し電源電圧（例えば、5 Ｖ）
に、非選択ワード線Ｗ1a，Ｗ2b〜Ｗ3bの電位を接地電位
（例えば、0 Ｖ）にし、ソース線Ｓ2 の電位を読み出し
中間電位（例えば、1 Ｖ）にし、非選択ソース線Ｓ1 ，
Ｓ3 〜Ｓ4 の電位を接地電位（例えば、0 Ｖ）、全ての
ビット線の電位をセンスアンプを介して接地電位（例え
ば、0 Ｖ）にし、ワード線Ｗ1b，Ｗ2aに接続されている
全てのメモリセルを一括読み出しする。

【００９６】なお、図２０の構造のごとく、第３実施例
と同様にダイオードを介設した構造のメモリセルアレイ
の場合には、第３実施例と同様にワード線の電位を接地
電位にしたまま読み出してもよい。

【００９７】また、デプレッション化するメモリセルが
発生しないように、しきい値電圧を制御すれば、第１実
施例と同様に１本のワード線を一括に読み出すようにし
てもよい。

【００９８】なお、本実施例の不揮発性メモリにはフロ
ーティングゲートを備えたものを用いたが、ＭＮＯＳ
（metal nitride oxide semiconductor ）型メモリセル
などに代表される、ＭＯＳトランジスタのチャネル領域
上の絶縁膜に電子を注入して、しきい値電圧を変化させ
るタイプの不揮発性メモリトランジスタを用いてもよ
い。

【００９９】

【発明の効果】以上説明したように、請求項１又は２の
発明によれば、不揮発性メモリセルを行列上に配列した
メモリセルアレイ構造を有する半導体記憶装置におい
て、メモリセルの記憶内容を読みだす際、ビット線の電
位を選択ソース線の電位よりも低く設定するようにした
ので、非選択メモリセルの誤差動による誤読み出しを可
及的に防止することができる。

【０１００】請求項３の発明によれば、非選択ソース線
の電位をビット線の電位に等しく設定するようにしたの
で、選択ビット線に接続されるメモリセルにおける誤読
み出しを確実に防止することができる。

【０１０１】請求項４の発明によれば、ソース線におけ
る充放電の抑制により、消費電力の低減を図ることがで
きる。

【０１０２】請求項５の発明によれば、メモリセルの記
憶内容の読み出しの際、選択ソース線上のメモリセルを
一括読み出しするようにしたので、読み出し回数の低減
とソース線における充放電の回避とを図ることができ、
よって、消費電力の顕著な低減を図ることができる。

【０１０３】請求項６の発明によれば、メモリセルの記
憶内容の読み出しの際、非選択ビット線の電位をフロー
ティングにするようにしたので、ビット線上への充放電
による電力の消費を抑制することができる。

【０１０４】請求項７の発明によれば、ベリファイ時の
読み出し動作のソース電圧を通常の読み出し動作のソー
ス電圧より低くするようにしたので、半導体記憶装置の
しきい値の設計マージンを大きく確保することができ
る。

【０１０５】請求項８の発明によれば、ソース電圧によ
るしきい値電圧の低下を大きくようにしたので、メモリ
セルの相互コンダクタンスを大きくして読み出し動作を
高速にすることができる。

【０１０６】請求項９又は１０の発明によれば、不揮発
性メモリセルにスプリットゲート構造でソース側にフロ
ーティングゲートを設けたメモリトランジスタを用いた
ので、フローティングゲートのソース側の容量結合比を
大きくドレイン側の容量結合比を殆ど０にすることがで
き、よって、ソース電圧によるしきい値電圧の低下量を
大きくすることができる。

【０１０７】請求項１１の発明によれば、読み出し電圧
を接地電圧に設定して、メモリセルの記憶内容の読み出
しを行うようにしたので、読み出し時におけるワード線
の電位の変動をなくすことができ、よって、消費電力の
低減を図ることができる。

【図面の簡単な説明】

【図１】第１実施例の半導体記憶装置の構成及び読み出
し動作を説明するための電気回路図である。

【図２】第１実施例の非対称ソース、ドレイン構造を有
するメモリセルの断面図である。

【図３】第１実施例のスプリットゲート構造を有するメ
モリセルの断面図である。

【図４】第１実施例のオフセット構造を有するメモリセ
ルの断面図である。

【図５】第１実施例のメモリセルのしきい値電圧分布の
概略図である。

【図６】第１実施例の半導体記憶装置のメモリセルアレ
イの詳細構造を示す電気回路図である。

【図７】第１実施例の読みだし方法における各部の信号
の変化を示すタイミングチャート図である。

【図８】第２実施例の半導体記憶装置のメモリセルアレ
イの詳細構造を示す電気回路図である。

【図９】第１実施例の読みだし方法における各部の信号
の変化を示すタイミングチャート図である。

【図１０】第３実施例のメモリセルアレイの構成と読み
だし方法とを説明するための電気回路図である。

【図１１】第３実施例の第１構造例に係るメモリセルの
製造工程のうちｎ+ 層を形成するまでの工程における構
造の変化を示す断面図である。

【図１２】第３実施例の第１構造例に係るメモリセルの
製造工程のうちＳｉＯ2 膜の形成後ショットキーダイオ
ードを形成するまでの工程に工程における構造の変化を
示す断面図である。

【図１３】第３実施例の第２構造例に係るオフセット構
造メモリセルの製造工程における構造の変化を示す断面
図である。

【図１４】第３実施例の第２構造例に係るオフセット構
造メモリセルの電気特性をシミュレーションした結果で
ある。

【図１５】第３実施例の第３構造例に係るメモリセルの
製造工程における構造の変化を示す断面図である。

【図１６】第３実施例の第３構造例に係るメモリセルの
電圧−電流特性のシミュレーション結果を示す図であ
る。

【図１７】第３実施例の第４構造例に係るメモリセルの
製造工程のうちｎ+ 層を形成するまでの工程における構
造の変化を示す断面図である。

【図１８】第３実施例の第４構造例に係るメモリセルの
製造工程のうちＳｉＯ2 膜の形成後ＰＮダイオードを形
成するまでの工程に工程における構造の変化を示す断面
図である。

【図１９】第４実施例のメモリセルアレイの構成及び読
みだし動作を説明するための電気回路図である。

【図２０】第４実施例のダイオードを設けたメモリセル
アレイの構成及び読みだし動作を説明するための電気回
路図である。

【図２１】第４実施例のメモリセルの構造を示す断面図
及び平面図である。

【図２２】第４実施例の半導体記憶装置のメモリセルの
フローティングゲートのパターニング状態を示す平面図
である。

【図２３】第４実施例の半導体記憶装置のメモリセル単
体のワード線方向の構造を示す断面である。

【図２４】従来の半導体記憶装置の全体構成を示すブロ
ック図である。

【図２５】従来の半導体記憶装置のメモリセルアレイの
構成及び読み出し動作を説明するための電気回路図であ
る。

【図２６】従来の半導体記憶装置のメモリセルのしきい
値電圧分布図である。

【図２７】従来の半導体記憶装置のメモリセルの容量結
合の状態を断面状態で示す図である。

【図２８】従来の半導体記憶装置の電気特性を示す特性
図である。

【符号の説明】

１ 半導体ｐ基板 ２ トンネルＳｉＯ2 膜 ３ フローティングゲート ４ 容量絶縁膜 ５ コントロールゲート １１ メモリトランジスタ １２ ワード線 １３ ビット線 １４ ソース線 １７ ダイオード １８ センスアンプ ２４、２８ サイドウオール １０４ ソースデコーダ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 森 俊樹 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 中尾 一郎 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平３−147596（ＪＰ，Ａ) 特開 昭57−57255（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/00 - 16/34 H01L 27/10 H01L 29/78

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】 少なくともゲート、ソース、ドレインを
   含むトランジスタ構造を有し、上記ゲート下方に記憶容
   量部を有する不揮発性メモリセルを行列状に配置してな
   るメモリセルアレイと、上記メモリセルアレイの行方向
   に配置された各トランジスタのゲートに各行ごとに個別
   に接続される複数のワード線と、上記メモリセルアレイ
   の列方向に配置された各トランジスタのドレインに各列
   ごとに個別に接続される複数のビット線と、上記メモリ
   セルアレイの行方向に配置された各トランジスタのソー
   スに各行ごとに個別に接続される複数のソース線と、上
   記ワード線を選択するためのデコーダ回路と、上記ビッ
   ト線を選択するためのデコーダ回路と、上記ソース線を
   選択するためのデコーダ回路とを備えた半導体記憶装置
   の駆動方法であって、上記ソース線，上記ワード線及び上記ビット線をそれぞ
   れ上記各デコーダ回路により選択するとともに、 選択ワード線の電位を所定電位に設定し、選択 ビット線の電位を第１電位に設定し、 選択ソース線の電位を上記第１電位よりも高い第２電位
   に設定して、 上記選択ソース線と選択ワード線とに接続されるメモリ
   セルの記憶内容を読み出すことを特徴とする半導体記憶
   装置の駆動方法。
2. 【請求項２】 請求項１記載の半導体記憶装置の駆動方
   法において、 上記メモリセルの記憶内容を読み出す際、上記第１電位
   をほぼ接地電位にすることを特徴とする半導体記憶装置
   の駆動方法。
3. 【請求項３】 請求項１又は２記載の半導体記憶装置の
   駆動方法において、 上記メモリセルの記憶内容を読み出す際、非選択ソース
   線の電位を上記第１電位と等しく設定することを特徴と
   する半導体記憶装置の駆動方法。
4. 【請求項４】 請求項１又は２記載の半導体記憶装置の
   駆動方法において、 上記メモリセルの記憶内容を読みだす際、非選択ソース
   線の電位をフローティングにすることを特徴とする半導
   体記憶装置の駆動方法。
5. 【請求項５】 請求項１，２，３又は４記載の半導体記
   憶装置の駆動方法において、 上記メモリセルの記憶内容を読みだす際、上記選択ソー
   ス線に接続されている全ての上記不揮発性メモリセルを
   一括で読み出すことを特徴とする半導体記憶装置の駆動
   方法。
6. 【請求項６】 請求項１，２，３又は４記載の半導体記
   憶装置の駆動方法において、 上記メモリセルの記憶内容を読みだす際、非選択ビット
   線の電位をフローティングにすることを特徴とする半導
   体記憶装置の駆動方法。
7. 【請求項７】 請求項１，２，３，４又は５記載の半導
   体記憶装置の駆動方法において、 書き込みベリファイ動作又は消去ベリファイ動作におけ
   る読み出しを行う際には、選択ソース線の電位を上記読
   み出し動作における選択ソース線の電位より低く設定す
   ることを特徴とする半導体記憶装置の駆動方法。
8. 【請求項８】 請求項１，２，３，４，５，６又は７記
   載の半導体記憶装置の駆動方法において、 上記不揮発性メモリセルとして、上記ソースと上記容量
   部の間の容量結合比を上記ドレインと上記容量部の間の
   容量結合比よりも大きくなるように形成された不揮発性
   メモリセルを用いることを特徴とする半導体記憶装置の
   駆動方法。
9. 【請求項９】 請求項１，２，３，４，５，６又は７記
   載の半導体記憶装置の駆動方法において、 上記不揮発性メモリセル内の上記メモリトランジスタと
   して、容量部がスプリットゲート構造を有するメモリト
   ランジスタを用いることを特徴とする半導体記憶装置の
   駆動方法。
10. 【請求項１０】 請求項９記載の半導体記憶装置の駆動
    方法において、 上記スプリットゲート構造を有する上記メモリトランジ
    スタの容量部は、上記メモリトランジスタのソース領域
    とオーバーラップする領域を有することを特徴とする半
    導体記憶装置の駆動方法。
11. 【請求項１１】 請求項１，２，３，４，５，６又は７
    記載の半導体記憶装置の駆動方法において、 予め低しきい値状態におけるメモリセルのしきい値電圧
    を負に設定しておき、 上記メモリセルの記憶内容を読みだす際、全てのワード
    線を接地電位にすることを特徴とする半導体記憶装置の
    駆動方法。