JPH11111929A - 半導体メモリ装置およびその製造方法 - Google Patents
半導体メモリ装置およびその製造方法Info
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- JPH11111929A JPH11111929A JP9274090A JP27409097A JPH11111929A JP H11111929 A JPH11111929 A JP H11111929A JP 9274090 A JP9274090 A JP 9274090A JP 27409097 A JP27409097 A JP 27409097A JP H11111929 A JPH11111929 A JP H11111929A
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Classifications
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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-
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- H10B12/00—Dynamic random access memory [DRAM] devices
Abstract
(57)【要約】
【課題】 高速、大容量のDRAM（ダイナミックランダム
アクセスメモリ）は漏洩電流のため、記憶をうしなうの
で、通常0.1秒ごとにリフレッシュをおこなう。また、
電源を切ればその記憶を失う。いっぽう不揮発性ROM
（リードオンリメモリ）は高速大容量にできない。 【解決手段】 記憶ノードたるドレインをトンネル絶縁
膜で漏洩電流から遮断することにより不揮発性を実現
し、メモリセルに読み出しトランジスタを加えることに
より安定で高速な動作を実現した。
アクセスメモリ）は漏洩電流のため、記憶をうしなうの
で、通常0.1秒ごとにリフレッシュをおこなう。また、
電源を切ればその記憶を失う。いっぽう不揮発性ROM
（リードオンリメモリ）は高速大容量にできない。 【解決手段】 記憶ノードたるドレインをトンネル絶縁
膜で漏洩電流から遮断することにより不揮発性を実現
し、メモリセルに読み出しトランジスタを加えることに
より安定で高速な動作を実現した。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板上に形
成された半導体メモリ装置およびその製造方法に関す
る。
成された半導体メモリ装置およびその製造方法に関す
る。
【０００２】
【従来の技術】半導体メモリには大別してRAM（ランダ
ムアクセスメモリ）とROM（リードオンリーメモリ）が
ある。なかでも計算機のワークストレージとして最も大
量に使われるのはダイナミックRAM（DRAM）である。
ムアクセスメモリ）とROM（リードオンリーメモリ）が
ある。なかでも計算機のワークストレージとして最も大
量に使われるのはダイナミックRAM（DRAM）である。
【０００３】記憶を蓄えるメモリセルは一つの蓄積静電
容量とその容量に蓄えた電荷を読み出す読み出しトラン
ジスタから構成される。このメモリはRAMとして最小の
構成要素で実現されるため、大規模化に適している。従
って相対的に安価で大量に生産されてきた。
容量とその容量に蓄えた電荷を読み出す読み出しトラン
ジスタから構成される。このメモリはRAMとして最小の
構成要素で実現されるため、大規模化に適している。従
って相対的に安価で大量に生産されてきた。
【０００４】このDRAMは、静電容量に蓄えた電荷が半導
体基板内で発生する熱励起電荷や強い電界による衝突電
離電荷によって相殺されていくため、ある時間が経過す
ると記憶を失う。この熱励起電荷や衝突電離電荷は漏洩
電流を構成する。従ってDRAMでは蓄えた記憶を失う前に
その電荷を元に復帰させるため、リフレッシュをおこな
う。通常この間隔は100ms程度に設定されている。この
ような動作形態のためダイナミックRAMと名付けられて
いる。
体基板内で発生する熱励起電荷や強い電界による衝突電
離電荷によって相殺されていくため、ある時間が経過す
ると記憶を失う。この熱励起電荷や衝突電離電荷は漏洩
電流を構成する。従ってDRAMでは蓄えた記憶を失う前に
その電荷を元に復帰させるため、リフレッシュをおこな
う。通常この間隔は100ms程度に設定されている。この
ような動作形態のためダイナミックRAMと名付けられて
いる。
【０００５】また、このDRAMは上記の漏洩電流と動作に
伴う内部雑音、そしてアルファ粒子による擾乱を避ける
ため、蓄積静電容量をある一定の値以下にすることが実
質的に困難である。言い換えれば、最低の信号電荷量が
存在する。その値はメモリの規模やメモリアレー構成形
態によって異なるが、16MビットDRAMで約百万個の電
子、その千倍の規模の16GビットDRAMで約10万個程度の
電子が必要と推定される。
伴う内部雑音、そしてアルファ粒子による擾乱を避ける
ため、蓄積静電容量をある一定の値以下にすることが実
質的に困難である。言い換えれば、最低の信号電荷量が
存在する。その値はメモリの規模やメモリアレー構成形
態によって異なるが、16MビットDRAMで約百万個の電
子、その千倍の規模の16GビットDRAMで約10万個程度の
電子が必要と推定される。
【０００６】特に上記漏洩電流は、蓄積静電容量の一方
の電極が読み出しトランジスタのソースあるいはドレイ
ンに接続されているため、このソースあるいはドレイン
と半導体基板とで形成されるpn接合部で発生する。現実
のDRAM製品はこのpn接合を極力微細化し、かつ不純物濃
度勾配を緩やかにして電界による衝突電離電流を抑制す
るが、上述のように半導体原理的に漏洩電流を皆無にす
ることは不可能である。
の電極が読み出しトランジスタのソースあるいはドレイ
ンに接続されているため、このソースあるいはドレイン
と半導体基板とで形成されるpn接合部で発生する。現実
のDRAM製品はこのpn接合を極力微細化し、かつ不純物濃
度勾配を緩やかにして電界による衝突電離電流を抑制す
るが、上述のように半導体原理的に漏洩電流を皆無にす
ることは不可能である。
【０００７】さらに、DRAMの問題点として、記憶は電荷
量として蓄えられ、読み出しはこの電荷をそのまま読み
出すため、メモリセル自体に増幅効果はなく、一般に信
号電圧は小さく読み出し速度は遅くなる。
量として蓄えられ、読み出しはこの電荷をそのまま読み
出すため、メモリセル自体に増幅効果はなく、一般に信
号電圧は小さく読み出し速度は遅くなる。
【０００８】また、DRAMと対をなすRAMにスタチックRAM
（SRAM）がある。一般にそのメモリセルは6個のトラン
ジスタか、２個の抵抗と4個のトランジスタで構成され
る。これらはフリップフロップを構成しており、通電し
ている限りその記憶状態を保っているので、DRAMのよう
にリフレッシュは不要である。ただ、メモリセルの構成
要素が多く、DARMの数倍の大きさになるため、相対的に
高価である。しかし、メモリセルの増幅作用があるため
高速であり、リフレッシュが不要のため、超低消費電力
を実現できる利点がある。
（SRAM）がある。一般にそのメモリセルは6個のトラン
ジスタか、２個の抵抗と4個のトランジスタで構成され
る。これらはフリップフロップを構成しており、通電し
ている限りその記憶状態を保っているので、DRAMのよう
にリフレッシュは不要である。ただ、メモリセルの構成
要素が多く、DARMの数倍の大きさになるため、相対的に
高価である。しかし、メモリセルの増幅作用があるため
高速であり、リフレッシュが不要のため、超低消費電力
を実現できる利点がある。
【０００９】一方、一般的な不揮発性ROMは絶縁膜で囲
まれた蓄積ノードにトンネル電流を流して電荷を蓄え
る。その電荷量は10万個程度の電子に相当する。また、
メモリの記憶時間は10年以上あるように、絶縁膜は一般
に約10nmかそれ以上の厚さにする。しかし、RAMに比べ
ると書き込み時間が長いので、RAMとして用いることは
できない。また、書き込みを繰り返すと絶縁膜に強制的
に電流を流すことになり、徐々に絶縁膜が劣化し最終的
には絶縁膜が導電膜となって記憶を保持できなくなる。
したがって、製品では10万回に書き込みを制限すること
が一般的である。
まれた蓄積ノードにトンネル電流を流して電荷を蓄え
る。その電荷量は10万個程度の電子に相当する。また、
メモリの記憶時間は10年以上あるように、絶縁膜は一般
に約10nmかそれ以上の厚さにする。しかし、RAMに比べ
ると書き込み時間が長いので、RAMとして用いることは
できない。また、書き込みを繰り返すと絶縁膜に強制的
に電流を流すことになり、徐々に絶縁膜が劣化し最終的
には絶縁膜が導電膜となって記憶を保持できなくなる。
したがって、製品では10万回に書き込みを制限すること
が一般的である。
【００１０】このように、DRAM、SRAM、不揮発性ROMと
も長所と短所があり、それぞれが特徴のある使いかたを
されている。
も長所と短所があり、それぞれが特徴のある使いかたを
されている。
【００１１】
【発明が解決しようとする課題】本発明は上記のような
RAMと不揮発性メモリの両者の特長を合わせ持ったメモ
リを提供する。その骨子は記憶ノードにはトンネル絶縁
膜を介して書き込みをおこない、読み出しはこの記憶ノ
ードをゲートとしたトランジスタでおこなう。これによ
り不揮発性メモリの記憶動作と、SRAMと同じメモリセル
に増幅作用をもつメモリが実現できる。
RAMと不揮発性メモリの両者の特長を合わせ持ったメモ
リを提供する。その骨子は記憶ノードにはトンネル絶縁
膜を介して書き込みをおこない、読み出しはこの記憶ノ
ードをゲートとしたトランジスタでおこなう。これによ
り不揮発性メモリの記憶動作と、SRAMと同じメモリセル
に増幅作用をもつメモリが実現できる。
【００１２】言い換えれば、本発明の目的は、長期記憶
保持特性に優れた特性と、高速で安定なRAM動作を合わ
せ持つメモリを提供することにある。さらに、本発明の
他の目的は、その製造方法を提供することにある。
保持特性に優れた特性と、高速で安定なRAM動作を合わ
せ持つメモリを提供することにある。さらに、本発明の
他の目的は、その製造方法を提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、後に実施例で詳細に説明するように、たとえば記憶
ノードに接続した書き込みトランジスタと、記憶ノード
をゲートとする読み出しトランジスタでメモリセルを構
成する。このとき、記憶ノードに第一ワード線を接続す
ることができる。また、書き込みトランジスタを、積層
したバリヤ基板とバリヤ膜で構成されたバリヤ膜基板を
基板とし、第二ワード線をゲートとするトランジスタと
することができる。
に、後に実施例で詳細に説明するように、たとえば記憶
ノードに接続した書き込みトランジスタと、記憶ノード
をゲートとする読み出しトランジスタでメモリセルを構
成する。このとき、記憶ノードに第一ワード線を接続す
ることができる。また、書き込みトランジスタを、積層
したバリヤ基板とバリヤ膜で構成されたバリヤ膜基板を
基板とし、第二ワード線をゲートとするトランジスタと
することができる。
【００１４】こうすることにより、記憶ノードがシリコ
ン基板に接続されていないため、通常のDRAMのメモリセ
ルのように記憶ノードにシリコン基板から漏洩電流が流
入することがない。また、記憶ノードと書き込みトラン
ジスタのデータ線に接続されているソースとの間に絶縁
膜たるバリヤ膜があるので、通常のDRAMのメモリセルの
ように、記憶電荷の読み出しと書き込みを司るトランジ
スタのソースとドレイン間に流れるサブスレッショルド
電流を抑制できる。
ン基板に接続されていないため、通常のDRAMのメモリセ
ルのように記憶ノードにシリコン基板から漏洩電流が流
入することがない。また、記憶ノードと書き込みトラン
ジスタのデータ線に接続されているソースとの間に絶縁
膜たるバリヤ膜があるので、通常のDRAMのメモリセルの
ように、記憶電荷の読み出しと書き込みを司るトランジ
スタのソースとドレイン間に流れるサブスレッショルド
電流を抑制できる。
【００１５】なお、これらの漏洩電流とサブスレッショ
ルド電流はDRAMの記憶を消失させる。すでに述べたよう
にこのためDRAMではリフレッシュをおこなう。通常この
リフレッシュの間の時間間隔は100ms程度に設定されて
いることが多い。
ルド電流はDRAMの記憶を消失させる。すでに述べたよう
にこのためDRAMではリフレッシュをおこなう。通常この
リフレッシュの間の時間間隔は100ms程度に設定されて
いることが多い。
【００１６】本発明の構造では、電源がすべてオフの後
には、ワード線、データ線、センス線、制御線がすべて
浮遊0Vになるが、基板からの漏洩電流がなく、かつバリ
ヤ膜を十分厚くするか、あるいは書き込みトランジスタ
のしきい電圧を十分高くすれば記憶ノードの電荷を保持
できるので、不揮発性メモリとすることができる。しき
い電圧を十分高くするには書込みトランジスタのバリヤ
膜基板の不純物濃度を高くすればよい。
には、ワード線、データ線、センス線、制御線がすべて
浮遊0Vになるが、基板からの漏洩電流がなく、かつバリ
ヤ膜を十分厚くするか、あるいは書き込みトランジスタ
のしきい電圧を十分高くすれば記憶ノードの電荷を保持
できるので、不揮発性メモリとすることができる。しき
い電圧を十分高くするには書込みトランジスタのバリヤ
膜基板の不純物濃度を高くすればよい。
【００１７】また、メモリに通電中に記憶ノードの電荷
が消失しない動作条件は、非選択ワード線電圧とセル書
き込みトランジスタのしきい電圧との関係を適当に設定
することによって達成できる。これによりSRAMのような
動作が実現できる。
が消失しない動作条件は、非選択ワード線電圧とセル書
き込みトランジスタのしきい電圧との関係を適当に設定
することによって達成できる。これによりSRAMのような
動作が実現できる。
【００１８】以上の動作条件の中で、漏洩電流とサブス
レッショルド電流を抑制する度合いによって、本発明の
メモリが完全な不揮発性メモリから通常のDRAMの間に設
定できる。バリヤ膜がない場合にはDRAMセルと同様にリ
フレッシュする必要があり、バリヤ膜が不揮発性メモリ
の一種であるフラッシュメモリと同程度に厚い場合には
不揮発性メモリが実現できる。従って、バリヤ膜の材質
とその厚さ、かつバリヤ膜基板の材質とその不純物濃度
を選ぶことによって、望みの機能を実現できるのも、本
発明の大きな利点である。
レッショルド電流を抑制する度合いによって、本発明の
メモリが完全な不揮発性メモリから通常のDRAMの間に設
定できる。バリヤ膜がない場合にはDRAMセルと同様にリ
フレッシュする必要があり、バリヤ膜が不揮発性メモリ
の一種であるフラッシュメモリと同程度に厚い場合には
不揮発性メモリが実現できる。従って、バリヤ膜の材質
とその厚さ、かつバリヤ膜基板の材質とその不純物濃度
を選ぶことによって、望みの機能を実現できるのも、本
発明の大きな利点である。
【００１９】たとえば、バリヤ膜を薄くすればサブスレ
ッショルド電流が生じるが、DRAMより抑制することがで
きるので、リフレッシュ時間の十分に長いDRAMが実現で
き、スタンバイ電力を低減できる。スタンバイ電力が低
減できれば、電池などによってバックアップでき、電池
を含めた全体として疑似的な不揮発性メモリとすること
ができる。
ッショルド電流が生じるが、DRAMより抑制することがで
きるので、リフレッシュ時間の十分に長いDRAMが実現で
き、スタンバイ電力を低減できる。スタンバイ電力が低
減できれば、電池などによってバックアップでき、電池
を含めた全体として疑似的な不揮発性メモリとすること
ができる。
【００２０】いっぽう、実際の大規模なメモリを実現す
るには、このメモリセルを複数個格子状に配設し、これ
らを制御線、センス線、データ線、第一ワード線、およ
び第二ワード線などで結線してメモリを構成する。
るには、このメモリセルを複数個格子状に配設し、これ
らを制御線、センス線、データ線、第一ワード線、およ
び第二ワード線などで結線してメモリを構成する。
【００２１】本発明のメモリのデバイスの一例の基本構
造は、メモリセルと、メモリセルに接続されるデータ
線、ワード線、及びセンス線を有する。
造は、メモリセルと、メモリセルに接続されるデータ
線、ワード線、及びセンス線を有する。
【００２２】メモリセルは、電荷を蓄積する記憶ノード
と、記憶ノードへの電荷の注入及び放出の経路となる書
込み素子と、記憶ノードの電荷の蓄積状態を検出する読
み出し素子を有する。また、読み出し素子は記憶ノード
の電荷の蓄積状態により閾値の変化する第１のトランジ
スタを有し、センス線は第１のトランジスタのドレイン
・ソース経路に接続されている。さらに、書込み素子は
記憶ノードとデータ線の間に配置され、書込み素子は絶
縁膜と半導体膜の積層構造と該積層膜構造の側壁に形成
された制御電極を有する第２のトランジスタを有してい
る。また、ワード線は制御電極に接続されている。
と、記憶ノードへの電荷の注入及び放出の経路となる書
込み素子と、記憶ノードの電荷の蓄積状態を検出する読
み出し素子を有する。また、読み出し素子は記憶ノード
の電荷の蓄積状態により閾値の変化する第１のトランジ
スタを有し、センス線は第１のトランジスタのドレイン
・ソース経路に接続されている。さらに、書込み素子は
記憶ノードとデータ線の間に配置され、書込み素子は絶
縁膜と半導体膜の積層構造と該積層膜構造の側壁に形成
された制御電極を有する第２のトランジスタを有してい
る。また、ワード線は制御電極に接続されている。
【００２３】ここで、基板上に第１のトランジスタを形
成し、第１のトランジスタの上に第２のトランジスタを
配置することことができる。すなわち、基板面レイアウ
トを上から見た場合、第１のトランジスタの構成と、第
２のトランジスタの構成が、一部または全部が重なって
見えるような構成である。これにより、チップ面積を縮
小することができる。
成し、第１のトランジスタの上に第２のトランジスタを
配置することことができる。すなわち、基板面レイアウ
トを上から見た場合、第１のトランジスタの構成と、第
２のトランジスタの構成が、一部または全部が重なって
見えるような構成である。これにより、チップ面積を縮
小することができる。
【００２４】このとき、第１のトランジスタを電界効果
トランジスタで構成し、電界効果トランジスタのゲート
電極が記憶ノードを兼ねることができる。また、ゲート
電極の側壁に絶縁膜を介して第２の制御電極を設けるこ
とができる。このように、制御電極が記憶ノードやトラ
ンジスタの側壁に設けることができる。すなわち、制御
電極は基板面に垂直あるいは基板面と交わる面に沿って
延在することができる。
トランジスタで構成し、電界効果トランジスタのゲート
電極が記憶ノードを兼ねることができる。また、ゲート
電極の側壁に絶縁膜を介して第２の制御電極を設けるこ
とができる。このように、制御電極が記憶ノードやトラ
ンジスタの側壁に設けることができる。すなわち、制御
電極は基板面に垂直あるいは基板面と交わる面に沿って
延在することができる。
【００２５】また、本発明の他の例では、半導体基板上
に形成されたＭＩＳＦＥＴトランジスタと、ＭＩＳＦＥ
Ｔトランジスタのゲートに接続された半導体領域と絶縁
膜の積層構造とを有し、この積層構造を経由してゲート
に電荷を注入しあるいは電荷を放出することにより情報
を書き込みあるいは消去し、ＭＩＳＦＥＴトランジスタ
のソース・ドレイン経路に接続されたセンス線により情
報を読み出すことを特徴とする。ＭＩＳＦＥＴトランジ
スタは検出用のトランジスタであり、そのゲートが記憶
ノードを兼ねている。記憶ノードに接続される積層構造
は、記憶ノードへの電荷の注入および放出を制御するバ
リアとして働く。
に形成されたＭＩＳＦＥＴトランジスタと、ＭＩＳＦＥ
Ｔトランジスタのゲートに接続された半導体領域と絶縁
膜の積層構造とを有し、この積層構造を経由してゲート
に電荷を注入しあるいは電荷を放出することにより情報
を書き込みあるいは消去し、ＭＩＳＦＥＴトランジスタ
のソース・ドレイン経路に接続されたセンス線により情
報を読み出すことを特徴とする。ＭＩＳＦＥＴトランジ
スタは検出用のトランジスタであり、そのゲートが記憶
ノードを兼ねている。記憶ノードに接続される積層構造
は、記憶ノードへの電荷の注入および放出を制御するバ
リアとして働く。
【００２６】
【発明の実施の形態】以下図面を用いて、本発明を詳細
に説明する。
に説明する。
【００２７】図1と図2に第1の実施例のそれぞれ構造と
回路を示す。
回路を示す。
【００２８】図１は、本発明の基本的な構造を示すもの
である。10は抵抗率が10Ω-cm前後のp型シリコン基板、
60はフィールド絶縁膜、21はn+領域によって形成される
制御線、22はn+領域によって形成されるセンス線であ
る。さらに、シリコン基板10の表面上に第一ゲート絶縁
膜41を被着し、さらにその上に記憶ノード30を形成す
る。記憶ノード30の側壁周辺には第二ゲート絶縁膜42を
形成しその上に重ねて第一ワード線51を被着する。第一
ワード線51と記憶ノード30の間に第二ゲート絶縁膜42を
介して静電容量を形成する。この記憶ノード30の上に多
結晶シリコン、あるいは無定形シリコンのバリヤ膜基板
11とシリコン酸化膜やシリコン窒化膜、あるいはそれら
の混合したシリコン酸窒化膜70の多層構造のバリヤ膜基
板構造11を形成し、このバリヤ膜基板構造11の側面に第
三ゲート絶縁膜43を被着する。さらにこの側面にバリヤ
膜基板トランジスタのゲートたる第二ワード線52を被着
し、バリヤ膜基板構造12の最上部にn+型のドレイン領域
領域24を形成し、これにデータ線23を接続する。
である。10は抵抗率が10Ω-cm前後のp型シリコン基板、
60はフィールド絶縁膜、21はn+領域によって形成される
制御線、22はn+領域によって形成されるセンス線であ
る。さらに、シリコン基板10の表面上に第一ゲート絶縁
膜41を被着し、さらにその上に記憶ノード30を形成す
る。記憶ノード30の側壁周辺には第二ゲート絶縁膜42を
形成しその上に重ねて第一ワード線51を被着する。第一
ワード線51と記憶ノード30の間に第二ゲート絶縁膜42を
介して静電容量を形成する。この記憶ノード30の上に多
結晶シリコン、あるいは無定形シリコンのバリヤ膜基板
11とシリコン酸化膜やシリコン窒化膜、あるいはそれら
の混合したシリコン酸窒化膜70の多層構造のバリヤ膜基
板構造11を形成し、このバリヤ膜基板構造11の側面に第
三ゲート絶縁膜43を被着する。さらにこの側面にバリヤ
膜基板トランジスタのゲートたる第二ワード線52を被着
し、バリヤ膜基板構造12の最上部にn+型のドレイン領域
領域24を形成し、これにデータ線23を接続する。
【００２９】図２はこれらの膜や基板で構成されたメモ
リセルの回路と結線を示す。メモリはこのセルをm行、n
列の格子状に配設し、メモリアレーを構成することによ
って大規模化する。1024行、1024列とすると１メガビッ
トのメモリが構成できる。
リセルの回路と結線を示す。メモリはこのセルをm行、n
列の格子状に配設し、メモリアレーを構成することによ
って大規模化する。1024行、1024列とすると１メガビッ
トのメモリが構成できる。
【００３０】図１と図２に示すように、記憶ノード30に
接続した書き込みトランジスタ1と、記憶ノード30をゲ
ートとする読み出しトランジスタ2でメモリセルを構成
している。また図1に示すように、書き込みトランジス
タ1は、積層したバリヤ基板11とバリヤ膜70が構成する
バリヤ膜基板12を基板とし、第二ワード線52をゲートと
するトランジスタである。
接続した書き込みトランジスタ1と、記憶ノード30をゲ
ートとする読み出しトランジスタ2でメモリセルを構成
している。また図1に示すように、書き込みトランジス
タ1は、積層したバリヤ基板11とバリヤ膜70が構成する
バリヤ膜基板12を基板とし、第二ワード線52をゲートと
するトランジスタである。
【００３１】こうすることにより、記憶ノードがシリコ
ン基板に接続されていないため、通常のDRAMのメモリセ
ルのように記憶ノードにシリコン基板から漏洩電流が流
入することがない。また、記憶ノードと書き込みトラン
ジスタのデータ線に接続されているソースとの間に絶縁
膜たるバリヤ膜があるので、通常のDRAMのメモリセルの
ように、記憶電荷の読み出しと書き込みを司るトランジ
スタのソースとドレイン間に流れるサブスレッショルド
電流を抑制できる。
ン基板に接続されていないため、通常のDRAMのメモリセ
ルのように記憶ノードにシリコン基板から漏洩電流が流
入することがない。また、記憶ノードと書き込みトラン
ジスタのデータ線に接続されているソースとの間に絶縁
膜たるバリヤ膜があるので、通常のDRAMのメモリセルの
ように、記憶電荷の読み出しと書き込みを司るトランジ
スタのソースとドレイン間に流れるサブスレッショルド
電流を抑制できる。
【００３２】本発明の構造では、電源がすべてオフの後
には、ワード線、データ線、センス線、制御線がすべて
浮遊0Vになるが、基板からの漏洩電流がなく、かつバリ
ヤ膜を十分厚くするか、あるいは書き込みトランジスタ
のしきい電圧を十分高くすれば記憶ノードの電荷を保持
できるので、不揮発性メモリとすることができる。しき
い電圧を十分高くするにはバリヤ膜基板11の不純物濃度
を高くすればよい。
には、ワード線、データ線、センス線、制御線がすべて
浮遊0Vになるが、基板からの漏洩電流がなく、かつバリ
ヤ膜を十分厚くするか、あるいは書き込みトランジスタ
のしきい電圧を十分高くすれば記憶ノードの電荷を保持
できるので、不揮発性メモリとすることができる。しき
い電圧を十分高くするにはバリヤ膜基板11の不純物濃度
を高くすればよい。
【００３３】また、メモリに通電中に記憶ノードの電荷
が消失しない動作条件は、非選択ワード線電圧とセル書
き込みトランジスタのしきい電圧との関係を適当に設定
することによって達成できる。これによりSRAMのような
動作が実現できる。
が消失しない動作条件は、非選択ワード線電圧とセル書
き込みトランジスタのしきい電圧との関係を適当に設定
することによって達成できる。これによりSRAMのような
動作が実現できる。
【００３４】以上の動作条件の中で、漏洩電流とサブス
レッショルド電流を抑制する度合いによって、本発明の
メモリが完全な不揮発性メモリから通常のDRAMの間に設
定できる。バリヤ膜12がない場合にはDRAMセルと同様に
リフレッシュする必要があり、バリヤ膜12が不揮発性メ
モリの一種であるフラッシュメモリと同程度に厚い場合
には不揮発性メモリが実現できる。従って、バリヤ膜12
の材質とその厚さ、かつバリヤ膜基板11の材質とその不
純物濃度を選ぶことによって、望みの機能を実現できる
のも、本発明の大きな利点である。
レッショルド電流を抑制する度合いによって、本発明の
メモリが完全な不揮発性メモリから通常のDRAMの間に設
定できる。バリヤ膜12がない場合にはDRAMセルと同様に
リフレッシュする必要があり、バリヤ膜12が不揮発性メ
モリの一種であるフラッシュメモリと同程度に厚い場合
には不揮発性メモリが実現できる。従って、バリヤ膜12
の材質とその厚さ、かつバリヤ膜基板11の材質とその不
純物濃度を選ぶことによって、望みの機能を実現できる
のも、本発明の大きな利点である。
【００３５】たとえば、バリヤ膜12を薄くすればサブス
レッショルド電流が生じるが、DRAMより抑制することが
できるので、リフレッシュ時間の十分に長いDRAMが実現
でき、スタンバイ電力を低減できる。スタンバイ電力が
低減できれば、電池などによってバックアップでき、電
池を含めた全体として疑似的な不揮発性メモリとするこ
とができる。
レッショルド電流が生じるが、DRAMより抑制することが
できるので、リフレッシュ時間の十分に長いDRAMが実現
でき、スタンバイ電力を低減できる。スタンバイ電力が
低減できれば、電池などによってバックアップでき、電
池を含めた全体として疑似的な不揮発性メモリとするこ
とができる。
【００３６】いっぽう、実際の大規模なメモリを実現す
るには、このメモリセルを複数個格子状に配設し、これ
らを制御線21、センス線22、データ線23、第一ワード線
51、および第二ワード線52などで結線してメモリを構成
する。
るには、このメモリセルを複数個格子状に配設し、これ
らを制御線21、センス線22、データ線23、第一ワード線
51、および第二ワード線52などで結線してメモリを構成
する。
【００３７】図３は本発明のメモリセルへの書き込み・
読み出し動作を示すタイミング図である。ただし、書き
込みトランジスタならびに読み出しトランジスタのしき
い電圧をそれぞれ2Vと1.2Vとし、第一ワード線51と記憶
ノード30との間に第一ゲート絶縁膜41を介して形成され
る静電容量によって記憶ノード30に結合する電圧を0.8V
と仮定する。
読み出し動作を示すタイミング図である。ただし、書き
込みトランジスタならびに読み出しトランジスタのしき
い電圧をそれぞれ2Vと1.2Vとし、第一ワード線51と記憶
ノード30との間に第一ゲート絶縁膜41を介して形成され
る静電容量によって記憶ノード30に結合する電圧を0.8V
と仮定する。
【００３８】書き込み動作は第二ワード線にパルスを印
加し、データ線に印加された書き込み情報電圧1V（情
報”1”に対応）あるいは0V（情報”0”に対応）を記憶
ノードに印加することによって行われる。ここでワード
線電圧が3V以上と十分高いので、書き込みトランジスタ
のしきい電圧（2V）の影響を受けずにデータ線電圧がそ
のまま記憶ノードに書き込まれる。
加し、データ線に印加された書き込み情報電圧1V（情
報”1”に対応）あるいは0V（情報”0”に対応）を記憶
ノードに印加することによって行われる。ここでワード
線電圧が3V以上と十分高いので、書き込みトランジスタ
のしきい電圧（2V）の影響を受けずにデータ線電圧がそ
のまま記憶ノードに書き込まれる。
【００３９】読み出し動作は、第一ワード線と制御線に
パルスを印加し、読み出しトランジスタが導通するか否
かを弁別することによって行う。すなわち、センス線に
流れる電流の有無あるいはセンス線に現れた微小電圧の
有無によって”1”と”0”を弁別する。たとえば、第一
ワード線の印加によって記憶ノード電圧は1.8Vあるいは
0.8Vに昇圧されるが、制御線電圧が0Vで読み出しトラン
ジスタのしきい電圧は1.2Vなので、読み出しトランジス
タは情報”1”が記憶されていれば導通し、情報”0”が
記憶されていれば非導通となる。センス線に他端が2Vの
インピーダンス（MOSトランジスタあるいは抵抗）を接
続しておけば、情報”1”読み出しではセンス線電圧は2
Vから微小電圧d（約200mV）だけ低下した値となる。一
方、情報”0”読み出しでは2Vのままである。この電圧
差をセンス線に接続した検出回路で弁別する。
パルスを印加し、読み出しトランジスタが導通するか否
かを弁別することによって行う。すなわち、センス線に
流れる電流の有無あるいはセンス線に現れた微小電圧の
有無によって”1”と”0”を弁別する。たとえば、第一
ワード線の印加によって記憶ノード電圧は1.8Vあるいは
0.8Vに昇圧されるが、制御線電圧が0Vで読み出しトラン
ジスタのしきい電圧は1.2Vなので、読み出しトランジス
タは情報”1”が記憶されていれば導通し、情報”0”が
記憶されていれば非導通となる。センス線に他端が2Vの
インピーダンス（MOSトランジスタあるいは抵抗）を接
続しておけば、情報”1”読み出しではセンス線電圧は2
Vから微小電圧d（約200mV）だけ低下した値となる。一
方、情報”0”読み出しでは2Vのままである。この電圧
差をセンス線に接続した検出回路で弁別する。
【００４０】なお、同じセンス線と制御線に接続されて
いるセンス線方向の多数の非選択セルによって読み出し
動作が妨害を受けることはない。なぜなら、非選択セル
の第一ワード線にはパルスは印加されないので、非選択
セルの記憶ノードの電圧は1Vあるいは0Vで、これらは読
み出しトランジスタのしきい電圧1.2Vよりも低く、非選
択セルの読み出しトランジスタは非導通であるからであ
る。
いるセンス線方向の多数の非選択セルによって読み出し
動作が妨害を受けることはない。なぜなら、非選択セル
の第一ワード線にはパルスは印加されないので、非選択
セルの記憶ノードの電圧は1Vあるいは0Vで、これらは読
み出しトランジスタのしきい電圧1.2Vよりも低く、非選
択セルの読み出しトランジスタは非導通であるからであ
る。
【００４１】このメモリセル構造では上述したようにセ
ル内の接合漏洩電流はほどんどなく、またアルファ粒子
の入射によるソフトエラー耐性も高い。しかし、書き込
みトランジスタのしきい電圧の大きさによっては情報電
荷が書き込みトランジスタを通してデータ線に流出し、
情報破壊の原因となる。2V程度の十分高いしきい電圧で
あれば、電源が遮断しワード線などが浮遊状態の0Vにな
っても、書き込みトランジスタはほぼ完全に非導通にな
るので不揮発動作が可能になる。また、通電中のランダ
ム動作に対しても非選択セル電荷がデータ線に流出する
ことはないので、SRAMのようにリフレッシュ動作の不必
要なメモリが提供できる。
ル内の接合漏洩電流はほどんどなく、またアルファ粒子
の入射によるソフトエラー耐性も高い。しかし、書き込
みトランジスタのしきい電圧の大きさによっては情報電
荷が書き込みトランジスタを通してデータ線に流出し、
情報破壊の原因となる。2V程度の十分高いしきい電圧で
あれば、電源が遮断しワード線などが浮遊状態の0Vにな
っても、書き込みトランジスタはほぼ完全に非導通にな
るので不揮発動作が可能になる。また、通電中のランダ
ム動作に対しても非選択セル電荷がデータ線に流出する
ことはないので、SRAMのようにリフレッシュ動作の不必
要なメモリが提供できる。
【００４２】しかし、バリヤ膜の構成によっては、ある
いは第二ワード線に印加する電圧を低くし、低電圧動作
をさせたい場合にはしきい電圧を低くせざるをえない場
合もある。しかし、低くしすぎると記憶ノードの電荷は
書き込みトランジスタを介してデータ線に流出し始め
る。このような場合にはDRAMと同様に記憶情報を保持す
るために、リフレッシュしなければならない。リフレッ
シュ動作はセンス線に接続した検出回路でメモリセルの
情報を読み出し、その結果をデータ線上の書き込み電圧
に変換して再書き込みすることによって行われる。もち
ろん、本発明のメモリセルではメモリセル内に接合漏洩
電流がほとんどない分だけDRAMセルより情報保持時間は
長くとれる利点がある。
いは第二ワード線に印加する電圧を低くし、低電圧動作
をさせたい場合にはしきい電圧を低くせざるをえない場
合もある。しかし、低くしすぎると記憶ノードの電荷は
書き込みトランジスタを介してデータ線に流出し始め
る。このような場合にはDRAMと同様に記憶情報を保持す
るために、リフレッシュしなければならない。リフレッ
シュ動作はセンス線に接続した検出回路でメモリセルの
情報を読み出し、その結果をデータ線上の書き込み電圧
に変換して再書き込みすることによって行われる。もち
ろん、本発明のメモリセルではメモリセル内に接合漏洩
電流がほとんどない分だけDRAMセルより情報保持時間は
長くとれる利点がある。
【００４３】図４から図９にわたってバリヤ膜基板トラ
ンジスタの動作を説明する。
ンジスタの動作を説明する。
【００４４】図４は通常のnチャネルトランジスタの基
板の中で、かつソースとドレインの中間に厚さtbの単層
のバリヤ膜を挿入したバリヤ膜基板トランジスタ構造を
示す。
板の中で、かつソースとドレインの中間に厚さtbの単層
のバリヤ膜を挿入したバリヤ膜基板トランジスタ構造を
示す。
【００４５】図５はその構造のエネルギバンド構造を示
したものである。バリヤ膜は一般に禁制帯のエネルギ幅
Egを持つ絶縁膜であり、このnチャネルバリヤ膜基板ト
ランジスタの場合、伝導体Ecから電子親和度c上にバリ
ヤ膜の伝導帯がある。
したものである。バリヤ膜は一般に禁制帯のエネルギ幅
Egを持つ絶縁膜であり、このnチャネルバリヤ膜基板ト
ランジスタの場合、伝導体Ecから電子親和度c上にバリ
ヤ膜の伝導帯がある。
【００４６】図５に示すゲート電圧が印加されていない
ときにはこのトランジスタのソースとドレイン間に電流
が流れるためには、バリヤ膜が十分薄くてバリヤ膜を貫
通する直接トンネル電流が流れるか、あるいは電子が十
分なエネルギを持って電子親和度cを越えて流れるかの
いずれかの条件が必要になる。実際にはバリヤ膜の厚さ
によりこの中間の電流形態をとる。
ときにはこのトランジスタのソースとドレイン間に電流
が流れるためには、バリヤ膜が十分薄くてバリヤ膜を貫
通する直接トンネル電流が流れるか、あるいは電子が十
分なエネルギを持って電子親和度cを越えて流れるかの
いずれかの条件が必要になる。実際にはバリヤ膜の厚さ
によりこの中間の電流形態をとる。
【００４７】図６には図５の構造に正のゲート電圧を印
加したエネルギバンド構造を示す。このトランジスタの
ソースとドレイン間にながれる電流は、図６に示すよう
にゲートGによって制御できる。一般のトランジスタの
ようにゲートGにこのトランジスタのしきい電圧より大
きな正の電圧を印加すれば、エネルギバンドはゲート面
に向かって大きく引き下げられ、これによってソースと
ドレイン間の電流が増加する。またバリヤ絶縁膜の伝導
帯のエネルギは電子親和度cが一定なのにもかかわら
ず、ソースのエネルギ位置よりは下がっており、バリヤ
膜を越えて電流が流れやすくなる。本発明はこの原理を
応用し、このトランジスタのドレインをメモリセルの記
憶ノードに流用するものである。
加したエネルギバンド構造を示す。このトランジスタの
ソースとドレイン間にながれる電流は、図６に示すよう
にゲートGによって制御できる。一般のトランジスタの
ようにゲートGにこのトランジスタのしきい電圧より大
きな正の電圧を印加すれば、エネルギバンドはゲート面
に向かって大きく引き下げられ、これによってソースと
ドレイン間の電流が増加する。またバリヤ絶縁膜の伝導
帯のエネルギは電子親和度cが一定なのにもかかわら
ず、ソースのエネルギ位置よりは下がっており、バリヤ
膜を越えて電流が流れやすくなる。本発明はこの原理を
応用し、このトランジスタのドレインをメモリセルの記
憶ノードに流用するものである。
【００４８】図７にはバリヤ絶縁膜が二層のバリヤ膜基
板トランジスタのエネルギバンド構造を示す。一般に絶
縁膜が多層になるとそれらの膜を電子がトンネルする確
率は、それらの膜の厚さの総和の単層膜が存在している
場合と同じとなる。従って、厚いバリヤ膜の形成が困難
な場合、多層構造にしてバリヤ膜厚の総和が所望の値に
なるようにすればよい。
板トランジスタのエネルギバンド構造を示す。一般に絶
縁膜が多層になるとそれらの膜を電子がトンネルする確
率は、それらの膜の厚さの総和の単層膜が存在している
場合と同じとなる。従って、厚いバリヤ膜の形成が困難
な場合、多層構造にしてバリヤ膜厚の総和が所望の値に
なるようにすればよい。
【００４９】図８には本発明の別の構造を示す。これは
バリヤ膜基板の周囲をゲートで囲んだ構造である。図１
の構造のように、バリヤ膜基板に外部からは電圧を印加
しないので、バリヤ膜基板はいわゆる浮遊（フローティ
ング）状態になる。
バリヤ膜基板の周囲をゲートで囲んだ構造である。図１
の構造のように、バリヤ膜基板に外部からは電圧を印加
しないので、バリヤ膜基板はいわゆる浮遊（フローティ
ング）状態になる。
【００５０】図９には図８の構造のバリヤ膜基板トラン
ジスタのエネルギバンド構造を示す。バリヤ膜基板が浮
遊状態になるため、基板の不純物濃度がソース・ドレイ
ンと平行方向に一定の場合、図９に示すようにソース・
ドレインと平行方向には電界が存在せず平坦となる。こ
の場合、ソースとドレイン間に流れる電流は基板全体に
均等に流れるため、図６のゲート直下の基板表面に流れ
る場合より、nチャネルトランジスタでは電子であるキ
ャリヤの移動度の低下がすくなく、結果として高い相互
コンダクタンスのトランジスタが実現できる。
ジスタのエネルギバンド構造を示す。バリヤ膜基板が浮
遊状態になるため、基板の不純物濃度がソース・ドレイ
ンと平行方向に一定の場合、図９に示すようにソース・
ドレインと平行方向には電界が存在せず平坦となる。こ
の場合、ソースとドレイン間に流れる電流は基板全体に
均等に流れるため、図６のゲート直下の基板表面に流れ
る場合より、nチャネルトランジスタでは電子であるキ
ャリヤの移動度の低下がすくなく、結果として高い相互
コンダクタンスのトランジスタが実現できる。
【００５１】また、後に本発明の実施例の説明で示す
が、図８と図９で示した構造ではバリヤ膜基板に外部電
圧の印加電極が不必要なので、メモリセルの構造を簡素
化できるだけでなく平面面積を削減できる利点がある。
が、図８と図９で示した構造ではバリヤ膜基板に外部電
圧の印加電極が不必要なので、メモリセルの構造を簡素
化できるだけでなく平面面積を削減できる利点がある。
【００５２】また、図７にバリヤ膜を２層用いた構造を
示したが、図８と図９にもまた同様の構造を適用するこ
とができ、その作用もまた同様である。
示したが、図８と図９にもまた同様の構造を適用するこ
とができ、その作用もまた同様である。
【００５３】また、本発明の動作説明を簡便にするた
め、図３から図９ではp型基板のnチャネルトランジスタ
を用いたが、本質的にソースとドレインの間の電流をゲ
ートによって制御できればよいので、ごく濃度の低いn
型から、抵抗率の極めて高い真性型を経由して、 p型ま
でを用いることができる。基板を低い印加電圧によって
制御するときには、一般に真性型に近い不純物濃度を選
べばよい。
め、図３から図９ではp型基板のnチャネルトランジスタ
を用いたが、本質的にソースとドレインの間の電流をゲ
ートによって制御できればよいので、ごく濃度の低いn
型から、抵抗率の極めて高い真性型を経由して、 p型ま
でを用いることができる。基板を低い印加電圧によって
制御するときには、一般に真性型に近い不純物濃度を選
べばよい。
【００５４】いっぽう、バリヤ基板がp型の場合にはド
レインとバリヤ基板はpn接合を形成しており、空乏層が
存在するとこの部分で熱励起電荷が発生し、記憶を破壊
する。したがって、熱励起電荷を最小にする不純物とそ
の濃度を制御すればよい。
レインとバリヤ基板はpn接合を形成しており、空乏層が
存在するとこの部分で熱励起電荷が発生し、記憶を破壊
する。したがって、熱励起電荷を最小にする不純物とそ
の濃度を制御すればよい。
【００５５】図１０は本発明の第2の実施例のメモリセ
ルの平面図を示す。本実施例の特徴は記憶ノード3が平
面状に伸張されており、第一ワード線51が第二ワード線
52の直下にはないことである。これにより第1の実施例
より全体の高さが低くなり。形成しやすい。このメモリ
セルのAA'とBB'の断面図をそれぞれ図１１と図１２に示
す。図１に対応する構成要素には同一の符号を付してい
る。
ルの平面図を示す。本実施例の特徴は記憶ノード3が平
面状に伸張されており、第一ワード線51が第二ワード線
52の直下にはないことである。これにより第1の実施例
より全体の高さが低くなり。形成しやすい。このメモリ
セルのAA'とBB'の断面図をそれぞれ図１１と図１２に示
す。図１に対応する構成要素には同一の符号を付してい
る。
【００５６】図１３から図１６に本発明の第2の実施例
の形成工程を示す。
の形成工程を示す。
【００５７】図１３に示すようにp型で抵抗率が10Ω-cm
近辺のシリコン基板に通常のホトエッチング法とイオン
注入法によってn+型の領域21と22を形成する。そのの
ち、選択的に被着したシリコン窒化膜を酸化防止に用い
た局所酸化法（LOCOS : LOCalOxidation of Silicon)に
よって選択的に厚さ500nmのシリコン酸化膜のフィール
ド絶縁膜60を被着する。
近辺のシリコン基板に通常のホトエッチング法とイオン
注入法によってn+型の領域21と22を形成する。そのの
ち、選択的に被着したシリコン窒化膜を酸化防止に用い
た局所酸化法（LOCOS : LOCalOxidation of Silicon)に
よって選択的に厚さ500nmのシリコン酸化膜のフィール
ド絶縁膜60を被着する。
【００５８】図１４に示すようにその後、1000℃で10nm
厚のシリコン酸化膜を基板10の表面に形成し、これを第
一ゲート絶縁膜41とする。その上にn+型に不純物を添加
した多結晶シリコンを選択的に形成し、記憶ノード30と
する。その後、図１１に既に示したように、CVD法によ
る厚さ500nmの第一層間絶縁膜61を被着し、記憶ノード3
0の一部の第一層間絶縁膜61を除いた後、10nm厚のシリ
コン酸化膜をこの部分の記憶ノード30の表面に形成し、
これを第二ゲート絶縁膜42とする。この上に、導電性を
もたせた多結晶シリコンを選択的に被着し、これを第二
ワード線52とする。
厚のシリコン酸化膜を基板10の表面に形成し、これを第
一ゲート絶縁膜41とする。その上にn+型に不純物を添加
した多結晶シリコンを選択的に形成し、記憶ノード30と
する。その後、図１１に既に示したように、CVD法によ
る厚さ500nmの第一層間絶縁膜61を被着し、記憶ノード3
0の一部の第一層間絶縁膜61を除いた後、10nm厚のシリ
コン酸化膜をこの部分の記憶ノード30の表面に形成し、
これを第二ゲート絶縁膜42とする。この上に、導電性を
もたせた多結晶シリコンを選択的に被着し、これを第二
ワード線52とする。
【００５９】図１５に示すように、その後、厚さ500nm
の多結晶シリコンまたは無定形シリコンであるバリヤ膜
基板11を形成し、1000℃でアンモニヤや窒素を含んだ酸
素雰囲気中で熱処理し、5nmのシリコン酸窒化膜である
バリヤ膜７０を形成する。図12中ではバリヤ膜基板11と
バリヤ膜70はそれぞれ３層と２層形成した。それぞれの
最少層数はそれぞれ2層と1層である。
の多結晶シリコンまたは無定形シリコンであるバリヤ膜
基板11を形成し、1000℃でアンモニヤや窒素を含んだ酸
素雰囲気中で熱処理し、5nmのシリコン酸窒化膜である
バリヤ膜７０を形成する。図12中ではバリヤ膜基板11と
バリヤ膜70はそれぞれ３層と２層形成した。それぞれの
最少層数はそれぞれ2層と1層である。
【００６０】その後、すでに図１１に示したように、通
常の1000℃での熱酸化法によって厚さ10nmの第二ゲート
絶縁膜42を形成し、さらにその上に不純物を添加した多
結晶シリコンやWやMo、あるいはそのシリサイド膜など
で代表される第一ワード線51を形成する。
常の1000℃での熱酸化法によって厚さ10nmの第二ゲート
絶縁膜42を形成し、さらにその上に不純物を添加した多
結晶シリコンやWやMo、あるいはそのシリサイド膜など
で代表される第一ワード線51を形成する。
【００６１】図１６に示すようにその後、1000℃でアン
モニヤや窒素を含んだ酸素雰囲気中で熱処理し、5nmの
シリコン酸窒化膜である第三ゲート絶縁膜43を形成す
る。その後、全面に導電性をもたせた多結晶シリコン膜
を被着し、第二ワード線52とする部分にホトレジストを
残した状態で、方向性ドライエッチングを行い所望の部
分に第二ワード線52を形成する。この時、突出した多層
のバリヤ膜基板11とバリヤ膜70で構成されるバリヤ膜基
板構造7の側壁にはホトレジストが被着されていなくて
も第二ワード線52が残存する。強い方向性ドライエッチ
ングを用いるので、水平方向にはエッチングが進行しな
いためである。これは自己整合的に第二ワード線52をバ
リヤ膜基板構造7の周辺に被着できることを意味してい
る。
モニヤや窒素を含んだ酸素雰囲気中で熱処理し、5nmの
シリコン酸窒化膜である第三ゲート絶縁膜43を形成す
る。その後、全面に導電性をもたせた多結晶シリコン膜
を被着し、第二ワード線52とする部分にホトレジストを
残した状態で、方向性ドライエッチングを行い所望の部
分に第二ワード線52を形成する。この時、突出した多層
のバリヤ膜基板11とバリヤ膜70で構成されるバリヤ膜基
板構造7の側壁にはホトレジストが被着されていなくて
も第二ワード線52が残存する。強い方向性ドライエッチ
ングを用いるので、水平方向にはエッチングが進行しな
いためである。これは自己整合的に第二ワード線52をバ
リヤ膜基板構造7の周辺に被着できることを意味してい
る。
【００６２】その後、すでに図１１と図１２に示したよ
うに、砒素やリンを添加してドレイン領域24を形成し、
第一層間絶縁膜61と同様に第二層間絶縁膜62を被着す
る。その後、第二層間絶縁膜62に開口部を形成し、選択
的にアルミニウムなどのデータ線23を被着する。これに
より図2にその回路を示した本発明のメモリセルが実現
できる。このメモリセルは第１の実施例に比べると第一
ワード線51が第二ワード線52と隣接した平面に形成され
ているので、平面面積が大きく、すべてのパターンを加
工寸法Fで形成し、パターン合わせ精度をF/2とした理論
面積は13.5（=3.0ｘ4.5)F 2となる。
うに、砒素やリンを添加してドレイン領域24を形成し、
第一層間絶縁膜61と同様に第二層間絶縁膜62を被着す
る。その後、第二層間絶縁膜62に開口部を形成し、選択
的にアルミニウムなどのデータ線23を被着する。これに
より図2にその回路を示した本発明のメモリセルが実現
できる。このメモリセルは第１の実施例に比べると第一
ワード線51が第二ワード線52と隣接した平面に形成され
ているので、平面面積が大きく、すべてのパターンを加
工寸法Fで形成し、パターン合わせ精度をF/2とした理論
面積は13.5（=3.0ｘ4.5)F 2となる。
【００６３】図１７には、メモリセルを格子状に配列し
てメモリアレーを構成した本発明の他の実施例を示す。
隣り合ったセンス線と制御線をともに共通化し全体の面
積を削減したものである。
てメモリアレーを構成した本発明の他の実施例を示す。
隣り合ったセンス線と制御線をともに共通化し全体の面
積を削減したものである。
【００６４】図１８はこのメモリーアレーの回路動作を
示す図である。書き込み動作は図１８に示すように、第
二ワード線（WW1）にパルスを印加し、該ワード線接続
される複数のセル（MC11 、MC12 、MC13、- - - ）それ
ぞれのデータ線（D1 、D2 、- - - ）に所望の書き込み
情報電圧を与えることによって行われる。すなわち、複
数のセルは同時一括書き込みされることになる。読み出
し動作はセンス線（S1、S2 、S3、 S4、- - - ）がワー
ド線方向の隣接セルと共有しているので、セル間干渉を
なくすように制御線（C1 、C2 、- - - ）を一個おきに
アドレス信号で選択駆動する。たとえば、図１８では奇
数番目の制御線を駆動する例を示した。セルMC11 、MC
12 、MC15、 MC16の読み出し情報はそれぞれセンス線S1
、S2、S3、 S4に取り出され、 MC13 とMC14からは読み
出されることはない。 セルMC13 とMC14の記憶ノードは
1.8Vあるいは0.8Vであっても、 C2は2V、 S2 とS3とは2
V-d（約200mV）、読み出しトランジスタのしきい電圧1.
2Vなのでそれらの読み出しトランジスタは非導通となる
ためである。
示す図である。書き込み動作は図１８に示すように、第
二ワード線（WW1）にパルスを印加し、該ワード線接続
される複数のセル（MC11 、MC12 、MC13、- - - ）それ
ぞれのデータ線（D1 、D2 、- - - ）に所望の書き込み
情報電圧を与えることによって行われる。すなわち、複
数のセルは同時一括書き込みされることになる。読み出
し動作はセンス線（S1、S2 、S3、 S4、- - - ）がワー
ド線方向の隣接セルと共有しているので、セル間干渉を
なくすように制御線（C1 、C2 、- - - ）を一個おきに
アドレス信号で選択駆動する。たとえば、図１８では奇
数番目の制御線を駆動する例を示した。セルMC11 、MC
12 、MC15、 MC16の読み出し情報はそれぞれセンス線S1
、S2、S3、 S4に取り出され、 MC13 とMC14からは読み
出されることはない。 セルMC13 とMC14の記憶ノードは
1.8Vあるいは0.8Vであっても、 C2は2V、 S2 とS3とは2
V-d（約200mV）、読み出しトランジスタのしきい電圧1.
2Vなのでそれらの読み出しトランジスタは非導通となる
ためである。
【００６５】なお、センス線を隣接セルとで分離する方
法もある。メモリセル面積は大きくなるが、制御線をア
ドレス信号でデコードして選択的に駆動する必要がない
ので回路設計は簡単になる利点がある。
法もある。メモリセル面積は大きくなるが、制御線をア
ドレス信号でデコードして選択的に駆動する必要がない
ので回路設計は簡単になる利点がある。
【００６６】図１９は図１７に対応した本発明の第1の
実施例の平面を示す図である。この場合図１０に示した
第2の実施例に比べて理論メモリセル面積は9.0(=3.0x3.
0) F2となり、おおきく削減できる。
実施例の平面を示す図である。この場合図１０に示した
第2の実施例に比べて理論メモリセル面積は9.0(=3.0x3.
0) F2となり、おおきく削減できる。
【００６７】図２０から図２３まで本発明の第1の実施
例の形成工程を示す。図２０に示すようにp型で抵抗率
が10Ω-cm近辺のシリコン基板に通常のホトエッチング
法とイオン注入法によってn+型の領域21と22を形成す
る。そののち、選択的に被着したシリコン窒化膜を酸化
防止に用いた局所酸化法（LOCOS : LOCal Oxidation of
Silicon)によって選択的に厚さ500nmのシリコン酸化膜
のフィールド絶縁膜60を被着する。
例の形成工程を示す。図２０に示すようにp型で抵抗率
が10Ω-cm近辺のシリコン基板に通常のホトエッチング
法とイオン注入法によってn+型の領域21と22を形成す
る。そののち、選択的に被着したシリコン窒化膜を酸化
防止に用いた局所酸化法（LOCOS : LOCal Oxidation of
Silicon)によって選択的に厚さ500nmのシリコン酸化膜
のフィールド絶縁膜60を被着する。
【００６８】図２１に示すように、その後、1000℃で10
nm厚のシリコン酸化膜を基板10の表面に形成し、これを
第一ゲート絶縁膜41とする。その上にn+型に不純物を添
加した多結晶シリコンを選択的に形成し、記憶ノード30
とする。その後、再びイオン注入法によって記憶ノード
30と自己整合でn+型の領域21と22の拡張部を形成する。
いわゆる低濃度ドレイン（LDD:Lightly Doped Drain）
構造を実現する。
nm厚のシリコン酸化膜を基板10の表面に形成し、これを
第一ゲート絶縁膜41とする。その上にn+型に不純物を添
加した多結晶シリコンを選択的に形成し、記憶ノード30
とする。その後、再びイオン注入法によって記憶ノード
30と自己整合でn+型の領域21と22の拡張部を形成する。
いわゆる低濃度ドレイン（LDD:Lightly Doped Drain）
構造を実現する。
【００６９】図２２に示すように、その後、1000℃で10
nm厚のシリコン酸化膜を記憶ノード30の表面に形成し、
これを第二ゲート絶縁膜42とする。その後、全面に導電
性をもたせた多結晶シリコン膜を被着し、第一ワード線
51とする部分にホトレジストを残した状態で、方向性ド
ライエッチングを行い所望の部分に第一ワード線51を形
成する。この時、突出した記憶ノード30の側壁にはホト
レジストが被着されていなくても第一ワード線51が残存
する。強い方向性ドライエッチングを用いるので、水平
方向にはエッチングが進行しないためである。これは自
己整合的に第一ワード線51を記憶ノード30の周辺に被着
できることを意味している。その後、CVD法による厚さ5
00nmの第一層間絶縁膜61を被着し、全面に化学機械研磨
法(CMP:Chemical Mechanical Polishing)で全面を平坦
にし、記憶ノード30の最上面を露出させる。
nm厚のシリコン酸化膜を記憶ノード30の表面に形成し、
これを第二ゲート絶縁膜42とする。その後、全面に導電
性をもたせた多結晶シリコン膜を被着し、第一ワード線
51とする部分にホトレジストを残した状態で、方向性ド
ライエッチングを行い所望の部分に第一ワード線51を形
成する。この時、突出した記憶ノード30の側壁にはホト
レジストが被着されていなくても第一ワード線51が残存
する。強い方向性ドライエッチングを用いるので、水平
方向にはエッチングが進行しないためである。これは自
己整合的に第一ワード線51を記憶ノード30の周辺に被着
できることを意味している。その後、CVD法による厚さ5
00nmの第一層間絶縁膜61を被着し、全面に化学機械研磨
法(CMP:Chemical Mechanical Polishing)で全面を平坦
にし、記憶ノード30の最上面を露出させる。
【００７０】図２３に示すように、その後、厚さ500nm
の多結晶シリコンまたは無定形シリコンであるバリヤ膜
基板11を形成し、1000℃でアンモニヤや窒素を含んだ酸
素雰囲気中で熱処理し、5nmのシリコン酸窒化膜である
第三ゲート絶縁膜43を形成する。その後、全面に導電性
をもたせた多結晶シリコン膜を被着し、第二ワード線52
とする部分にホトレジストを残した状態で、方向性ドラ
イエッチングを行い所望の部分に第二ワード線52を形成
する。この時、突出した多層のバリヤ膜基板11とバリヤ
膜70で構成されるバリヤ膜基板構造7の側壁にはホトレ
ジストが被着されていなくても第二ワード線52が残存す
る。強い方向性ドライエッチングを用いるので、水平方
向にはエッチングが進行しないためである。これは自己
整合的に第二ワード線52をバリヤ膜基板構造7の周辺に
被着できることを意味している。
の多結晶シリコンまたは無定形シリコンであるバリヤ膜
基板11を形成し、1000℃でアンモニヤや窒素を含んだ酸
素雰囲気中で熱処理し、5nmのシリコン酸窒化膜である
第三ゲート絶縁膜43を形成する。その後、全面に導電性
をもたせた多結晶シリコン膜を被着し、第二ワード線52
とする部分にホトレジストを残した状態で、方向性ドラ
イエッチングを行い所望の部分に第二ワード線52を形成
する。この時、突出した多層のバリヤ膜基板11とバリヤ
膜70で構成されるバリヤ膜基板構造7の側壁にはホトレ
ジストが被着されていなくても第二ワード線52が残存す
る。強い方向性ドライエッチングを用いるので、水平方
向にはエッチングが進行しないためである。これは自己
整合的に第二ワード線52をバリヤ膜基板構造7の周辺に
被着できることを意味している。
【００７１】その後、すでに図１に示したように、砒素
やリンを添加してドレイン領域24を形成し、第一層間絶
縁膜61と同様に第二層間絶縁膜62を被着する。その後、
第二層間絶縁膜62に開口部を形成し、選択的にアルミニ
ウムなどのデータ線23を被着する。これにより図２にそ
の回路を示した本発明のメモリセルが実現できる。図１
は図１９に示したAA'断面を示すものであり、図２４はB
B'断面を示すものである。本実施例はすでに述べたよう
に理論メモリセル面積が9F2であり、最も小さなセルが
構成できる。
やリンを添加してドレイン領域24を形成し、第一層間絶
縁膜61と同様に第二層間絶縁膜62を被着する。その後、
第二層間絶縁膜62に開口部を形成し、選択的にアルミニ
ウムなどのデータ線23を被着する。これにより図２にそ
の回路を示した本発明のメモリセルが実現できる。図１
は図１９に示したAA'断面を示すものであり、図２４はB
B'断面を示すものである。本実施例はすでに述べたよう
に理論メモリセル面積が9F2であり、最も小さなセルが
構成できる。
【００７２】図２５に本発明の第３の実施例を示す。本
発明の特徴は、記憶ノード30とバリヤ膜基板11とバリヤ
膜70で構成されるバリヤ膜基板構造7を一括して形成す
る事にある。これにより、第1の実施例のように、記憶
ノード30とバリヤ膜基板構造7をホトエッチング工程で
のマスク合わせが不要になり、いっそう微細な構造を実
現できる。
発明の特徴は、記憶ノード30とバリヤ膜基板11とバリヤ
膜70で構成されるバリヤ膜基板構造7を一括して形成す
る事にある。これにより、第1の実施例のように、記憶
ノード30とバリヤ膜基板構造7をホトエッチング工程で
のマスク合わせが不要になり、いっそう微細な構造を実
現できる。
【００７３】図２６から図２８まではその形成工程の一
部を説明したものである。図２６に示すように、記憶ノ
ード30とバリヤ膜基板構造7を一括して形成した後、100
0℃でアンモニヤや窒素を含んだ酸素雰囲気中で熱処理
し、5nmのシリコン酸窒化膜である第二ゲート絶縁膜42
を形成する。その後、全面に導電性をもたせた多結晶シ
リコン膜を被着する。さらにCVD法などでホトレジスト
やポリイミド膜などのエッチング保護膜を塗布したの
ち、全面をエッチングして所望の厚さに薄膜化してエッ
チング保護膜63を得る。
部を説明したものである。図２６に示すように、記憶ノ
ード30とバリヤ膜基板構造7を一括して形成した後、100
0℃でアンモニヤや窒素を含んだ酸素雰囲気中で熱処理
し、5nmのシリコン酸窒化膜である第二ゲート絶縁膜42
を形成する。その後、全面に導電性をもたせた多結晶シ
リコン膜を被着する。さらにCVD法などでホトレジスト
やポリイミド膜などのエッチング保護膜を塗布したの
ち、全面をエッチングして所望の厚さに薄膜化してエッ
チング保護膜63を得る。
【００７４】このエッチング保護膜63をマスクとして導
電性をもたせた多結晶シリコン膜をエッチングすると第
一ワード線51図23に示すように第一ワード線51が形成で
きる。あとは既に図２３、図２４、および図１で示した
形成工程を経て、図21の構造を実現する。
電性をもたせた多結晶シリコン膜をエッチングすると第
一ワード線51図23に示すように第一ワード線51が形成で
きる。あとは既に図２３、図２４、および図１で示した
形成工程を経て、図21の構造を実現する。
【００７５】図２９に本発明の第４の実施例の回路を示
す。これは、すでに図２で説明した回路、すなわち第一
ワード線51と第二ワード線52を別々に制御するのではな
く、第一ワード線51と第二ワード線52を合体して第一ワ
ード線51のみとしたものである。書き込みトランジスタ
1と読み出しトランジスタ2のしきい電圧と第一ワード線
51に印可する電圧を適当に選べば、合体が可能である。
す。これは、すでに図２で説明した回路、すなわち第一
ワード線51と第二ワード線52を別々に制御するのではな
く、第一ワード線51と第二ワード線52を合体して第一ワ
ード線51のみとしたものである。書き込みトランジスタ
1と読み出しトランジスタ2のしきい電圧と第一ワード線
51に印可する電圧を適当に選べば、合体が可能である。
【００７６】図３０にはメモリセル構造を示す。第４の
実施例のメモリセル構造は、第１、第２、第３の実施例
より単純な構造となり、微細化や製造が簡便にできる。
実施例のメモリセル構造は、第１、第２、第３の実施例
より単純な構造となり、微細化や製造が簡便にできる。
【００７７】図３１に本発明の第５の実施例の回路を示
す。
す。
【００７８】図３２はそのメモリアレー回路である。
【００７９】図３３はその動作タイミングを示す。本実
施例は昇圧容量とそれを駆動するワード線が省略され製
造しやすい構造である。そのかわり、これまで述べてき
た実施例の制御線をワード線と平行に配置しなおしこれ
を第一ワード線としたものである。ここで読み出しトラ
ンジスタのしきい電圧のみを0.5Vに変更し動作を説明す
る。書き込み動作によって記憶ノードには1Vあるいは0V
が書き込まれる。メモリセルMC11とMC12の読み出し動作
は、第一ワード線（RW1）を0Vにすることによって行わ
れる。記憶ノード電圧が1Vなら読み出しトランジスタは
導通し、それが0Vなら非導通なので、これまでの実施例
と同様に”1”と”0”の弁別は可能である。なお、メモ
リセルMC11とMC12内の読み出しトランジスタは非導通な
のでMC11とMC12の読み出し動作に悪影響を与えることは
ない。
施例は昇圧容量とそれを駆動するワード線が省略され製
造しやすい構造である。そのかわり、これまで述べてき
た実施例の制御線をワード線と平行に配置しなおしこれ
を第一ワード線としたものである。ここで読み出しトラ
ンジスタのしきい電圧のみを0.5Vに変更し動作を説明す
る。書き込み動作によって記憶ノードには1Vあるいは0V
が書き込まれる。メモリセルMC11とMC12の読み出し動作
は、第一ワード線（RW1）を0Vにすることによって行わ
れる。記憶ノード電圧が1Vなら読み出しトランジスタは
導通し、それが0Vなら非導通なので、これまでの実施例
と同様に”1”と”0”の弁別は可能である。なお、メモ
リセルMC11とMC12内の読み出しトランジスタは非導通な
のでMC11とMC12の読み出し動作に悪影響を与えることは
ない。
【００８０】図３４は本第５の実施例メモリセルの平面
図であり、図３５はそのAAの断面図である。
図であり、図３５はそのAAの断面図である。
【００８１】以上、本発明の実施例の説明はすべてメモ
リセルとそのアレーに限定した。しかし。実際のメモリ
ーは、このアレーに直接接続されるセンス増幅器やデコ
ーダーなどの直接周辺回路、メモリーとしての機能を果
たすための論理回路や入出力回路などの間接周辺回路な
どで構成される。一般にメモリアレーはサブスレッショ
ルド電流を抑制するため、そのゲート長は直接周辺回路
のゲート長より長めに設定することが多い。
リセルとそのアレーに限定した。しかし。実際のメモリ
ーは、このアレーに直接接続されるセンス増幅器やデコ
ーダーなどの直接周辺回路、メモリーとしての機能を果
たすための論理回路や入出力回路などの間接周辺回路な
どで構成される。一般にメモリアレーはサブスレッショ
ルド電流を抑制するため、そのゲート長は直接周辺回路
のゲート長より長めに設定することが多い。
【００８２】本発明の実施例において、直接周辺回路や
間接周辺回路は、たとえば図１４に示した、拡散層配線
を直接トランジスタのソース・ドレインに用いると、ゲ
ートたる蓄積ノード30が後で形成されるので、マスクあ
わせが必要となり、一般にトランジスタ性能が低くな
る。したがって、図２１に示した、蓄積ノード30に自己
整合で形成したソース・ドレイン（図２１では制御線2
1、センス線22と表記）を用いるほうが得策である。
間接周辺回路は、たとえば図１４に示した、拡散層配線
を直接トランジスタのソース・ドレインに用いると、ゲ
ートたる蓄積ノード30が後で形成されるので、マスクあ
わせが必要となり、一般にトランジスタ性能が低くな
る。したがって、図２１に示した、蓄積ノード30に自己
整合で形成したソース・ドレイン（図２１では制御線2
1、センス線22と表記）を用いるほうが得策である。
【００８３】しかし、一般にはメモリーアレーとは別途
形成するのが常道である。そのほうが設計の自由度がま
し、所望の性能を得やすいとの理由による。その形成方
法は、一般的な自己整合的なシリコンゲート、ひいては
ソース・ドレイン近傍の不純物濃度を低くしたLDD（Lig
thly Doped Drain）構造などが用いられる。本発明
は、これらのトランジスタの形成方法は規定しない。
形成するのが常道である。そのほうが設計の自由度がま
し、所望の性能を得やすいとの理由による。その形成方
法は、一般的な自己整合的なシリコンゲート、ひいては
ソース・ドレイン近傍の不純物濃度を低くしたLDD（Lig
thly Doped Drain）構造などが用いられる。本発明
は、これらのトランジスタの形成方法は規定しない。
【００８４】
【発明の効果】本発明は上記のようなRAMと不揮発性メ
モリの両者の特長を合わせ持ったメモリを提供する。こ
れにより不揮発性メモリの記憶動作と、SRAMと同じメモ
リセルに増幅作用をもつメモリが実現できる。言い換え
れば、本発明の効果は、長期記憶特性に優れた特性と、
高速で安定なRAM動作を合わせ持ついわば“不揮発性RA
M”を提供するものである。
モリの両者の特長を合わせ持ったメモリを提供する。こ
れにより不揮発性メモリの記憶動作と、SRAMと同じメモ
リセルに増幅作用をもつメモリが実現できる。言い換え
れば、本発明の効果は、長期記憶特性に優れた特性と、
高速で安定なRAM動作を合わせ持ついわば“不揮発性RA
M”を提供するものである。
【図１】本発明の第１の実施例の断面を示す図である。
【図２】本発明の第１の実施例の回路を示す図である。
【図３】本発明の実施例の回路動作を説明する図であ
る。
る。
【図４】本発明の実施例の動作を説明する図である。
【図５】本発明の実施例の動作を説明する図である。
【図６】本発明の実施例の動作を説明する図である。
【図７】本発明の実施例の動作を説明する図である。
【図８】本発明の実施例の動作を説明する図である。
【図９】本発明の実施例の動作を説明する図である。
【図１０】本発明の第２の実施例の平面を示す図であ
る。
る。
【図１１】本発明の第２の実施例の断面を示す図であ
る。
る。
【図１２】本発明の第２の実施例の断面を示す図であ
る。
る。
【図１３】本発明の第２の実施例の形成工程を示す図で
ある。
ある。
【図１４】本発明の第２の実施例の形成工程を示す図で
ある。
ある。
【図１５】本発明の第２の実施例の形成工程を示す図で
ある。
ある。
【図１６】本発明の第２の実施例の形成工程を示す図で
ある。
ある。
【図１７】本発明の実施例のメモリアレーを説明する図
である。
である。
【図１８】本発明の実施例のメモリアレーの回路動作を
説明する図である。
説明する図である。
【図１９】本発明の第1の実施例の平面を示す図であ
る。
る。
【図２０】本発明の第1の実施例の形成工程を示す図で
ある。
ある。
【図２１】本発明の第1の実施例の形成工程を示す図で
ある。
ある。
【図２２】本発明の第1の実施例の形成工程を示す図で
ある。
ある。
【図２３】本発明の第1の実施例の形成工程を示す図で
ある。
ある。
【図２４】本発明の第１の実施例の断面を示す図であ
る。
る。
【図２５】本発明の第3の実施例の断面を示す図であ
る。
る。
【図２６】本発明の第3の実施例の形成工程を示す図で
ある。
ある。
【図２７】本発明の第3の実施例の形成工程を示す図で
ある。
ある。
【図２８】本発明の第3の実施例の形成工程を示す図で
ある。
ある。
【図２９】本発明の第4の実施例の回路を示す図であ
る。
る。
【図３０】本発明の第4の実施例の断面を示す図であ
る。
る。
【図３１】本発明の第5の実施例のメモリセル回路を示
す図である。
す図である。
【図３２】本発明の第5の実施例のメモリアレー回路を
示す図である。
示す図である。
【図３３】本発明の第5の実施例のメモリアレーの回路
動作を説明する図である。
動作を説明する図である。
【図３４】本発明の第5の実施例のメモリセルの平面図
を示す図である。
を示す図である。
【図３５】本発明の第5の実施例のメモリセルの断面図
示す図である。
示す図である。
1：書き込みトランジスタ。2：読み出しトランジスタ。
3：メモリセル。7：バリヤ膜基板構造。10：シリコン基
板。11：バリヤ膜基板。21：制御線。22：センス線。2
3：データ線。24：ドレイン領域。30：記憶ノード。4
1：第一ゲート絶縁膜。42：第二ゲート絶縁膜。51：第
一ワード線。43：第三ゲート絶縁膜。51：第一ワード
線。52：第二ワード線。60：フィールド絶縁膜。61：第
一層間絶縁膜。62：第二層間絶縁膜。63：エッチング保
護。70：バリヤ膜。
3：メモリセル。7：バリヤ膜基板構造。10：シリコン基
板。11：バリヤ膜基板。21：制御線。22：センス線。2
3：データ線。24：ドレイン領域。30：記憶ノード。4
1：第一ゲート絶縁膜。42：第二ゲート絶縁膜。51：第
一ワード線。43：第三ゲート絶縁膜。51：第一ワード
線。52：第二ワード線。60：フィールド絶縁膜。61：第
一層間絶縁膜。62：第二層間絶縁膜。63：エッチング保
護。70：バリヤ膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 清男 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 嶋田 壽一 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 中里 和郎 イギリス国、ケンブリッジ シー・ビー・ ３ ０エイチ・イー、マディングレー ロ ード（番地なし）、キャベンティッシュ ラボラトリー、ヒタチ ケンブリッジ ラ ボラトリー、ヒタチ ヨーロッパ リミテ ッド内 (72)発明者 水田 博 イギリス国、ケンブリッジ シー・ビー・ ３ ０エイチ・イー、マディングレー ロ ード（番地なし）、キャベンティッシュ ラボラトリー、ヒタチ ケンブリッジ ラ ボラトリー、ヒタチ ヨーロッパ リミテ ッド内
Claims (9)
- 【請求項１】半導体基板上に形成されたトランジスタの
ゲートを記憶ノードとし、該記憶ノードに接続した多層
の半導体領域とバリヤ絶縁膜の構造において、バリヤ絶
縁膜を通して電荷の書き込みと消去、あるいはその一方
を行うことを特徴とした半導体メモリ装置。 - 【請求項２】請求項１の構造において、記憶ノードと多
層の半導体領域とバリヤ絶縁膜の構造が半導体基板に垂
直に重畳して形成されていることを特徴とした半導体メ
モリ装置。 - 【請求項３】請求項１の構造において、記憶ノード上に
絶縁膜を介して電極を設けることにより、メモリセルの
信号読み出しを行うことを特徴とした半導体メモリ装
置。 - 【請求項４】請求項１の構造において、該半導体メモリ
装置をマトリックス状に配置したことを特徴とした半導
体メモリ装置。 - 【請求項５】メモリセルと、該メモリセルに接続される
データ線、ワード線、及びセンス線を有し、 上記メモリセルは、電荷を蓄積する記憶ノードと、該記
憶ノードへの電荷の注入及び放出の経路となる書込み素
子と、上記記憶ノードの電荷の蓄積状態を検出する読み
出し素子を有し、 上記読み出し素子は上記記憶ノードの電荷の蓄積状態に
より閾値の変化する第１のトランジスタを有し、 上記センス線は上記第１のトランジスタのドレイン・ソ
ース経路に接続され、 上記書込み素子は上記記憶ノードと上記データ線の間に
配置され、 上記書込み素子は絶縁膜と半導体膜の積層構造と該積層
膜構造の側壁に形成された制御電極を有する第２のトラ
ンジスタを有し、 上記ワード線が上記制御電極に接続されていることを特
徴とする半導体メモリ装置。 - 【請求項６】基板上に上記第１のトランジスタを形成
し、該第１のトランジスタの上に上記第２のトランジス
タを配置することを特徴とする請求項５記載の半導体メ
モリ。 - 【請求項７】上記第１のトランジスタを電界効果トラン
ジスタで構成し、該電界効果トランジスタのゲート電極
が上記記憶ノードを兼ねていることを特徴とする請求項
６記載の半導体メモリ。 - 【請求項８】上記ゲート電極の側壁に絶縁膜を介して第
２の制御電極を設けることを特徴とする請求項７記載の
半導体メモリ。 - 【請求項９】半導体基板上に形成されたＭＩＳＦＥＴト
ランジスタと、該ＭＩＳＦＥＴトランジスタのゲートに
接続された半導体領域と絶縁膜の積層構造とを有し、該
積層構造を経由して上記ゲートに電荷を注入しあるいは
電荷を放出することにより情報を書き込みあるいは消去
し、上記ＭＩＳＦＥＴトランジスタのソース・ドレイン
経路に接続されたセンス線により情報を読み出すことを
特徴とした半導体メモリ装置。
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