KR100388519B1 - 메모리셀의커패시터배열위에비트선을형성하는방법및이를이용한집적회로및반도체메모리장치 - Google Patents
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Abstract
본 발명은 반도체 메모리 장치와 이러한 장치를 형성하는 방법에 관계한다. 하나의 구체예로 본 장치는 a) 반도체 기판; b) 반도체 기판 바깥쪽에 위치한 전계효과 트랜지스터 게이트; c) 게이트의 대향하는 측면상에서 반도체 기판내에 형성되는 대향하는 활성영역; d) 활성영역중의 하나와 전기적으로 연결되는 축전기(여기서, 축전기는 안쪽 저장노드, 축전기 유전체층, 바깥쪽 셀 노드를 포함하며 안쪽 저장노드는 하나의 활성영역과 전기적으로 연결되어 활성영역과 물리적으로 접촉한다); e) 비트선; f) 비트선과 다른 활성영역 중간에 위치한 유전체 절연층; 그리고 g) 절연층을 통해 연장되어 다른 활성영역과 접촉하여서 비트선과 다른 활성영역을 전기적으로 상호 연결시키는 전기적 전도성 비트선 플러그를 포함한다. 비트선 플러그는 또한 전기적 전도성 환상링을 포함한다.
Description
본 발명은 일반적으로 메모리셀의 커패시터위에 비트선 형성에 관계한다.
디 램(DRAM)이 메모리셀의 밀도를 증대시킴에 따라 셀 면적은 감소되면서 높은 저장용량을 유지시키려는 도전이 계속되고 있다. 한편, 상기 셀 면적을 줄이려는 노력 또한 계속 경주되고 있다. 셀 용량을 증대시키는 주요한 방법은 셀 구조기술을 통해서이다. 이러한 기술은 도랑이 파진(trenched) 또는 겹쳐진 커패시터(stacked capacitor)와 같은 3차원 셀 커패시터를 포함한다.
종래의 겹쳐진 커패시터 DRAM 배열은 매장된 비트선 또는 비매장 비트선 구조를 사용한다. 매장된 비트선 구조의 경우에 비트선은 메모리셀 전계효과 트랜지스터(FETs)의 비트선 접촉부 근처에 수직으로 제공되며, 단어선 및 비트선의 상부에 셀 커패시터가 수평으로 형성된다. 비매장 비트선 구조의 경우에 셀 FETs 에 두꺼운 절연층을 통해서 깊은 수직 접촉부가 만들어지고, 단어선 위 및 비트선 아래에 커패시터가 제공된다. 이러한 비매장 비트선 구축은 "비트선 아래에 커패시터" 또는 "커패시터위의 비트선" 구조로 일컫기도 하며 본 발명의 주제이다.
본 발명에 따라서 메모리셀의 커패시터 배열상에 비트선을 형성하는 방법은 다음 단계를 포함한다:
반도체 웨이퍼의 꼭대기에 전기적으로 절연된 단어선 배열을 제공;
메모리셀 FETs 의 배열을 한정할 단어선 주변에 활성영역을 제공하는데 활성영역은 메모리셀 커패시터와 전기적 연결을 위한 제 1 활성영역과 비트선과 전기적 연결을 위한 제 2 활성영역으로 정의된다;
단어선 및 활성영역 위에 전기적 절연물질층을 제공하는데 절연물질층은 단어선 위에 최상위 표면을 가진다;
절연물질을 통해 제 1 활성영역에 제 1 접촉 오프닝(opening:개방부)을 제공;
절연물질을 통해 제 2 활성영역에 제 2 접촉오프닝을 제공;
절연물질층 위 및 제 1 접촉오프닝내에 제 1 전도성 물질층을 제공함으로써 제 1 활성영역과 전기적으로 연결시키고(여기서 제 1 전도성 물질층은 제 1 접촉오프닝을 완전히 채우기에는 부족한 두께로 제공됨으로써 제 1 접촉오프닝내에 바깥쪽으로 개방된 제 1 공간을 남긴다);
제 1 전도성 물질층 위 및 제 1 접촉오프닝의 제 1 공간내에 커패시터 유전체 층을 제공(여기서, 커패시터 유전체 층은 제 1 공간을 완전히 채우기에는 부족한 두께로 제공됨으로써 제 1 접촉오프닝내에 바깥쪽으로 개방된 제 2 공간을 남긴다);
제 1 접촉오프닝의 제 2 공간내에 제 2 전도성 물질층 제공;
제 2 접촉오프닝내에 전기적으로 전도성 물질층 제공;
제 1 접촉오프닝내의 모든 전도성 물질을 제 2 접촉오프닝내의 모든 전도성 물질과 절연시킴;
제 2 접촉부내의 전도성 물질 바깥쪽에 비트선 절연층을 제공;
비트선 절연층을 통해 비트 접촉오프닝을 형태화 하여서 제 2 접촉 오프닝내의 전기적 전도성 물질을 바깥쪽으로 노출시키고; 그리고
비트접촉 오프닝을 통해 제 2 접촉오프닝내의 바깥쪽으로 노출된 전도성 물질과 전기적으로 연결되도록 형태화된 비트선을 제공;
본 발명의 또다른 측면에 따라서 집적회로는 다음을 포함한다:
안쪽의 전기적 전도성 노드;
안쪽 전기적 전도성 노드로부터 분리된 바깥쪽 전기적 전도성 노드;
안쪽 및 바깥쪽 노드 중간에 위치한 유전체 절연층; 그리고
절연층을 통해 연장되어 안쪽 및 바깥쪽 노드를 저항식으로 연결시키는 상호 연결플러그(상호연결플러그는 전도성 환상링이다);
본 발명의 또다른 측면에 따라서 반도체 메모리 장치는 다음을 포함한다;
반도체 기판;
반도체 기판의 바깥쪽에 위치한 전계효과 트랜지스터 게이트;
활성영역중 하나와 전기적 연결된 커패시터;(커패시터는 안쪽 저장노드, 커패시터 유전층, 바깥쪽 셀 노드를 포함하여 안쪽 저장노드는 활성영역의 하나와 전기적으로 연결되어 활성영역과 물리적으로 접촉한다)
비트선;
비트선과 다른 활성영역 중간에 위치한 유전체 절연층; 그리고
다른 활성영역과 접촉하여 다른 활성영역과 비트선을 상호 연결시키기 위해 절연층을 통해 연장되는 전도성 비트선 플러그.
본 발명의 특징들은 다음 설명 및 청구범위로부터 파악될 것이다.
제 1 도에서 반도체 웨이퍼 조각은 일반적으로 부호(10)로 표시된다. 웨이퍼(10)는 벌크 실리콘 반도체 기판(11)에 의해 부분적으로 형성되며 단어선(12, 14, 16)과 같은 전기적으로 절연된 단어선 배열이 제공된다. 이러한 단어선은 밑바닥의 게이트 산화물, 바닥의 폴리실리콘층, 텅스텐 규소화물과 같은 위에 깔리는 규소화물층, 절연캡 및 측부 절연스페이서(18)를 가지는 종래의 것이다. 스페이서 및 캡(18)은 선호적으로 Si3N4와 같은 절연성의 질화물이다. 얇은 Si3N4층(20)은 웨이퍼의 꼭대기에 제공되어서 확산장벽 기능을 한다. 층(20)은 선호적으로 100∼250Å 두께를 가진다.
활성영역(22, 24, 26)은 단어선 주변에 제공되어서 메모리셀 FETs 배열을 한정한다. 단어선(14)을 사용하여 형성된 FET를 참조로 설명이 진행되는데 단어선은 단일 메모리셀의 한정을 위한 커패시터 구축과 함께 제공된다. 활성영역(26)은 메모리셀 커패시터(아래에서 설명된)와 전기적 연결을 위한 제 1 활성영역을 형성한다. 활성영역(24)은 비트선(아래에서 설명된)과 전기적 연결을 위한 제 2 활성영역을 형성한다.
제 1 절연물질층(28)이 단어선 및 활성영역 위에 제공된다. 절연물질의 예는 6,000∼20,000Å 의 침전두께를 가진 붕소인 규산유리(borophosphosilicate glass, BPSG)이다. 이후에 층(28)은 화학적-기계적 연마(CMP)에 의해서 활성영역 근처에 위치한 단어선 규소화물 캡(18)위 2,000∼8,000Å 높이로 평탄화되는데 그것은 산화물층 위에 있는 단어선에 대향한다. 이렇게 해서 단어선위에 평탄화된 상부표면(30)을 제공한다. 또한, 층(28)은 연마되지 않을 수도 있다.
제 2 도에서는 일련의 제 1 접촉오프닝(32) 및 제 2 접촉오프닝(34)이 제 1 층(28)을 통해서 각각 제 1 및 제 2 활성영역(26, 24)에 제공된다. 이것은 전형적으로 광 마스킹 및 BPSG 의 화학적 에칭에 의해서 규소화물에 대해서 선택적으로 형성된다. 에칭화학의 실례는 저유속의 O2 와 CHF3(즉, CHF3/O, 혼합물에서 02부피가 5% 이하인) 또는 CF4, Ar, CH2F2, CHF3의 조합을 포함한다. 이후에 활성영역(26, 24)을 위쪽으로 노출시키기 위해서 아래에 놓인 실리콘 기판(11)에 대해 선택적으로 규소화물 층(20)이 에칭된다. 에칭화학의 예는 CHF3와 CF4의 조합을 포함한다. 장벽층(20)의 주요목적은 BPSG 층(28)로부터 활성영역(24, 26)으로 붕소나 인원자가 확산하는 것을 막는 것이다. 캡(18)은 선호적으로 규소화물(Si3N4)로 구성되며 층(28)은 산화물층으로 구성되어서 제 1 접촉오프닝(32, 34)을 생성하는 접촉에칭이 단어선 스페이서 및 캡(18)에 대해서 멈출것이다.
제 3 도에서 전기적 전도성 물질로 된 제 1 층(36)이 제 1 접촉오프닝(32) 및 제 2 접촉오프닝(34)내에 있는 절연물질층(28)위에 제공되어 각각 제 1 및 제 2 활성영역(26, 24)과 전기적으로 연결된다. 제 1 층(36)은 제 1 접촉오프닝(32) 및 제 2 접촉오프닝(34)을 완전히 채우기에는 부족한 두께로 침전됨으로써 제 1 및 제 2 접촉오프닝내에 바깥으로 개방된 제 1 공간(35)을 남긴다. 예컨대 제 1 접촉 오프닝(32)의 직경은 0.6μ 이며 제 2 접촉오프닝(34)의 차원은 0.6x1.0μ 이다. 이러한 경우에 층(36)의 선호된 두께는 1000Å 이다. 층(36)의 선호된 물질은 반구입자(HSG) 폴리실리콘이다. 이것은 600Å 두께로 도핑된 폴리실리콘을 침전시키고 이후에 비-도핑된 HSG 폴리실리콘을 침전시킴으로써 얻어진다. 이후에 웨이퍼 가공에서 고유한 가열로 위에 놓인 HSG 다층을 효과적이고 전도적으로 도핑할 것이다. 또한 층(36)은 전체 HSG 층의 비소도핑에 의해 얻어진다.
제 4 도에서 웨이퍼(10)는 적어도 절연물질(28)의 상부표면(30, 도시되지 않음)까지 하향으로 평탄하게 에칭되어 전도성물질(36)이 제거된다. 이것은 제 1 접촉오프닝(32)내의 제 1 층의 전도성 물질(36)을 제 2 접촉오프닝(34)내의 제 1 층의 전도성 물질(36)과 분리시킨다. 이러한 평탄화 에칭은 포토레지스트 또는 화학적-기계적 연마에 의해 수행된다. 도시된 대로 이러한 평탄화 에칭은 바깥쪽 절연층(30) 약간 아래의 위치에서 수행되는데 제 4 도에서 부호(31)로 표기된다.
제 5 도에서 커패시터 유전체층(38)이 형태화된 제 1 전도층(36) 위와 제 1 접촉오프닝(32)의 제 1 공간(35) 및 제 2 접촉오프닝(34)내에 제공된다. 커패시터 유전체층(38)이 제 1 공간(35)을 완전히 채우기에는 부족한 두께로 제공됨으로써 제 1 및 제 2 접촉오프닝내에 바깥쪽으로 개방된 제 2 오프닝(37)을 남긴다. 층(38)은 선호적으로 산화물-질화물-산화물(ONO) 셀 유전체로 구성되며 총 침전두께는 80Å이다. T2O5또는 바륨 스트론튬 티타네이트와 같은 다른 물질도 가능하다. 따라서 선호된 구체예에서 제 1 및 제 2 접촉오프닝에 대해서 제 1 전도성 물질층(36)을 분리시키는 평탄화 에칭이 커패시터 유전체층(38)을 제공하는 단계이전에 행해진다.
제 6 도에서 제 2 전기적 전도성 물질층(40, 선호적으로 폴리실리콘)이 공간을 완전히 채우기에는 부족한 두께로 제 2 공간(37)내에 제공됨으로써 제 1 및 제 2 접촉오프닝내에 바깥쪽으로 개방된 제 3 공간(39)을 남긴다.
제 7 도에서 셀 폴리실리콘층(40) 및 아래에 놓인 셀 유전체층(38)이 형태화되며 에칭되어서 커패시터에 대해 바람직한 형상의 셀 폴리층(40)을 한정하며 선구축(line configuration)을 상호연결시켜서 제 2 접촉오프닝(34)내에 있는 제 1 전기적 전도성 물질층(36)을 바깥으로 노출시킨다. 이것은 모든 제 2 접촉오프닝(34)보다 크며 캡슐화하는 접촉오프닝(42)을 효과적으로 한정한다. 따라서 제 1 접촉오프닝내의 모든 전기적 전도성 물질은 제 2 접촉오프닝(34)내의 모든 전기적 전도성물질과 분리된다. 제 7 도에서 처음에 산화물에 대해 선택적으로 폴리실리콘을 에칭하고 이후에 폴리실리콘에 대해 산화물/규화물을 에칭한다. 제 2 접촉오프닝(34)의 꼭대기에 있는 층(36, 38, 40)의 상부윤곽의 변형이 도시된 대로 달성될 것이다.
제 8 도에서 비트선 절연층(44)(예, BPSG)이 제 2 전도성 물질층(40)의 외곽 및 제 3 공간(39)내에 제공된다. 비트접촉오프닝(45)이 비트선절연층(40)을 통해 형성되어 제 2 접촉오프닝(34)내에 있는 제 1 전도성 물질층(36)을 바깥쪽으로 노출시킨다.
제 9 도에서 형태화된 비트선(46)이 비트접촉오프닝(45)을 통해서 제 2 접촉오프닝(34)내의 바깥쪽으로 노출된 제 1 전기적 전도성 물질층(36)과 전기적으로연결된다.
위에서 설명된 공정은 비트선 절연층(44)의 제공에 앞서서 제 2 접촉오프닝(34)으로부터 멀리 커패시터 절연층(38) 및 제 2 전도층(40)을 에칭한다. 이러한 에칭이 비트선 절연층(44) 제공이후에 수행되는 또다른 공정이 제 10-14도에 설명된다. 제 10 도는 제 7 도에 도시된 것과는 다른 제 6 도의 바로 이후 처리단계에 있는 제 6 도 웨이퍼를 보여준다. 처음 설명된 구체예와 유사한 숫자가 사용되며 제 10-14 도 구체예에서 상당한 차이점은 첨자 "a"에 의해 표시된다. 제 10 도는 이전에 형태화 되지 않은 층(40,38)의 꼭대기에 침전된 비트선 절연층(44a)을 가지는 웨이퍼조각(10a)을 보여준다.
제 11 도에서 층(44a)은 형태화되고 에칭되어 플러그가 있는 제 2 접촉오프닝(34)위에 비트접촉오프닝(43)을 제공한다. 유전체 필름이 놓이고 이방성적으로 에칭되어 측벽 스페이서(51)에 제공된다. 제 12-14도에서 형태화된 비트선 층(46a)이 제공된다. 스페이서(51)는 접촉오프닝(32)내의 필름(40)을 비트접촉오프닝(43)내의 필름(46a) 과 분리시킨다.
처음 설명된 구체예와 대조적으로 제 10-14 도는 축소된 마스킹 단계의 잇점을 가지나 접촉오프닝(43)내에 있는 비트선 플러그 물질 사이에 더큰 기생 전기용량을 제공하는 결점을 가진다. 이것은 처음 설명된 구체예에서보다 이러한 물질이 제 2 셀 폴리층(40)에 더 가까이 근접하기 때문이다.
위의 기술에도 불구하고 본 공정은 제 2 접촉오프닝(34)내에 비트선 플러그(제 9 도, 12 도 및 13 도)와 신규 반도체 메모리장치를 한정한다. 이러한 것은 예컨대 전계효과 트랜지스터 게이트(14) 및 대향하는 활성영역(24, 26)(제 9 도 및 12 도)으로 구성된다. 커패시터(53)는 하나의 활성영역(26)과 전기적으로 연결시킨다. 비트선(46/46a)은 중간 유전체 절연층(44/44a)을 통해 연장되는 비트선 플러그(50)를 통해서 다른 활성영역(24)과 연결된다. 제 13 도에서 비트 플러그(50)는 제 2 접촉오프닝(34) 내의 전도성 물질층(36)으로 구성된 전도성 환상링(60)을 포함한다. 비트선 플러그(50)는 활성영역(24)과 전기적으로 연결되는 비-환상 고체 베이스 플러그(65)(제 9 도, 12 도 및 14 도)를 포함한다. 전기적 전도성 환상링(60)은 집적되어서 베이스 플러그(65) 밖으로 연장된다.
층(38)의 물질은 전기적 전도성 환상링(60)의 방사상 안쪽에 위치한 절연환상링(66)(제 13 도)을 포함한다. 유사하게 층(40)은 전기적 절연 환상링(66)의 방사상 안쪽에 위치한 안쪽 전도성 환상링(68)(제 13 도)을 포함한다. 마지막으로 물질(44a)은 안쪽 전도성 환상링(68)의 방사상 안쪽에 제공된 비-환상 고체 안쪽 절연 플러그(70)(제 13 도)를 포함한다.
알서 설명된 구체예에 따라서 전도성 환상링(60)은 활성영역(24)과 비트선(46/46a) 사이에 효과적으로 전기적 연결을 시키는 비트 플러그(50)의 부분이다. 안쪽 전도성 환상링(68)의 전도성 물질(40)은 중간의 유전체층(38)에 의해서 링(60)과 절연된다. 비트선 플러그의 바깥쪽 부분의 감소된 접촉영역에도 불구하고 폴리의 저항적인 손실은 600Ω 이하인 것으로 계산되었다.
위에서 설명된 구축이 반도체 메모리 장치에 대해서일지라도 본 발명은 반도체 기판에 대해 형성된 활성영역을 가지는 다른 집적회로 분야에도 적용된다. 본발명은 안쪽 및 바깥쪽 전기적으로 분리된 전도성 노드가 저항 연결식으로 상호 연결되는 것이 바람직한 다른 집적회로에도 적용된다.
위에서 설명된 공정은 제 1 접촉오프닝(32)과 제 2 접촉오프닝(34)을 전도성 물질층 및 유전체 물질로 채운다. 제 1 접촉오프닝이 전도성 물질 및 유전체 물질층으로 채워지며 제 2 접촉오프닝은 단지 전도성 층만으로 채워지는 또다른 공정이 제 15-18 도를 참조로 설명된다. 제 15 도는 제 2 도에서 도시된 것과는 다른 제 1 도의 바로 이후의 처리단계에 있는 제 1 도 웨이퍼를 보여준다. 유사한 숫자가 사용되며 차이가 큰것은 제 15-18 도 구체예에서 첨자 "b"의 첨가로 표기된다.
제 15 도에서 일련의 제 2 접촉오프닝(34)이 절연물질층(28)을 통하여 안쪽으로 제공되어 제 2 활성영역(24)을 바깥쪽으로 노출시킨다. 이것은 위에서 설명된대로 광마스킹 및 규소화물에 대해 선택적으로 BPSG 를 건식화학 에칭한후 아래에 놓인 실리콘 기판(11)에 대해서 선택적으로 규소화물층(20)을 에칭하므로써 대체로 형성된다.
이후에 전기적 전도성층(90)이 절연물질층(28)위, 상부표면(30) 및 제 2 접촉오프닝(34)내에 제공됨으로써 제 2 활성영역(24)과 전기적으로 연결된다. 전도층(90)은 제 2 접촉오프닝(34)을 완전히 채울정도로 충분한 두께로 침전된다. 층(90)의 선호된 물질 조성은 전도적으로 도핑된 폴리실리콘이다.
제 16 도에서 일련의 제 1 접촉오프닝(32)이 전도층(90) 및 절연물질층(28)을 통해 안쪽으로 제공되어 제 1 활성영역(26)을 바깥쪽으로 노출시킨다. 이후에 커패시터 용량노드 전도층(36b)이 제 1 전기전도층(90)의 위와 제 1접촉오프닝(32)내에 제공됨으로써 제 1 활성영역(26)과 전기적으로 연결된다. 층(36b)은 제 1 접촉오프닝(32)을 완전히 채우기에는 부족한 두께로 침전된다. 예컨대 제 1 접촉오프닝에 대한 차원은 0.5μx0.8μ 이며 제 2 접촉오프닝(34)에 대한 직경은 0.5μ이다. 이경우에 층(9)의 선호되는 두께는 4000Å 이다. 층(36b)의 선호되는 물질의 예는 반구입자(HSG) 폴리실리콘이다. 이것은 600Å 두께의 도핑된 폴리실리콘 층으로 먼저 침전시키고 이후에 비-도핑된 HSG 폴리가 침전된다. 웨이퍼 가공에서 고유한 이후의 가열은 위에 놓인 HSG 폴리층을 전도적으로 도핑시킬 것이다. 또한, 층(36b)은 전체 HSG 층을 비소 도핑함으로써 제공된다. 층(36b)은 어떤 중간 전도층없이도 활성영역(26)과 물리적으로 접촉한다.
제 17 도에서 커패시터 저장노드층(36b) 및 제 1 전도층(90)이 적어도 절연물질층(28)의 상부표면(90, 제 16 도에 도시된)까지 안쪽으로 화학적-기계적 연마된다. 선호된 구체예로 이러한 화학적-기계적 연마는 절연물질층(28)의 아래 상부표면까지 하향으로 제 1 전도층(90) 및 커패시터 저장노드층(36b)을 제거한다. 구체예로, 이러한 연마는 절연물질의 상부표면(31) 아래로 하향으로 물질을 제거한다. 선호적으로 화학적-기계적 연마는 단일단계로 수행된다. 화학적-기계적 연마단계의 선호된 예(제 17 도 구축을 달성할려는)는 Rodel Products Corporation of Newark,(DE)사의 슬러리 SC25 를 포함하는데 H2O 와 KOH 로 희석된 것이다. SC25 는 주로 H2O, 실리카(SiO2입자) 및 KOH 로 구성된다. SC25 는 대략 H2O 로 1:1 희석되며 사용순간에 KOH 가 첨가되어 pH 를 증가시켜서 필요하다면 실리콘에 대한 산화물의 에칭속도를 조절한다.
화학적-기계적 연마단계는 효과적으로 제 2 접촉오프닝(34)내의 제 1 전도성층 물질(90)을 제 1 접촉오프닝(32)내의 저장노드 전도층 물질(36b)과 분리시킨다. 화학적-기계적 연마단계는 또한 효과적으로 플러그 상부표면(95)을 가지는 균질의 제 2 접촉 플러그(93)를 한정한다. 또한, 화학적-기계적 연마단계는 효과적으로 상부표면(98)을 가지는 고립된 저장노드(97)를 한정하며 저장노드의 상부표면(98)은 플러그(93)의 상부표면(95)과 일치되며 따라서 절연물질층(28)의 상부표면(31)과 일치하게 된다.
제 18 도에서 ONO 셀 유전체층(38b) 및 위에 놓인 바깥쪽 제 2 전도성 물질층(40b)이 제공되어서 커패시터 구조(53b)를 제공한다. 도시된 대로 커패시터구조(53b)는 내부저장노드(36b), 커패시터 유전체층(38b) 및 바깥쪽 셀노드(40b)를 포함한다. 이후에 위에 놓인 절연층(44b)이 제공되고 전도성 물질이 침전되고 형태화되어서 비트선(46b)을 형성한다. 균질의 전도성 비트선 플러그가 활성영역(24)과 평탄해진 표면(31)사이에, 따라서 활성영역(24)과 안쪽 저장노드(97)의 상부표면(98) 사이에 제공된다.
제 1 도는 본 발명에 따른 한 처리단계에 있는 반도체 웨이퍼 조각의 단면도.
제 2 도는 제 1 도에서 도시된 단계 이후의 제 1 도 웨이퍼.
제 3 도는 제 2 도에서 도시된 단계 이후의 제 1 도 웨이퍼.
제 4 도는 제 3 도에서 도시된 단계 이후의 제 1 도 웨이퍼.
제 5 도는 제 4 도에서 도시된 단계 이후의 제 1 도 웨이퍼.
제 6 도는 제 5 도에서 도시된 단계 이후의 제 1 도 웨이퍼.
제 7 도는 제 6 도에서 도시된 단계 이후의 제 1 도 웨이퍼.
제 8 도는 제 7 도에서 도시된 단계 이후의 제 1 도 웨이퍼.
제 9 도는 제 8 도에서 도시된 단계 이후의 제 1 도 웨이퍼.
제 10 도는 본 발명에 따른 다른 하나의 처리단계에 있는 또다른 반도체 웨이퍼 조각의 단면도.
제 11 도는 제 10 도에서 도시된 단계 이후의 제 10 도 웨이퍼.
제 12 도는 제 11 도에서 도시된 단계 이후의 제 10 도 웨이퍼.
제 13 도는 제 12 도의 13-13 선을 따라 취해진 단면도.
제 14 도는 제 12 도의 14-14 선을 따라 취해진 단면도.
제 15 도는 본 발명에 따른 또다른 하나의 처리단계에 있는 또다른 반도체 웨이퍼 조각의 단면도.
제 16 도는 제 15 도에서 도시된 단계 이후의 제 15 도 웨이퍼.
제 17 도는 제 16 도에서 도시된 단계 이후의 제 15 도 웨이퍼.
제 18 도는 제 17 도에서 도시된 단계 이후의 제 15 도 웨이퍼.
* 부호설명
10...웨이퍼 11...반도체 실리콘 기판
12,14,16,19...필드산화물층 18...절연스페이서 및 컵
20...층 22,24,26...활성영역
28...절연물질층 30...평탄해진 상부표면
32,34,42...접촉오프닝 35,37,39...공간
36,40...전도성물질층 38...커패시터유전층
44...비트선 절연층 45...비트접촉오프닝
46...비트선 50...비트선 플러그
51...스페이서 60,68...전도성 환상링
65...베이스플러그 66...절연성 환상링
70...절연성 플러그 90...전도층
93...접촉플러그 95,98...표면
97...저장노드
Claims (16)
- 반도체 웨이퍼(10)의 꼭대기에 전기적으로 분리된 단어선 배열(12,14,16)을 제공하고,단어선 주변에 메모리셀 FETs의 배열을 한정할 활성영역(22,24,26)을 제공하고(여기서, 상기 활성영역은 메모리셀 커패시터(53)와 전기적 연결을 위한 제 1 활성영역과 비트선(46)과 전기적 연결을 위한 제 2 활성영역으로 정의된다),단어선(12,14,16) 및 활성영역(22,24,26) 위에 전기 절연물질층(28)을 제공하고(여기서, 절연물질층(28)은 단어선 위에 있는 최상위 표면(30)을 가진다.).상기 절연물질층을 통해서 제 1 활성영역(22,26)에 제 1 접촉오프닝(32)을 제공하며상기 절연물질층(28)을 통해서 제 2 활성영역(24)에 제 2 접촉오프닝(34)을 제공하고,상기 절연물질층(28)위와 제 1 접촉오프닝(32)내에 제 1 전기 전도성물질층(36)을 제공하여 제 1 활성영역(22,26)과 전기적으로 연결시키고, 이때 제 1 전도성 물질층은 제 1 접촉오프닝(32)을 완전히 채우기에는 부족한 두께로 제공됨으로써 제 1 접촉오프닝내에 바깥쪽으로 개방된 제 1 공간(35)을 남기며(도 4),제 1 전도성 물질층(36) 위와 제 1 접촉오프닝(32)의 제 1 공간(35)내에 커패시터 유전체층(38)을 제공하고, 이때, 커패시터 유전체층(38)은 제 1 공간(35)을완전히 채우기에는 부족한 두께로 제공되어서 제 1 접촉오프닝(32)내에 바깥쪽으로 개방된 제 2 공간(37)을 남기고(도 5),제 1 접촉오프닝(32)의 제 2 공간(37)내에 제 2 전기 전도성 물질층(40)을 제공하며(도 6),제 2 접촉오프닝(34)내에 전기 전도성 물질(36)을 제공하고,제 1 접촉오프닝(32)내에 있는 모든 전기 전도성 물질을 제 2 접촉오프닝(34)내에 있는 모든 전기 전도성 물질로부터 전기적으로 분리시키며,제 2 접촉오프닝(34)내에 전도성 물질(36) 바깥쪽으로 비트선 절연층(44)을 제공하고,비트선 절연층(44)을 통해서 비트 접촉오프닝(45)을 형태화 하여서 제 2 접촉오프닝(34)내에 있는 전기 전도성 물질(36)을 바깥쪽으로 노출시키며, 그리고비트 접촉오프닝(45)을 통해 제 2 접촉오프닝(34)내에 있는 바깥쪽으로 노출된 전기 전도성 물질(36)과 전기적으로 교류하도록 형태화된 비트선(46)을 제공하는 단계를 포함하는 메모리셀의 커패시터 배열위에 비트선(46)을 형성하는 방법.
- 제 1 항에 있어서, 제 2 공간(37)을 완전히 채우기에는 부족한 제 2 전기 전도성 물질층(40)을 제공함으로써 제 1 접촉오프닝(32)내에 바깥쪽으로 개방된 제 3 공간(39)을 형성시키고, 그리고제 3 공간(39)내에 전기 절연물질(44)을 제공함을 포함하는 메모리셀의 커패시터 배열위에 비트선(46)을 형성하는 방법.
- 제 1 항에 있어서, 전기 절연단계가 적어도 절연물절층(28) 상부표면(30)까지 하향으로 제 1 전도성 물질층(36)을 평탄하게 에칭하여 제 1 접촉오프닝(32)내에 있는 제 1 전도성 물질층(36)과 제 2 접촉오프닝(34)내에 있는 전도성 물질(36)을 분리시키는 단계를 포함하며, 이러한 평탄화 에칭은 커패시터 유전체층(38)을 제공하는 단계에 앞서서 수행됨을 특징으로 하는 메모리셀의 커패시터 배열위에 비트선(46)을 형성하는 방법.
- 제 1 항에 있어서, 제 2 접촉오프닝(34)내에 전도성 물질(36)을 제공하는 단계가 제 2 접촉오프닝(34)을 전도성 물질(36)로 부분적으로 채우는 것을 포함함을 특징으로 하는 메모리셀의 커패시터 배열위에 비트선(46)을 형성하는 방법.
- 제 1 항에 있어서, 제 2 접촉오프닝(34)이 제 1 접촉오프닝(32)내에 제 1 전도성 물질층(36)을 제공하는 단계에 앞서서 제공되며, 제 2 접촉오프닝(34)내에 전도성 물질(36)을 제공하는 단계가,절연물질층(28) 위와 제 2 접촉오프닝(34)내에 제 1 전기 전도성 물질층(36)을 제공하여 제 2 활성영역(24)과 전기적으로 연결시키고(여기서, 제 1 전도성 물질층(36)은 제 2 접촉오프닝(34)을 완전히 채우기에는 부족한 두께로 제공됨으로써 제 2 접촉오프닝(34)내에 바깥쪽으로 개방된 제 1 공간(35)을 형성시킨다),제 1 전도성 물질층(36) 위와 제 2 접촉오프닝(34)의 제 1 공간(35)내에 커패시터 유전체층(38)을 제공하고(여기서, 커패시터 유전체층(38)은 제 1 공간(35)을 완전히 채우기에는 부족한 두께로 제공됨으로써 제 2 접촉오프닝(34)내에 바깥쪽으로 개방된 제 2 공간(37)을 형성시킨다), 그리고제 2 접촉오프닝(34)의 제 2 공간(37)내에 제 2 전기 전도성 물질층(40)을 포함함을 특징으로 하는 메모리셀의 커패시터 배열위에 비트선(46)을 형성하는 방법.
- 제 5 항에 있어서, 전기적 절연단계가,적어도 절연물질층(28) 상부표면(30)까지 하향으로 제 1 전도성 물질층(36)을 평탄하게 에칭하여 제 1 접촉오프닝(32)내에 있는 제 1 전도성 물질층(36)을 제 2 접촉오프닝(34)내에 있는 제 1 전도성 물질층(36)으로부터 분리시키는 단계를 포함하며, 이러한 평탄화 에칭은 커패시터 유전체 층(38)을 제공하는 단계 이전에 수행되며, 그리고비트선 절연층(44)을 제공하기 이전에 제 2 접촉오프닝(34) 위에서 멀리 커패시터 유전체층(38)과 제 2 전도성층(40)을 에칭하는 단계를 포함함을 특징으로 하는 메모리셀의 커패시터 배열위에 비트선(46)을 형성하는 방법.
- 제 5 항에 있어서, 제 2 공간(37)을 완전히 채우기에는 부족한 제 2 전기 전도성 물질층(40)을 제공함으로써 제 1 및 제 2 접촉오프닝(32,34)내에 바깥쪽으로 개방된 제 3 공간(39)을 남기고,제 3 공간(39)내에 전기적 절연물질(44)을 제공하고,전기적 절연단계가적어도 절연물질층(28) 상부표면(30)까지 하향으로 제 1 전도성 물질층(36)을 평탄하게 에칭하여 제 1 접촉오프닝(32)내에 있는 제 1 전도성 물질층(36)을 제 2 접촉오프닝(34)내에 있는 제 1 전도성 물질층(36)으로부터 분리시키는 단계를 포함하며, 이러한 평탄화 에칭은 커패시터 유전체층(38)을 제공하는 단계 이전에 수행됨을 특징으로 하는 메모리셀의 커패시터 배열위에 비트선(46)을 형성하는 방법.
- 안쪽 전기 전도성 노드(24),안쪽 전기 전도성 노드(24)로부터 분리된 바깥쪽 전기 전도성 노드(46),안쪽과 바깥쪽 노드 중간에 위치한 유전체 절연층(28), 그리고절연층(28)을 통해 연장되어 안쪽 및 바깥쪽 노드(24,46)를 저항적으로 연결시키는 상호연결플러그(50)(여기서, 상호연결플러그는 전기 전도성 환상링(60)을 포함한다)를 포함하는 집적회로.
- 제 8 항에 있어서, 비트선 플러그(50)가 안쪽 노드(24)와 전기적으로 연결시키는 비-환상 고체 베이스 플러그(65)를 포함하며 전기 전도성 환상링(60)은 집적되어 베이스 플러그(65) 바깥으로 연장됨을 특징으로 하는 집적회로.
- 제 8 항에 있어서, 전기 전도성 환상링(60)의 방사상 안쪽에 위치한 전기 절연 환상링(66)을 포함하는 집적회로.
- 반도체 기판(11),반도체 기판(11) 바깥쪽에 위치한 전계효과 트랜지스터 게이트(14),게이트(14)의 대향하는 측면상에서 반도체 기판(11)내에 형성된 대향하는 활성영역(24,26),활성영역중 하나(26)와 전기적으로 연결된 커패시터(53), 이때 상기 커패시터는 안쪽 저장노드(36), 커패시터 유전체층(38), 바깥쪽 셀노드(40)를 포함하며, 안쪽 저장노드(36)는 하나의 활성영역(26)과 전기적으로 연결되며 활성영역(26)과 물리적으로 접촉하며,비트선(46),비트선(46)과 다른 활성영역(24) 중간에 위치한 유전체 절연층(44), 그리고절연층(44)을 통해 연장되어 다른 활성영역(24)과 접촉하여서 비트선(46)과 다른 활성영역(24)을 상호 연결시키는 전기 전도성 비트선 플러그(50)를 포함하며, 상기 비트선 플러그(50)가 제 1 의 전기 전도성 환상링(60)을 포함함을 특징으로 하는 반도체 메모리 장치.
- 제 11 항에 있어서, 비트선 플러그(50)가 제 2 의 전기 전도성 환상링(68)을 포함함을 특징으로 하는 반도체 메모리 장치.
- 제 11 항에 있어서, 상기 비트선 플러그(50)가 전기 절연 환상링(66)을 포함함을 특징으로 하는 반도체 메모리 장치.
- 제 11 항에 있어서, 상기 비트선 플러그(50)가 제 2 의 전기 전도성 환상링(68)과 전기 절연 환상링(66)을 포함함을 특징으로 하는 반도체 메모리 장치.
- 제 11 항에 있어서, 상기 비트선 플러그(50)가 제 2 의 전기 전도성 환상링(68)과 전기 절연 환상링(66)을 포함하고, 상기 전기 절연 환상링(66)이 제 1 전기 전도 환상링(60) 방사상 안쪽에 위치함을 특징으로 하는 반도체 메모리 장치.
- 제 11 항에 있어서, 상기 비트선 플러그(50)는 제 2 의 전기 전도성 환상링(68)과 전기 절연 환상링(66)을 포함하며, 상기 전기 전도 환상링(68)은 상기 전기 절연 환상링(66) 방사상 안쪽에 위치함을 특징으로 하는 반도체 메모리 장치.
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