JP3599874B2 - ビット線の形成方法 - Google Patents
ビット線の形成方法 Download PDFInfo
- Publication number
- JP3599874B2 JP3599874B2 JP3513996A JP3513996A JP3599874B2 JP 3599874 B2 JP3599874 B2 JP 3599874B2 JP 3513996 A JP3513996 A JP 3513996A JP 3513996 A JP3513996 A JP 3513996A JP 3599874 B2 JP3599874 B2 JP 3599874B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- bit line
- contact opening
- conductive material
- providing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims abstract description 20
- 230000015572 biosynthetic process Effects 0.000 title 1
- 239000003990 capacitor Substances 0.000 claims abstract description 40
- 239000011810 insulating material Substances 0.000 claims abstract description 17
- 239000004020 conductor Substances 0.000 claims description 36
- 239000004065 semiconductor Substances 0.000 claims description 18
- 239000012777 electrically insulating material Substances 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 7
- 239000011800 void material Substances 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 18
- 229920005591 polysilicon Polymers 0.000 description 18
- 239000000463 material Substances 0.000 description 12
- 238000003860 storage Methods 0.000 description 12
- 150000004767 nitrides Chemical class 0.000 description 10
- 239000000126 substance Substances 0.000 description 9
- 239000000758 substrate Substances 0.000 description 9
- 238000000151 deposition Methods 0.000 description 8
- 230000008569 process Effects 0.000 description 8
- 238000005498 polishing Methods 0.000 description 7
- 239000005380 borophosphosilicate glass Substances 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000012634 fragment Substances 0.000 description 4
- 238000011065 in-situ storage Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- POIUWJQBRNEFGX-XAMSXPGMSA-N cathelicidin Chemical compound C([C@@H](C(=O)N[C@@H](CCCNC(N)=N)C(=O)N[C@@H](CCCCN)C(=O)N[C@@H](CO)C(=O)N[C@@H](CCCCN)C(=O)N[C@@H](CCC(O)=O)C(=O)N[C@@H](CCCCN)C(=O)N[C@@H]([C@@H](C)CC)C(=O)NCC(=O)N[C@@H](CCCCN)C(=O)N[C@@H](CCC(O)=O)C(=O)N[C@@H](CC=1C=CC=CC=1)C(=O)N[C@@H](CCCCN)C(=O)N[C@@H](CCCNC(N)=N)C(=O)N[C@@H]([C@@H](C)CC)C(=O)N[C@@H](C(C)C)C(=O)N[C@@H](CCC(N)=O)C(=O)N[C@@H](CCCNC(N)=N)C(=O)N[C@@H]([C@@H](C)CC)C(=O)N[C@@H](CCCCN)C(=O)N[C@@H](CC(O)=O)C(=O)N[C@@H](CC=1C=CC=CC=1)C(=O)N[C@@H](CC(C)C)C(=O)N[C@@H](CCCNC(N)=N)C(=O)N[C@@H](CC(N)=O)C(=O)N[C@@H](CC(C)C)C(=O)N[C@@H](C(C)C)C(=O)N1[C@@H](CCC1)C(=O)N[C@@H](CCCNC(N)=N)C(=O)N[C@@H]([C@@H](C)O)C(=O)N[C@@H](CCC(O)=O)C(=O)N[C@@H](CO)C(O)=O)NC(=O)[C@H](CC=1C=CC=CC=1)NC(=O)[C@H](CC(O)=O)NC(=O)CNC(=O)[C@H](CC(C)C)NC(=O)[C@@H](N)CC(C)C)C1=CC=CC=C1 POIUWJQBRNEFGX-XAMSXPGMSA-N 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 239000002002 slurry Substances 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052454 barium strontium titanate Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 125000004437 phosphorous atom Chemical group 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、一般的に、キャパシタのメモリセル・アレイの上にビット線を形成する技術に関する。
【０００２】
【従来の技術】
ＤＲＡＭのメモリセル密度が増大するに連れて、セル面積の減少にも拘わらず十分に高い記憶キャパシタを維持する試みが引き続き行われている。また、セル面積を更に減少させるという目標が継続的に存在している。セルのキャパシタンスを減少させる基本的な方法は、セル構造技術によるものである。そのような技術は、トレンチ型又はスタック型のキャパシタの如き、三次元的なセルキャパシタを含む。
【０００３】
通常のスタック型キャパシタのＤＲＡＭアレイは、埋め込み型のビット線又は非埋め込み型のビット線の構造を用いている。埋め込み型のビット線構造を用いた場合には、ビット線は、メモリセルの電界効果トランジスタ（ＦＥＴ）のビット線接点に対して垂直方向において近接して設けられ、セルキャパシタは、ワード線（語線）及びビット線の頂部の上に水平方向に形成される。非埋め込み型のビット線構造を用いた場合には、垂直方向の深い接点が、厚みのある絶縁層を通ってセルのＦＥＴまで形成され、キャパシタ構造は、ワード線の上及びビット線の下に設けられる。そのような非埋め込み型のビット線構造は、「キャパシタ・アンダー・ビット線（ｃａｐａｃｉｔｏｒ−ｕｎｄｅｒ−ｂｉｔ ｌｉｎｅ）」あるいは「ビット線・オーバー・キャパシタ（ｂｉｔ ｌｉｎｅ−ｏｖｅｒ−ｃａｐａｃｉｔｏｒ）とも呼ばれており、そのような構造が本発明の対象である。
【０００４】
【発明が解決しようとする課題及び課題を解決するための手段】
本発明の１つの特徴によれば、メモリセルのキャパシタアレイの上にビット線を形成する方法が提供され、この方法は、
半導体ウエーハの上に実質的に電気絶縁されたワード線のアレイを設ける工程と、
上記ワード線の周囲に活性領域を設けてメモリセルＦＥＴのアレイを形成する工程と、このとき、上記活性領域は、メモリセルのキャパシタと電気的に接続するための第１の活性領域とビット線と電気的に接続するための第２の活性領域であり、
上記ワード線及び活性領域の上に電気絶縁材料の層を設け、該電気絶縁材料の層に上記ワード線の上にある最上方の表面を画定させる工程と、
上記電気絶縁材料の層を通って上記第１の活性領域まで伸長する第１の接点開口を設ける工程と、
上記電気絶縁材料の層を通って上記第２の活性領域まで伸長する第２の接点開口を設ける工程と、
上記電気絶縁材料の層を覆うように上記第１の接点開口の中に、上記第１の接点開口を完全には充填しない厚みで導電材料の第１の層を設けて、上記第１の活性領域と電気的に接続させて、これにより、上記第１の接点開口の中に外方に開口する第１の空隙を残す工程と、
上記第１の層の上、並びに、上記第１の接点開口の上記第１の空隙の中に、上記第１の空隙を完全には充填しない厚みでキャパシタの誘電層を設け、これにより、上記第１の接点開口の中に外方に開口された第２の空隙を残す工程と、
上記第１の接点開口の上記第２の空隙の中に、導電材料の第２の層を設ける工程と、
上記第２の接点開口の中に導電材料を設ける工程と、
上記第１の接点開口の中の総ての導電材料を、上記第２の接点開口の中の総ての導電材料から電気絶縁する工程と、
上記第２の接点開口の中の上記導電材料の外方に、ビット線の絶縁層を設ける工程と、
上記ビット線の絶縁層を通ってビット接点開口をパターニングし、上記第２の接点開口の中の導電材料を外方に露出させる工程と、
上記ビット接点開口を介して上記第２の接点開口の中の外方に露出された導電材料に電気的に接続される、パターニングされたビット線を設ける工程とを備える。
【０００５】
本発明の別の特徴によれば、集積回路が提供され、この集積回路は、
垂直方向内方の導電ノードと、
上記内方の導電ノードから分離された垂直方向外方の導電ノードと、
上記内方の導電ノードと上記外方の導電ノードとの間に設けられた誘電絶縁層と、
上記絶縁層を通って伸長して、上記内方及び外方のノードをオーミック電気接続により相互に接続すると共に、導電性の環状リングを含む、相互接続プラグとを備える。
【０００６】
本発明の更に別の特徴によれば、半導体メモリ素子が提供され、この半導体メモリ素子は、
半導体基板と、
該半導体基板の外方に位置する電界効果トランジスタのゲートと、
上記ゲートの両側で上記半導体基板の中に形成された対向する活性領域と、
上記活性領域の一方に電気的に接続されると共に、内方の記憶ノードと、キャパシタの誘電層と、外方のセルノードとを有しており、上記内方の記憶ノードが、上記一方の活性領域に電気的に接続され且つ該一方の活性領域に物理的に接触している、キャパシタと、
ビット線と、
上記ビット線と他方の活性領域との間に位置する誘電絶縁層と、
上記絶縁層を通って伸長し、上記他方の活性領域に接触すると共に、上記ビット線を上記他方の活性領域に電気的に接続する、導電性のビット線プラグとを備える。
【０００７】
本発明の上述の及び他の特徴は、以下の記載及び請求の範囲から理解されよう。
【０００８】
【発明の実施の形態】
図面を参照して、本発明の好ましい実施例を以下に説明する。
【０００９】
最初に図１を参照すると、半導体ウエーハの断片が、その全体を参照符号１０で示されている。ウエーハ１０は、バルクシリコンの半導体基板１１によってその一部が形成されており、図示のワード線１２、１４、１６の如き、実質的に電気絶縁されたワード線から成るアレイが設けられている。そのようなワード線は、通常の構造であって、最下方のゲート酸化層と、下方のポリシリコン層と、ケイ化タングステンの如き上方のケイ化物層と、絶縁キャップ及び側方絶縁スペーサ１８とを有している。そのようなスペーサ及びキャップ１８は、Ｓｉ３Ｎ４の如き絶縁性の窒化物を含むのが好ましい。Ｓｉ３Ｎ４の薄層２０が、上記ウエーハの頂部に設けられており、この薄層は、拡散バリアとして機能する。層２０は、約１００オングストローム乃至約２５０オングストロームであるのが好ましい厚みを有している。
【００１０】
活性領域２２、２４、２６の如き活性領域が、ワード線の周囲に設けられ、メモリセル・アレイのＦＥＴを形成している。ワード線１４を用いて形成されるＦＥＴに関して説明を進める。上記ＦＥＴには、単一のメモリセルを形成するキャパシタ構造が設けられることになる。活性領域２６は、メモリセル・キャパシタ（後に説明する）と電気的に接続するための、第１の活性領域を形成している。活性領域２４は、ビット線（後に説明する）と電気的に接続するための、第２の活性領域を形成している。フィールド酸化膜１９が、図示のように設けられている。
【００１１】
第１の絶縁材料層２８が、ワード線及び活性領域の上方に設けられている。絶縁材料層の材料の例は、ホウリンケイ酸塩ガラス（ＢＰＳＧ）であって、その堆積厚みは、例えば、６，０００乃至２０，０００オングストロームである。図示のように、層２８はその後、化学的／機械的な研磨（ＣＭＰ）によって、ワード線の窒化物キャップ１８の上方の約２，０００オングストロームから約８，０００オングストロームの高さまで、平坦化されるのが好ましく、上記窒化物キャップは、フィールド酸化膜の上にあるワード線とは反対に、活性領域に隣接して位置している。従って、ワード線の垂直方向上方に平坦化された上方面３０が形成される。そうではなく、層２８は、本プロセスのこの時点においては、研磨されない状態にすることができる。
【００１２】
図２を参照すると、一連の第１の接点開口３２及び第２の接点開口３４が設けられており、これら接点開口は、第１の層２８を貫通して、第１及び第２の活性領域２６、２４にそれぞれ達している。そのような接点開口は、一般的に、フォトマスク技術及び窒化物に対して選択的なＢＰＳＧの乾式化学エッチングによって形成される。エッチング化学反応の例は、ＣＨＦ３、及び、少ない流量のＯ２（すなわち、ＣＨＦ３／Ｏ２混合物におけるＯ２の割合が５容積％よりも小さい）、あるいは、ＣＦ４、Ａｒ、ＣＨ２Ｆ２及びＣＨＦ３の組み合わせを含む。その後、ウエーハのエッチングを行って、その下のシリコン基板１１に対して選択的に窒化物層２０をエッチングし、活性領域２６、２４を上方に向かって露出させる。そのようなエッチング化学作用を呈する物質の例は、ＣＨＦ３及びＣＦ４の組み合わせを含む。バリア層２０の基本的な目的は、ホウ素又はリンの原子がＢＰＳＧの層２８から活性領域２４、２６の中に拡散するのを阻止することである。キャップ１８は、窒化物（Ｓｉ３Ｎ４）から構成され、また、層２８は、酸化物から構成されるのが好ましく、従って、第１の接点３２、３４を形成する接点エッチングは、ワード線のスペーサ及びキャップ１８に対して停止する。
【００１３】
図３を参照すると、導電材料から成る第１の層３６が、絶縁材料層２８を覆うように第１の接点開口３２及び第２の接点開口３４の中で設けられ、第１及び第２の活性領域２６、２４にそれぞれ電気的に接続されている。第１の層３６は、第１の接点開口３２及び第２の接点開口３４を完全には充填しない厚みまで堆積され、これにより、第１及び第２の接点開口の中に、外方に開口した第１の空隙３５を残している。第１の接点開口３２の直径の例は、０．６ミクロンであり、一方、第２の接点開口３４の寸法の例は、０．６×１．０ミクロンである。そのような例においては、層３６の好ましい厚みの例は、１，０００オングストロームである。層３６の材料の好ましい例は、半球形状粒子（ＨＳＧ）のポリシリコンである。そのようなポリシリコンは、現場ドープの６００オングストロームの厚みを有するポリシリコン層を堆積させ、次に、次にドープされていないＨＳＧポリシリコンを堆積させることにより、準備することができる。ウエーハ処理において固有のその後の加熱が、その上のＨＳＧポリシリコン層を効果的に導電ドープする。また、層３６は、ＨＳＧ層全体に砒素を現場ドープすることにより、準備することができる。
【００１４】
図４を参照すると、ウエーハの断片１０は、少なくとも絶縁材料２８の以前の上面３０（図示せず）まで、下方に向かってエッチングにより平坦化され、その上方の導電材料が除去されている。これにより、第１の接点開口３２の中の第１の層の導電材料３６が、第２の接点開口３４の中の第１の層の導電材料３６から絶縁される。そのような平坦化エッチングは、ホトレジスト堆積及びエッチバックによって、あるいは、化学的／機械的研磨によって行うことができる。図示のように、そのような平坦化エッチングは、図４においては参照符号３１で示されている、以前の外側絶縁層３０の若干下方の位置まで行われる。
【００１５】
図５を参照すると、キャパシタの誘電層３８が、パターニングされた第１の導電層３６を覆うように第１の接点開口３２及び第２の接点開口３４の第１の空隙３５の中に設けられている。キャパシタの誘電層３８は、第１の空隙３５を完全には充填しない厚みまで形成されており、これにより、第１及び第２の接点開口の中に、外方に開口した第２の空隙３７を残している。層３８は、酸化物／窒化物／酸化物（ＯＮＯ）のセル誘電体を含むのが好ましく、好ましい堆積厚みの例は、８０オングストロームである。Ｔ２Ｏ５又はチタン酸バリウムストロンチウムの如き他の材料も勿論使用可能なのである。従って、好ましい実施例においては、第１及び第２の接点開口に対して第１の導電材料層３６を絶縁する平坦化エッチング工程は、キャパシタの誘電層３８を準備する工程の前に行われる。
【００１６】
図６を参照すると、導電材料（ポリシリコンが好ましい）の第２の層４０が、第１及び第２の接点開口の第２の空隙３７の中に、これら第２の空隙を完全には充填しない厚みまで設けられ、これにより、第１及び第２の接点開口の中に、外方に開口した空隙３９を残している。
【００１７】
図７を参照すると、セルのポリシリコン層４０、並びに、その下の誘電層３８が、パターニング及びエッチングされて、キャパシタ及び相互接続ラインの構造のために、セルのポリシリコン層４０の所望の形態を形成していると共に、第２の接点開口３４の中の第１の導電材料層３６を外方に露出させている。これにより、第２の接点開口３４よりも大きく、これら第２の接点開口の総てを包む接点開口４２が形成される。従って、第１の接点開口３２の中の総ての導電材料は、第２の接点開口３４の中の総ての導電材料とのオーミック・コンタクトから電気的に絶縁されている。図７のエッチングは、最初に、ポリシリコンを酸化層に対して選択的にエッチし、その後、酸化物／窒化物の酸化物をポリシリコンに対して選択的にエッチングするために実行される。第２の接点開口３４の頂部の層３６、３８、４０の上方プロファイルの変更は、図示のようになる。
【００１８】
図８を参照すると、ビット線の絶縁層４４（例えば、ＢＰＳＧ）が、第２の導電材料層４０から外方に第３の空隙３９の中まで設けられている。ビット接点開口４５が、ビット線の絶縁層４０を通ってパターニングされ、第２の接点開口３４の中の第１の導電材料層３６を外方に露出させている。
【００１９】
図９を参照すると、パターニングされたビット線４６が設けられ、ビット接点開口４５を介して、第２の接点開口３４の中の外方に露出された第１の導電材料層３６に、電気的に接続されている。
【００２０】
上述のプロセスは、ビット線の絶縁層４４を設ける前に、キャパシタの誘電層３８及び第２の導電層４０を第２の接点開口３４の上からエッチする。そのようなエッチングをビット線の絶縁層４４を設けた後に実行する別のプロセスを、図１０乃至図１４を参照して説明する。図１０は、図６の直ぐ後の処理工程にある図６のウエーハを示しており、このウエーハは、図７に示すウエーハとは異なっている。上述の第１の実施例と同様な参照符号が用いられているが、図１０乃至図１４には添字「ａ」を付すことにより、重要な違いを示している。図１０は、予めパターニングされていない層４０、３８の上に堆積されたビット線の絶縁層４４ａを有する破片１０ａを示している。
【００２１】
図１１を参照すると、層４４ａは、パターニング及びエッチングされ、詰め込まれた第２の接点開口３４の上に、ビット接点開口４３を形成している。誘電膜が堆積され、この誘電膜は、異方性のエッチングを受けて側壁スペーサ５１を形成している。図１２乃至図１４を参照すると、パターニングされたビット線層４６ａが設けられている。スペーサ５１は、接点開口３２の中の膜４０をビット接点開口の中の膜４６ａから電気的に絶縁している。
【００２２】
図１０乃至図１４のプロセスは、上述の第１の実施例に比較して、マスキング工程が短縮された利点を有するが、接点開口４３の中のビット線のプラグ材料の間に大きな寄生容量をもたらすという欠点を有しており、これは、そのような材料が、上述の第１の実施例におけるよりも、第２のセルポリシリコン層４０に接近している結果である。
【００２３】
上述の技術に拘わらず、そのようなプロセスは、第２の接点開口３４の中のビット線プラグ５０（図９、図１２及び図１３）、及び、新規な半導体メモリ素子をもたらす。そのようなメモリ素子は、例えば、電界効果トランジスタゲート１４と、対向する活性領域２４、２６（図９及び図１２）とを備えている。キャパシタ５３が、一方の活性領域２６に電気的に接続されている。ビット線４６／４６ａが、中間の誘電絶縁層４４／４４ａを貫通するビット線プラグ５０を介して、他方の活性領域２４に電気的に接続されている。主として図１３を参照すると、ビットプラグ５０は、導電性の環状リング６０を備えており、この環状リングは、第２の接点開口３４の中の導電材料層３６によってその境界が定められて形成されている。ビット線プラグ５０は、非環状の中実のバスプラグ６５（図９、図１２及び図１４）を備えており、該バスプラグは、活性領域２４に電気的に接続されている。導電性の環状リング６０は、導電層３６を構成するか導電層を堆積させることにより、ベースプラグ６５と一体であって該ベースプラグから外方に伸長している。
【００２４】
層３８の材料は、導電性の環状リング６０の半径方向内方に位置する電気絶縁性の環状リング６６（図１３）を備えている。同様に、層４０は、電気絶縁性の環状リング６６の半径方向内方に位置する導電性の内側環状リング６８（図１３）を備えている。最後に、材料４４ａは、導電性の内側環状リング６８の半径方向内方に設けられた、実質的に中実で電気絶縁性の非環状の内側プラグ７０（図１３）を備えている。
【００２５】
従って、上述の好ましい実施例においては、導電性の環状リング６０は、活性領域２４とビット線４６／４６ａとの間に電気的な接続を効果的にもたらす、ビットプラグ５０の部分である。導電性の内側環状リング６８の導電材料４０は、誘電層３８が介挿されている結果、リング６０とオーミック電気接続しないように絶縁されている。ビット線プラグの外側部分における接触面積は減少するが、ポリシリコンの抵抗損失は、６００オームよりも小さいと計算されている。
【００２６】
直前に述べた構造は、半導体メモリ素子に関するものであったが、本発明の特徴は、垂直方向に高い導電性のラインに対して電気的な接続が望まれる半導体基板に対して形成された活性領域を有する、他の集積回路の技術分野に対する用途を有するものと考えられる。また、そのような構造の特徴は、垂直方向において内側及び外側の別個の導電ノードが、相互にオーミック電気接続されることが望まれる他の集積回路にも適用可能であると考えられる。
【００２７】
上述のプロセスは、第１の接点開口３２及び第２の接点開口３４を導電材料及び誘電材料の層で充填する。第１の接点開口が導電材料及び誘電材料の層で充填され、また、第２の接点開口が導電層だけで充填される別のプロセスを、図１５乃至図１８を参照して説明する。図１５は、図１の直後の処理工程にある図１のウエーハを示しており、このウエーハは、図２に示すウエーハとは異なる。上述の実施例と同様の参照符号を用いているが、図１５乃至図１８の実施例には添字「ｂ」を付加することによって、重要な違いを示している。
【００２８】
図１５を参照すると、一連の第２の接点開口３４が、絶縁材料層２８を通って内方に形成され、第２の活性領域２４を外方に露出させている。一般に、そのような第２の接点開口は、上述のように、窒化物に対して選択的にＢＰＳＧをフォトマスキング及び乾式化学エッチングを行い、その後、窒化物層２０をその下のシリコン基板１１に対して選択的にエッチングすることにより、形成される。
【００２９】
その後、導電層９０が、絶縁材料層２８の上面３０を覆い且つ第２の接点開口３４の中にまで設けられ、第２の活性領域２４と電気的に接続されている。導電層９０は、図示のように、第２の接点開口３４を完全に充填するに十分な厚みまで堆積されている。層９０の好ましい組成の例は、導電ドープされたポリシリコンである。
【００３０】
図１６を参照すると、一連の第１の接点開口３２が、導電層９０及び絶縁材料層２８２を通って内方に形成され、第１の活性領２６を外方に露出させている。次に、キャパシタの記憶ノードの導電層３６ｂが、第１の導電層９０を覆い且つ第１の接点開口３２の中にまで設けられ、第１の活性領域２６と電気的に接続されている。層３６ｂは、第１の接点開口３２を完全には充填しない厚みまで堆積されている。第１の接点開口３２の寸法の例は、０．５ミクロン×０．８ミクロンであり、一方、第２の接点開口３４の直径の例は、０．５ミクロンである。そのような例における層９０の好ましい厚みの例は、４，０００オングストロームである。層３６ｂの好ましい材料の例は、半球形粒子（ＨＳＧ）のポリシリコンである。上記層３６ｂは、最初に、６００オングストロームの厚みのドープされたポリシリコン層を現場堆積させ、次に、ドープされていないすなわち未ドープのＨＳＧポリシリコンを堆積させることにより、形成される。ウエーハ処理において固有のその後の加熱処理により、その上のＨＳＧポリシリコン層を効果的に導電ドープする。そうではなく、層３６ｂは、ＨＳＧ層全体に砒素を現場ドープすることにより、形成することができる。層３６ｂは、導電層を何等介在させることなく、活性領域２６に対して物理的に接触するように設けられる。
【００３１】
図１７を参照すると、キャパシタの記憶ノード層３６ｂ及び第１の導電層９０は、絶縁層２８の少なくとも上面３０（図１６に示す）まで、化学的及び機械的に研磨されている。図示の好ましい実施例においては、そのような化学的／機械的な研磨により、第１の導電層９０及びキャパシタの記憶ノード層３６ｂは、絶縁材料２８の以前の上面３０（新しく参照符号３１が付されている）の下方まで、下方に向かって除去される。図示の実施例においては、そのような研磨は、上述の材料を絶縁材料３１の以前の上面の下まで下方に向かって除去することにより実行される。化学的／機械的な研磨は、単一の工程で実行されるのが好ましい。図１７の構造を得るための好ましい化学的／機械的な研磨工程の例は、Ｈ２Ｏ及びＫＯＨで希釈したスラリーＳＣ２５（デラウエア州ＮｅｗａｒｋのＲｏｄｅｌ Ｐｒｏｄｕｃｔｓ Ｃｏｒｐｏｒａｔｉｏｎから入手可能）を用いることを含む。ＳＣ２５は、主として、Ｈ２Ｏ、シリカ（ＳｉＯ２粒子）及びＫＯＨを含む。そのようなスラリーは、約１：１のＨ２Ｏで希釈され、必要に応じて、使用時にＫＯＨを添加してｐＨを増大させ、酸化物対シリコンのエッチング速度を調節することができる。
【００３２】
化学的／機械的な研磨工程は、第２の接点開口３４の中の第１の導電層材料９０を第１の接点開口３２の中の記憶ノードの導電層材料３６ｂから効果的に電気的に絶縁する。また、化学的／機械的な研磨工程は、プラグ上面９５を有する均質な第２の接点プラグ９３を効果的に形成する。更に、化学的／機械的な研磨工程は、上面９８を有するキャパシタの絶縁された記憶ノード９７を効果的に形成し、上記記憶ノードの上面は、プラグ９３の上面９５と垂直方向において一致しており、また、絶縁材料層２８の上面３１に対応して一致している。
【００３３】
図１８を参照すると、ＯＮＯセルの誘電層３８ｂ、及び、その上の導電材料の第２の外側層４０ｂが設けられ、キャパシタ構造５３ｂを形成している。図示のように、キャパシタ構造５３ｂは、内方の記憶ノード３６ｂと、キャパシタの誘電層３８ｂと、外方のセルノード４０ｂとを備えている。次に、上方の絶縁層４４ｂが設けられ、次に、導電材料の堆積及びパターニングを行って、ビット線４６ｂを形成する。これにより、均質な導電性のビット線プラグが、活性領域２４と平坦化された表面３１の垂直方向の位置との間に、従って、活性領域２４と内方の記憶ノード９７の上面９８の垂直方向の位置との間に形成される。
【図面の簡単な説明】
【図１】本発明の１つの処理工程における半導体ウエーハの断片の概略断面図である。
【図２】図１に示す工程の次の工程における図１のウエーハの断面図である。
【図３】図２に示す工程の次の工程における図１のウエーハの断面図である。
【図４】図３に示す工程の次の工程における図１のウエーハの断面図である。
【図５】図４に示す工程の次の工程における図１のウエーハの断面図である。
【図６】図５に示す工程の次の工程における図１のウエーハの断面図である。
【図７】図６に示す工程の次の工程における図１のウエーハの断面図である。
【図８】図７に示す工程の次の工程における図１のウエーハの断面図である。
【図９】図８に示す工程の次の工程における図１のウエーハの断面図である。
【図１０】本発明の１つの別の処理工程における別の実施例の半導体ウエーハの断片の概略断面図である。
【図１１】図１０に示す工程の次の工程における図１０のウエーハの断面図である。
【図１２】図１１に示す工程の次の工程における図１０のウエーハの断面図である。
【図１３】図１２の線１３−１３を通って取った概略断面図である。
【図１４】図１２の線１４−１４を通って取った概略断面図である。
【図１５】本発明の１つの別の処理工程における別の実施例の半導体ウエーハの断片の概略断面図である。
【図１６】図１５に示す工程の次の工程における図１５のウエーハの断面図である。
【図１７】図１６に示す工程の次の工程における図１５のウエーハの断面図である。
【図１８】図１７に示す工程の次の工程における図１５のウエーハの断面図である。
【符号の説明】
１０ 半導体ウエーハ
１１ 半導体基板
１２、１４、１６ ワード線
１８ 絶縁キャップ及び側方絶縁スペーサ
２２、２４、２６ 活性領域
２８ 第１の絶縁層
３０ 上面
３２ 第１の接点開口
３４ 第２の接点開口
３５、３７、３９ 空隙
３６ 第１の導電層
３６ｂ 内方の記憶ノード
３８ キャパシタの誘電層
３８ｂ セル誘電層（キャパシタの誘電層）
４０ 第２の導電層
４０ｂ 第２の導電層（外方セルノード）
４２ 接点開口
４３ 接点開口
４４、４４ａ ビット線の絶縁層
４５ 接点開口
４６ ビット線
４６ａ ビット線層
５０ ビット線プラグ
５３ キャパシタ
５３ｂ キャパシタ構造
６０ 環状リング
６５ バスプラグ
６８ 内方の環状リング
９０ 導電層
９３ 接点プラグ
９７ 記憶ノード
【発明の属する技術分野】
本発明は、一般的に、キャパシタのメモリセル・アレイの上にビット線を形成する技術に関する。
【０００２】
【従来の技術】
ＤＲＡＭのメモリセル密度が増大するに連れて、セル面積の減少にも拘わらず十分に高い記憶キャパシタを維持する試みが引き続き行われている。また、セル面積を更に減少させるという目標が継続的に存在している。セルのキャパシタンスを減少させる基本的な方法は、セル構造技術によるものである。そのような技術は、トレンチ型又はスタック型のキャパシタの如き、三次元的なセルキャパシタを含む。
【０００３】
通常のスタック型キャパシタのＤＲＡＭアレイは、埋め込み型のビット線又は非埋め込み型のビット線の構造を用いている。埋め込み型のビット線構造を用いた場合には、ビット線は、メモリセルの電界効果トランジスタ（ＦＥＴ）のビット線接点に対して垂直方向において近接して設けられ、セルキャパシタは、ワード線（語線）及びビット線の頂部の上に水平方向に形成される。非埋め込み型のビット線構造を用いた場合には、垂直方向の深い接点が、厚みのある絶縁層を通ってセルのＦＥＴまで形成され、キャパシタ構造は、ワード線の上及びビット線の下に設けられる。そのような非埋め込み型のビット線構造は、「キャパシタ・アンダー・ビット線（ｃａｐａｃｉｔｏｒ−ｕｎｄｅｒ−ｂｉｔ ｌｉｎｅ）」あるいは「ビット線・オーバー・キャパシタ（ｂｉｔ ｌｉｎｅ−ｏｖｅｒ−ｃａｐａｃｉｔｏｒ）とも呼ばれており、そのような構造が本発明の対象である。
【０００４】
【発明が解決しようとする課題及び課題を解決するための手段】
本発明の１つの特徴によれば、メモリセルのキャパシタアレイの上にビット線を形成する方法が提供され、この方法は、
半導体ウエーハの上に実質的に電気絶縁されたワード線のアレイを設ける工程と、
上記ワード線の周囲に活性領域を設けてメモリセルＦＥＴのアレイを形成する工程と、このとき、上記活性領域は、メモリセルのキャパシタと電気的に接続するための第１の活性領域とビット線と電気的に接続するための第２の活性領域であり、
上記ワード線及び活性領域の上に電気絶縁材料の層を設け、該電気絶縁材料の層に上記ワード線の上にある最上方の表面を画定させる工程と、
上記電気絶縁材料の層を通って上記第１の活性領域まで伸長する第１の接点開口を設ける工程と、
上記電気絶縁材料の層を通って上記第２の活性領域まで伸長する第２の接点開口を設ける工程と、
上記電気絶縁材料の層を覆うように上記第１の接点開口の中に、上記第１の接点開口を完全には充填しない厚みで導電材料の第１の層を設けて、上記第１の活性領域と電気的に接続させて、これにより、上記第１の接点開口の中に外方に開口する第１の空隙を残す工程と、
上記第１の層の上、並びに、上記第１の接点開口の上記第１の空隙の中に、上記第１の空隙を完全には充填しない厚みでキャパシタの誘電層を設け、これにより、上記第１の接点開口の中に外方に開口された第２の空隙を残す工程と、
上記第１の接点開口の上記第２の空隙の中に、導電材料の第２の層を設ける工程と、
上記第２の接点開口の中に導電材料を設ける工程と、
上記第１の接点開口の中の総ての導電材料を、上記第２の接点開口の中の総ての導電材料から電気絶縁する工程と、
上記第２の接点開口の中の上記導電材料の外方に、ビット線の絶縁層を設ける工程と、
上記ビット線の絶縁層を通ってビット接点開口をパターニングし、上記第２の接点開口の中の導電材料を外方に露出させる工程と、
上記ビット接点開口を介して上記第２の接点開口の中の外方に露出された導電材料に電気的に接続される、パターニングされたビット線を設ける工程とを備える。
【０００５】
本発明の別の特徴によれば、集積回路が提供され、この集積回路は、
垂直方向内方の導電ノードと、
上記内方の導電ノードから分離された垂直方向外方の導電ノードと、
上記内方の導電ノードと上記外方の導電ノードとの間に設けられた誘電絶縁層と、
上記絶縁層を通って伸長して、上記内方及び外方のノードをオーミック電気接続により相互に接続すると共に、導電性の環状リングを含む、相互接続プラグとを備える。
【０００６】
本発明の更に別の特徴によれば、半導体メモリ素子が提供され、この半導体メモリ素子は、
半導体基板と、
該半導体基板の外方に位置する電界効果トランジスタのゲートと、
上記ゲートの両側で上記半導体基板の中に形成された対向する活性領域と、
上記活性領域の一方に電気的に接続されると共に、内方の記憶ノードと、キャパシタの誘電層と、外方のセルノードとを有しており、上記内方の記憶ノードが、上記一方の活性領域に電気的に接続され且つ該一方の活性領域に物理的に接触している、キャパシタと、
ビット線と、
上記ビット線と他方の活性領域との間に位置する誘電絶縁層と、
上記絶縁層を通って伸長し、上記他方の活性領域に接触すると共に、上記ビット線を上記他方の活性領域に電気的に接続する、導電性のビット線プラグとを備える。
【０００７】
本発明の上述の及び他の特徴は、以下の記載及び請求の範囲から理解されよう。
【０００８】
【発明の実施の形態】
図面を参照して、本発明の好ましい実施例を以下に説明する。
【０００９】
最初に図１を参照すると、半導体ウエーハの断片が、その全体を参照符号１０で示されている。ウエーハ１０は、バルクシリコンの半導体基板１１によってその一部が形成されており、図示のワード線１２、１４、１６の如き、実質的に電気絶縁されたワード線から成るアレイが設けられている。そのようなワード線は、通常の構造であって、最下方のゲート酸化層と、下方のポリシリコン層と、ケイ化タングステンの如き上方のケイ化物層と、絶縁キャップ及び側方絶縁スペーサ１８とを有している。そのようなスペーサ及びキャップ１８は、Ｓｉ３Ｎ４の如き絶縁性の窒化物を含むのが好ましい。Ｓｉ３Ｎ４の薄層２０が、上記ウエーハの頂部に設けられており、この薄層は、拡散バリアとして機能する。層２０は、約１００オングストローム乃至約２５０オングストロームであるのが好ましい厚みを有している。
【００１０】
活性領域２２、２４、２６の如き活性領域が、ワード線の周囲に設けられ、メモリセル・アレイのＦＥＴを形成している。ワード線１４を用いて形成されるＦＥＴに関して説明を進める。上記ＦＥＴには、単一のメモリセルを形成するキャパシタ構造が設けられることになる。活性領域２６は、メモリセル・キャパシタ（後に説明する）と電気的に接続するための、第１の活性領域を形成している。活性領域２４は、ビット線（後に説明する）と電気的に接続するための、第２の活性領域を形成している。フィールド酸化膜１９が、図示のように設けられている。
【００１１】
第１の絶縁材料層２８が、ワード線及び活性領域の上方に設けられている。絶縁材料層の材料の例は、ホウリンケイ酸塩ガラス（ＢＰＳＧ）であって、その堆積厚みは、例えば、６，０００乃至２０，０００オングストロームである。図示のように、層２８はその後、化学的／機械的な研磨（ＣＭＰ）によって、ワード線の窒化物キャップ１８の上方の約２，０００オングストロームから約８，０００オングストロームの高さまで、平坦化されるのが好ましく、上記窒化物キャップは、フィールド酸化膜の上にあるワード線とは反対に、活性領域に隣接して位置している。従って、ワード線の垂直方向上方に平坦化された上方面３０が形成される。そうではなく、層２８は、本プロセスのこの時点においては、研磨されない状態にすることができる。
【００１２】
図２を参照すると、一連の第１の接点開口３２及び第２の接点開口３４が設けられており、これら接点開口は、第１の層２８を貫通して、第１及び第２の活性領域２６、２４にそれぞれ達している。そのような接点開口は、一般的に、フォトマスク技術及び窒化物に対して選択的なＢＰＳＧの乾式化学エッチングによって形成される。エッチング化学反応の例は、ＣＨＦ３、及び、少ない流量のＯ２（すなわち、ＣＨＦ３／Ｏ２混合物におけるＯ２の割合が５容積％よりも小さい）、あるいは、ＣＦ４、Ａｒ、ＣＨ２Ｆ２及びＣＨＦ３の組み合わせを含む。その後、ウエーハのエッチングを行って、その下のシリコン基板１１に対して選択的に窒化物層２０をエッチングし、活性領域２６、２４を上方に向かって露出させる。そのようなエッチング化学作用を呈する物質の例は、ＣＨＦ３及びＣＦ４の組み合わせを含む。バリア層２０の基本的な目的は、ホウ素又はリンの原子がＢＰＳＧの層２８から活性領域２４、２６の中に拡散するのを阻止することである。キャップ１８は、窒化物（Ｓｉ３Ｎ４）から構成され、また、層２８は、酸化物から構成されるのが好ましく、従って、第１の接点３２、３４を形成する接点エッチングは、ワード線のスペーサ及びキャップ１８に対して停止する。
【００１３】
図３を参照すると、導電材料から成る第１の層３６が、絶縁材料層２８を覆うように第１の接点開口３２及び第２の接点開口３４の中で設けられ、第１及び第２の活性領域２６、２４にそれぞれ電気的に接続されている。第１の層３６は、第１の接点開口３２及び第２の接点開口３４を完全には充填しない厚みまで堆積され、これにより、第１及び第２の接点開口の中に、外方に開口した第１の空隙３５を残している。第１の接点開口３２の直径の例は、０．６ミクロンであり、一方、第２の接点開口３４の寸法の例は、０．６×１．０ミクロンである。そのような例においては、層３６の好ましい厚みの例は、１，０００オングストロームである。層３６の材料の好ましい例は、半球形状粒子（ＨＳＧ）のポリシリコンである。そのようなポリシリコンは、現場ドープの６００オングストロームの厚みを有するポリシリコン層を堆積させ、次に、次にドープされていないＨＳＧポリシリコンを堆積させることにより、準備することができる。ウエーハ処理において固有のその後の加熱が、その上のＨＳＧポリシリコン層を効果的に導電ドープする。また、層３６は、ＨＳＧ層全体に砒素を現場ドープすることにより、準備することができる。
【００１４】
図４を参照すると、ウエーハの断片１０は、少なくとも絶縁材料２８の以前の上面３０（図示せず）まで、下方に向かってエッチングにより平坦化され、その上方の導電材料が除去されている。これにより、第１の接点開口３２の中の第１の層の導電材料３６が、第２の接点開口３４の中の第１の層の導電材料３６から絶縁される。そのような平坦化エッチングは、ホトレジスト堆積及びエッチバックによって、あるいは、化学的／機械的研磨によって行うことができる。図示のように、そのような平坦化エッチングは、図４においては参照符号３１で示されている、以前の外側絶縁層３０の若干下方の位置まで行われる。
【００１５】
図５を参照すると、キャパシタの誘電層３８が、パターニングされた第１の導電層３６を覆うように第１の接点開口３２及び第２の接点開口３４の第１の空隙３５の中に設けられている。キャパシタの誘電層３８は、第１の空隙３５を完全には充填しない厚みまで形成されており、これにより、第１及び第２の接点開口の中に、外方に開口した第２の空隙３７を残している。層３８は、酸化物／窒化物／酸化物（ＯＮＯ）のセル誘電体を含むのが好ましく、好ましい堆積厚みの例は、８０オングストロームである。Ｔ２Ｏ５又はチタン酸バリウムストロンチウムの如き他の材料も勿論使用可能なのである。従って、好ましい実施例においては、第１及び第２の接点開口に対して第１の導電材料層３６を絶縁する平坦化エッチング工程は、キャパシタの誘電層３８を準備する工程の前に行われる。
【００１６】
図６を参照すると、導電材料（ポリシリコンが好ましい）の第２の層４０が、第１及び第２の接点開口の第２の空隙３７の中に、これら第２の空隙を完全には充填しない厚みまで設けられ、これにより、第１及び第２の接点開口の中に、外方に開口した空隙３９を残している。
【００１７】
図７を参照すると、セルのポリシリコン層４０、並びに、その下の誘電層３８が、パターニング及びエッチングされて、キャパシタ及び相互接続ラインの構造のために、セルのポリシリコン層４０の所望の形態を形成していると共に、第２の接点開口３４の中の第１の導電材料層３６を外方に露出させている。これにより、第２の接点開口３４よりも大きく、これら第２の接点開口の総てを包む接点開口４２が形成される。従って、第１の接点開口３２の中の総ての導電材料は、第２の接点開口３４の中の総ての導電材料とのオーミック・コンタクトから電気的に絶縁されている。図７のエッチングは、最初に、ポリシリコンを酸化層に対して選択的にエッチし、その後、酸化物／窒化物の酸化物をポリシリコンに対して選択的にエッチングするために実行される。第２の接点開口３４の頂部の層３６、３８、４０の上方プロファイルの変更は、図示のようになる。
【００１８】
図８を参照すると、ビット線の絶縁層４４（例えば、ＢＰＳＧ）が、第２の導電材料層４０から外方に第３の空隙３９の中まで設けられている。ビット接点開口４５が、ビット線の絶縁層４０を通ってパターニングされ、第２の接点開口３４の中の第１の導電材料層３６を外方に露出させている。
【００１９】
図９を参照すると、パターニングされたビット線４６が設けられ、ビット接点開口４５を介して、第２の接点開口３４の中の外方に露出された第１の導電材料層３６に、電気的に接続されている。
【００２０】
上述のプロセスは、ビット線の絶縁層４４を設ける前に、キャパシタの誘電層３８及び第２の導電層４０を第２の接点開口３４の上からエッチする。そのようなエッチングをビット線の絶縁層４４を設けた後に実行する別のプロセスを、図１０乃至図１４を参照して説明する。図１０は、図６の直ぐ後の処理工程にある図６のウエーハを示しており、このウエーハは、図７に示すウエーハとは異なっている。上述の第１の実施例と同様な参照符号が用いられているが、図１０乃至図１４には添字「ａ」を付すことにより、重要な違いを示している。図１０は、予めパターニングされていない層４０、３８の上に堆積されたビット線の絶縁層４４ａを有する破片１０ａを示している。
【００２１】
図１１を参照すると、層４４ａは、パターニング及びエッチングされ、詰め込まれた第２の接点開口３４の上に、ビット接点開口４３を形成している。誘電膜が堆積され、この誘電膜は、異方性のエッチングを受けて側壁スペーサ５１を形成している。図１２乃至図１４を参照すると、パターニングされたビット線層４６ａが設けられている。スペーサ５１は、接点開口３２の中の膜４０をビット接点開口の中の膜４６ａから電気的に絶縁している。
【００２２】
図１０乃至図１４のプロセスは、上述の第１の実施例に比較して、マスキング工程が短縮された利点を有するが、接点開口４３の中のビット線のプラグ材料の間に大きな寄生容量をもたらすという欠点を有しており、これは、そのような材料が、上述の第１の実施例におけるよりも、第２のセルポリシリコン層４０に接近している結果である。
【００２３】
上述の技術に拘わらず、そのようなプロセスは、第２の接点開口３４の中のビット線プラグ５０（図９、図１２及び図１３）、及び、新規な半導体メモリ素子をもたらす。そのようなメモリ素子は、例えば、電界効果トランジスタゲート１４と、対向する活性領域２４、２６（図９及び図１２）とを備えている。キャパシタ５３が、一方の活性領域２６に電気的に接続されている。ビット線４６／４６ａが、中間の誘電絶縁層４４／４４ａを貫通するビット線プラグ５０を介して、他方の活性領域２４に電気的に接続されている。主として図１３を参照すると、ビットプラグ５０は、導電性の環状リング６０を備えており、この環状リングは、第２の接点開口３４の中の導電材料層３６によってその境界が定められて形成されている。ビット線プラグ５０は、非環状の中実のバスプラグ６５（図９、図１２及び図１４）を備えており、該バスプラグは、活性領域２４に電気的に接続されている。導電性の環状リング６０は、導電層３６を構成するか導電層を堆積させることにより、ベースプラグ６５と一体であって該ベースプラグから外方に伸長している。
【００２４】
層３８の材料は、導電性の環状リング６０の半径方向内方に位置する電気絶縁性の環状リング６６（図１３）を備えている。同様に、層４０は、電気絶縁性の環状リング６６の半径方向内方に位置する導電性の内側環状リング６８（図１３）を備えている。最後に、材料４４ａは、導電性の内側環状リング６８の半径方向内方に設けられた、実質的に中実で電気絶縁性の非環状の内側プラグ７０（図１３）を備えている。
【００２５】
従って、上述の好ましい実施例においては、導電性の環状リング６０は、活性領域２４とビット線４６／４６ａとの間に電気的な接続を効果的にもたらす、ビットプラグ５０の部分である。導電性の内側環状リング６８の導電材料４０は、誘電層３８が介挿されている結果、リング６０とオーミック電気接続しないように絶縁されている。ビット線プラグの外側部分における接触面積は減少するが、ポリシリコンの抵抗損失は、６００オームよりも小さいと計算されている。
【００２６】
直前に述べた構造は、半導体メモリ素子に関するものであったが、本発明の特徴は、垂直方向に高い導電性のラインに対して電気的な接続が望まれる半導体基板に対して形成された活性領域を有する、他の集積回路の技術分野に対する用途を有するものと考えられる。また、そのような構造の特徴は、垂直方向において内側及び外側の別個の導電ノードが、相互にオーミック電気接続されることが望まれる他の集積回路にも適用可能であると考えられる。
【００２７】
上述のプロセスは、第１の接点開口３２及び第２の接点開口３４を導電材料及び誘電材料の層で充填する。第１の接点開口が導電材料及び誘電材料の層で充填され、また、第２の接点開口が導電層だけで充填される別のプロセスを、図１５乃至図１８を参照して説明する。図１５は、図１の直後の処理工程にある図１のウエーハを示しており、このウエーハは、図２に示すウエーハとは異なる。上述の実施例と同様の参照符号を用いているが、図１５乃至図１８の実施例には添字「ｂ」を付加することによって、重要な違いを示している。
【００２８】
図１５を参照すると、一連の第２の接点開口３４が、絶縁材料層２８を通って内方に形成され、第２の活性領域２４を外方に露出させている。一般に、そのような第２の接点開口は、上述のように、窒化物に対して選択的にＢＰＳＧをフォトマスキング及び乾式化学エッチングを行い、その後、窒化物層２０をその下のシリコン基板１１に対して選択的にエッチングすることにより、形成される。
【００２９】
その後、導電層９０が、絶縁材料層２８の上面３０を覆い且つ第２の接点開口３４の中にまで設けられ、第２の活性領域２４と電気的に接続されている。導電層９０は、図示のように、第２の接点開口３４を完全に充填するに十分な厚みまで堆積されている。層９０の好ましい組成の例は、導電ドープされたポリシリコンである。
【００３０】
図１６を参照すると、一連の第１の接点開口３２が、導電層９０及び絶縁材料層２８２を通って内方に形成され、第１の活性領２６を外方に露出させている。次に、キャパシタの記憶ノードの導電層３６ｂが、第１の導電層９０を覆い且つ第１の接点開口３２の中にまで設けられ、第１の活性領域２６と電気的に接続されている。層３６ｂは、第１の接点開口３２を完全には充填しない厚みまで堆積されている。第１の接点開口３２の寸法の例は、０．５ミクロン×０．８ミクロンであり、一方、第２の接点開口３４の直径の例は、０．５ミクロンである。そのような例における層９０の好ましい厚みの例は、４，０００オングストロームである。層３６ｂの好ましい材料の例は、半球形粒子（ＨＳＧ）のポリシリコンである。上記層３６ｂは、最初に、６００オングストロームの厚みのドープされたポリシリコン層を現場堆積させ、次に、ドープされていないすなわち未ドープのＨＳＧポリシリコンを堆積させることにより、形成される。ウエーハ処理において固有のその後の加熱処理により、その上のＨＳＧポリシリコン層を効果的に導電ドープする。そうではなく、層３６ｂは、ＨＳＧ層全体に砒素を現場ドープすることにより、形成することができる。層３６ｂは、導電層を何等介在させることなく、活性領域２６に対して物理的に接触するように設けられる。
【００３１】
図１７を参照すると、キャパシタの記憶ノード層３６ｂ及び第１の導電層９０は、絶縁層２８の少なくとも上面３０（図１６に示す）まで、化学的及び機械的に研磨されている。図示の好ましい実施例においては、そのような化学的／機械的な研磨により、第１の導電層９０及びキャパシタの記憶ノード層３６ｂは、絶縁材料２８の以前の上面３０（新しく参照符号３１が付されている）の下方まで、下方に向かって除去される。図示の実施例においては、そのような研磨は、上述の材料を絶縁材料３１の以前の上面の下まで下方に向かって除去することにより実行される。化学的／機械的な研磨は、単一の工程で実行されるのが好ましい。図１７の構造を得るための好ましい化学的／機械的な研磨工程の例は、Ｈ２Ｏ及びＫＯＨで希釈したスラリーＳＣ２５（デラウエア州ＮｅｗａｒｋのＲｏｄｅｌ Ｐｒｏｄｕｃｔｓ Ｃｏｒｐｏｒａｔｉｏｎから入手可能）を用いることを含む。ＳＣ２５は、主として、Ｈ２Ｏ、シリカ（ＳｉＯ２粒子）及びＫＯＨを含む。そのようなスラリーは、約１：１のＨ２Ｏで希釈され、必要に応じて、使用時にＫＯＨを添加してｐＨを増大させ、酸化物対シリコンのエッチング速度を調節することができる。
【００３２】
化学的／機械的な研磨工程は、第２の接点開口３４の中の第１の導電層材料９０を第１の接点開口３２の中の記憶ノードの導電層材料３６ｂから効果的に電気的に絶縁する。また、化学的／機械的な研磨工程は、プラグ上面９５を有する均質な第２の接点プラグ９３を効果的に形成する。更に、化学的／機械的な研磨工程は、上面９８を有するキャパシタの絶縁された記憶ノード９７を効果的に形成し、上記記憶ノードの上面は、プラグ９３の上面９５と垂直方向において一致しており、また、絶縁材料層２８の上面３１に対応して一致している。
【００３３】
図１８を参照すると、ＯＮＯセルの誘電層３８ｂ、及び、その上の導電材料の第２の外側層４０ｂが設けられ、キャパシタ構造５３ｂを形成している。図示のように、キャパシタ構造５３ｂは、内方の記憶ノード３６ｂと、キャパシタの誘電層３８ｂと、外方のセルノード４０ｂとを備えている。次に、上方の絶縁層４４ｂが設けられ、次に、導電材料の堆積及びパターニングを行って、ビット線４６ｂを形成する。これにより、均質な導電性のビット線プラグが、活性領域２４と平坦化された表面３１の垂直方向の位置との間に、従って、活性領域２４と内方の記憶ノード９７の上面９８の垂直方向の位置との間に形成される。
【図面の簡単な説明】
【図１】本発明の１つの処理工程における半導体ウエーハの断片の概略断面図である。
【図２】図１に示す工程の次の工程における図１のウエーハの断面図である。
【図３】図２に示す工程の次の工程における図１のウエーハの断面図である。
【図４】図３に示す工程の次の工程における図１のウエーハの断面図である。
【図５】図４に示す工程の次の工程における図１のウエーハの断面図である。
【図６】図５に示す工程の次の工程における図１のウエーハの断面図である。
【図７】図６に示す工程の次の工程における図１のウエーハの断面図である。
【図８】図７に示す工程の次の工程における図１のウエーハの断面図である。
【図９】図８に示す工程の次の工程における図１のウエーハの断面図である。
【図１０】本発明の１つの別の処理工程における別の実施例の半導体ウエーハの断片の概略断面図である。
【図１１】図１０に示す工程の次の工程における図１０のウエーハの断面図である。
【図１２】図１１に示す工程の次の工程における図１０のウエーハの断面図である。
【図１３】図１２の線１３−１３を通って取った概略断面図である。
【図１４】図１２の線１４−１４を通って取った概略断面図である。
【図１５】本発明の１つの別の処理工程における別の実施例の半導体ウエーハの断片の概略断面図である。
【図１６】図１５に示す工程の次の工程における図１５のウエーハの断面図である。
【図１７】図１６に示す工程の次の工程における図１５のウエーハの断面図である。
【図１８】図１７に示す工程の次の工程における図１５のウエーハの断面図である。
【符号の説明】
１０ 半導体ウエーハ
１１ 半導体基板
１２、１４、１６ ワード線
１８ 絶縁キャップ及び側方絶縁スペーサ
２２、２４、２６ 活性領域
２８ 第１の絶縁層
３０ 上面
３２ 第１の接点開口
３４ 第２の接点開口
３５、３７、３９ 空隙
３６ 第１の導電層
３６ｂ 内方の記憶ノード
３８ キャパシタの誘電層
３８ｂ セル誘電層（キャパシタの誘電層）
４０ 第２の導電層
４０ｂ 第２の導電層（外方セルノード）
４２ 接点開口
４３ 接点開口
４４、４４ａ ビット線の絶縁層
４５ 接点開口
４６ ビット線
４６ａ ビット線層
５０ ビット線プラグ
５３ キャパシタ
５３ｂ キャパシタ構造
６０ 環状リング
６５ バスプラグ
６８ 内方の環状リング
９０ 導電層
９３ 接点プラグ
９７ 記憶ノード
Claims (2)
- メモリセルのキャパシタアレイの上にビット線を形成する方法であって、
半導体ウエーハの上に実質的に電気絶縁されたワード線のアレイを設ける工程と、
前記ワード線の周囲に活性領域を設けてメモリセルＦＥＴのアレイを形成する工程と、このとき、前記活性領域はメモリセルのキャパシタと電気的に接続するための第１の活性領域とビット線と電気的に接続するための第２の活性領域であり、
前記ワード線及び活性領域を覆うように電気絶縁材料の層を設け、該電気絶縁材料の層に前記ワード線の上にある最上方の表面を画定させる工程と、
前記電気絶縁材料の層を通って前記第１の活性領域まで伸長する第１の接点開口を設ける工程と、
前記電気絶縁材料の層を通って前記第２の活性領域まで伸長する第２の接点開口を設ける工程と、
前記電気絶縁材料の層を覆うように前記第１及び第２の接点開口の中に、前記第１及び第２の接点開口を完全には充填しない厚みの導電材料の第１の層を設けて、前記第１及び第２の活性領域と電気的に接続させ、これにより、前記第１及び第２の接点開口の中に外方に開口する第１の空隙を残す工程と、
前記第１の導電材料層を少なくとも前記絶縁材料層の最上方の表面まで下方に向かって平坦化エッチングして、前記第１の接点開口の中の前記第１の層の導電材料を前記第２の接点開口の中の前記第１の層の導電材料から絶縁する工程と、
前記第１の層を覆うように前記第１及び第２の接点開口の前記第１の空隙の中に、前記第１の空隙を完全には充填しない厚みのキャパシタの誘電層を設けて、これにより、前記第１及び第２の接点開口の中に外方に開口された第２の空隙を残す工程と、
前記第２の空隙を完全には充填しないように導電材料の第２の層を設け、これにより、前記第１及び第２の接点開口の中に外方に開口した第３の空隙を残す工程と、
前記第３の空隙の中に電気絶縁材料を設け、これにより、前記第１及び第２の接点開口の中の前記第１及び第２の導電材料層の外方に、ビット線の絶縁層を設ける工程と、
前記ビット線の絶縁層を通ってビット接点開口をパターニングし、前記第２の接点開口の中の第１及び第２の導電材料層を外方に露出させる工程と、
前記ビット接点開口を介して前記第２の接点開口の中の外方に露出された第１及び第２の導電材料層に電気的に接続される、パターニングされたビット線を設ける工程とを備えることを特徴とする方法。 - 請求項１のメモリセルのキャパシタアレイの上にビット線を形成する方法であって、前記ビット線の絶縁層を設ける前に、前記キャパシタの誘電層及び前記第２の導電材料層の一部を、前記第２の接点開口の上からエッチングによって除去することを更に備えることを特徴とする方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US394545 | 1995-02-22 | ||
| US08/394,546 US5605857A (en) | 1993-02-12 | 1995-02-22 | Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells |
| US08/394,545 US5563089A (en) | 1994-07-20 | 1995-02-22 | Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells |
| US394546 | 1999-09-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08316429A JPH08316429A (ja) | 1996-11-29 |
| JP3599874B2 true JP3599874B2 (ja) | 2004-12-08 |
Family
ID=27014778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3513996A Expired - Fee Related JP3599874B2 (ja) | 1995-02-22 | 1996-02-22 | ビット線の形成方法 |
Country Status (6)
| Country | Link |
|---|---|
| EP (2) | EP1063698A3 (ja) |
| JP (1) | JP3599874B2 (ja) |
| KR (1) | KR100388519B1 (ja) |
| AT (1) | ATE217120T1 (ja) |
| DE (1) | DE69621003T2 (ja) |
| WO (1) | WO1996026544A1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3554666B2 (ja) * | 1997-10-07 | 2004-08-18 | 株式会社日立製作所 | 半導体メモリ装置 |
| US6642574B2 (en) | 1997-10-07 | 2003-11-04 | Hitachi, Ltd. | Semiconductor memory device and manufacturing method thereof |
| US6169308B1 (en) | 1996-11-15 | 2001-01-02 | Hitachi, Ltd. | Semiconductor memory device and manufacturing method thereof |
| GB2324408A (en) * | 1997-01-21 | 1998-10-21 | United Microelectronics Corporation | Forming DRAM cells |
| GB2322964B (en) * | 1997-03-07 | 2001-10-17 | United Microelectronics Corp | Polysilicon CMP process for high-density DRAM cell structures |
| TW365065B (en) * | 1997-07-19 | 1999-07-21 | United Microelectronics Corp | Embedded memory structure and manufacturing method thereof |
| GB2331839B (en) * | 1997-07-19 | 1999-10-13 | United Microelectronics Corp | Process and structure for embedded dram |
| NL1007804C2 (nl) * | 1997-12-16 | 1999-06-17 | United Microelectronics Corp | Werkwijze voor het vervaardigen van een geïntegreerde circuit-inrichting met ingebedde DRAM circuits en logische circuits op een enkel substraat. |
| US7601691B2 (en) | 1999-05-17 | 2009-10-13 | Conjuchem Biotechnologies Inc. | Anti-obesity agents |
| JP4820802B2 (ja) * | 2007-11-12 | 2011-11-24 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置の製造方法 |
| CN113540089B (zh) * | 2020-04-21 | 2024-02-27 | 华邦电子股份有限公司 | 半导体元件及其制造方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6441262A (en) * | 1987-08-07 | 1989-02-13 | Hitachi Ltd | Memory cell |
| JP2680376B2 (ja) * | 1988-09-30 | 1997-11-19 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| JPH02260454A (ja) * | 1989-03-30 | 1990-10-23 | Sony Corp | メモリ装置の製造方法 |
| JPH0338061A (ja) * | 1989-07-05 | 1991-02-19 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0376159A (ja) * | 1989-08-18 | 1991-04-02 | Sony Corp | 半導体メモリ |
| JPH0382155A (ja) * | 1989-08-25 | 1991-04-08 | Nec Corp | 半導体メモリセルとその製造方法 |
| KR960002078B1 (ko) * | 1989-12-29 | 1996-02-10 | 샤프 가부시끼가이샤 | 반도체메모리의 제조방법 |
| JPH0499375A (ja) * | 1990-08-17 | 1992-03-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR960003498B1 (ko) * | 1992-06-18 | 1996-03-14 | 금성일렉트론주식회사 | 반도체장치의 캐패시터 제조방법 |
| US5292677A (en) * | 1992-09-18 | 1994-03-08 | Micron Technology, Inc. | Reduced mask CMOS process for fabricating stacked capacitor multi-megabit dynamic random access memories utilizing single etch stop layer for contacts |
| US5401681A (en) * | 1993-02-12 | 1995-03-28 | Micron Technology, Inc. | Method of forming a bit line over capacitor array of memory cells |
| US5605857A (en) * | 1993-02-12 | 1997-02-25 | Micron Technology, Inc. | Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells |
| US5563089A (en) * | 1994-07-20 | 1996-10-08 | Micron Technology, Inc. | Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells |
| US5338700A (en) * | 1993-04-14 | 1994-08-16 | Micron Semiconductor, Inc. | Method of forming a bit line over capacitor array of memory cells |
-
1996
- 1996-02-05 KR KR1019960002665A patent/KR100388519B1/ko not_active IP Right Cessation
- 1996-02-09 AT AT96906367T patent/ATE217120T1/de not_active IP Right Cessation
- 1996-02-09 DE DE69621003T patent/DE69621003T2/de not_active Expired - Lifetime
- 1996-02-09 EP EP00203093A patent/EP1063698A3/en not_active Withdrawn
- 1996-02-09 EP EP96906367A patent/EP0811248B1/en not_active Expired - Lifetime
- 1996-02-09 WO PCT/US1996/001841 patent/WO1996026544A1/en active IP Right Grant
- 1996-02-22 JP JP3513996A patent/JP3599874B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0811248B1 (en) | 2002-05-02 |
| ATE217120T1 (de) | 2002-05-15 |
| EP1063698A3 (en) | 2001-01-03 |
| KR100388519B1 (ko) | 2003-09-19 |
| DE69621003T2 (de) | 2002-11-28 |
| EP1063698A2 (en) | 2000-12-27 |
| JPH08316429A (ja) | 1996-11-29 |
| WO1996026544A1 (en) | 1996-08-29 |
| EP0811248A1 (en) | 1997-12-10 |
| DE69621003D1 (de) | 2002-06-06 |
| KR960032748A (ko) | 1996-09-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5563089A (en) | Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells | |
| US5702990A (en) | Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells | |
| US5150276A (en) | Method of fabricating a vertical parallel cell capacitor having a storage node capacitor plate comprising a center fin effecting electrical communication between itself and parallel annular rings | |
| US5338700A (en) | Method of forming a bit line over capacitor array of memory cells | |
| US6177699B1 (en) | DRAM cell having a verticle transistor and a capacitor formed on the sidewalls of a trench isolation | |
| US6794698B1 (en) | Formation of novel DRAM cell capacitors by integration of capacitors with isolation trench sidewalls | |
| US7342275B2 (en) | Semiconductor device and method of manufacturing the same | |
| US6312984B1 (en) | Semiconductor processing method of forming a contact pedestal of forming a storage node of a capacitor and integrated circuitry | |
| US20010014499A1 (en) | Methods of forming storage capacitors in integrated circuitry memory cells and integrated circuitry | |
| JP3955411B2 (ja) | Ｄｒａｍセルキャパシタの製造方法 | |
| JP3599874B2 (ja) | ビット線の形成方法 | |
| US6589837B1 (en) | Buried contact structure in semiconductor device and method of making the same | |
| KR100273987B1 (ko) | 디램 장치 및 제조 방법 | |
| JP3605493B2 (ja) | 半導体装置の製造方法 | |
| JP2000315777A (ja) | 自己位置合せダマシン相互接続 | |
| JP4694120B2 (ja) | ダマシーン工程を利用した半導体装置及びその製造方法 | |
| US6238968B1 (en) | Methods of forming integrated circuit capacitors having protected layers of HSG silicon therein | |
| US6174781B1 (en) | Dual damascene process for capacitance fabrication of DRAM | |
| US6200849B1 (en) | Methods of fabricating conductive contacts for integrated circuit memory devices using first and second dielectric layers and first and second conductive layers | |
| US6528888B2 (en) | Integrated circuit and method | |
| US6268246B1 (en) | Method for fabricating a memory cell | |
| US6369418B1 (en) | Formation of a novel DRAM cell | |
| JPH11177052A (ja) | 半導体装置とその製造方法 | |
| JPH10289984A (ja) | 半導体記憶装置及びその製造方法 | |
| JPH11186515A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20031204 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20031209 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040303 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040406 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040628 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040805 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040827 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040915 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080924 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080924 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090924 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100924 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100924 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110924 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |