JPH04754A - 記憶用ｍｏｓ型素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［０００１］

【産業上の利用分野】

本発明は、ＭＯ３型素子に関し、特に、ＤＲＡＭ等のメ
モリセルを構成するに適した記憶用ＭＯ５型素子に関し
ている。 ［０００２］

【従来の技術】

半導体メモリ技術に於いては、ワンチップに集積される
メモリセルの数を増加することが要求される。このため
、現在のＤＲＡＭは、面積綿／ＩＸの観点から好ましい
セルとして、１個のメモリセルが１個のトランジスタと
１個のキャパシタとにより構成される１トランジスター
１キヤパシタセルを有している。 ［０００３］ 図６（Ｃ）は、そのような従来のメモリセルの断面を示
している。 このメモリセルは、半導体基板４６上に形成されたＭＯ
３ＦＥＴ４１とＭＯ３容量４２とを有している。ＭＯ５
ＦＥＴ４１は、半導体基板４６の主面に形成された不純
物拡散層（ソース／ドレインとして機能する）４７と、
半導体基板４６上に形成されたゲート絶縁膜４９と、ゲ
ート絶縁膜４９上に形成されたゲート電極４８とを有し
ている。ＭＯ３容量４２は、半導体基板（一対の電極の
うちの一方として機能する）４６上に形成された容量絶
縁膜５０と、容量絶縁膜５０上に形成されたセル電極（
一対の電極のうちの他方として機能する）４５とを有し
ている。 ［０００４］ 図６（Ｂ）は、このメモリセルの平面構成を示している
。図６（Ｃ）は、図６（Ｂ）のＡ−Ａ線断面図に相当す
る。 ［０００５］ 図６（Ｂ）かられかるように、ワード線４４か、セル電
極４５とビット線４３と対して垂直な方向に走っている
。このワード線４４は、コンタクトホール５２を介して
ＭＯ３ＦＥＴ４１のゲート電極４８に接続されている。 ［０００６］ 図６（Ａ）は、上記メモ１ナセルの回路構成を示してい
る。この図かられかるように、ＭＯ３ＦＥＴ４１のソー
ス／ドレイン４７の一方は、ＭＯ３容量４２の一対の電
極のうち一方に接続されている。また、ＭＯ３ＦＥＴ４
１のソース／ドレイン４７の他の一方は、ビット線４３
に接続されている。ＭＯ３ＦＥＴ４１のゲート電極４８
は、ワード線４４に接続されている。 ［０００７］ このようなメモリセルに於いて、データの記憶は、ＭＯ
３容量４２が蓄積する電荷により行われる。具体的には
、ＭＯ３容量４２のセル電極４５と基板４６との間に印
加された電圧によって半導体基板４６中に形成される空
乏層領域５１（図６（Ｃ）参照）に電荷が蓄積されてい
る状態と、その空乏層領域５１に電荷が蓄積されていな
い状態とで、それぞれ、例えば、ＩＩ　Ｉ　ＩＩの信号
状態、又はＩＩ　ＯＩＩの信号状態が定義される。　空
乏層領域５１への電荷の供給は、ビット線４３からＭＯ
３ＦＥＴ４１を介して行われる。ＭＯ３ＦＥＴ４１によ
り、電荷の供給が制御される。空乏層領域５１に供給さ
れた電荷は、半導体基板４６と容量酸化膜５０との界面
近傍（半導体基板４６側）に蓄積される。

【０００８］ 空乏層領域５１中に電荷が蓄積されていない状態（非平
衡状態）の空乏層領域５１の層厚は、電荷が蓄積されて
いる状態（平衡状態）の空乏層領域５１の層厚よりも厚
くなる。しかし、時間の経過にともない、電荷が蓄積さ
れていなかっな空乏層領域５１にも、電荷の蓄積が進行
し、その空乏層領域５１の層厚は薄くなる。これらの電
荷は、空乏層領域５１中で熱的に発生した電荷、及びパ
ッケージや配線材料から放射されるα線により発生した
電荷などである。本来、電荷を蓄積していない状態の空
乏層領域５１に、このようにして電荷が蓄積されれば、
信号状態の反転が生じてしまう。ＭＯ３容量４２に於い
て、信号状態の反転が生じる迄の時間（−時記憶保持時
間）は、α線で誘起される電荷の場合を除き、通常、１
００ｍ秒から数１０秒である。この信号状態の反転によ
る誤動作を防止するために、ＤＲＡＭでは１０ｍ秒から
数１００ｍ秒毎に信号を再生するリフレッシュ動作が行
われている。 ［０００９］ 【発明が解決しようとする課題】 ＭＯ３容量４２の記憶の記憶保持特性は、前述のように
、熱的に発生する電荷により影響を受けるため、温度に
依存して大きく変動する。すなわち、温度が上昇すると
、熱的に発生する電荷の量が急激に増加するため、記憶
保持時間が著しく短縮される。 ［００１０］ また、このような電荷の発生レートは、半導体基板４６
中の結晶欠陥及び汚染により生じる深い不純物準位にも
影響されるので、半導体装置の製造工程に於いてこのよ
うな準位を形成しないようにする注意深い取扱が必要と
なる。

【００１月 更に、従来のＭＯ３容量４２に於いては、α線により発
生する電荷のなめに、信号状態が反転しやすく、誤動作
（ソフトエラー）が生じゃすい。 ［００１２］ これらの欠点は、何れも、電荷の記憶保持が、半導体基
板中に形成された空乏層領域において行われることに起
因している。 ［００１３］ また、従来のＤＲＡＭのメモリセルとしてスタックセル
等、数々のメモリセルの構造が提案されているが、何れ
も１トランジスター１キヤパシタの２素子構成であるな
め、セル面積の縮小には自ずと限界があり、大容量のＤ
ＲＡＭの実現には、かなりの困難を伴なっている。さら
に従来のＤＲＡＭのメモリセルは１トランジスター１キ
ヤパシタの２素子構成に伴う余分なリード線やコンタク
ト等の作成を行う必要があった。 ［００１４］ 本発明の目的は、この課題を、簡単な処理により作成さ
れた、全く異なる機構［００１５］ また本発明の他の目的は、メモリセル面積の大幅な縮小
を可能にし、より大容量のＤＲＡＭ等を実現できる記憶
用ＭＯ３型素子を提供することである。 ［００１６］ 【課題を解決するための手段】 本発明は、半導体基板と、該半導体基板上に形成された
絶縁膜と、該絶縁膜上に形成された電極とを備えたＭＯ
３型素子であって、該絶縁膜は、該基板の半導体と同族
の元素がドープされた領域を有し、該領域は、該電極と
該半導体基板との間の電位差に基づいて該半導体基板か
ら該絶縁膜中に注入された電荷を、一時的に保持するこ
とを特徴とする託憶用Ｍ○Ｓ型素子である。 ［００１７］ また本発明は、半導体基板と、該半導体基板上に集積さ
れた複数のメモリセルを備えた半導体記憶装置であって
、 該メモリセルは、各々、該半導体基板に形成されたソー
ス領域及びドレイン領域と、該基板上に形成されたゲー
ト絶縁膜と、該ゲート絶縁膜上に形成された電極とを有
するＭＯ３型トランジスタを有し、該ゲート絶縁膜は、
該基板の半導体と同族の元素がドープされた領域を有し
、該領域は、該電極と該ドレイン領域との間の電位差に
基づいて該ドレイン領域から該ゲート絶縁膜中に注入さ
れた電荷を、一時的に保持し、その電荷を保持している
間、該ＭＯ３型トランジスタの閾値が一時的に変化する
ことを特徴とする半導体記憶装置である。 ［００１８］

【作用】

本発明による一時記憶領域はゲート絶縁膜と半導体基板
との界面の極く近傍に形成された一時記憶領域への信号
電荷の注入・放出効果を利用して行なうため、制御用の
ゲート電圧は比較的低い電圧で可能であり、且つ、高速
動作で行なうことができる。また記憶保持時間の温度依
存性もほとんどないという特長がある。 ［００１９］ 更に、この記憶用ＭＯ３型素子をＤＲＡＭのメモリセル
として用いれば、従来の１トランジスタ１キヤパシタの
２素子構成に比べて、１トランジスタのみで構成できる
ためセル面積の大幅な縮小が可能であり、より大容量の
ＤＲＡＭが実現できる。また２素子構成に伴って従来必
要だった余分なリード線やコンタクトの作成を必要とせ
ず、工程数が大幅に削減される。 ［００２０３

【実施例】

示す断面図である。 ［００２１］ このＭＯＳダイオードは、シリコン半導体基板１１と、
シリコン半導体基板１１上に形成された絶縁膜１２と、
絶縁膜１２上に形成された電極１４とを備えている。 ［００２２］ シリコン半導体基板１１は、約１０Ω・Ｃｍの比抵抗を
有するｐ型にドープされた単結晶シリコン基板である。 絶縁膜１２は、厚さ５０ｎｍのＳｉＯ３から形成されて
おり、シリコンがドープされた領域１３を有している。 シリコンは、イオン注入法により、ドープされたもので
ある。本実施例では、加速ニネルギが２５ｋｅＶ、注入
ドーズ量が１×１０１６ｃｍ−２という条件下でイオン
注入を行うことにより、絶縁膜１２へのシリコンのドー
、ピンクが行われた。電極１４は、リン（Ｐ）がドープ
された多結晶シリコンから形成されている。なお、絶縁
膜１２の厚さは、必要に応じて任意の値に設定され得る
。また、この絶縁膜１２の厚さに応じて、シリコンイオ
ンの注入加速エネルギが調整される。 ［００２３］ 図１（Ａ）は、図１（Ｃ）に示されるＭＯＳダイオード
の一部を拡大した断面を示している。図１（Ｂ）は、図
１（Ａ）のａ−ａ線断面に於ける、注入されたシリコン
イオンの濃度分布を示している。 ［００２４］ 注入されるイオンの質量と電荷、及び注入のための加速
エネルギにより決定される。例えば、シリコンイオンが
、加速エネルギ２５ｋｅＶで、厚さ５０ｎｍの５ｉ０２
膜に注入される場合、距離Ｒは約２５ｎｍとなる。また
、シリコンイオンが、加速エネル［００２５］ 図２（Ａ）に於て、破線及び実線は、本実施例のＭＯＳ
ダイオードについての容量対電圧特性（Ｃ−Ｖ特性）を
示している。ここに、電圧Ｖとは、電極１４と基板１１
との間に印加される電圧であり、容量Ｃとは、電極１４
と基板１１との間の容量を示している。Ｃは絶縁膜１２
の容量を表している。 Ｘ ［００２６］ 図２（Ｃ）は、電極１４に対してパルス電圧を印加した
直後の、容量Ｃの時間的変化量を示している。パルス電
圧の波形は、図２（Ｂ）に示されている。電極１４に印
加したパルス電圧は５ｖで、パルス幅は、１０から１０
０μＳである。図２（Ｃ）には、シリコンがドープされ
た本実施例のＭＯ３型ダイオードと、シリコンがドープ
されていない従来のＭＯＳダイオード（比較例）の容量
を示している。ここにいう容量変化量は、パルス電圧印
加前後の電極１４の電位が、−３Ｖに維持されたときの
値である（図２（Ｂ）参照）。なお、各電圧レベルに於
けるパルス電圧印加直後の容量は、図２（Ａ）に於いて
実線で示されている。 ［００２７］ 図２（Ｃ）から、次のことが判る。 本実施例のＭＯＳダイオードの容量は、パルス電圧が電
極１４に印加された後、一時的に、変化する。言い替え
ると、パルス電圧が電極に印加されたダイオードのＣ−
■特性曲線（図２（Ａ）で実線で示される曲線）力へ図
２（Ａ）のグラフ中に於いて、パルス電圧印可前に比べ
右側（正方向）にシフトする。これは、ＭＯＳダイオー
ドのフラットバンド電圧力板該絶縁膜中への電荷の注入
により、一時的に変化することを示唆している。一方、
絶縁膜１２にシリコンがドープされていないＭＯ３型ダ
イオード（比較例）に於いては、容量の変化は生じない
。 ［００２８］ 本実施例に於いて容量が変化した状態は、パルス電圧印
加後、約１秒間維持される。また、図２（Ｃ）に示され
るように、温度が２５℃から１５０℃の範囲に於いて、
容量は、温度に依存することなく、時間的に変化してい
る。 ［００２９］ 以上のことから、上記現象は、ゲート電極に印加された
パルス電圧により半導体基板１１から絶縁膜１２に注入
された電荷が、絶縁膜１２の領域１３内に約１秒間保持
されることにより生じると考えられる。すなわち、絶縁
膜１２に注入され、かつ、領域１３に保持された電荷の
存在により、ＭＯＳダイオードの容量は一時的に変化す
るカミその電荷力飄その後、領域１３から放出されるに
伴い、元の値を回復する。電荷の注入及び放出のレート
力飄温度に依存しないことから、この注入及び放出は、
トンネル効果に基づいて生じるものと考えられる。 ［００３０］ なお、加速エネルギが５０ｋｅＶ、注入ドーズ量が１×
１０１６ｃｍ−２という条件下でシリコンが注入された
ＭＯ３容量についても、上述の容量特性と同様の特性が
得られた。注入ドーズ量が多いほど、電荷の一時記憶に
よるＭＯ３容量の容量変化は大きい。特に、注入ドーズ
量が１×１０１６ｃｍ−２以上のＭＯ３容量では、充分
な大きさの容量変化を示した。実用上、注入ドーズ量は
１×１０１５ｃｍ−２以上であれば充分である。 ［００３月 また、パルス幅が１０から１００ｎｓの極めて短いパル
ス電圧の印加によっても、上述の現象が観察された。 ［００３２］ このような電荷の一時的な保持作用（一時的記憶作用）
は、メモリ用素子として利用され得る。約１秒という保
持時間は、通常のＤＲＡＭの記憶保持時間と同等かそれ
以上である。従って、ＤＲＡＭの記憶素子として、上述
のＭＯ３型素子を用いることが可能である。 ［００３３］ 本実施例のＭＯＳダイオードを、ＤＲＡＭの記憶容量素
子として用いれば、以下の効果を得ることができる。 ［００３４］ （１）−時記憶領域１３への電荷の注入、及び−時記憶
領域１３からの電荷の放出力飄　トンネル効果に基づい
て生じるため、メモリ特性が動作温度に依存して変動す
ることが少ない。 ［００３５］ （２）半導体中に形成された空乏層を一時記憶領域とし
て利用する従来のメモリ素子が有していたソフトエラー
の問題が解決される。 ［００３６］ （３）パルス幅が１０から１００ｎｓの短いパルス電圧
を印加することにより、データを記憶することが可能で
あるため、高速動作が可能である。 ［００３７］ （４）製造工程が簡単である。 上述の一時記憶領域を有するＭＯ３型素子は、ＤＲＡＭ
メモリセルに於いて、に示すように、キャパシタを必要
としないワントランジスタ型メモリセルのトランジスタ
としても用いられ得る。 ［００３８］ 以下に、本発明の第２の実施例を説明する。 図３（Ａ）は、第２の実施例であるメモリ機能を有する
ＭＯＳＦＥＴの断面を示している。このＭＯＳＦＥＴは
、シリコン半導体基板１１と、シリコン半導体基板中に
形成されたソース１５及びドレイン１６と、シリコン半
導体基板１１上に形成されは、シリコンのドープされた
領域１３を有している。 ［００３９］ シリコン半導体基板１１は、約１０Ω・ｃｍの比抵抗を
有するｐ型のドープされた単結晶シリコン基板である。 ソース１５及びドレイン１６は、加速エネルギが８０ｋ
ｅＶ、成された不純物拡散領域である。 ［００４０］ れた。 ［００４１］ 域１３を有している。 シリコンは、 イオン注入法により、 ドープされたものである 。本実施例では、加速エネルギが２５ｋｅＶ、注入ドー
ズ量が１×１０１６ｃｍ−２という条件下でイオン注入
を行うことにより、絶縁膜１２へのシリコンのドーピン
グが行われた。シリコンイオンの注入後、９００℃の熱
処理カミ約３０分間行われた。 ［００４２］ ゲート電極（厚さ、３５０ｎｍ）　１４は、リン（Ｐ）
が高濃度にドープされた多結晶シリコンから形成されて
いる。 ［００４３］ 本実施例の領域１３は、絶縁膜１３と半導体基板１１と
の界面領域の全部を覆うように形成されている。しかし
、領域１３は、図３（Ｂ）に示されるように、絶縁膜１
３と半導体基板１１との界面領域の一部のみを覆うよう
に形成されていてもよい。図３（Ｂ）に示されるような
領域１３の形成は、マスクを用いた選択的なイオン注入
、又はマスクを用いないＦＩＢ等により可能である。 ［００４４］ シリコンイオンを、絶縁膜１３と半導体基板１１との界
面近傍に注入しても、ＭＯＳＦＥＴの閾値変動は、はと
んど生じない。図３（Ｂ）に示されるＭＯＳＦＥＴは図
３（Ａ）に示されるＭＯＳＦＥＴによりも、更に、閾値
変動は生じにくい。その理由は、図３（Ｂ）のＭＯＳＦ
ＥＴの閾値カミシリコンイオンが注入されていない領域
により、決定されるためである。 ［００４５］ 図３（Ｃ）は、図３（Ａ）に示される本実施例のＭＯＳ
ＦＥＴと、シリコンイオンが注入されていない従来のＭ
ＯＳＦＥＴとが、同一半導体基板上に集積された半導体
装置の一部断面を示している。本実施例のＭＯＳＦＥＴ
　（Ｔｒ）と従来のＭＯＳＦＥＴ　（ＴＲ）とは、同一
半導体基板上に集積することが容易である。 ［００４６］ 本実施例のＭＯＳＦＥＴのゲート電極１４にパルス電圧
（例えば、５ボルト程度）を印加すると、第１の実施例
との同様に、該絶縁膜中の領域１３は、基板から注入さ
れた電荷を、一時的に、保持する。この電荷が保持され
ている間、そのＭＯＳＦＥＴの閾値は、電荷を保持して
いないときの閾値とは異なる値を示す。この閾値の変化
を利用して、データの読み出しが実行される。 ［００４７］ なお、ゲート電極１４に印加するパルス電圧の大きさは
、絶縁膜１２に貫通電流が流れない程度に低い値とする
ことが好ましい。例えば、絶縁膜中１２に生じる電界の
強度が５ＭＶ（メガボルト）　／ｃｍ程度以下となるこ
とが好ましい。例えば、絶縁膜１２の厚さが２５ｎｍの
場合、電圧の大きさは、１２．５ボルト以下で有れば良
い。 ［００４８］ 図４（Ａ）及び図４（Ｂ）を参照して、７本実施例のＭ
ＯＳＦＥＴを有するワントランジスタメモリセルの動作
を説明する。 ［００４９］ 図４（Ｂ）に示されるように、図３（Ａ）叉は図３（Ｂ
）に示す本実施例のＭＯＳＦＥＴのドレイン１６及びゲ
ート１４は、それぞれ、配線１及び配線２に接続されて
いる。ＭＯＳＦＥＴのソース１５は、抵抗（例えば、１
Ｍオームの抵抗）ｒを介して、配線３に接続されている
。なお、■はゲート１４の電位を、■、はドレイン１６
の電位を、ｖＯＵＴはソース１５の電位を表現するもの
とする。なお、抵抗ｒは、測定上の必要から設けられた
ものである。上記ＭＯ３ＦＥＴをワンチップに集積する
とき、各メモリセル内に抵抗ｒを設ける必要は全くない
。 ［００５０１ 図４（Ａ）に於いて、Ｗｌ及びＷ２は「書き込み動作」
を示し、Ｒ１及びＲ２は「読み出し動作」を示している
。 ［００５１］ まず、Ｗ１ニオイテ、（ＶＧ、ＶＤ）＝（５ホルト、５
ボルト）とすると、ＭＯＳＦＥＴのゲート該絶縁膜中の
一時記憶領域１３に電荷の注入が行われない。このため
、ＭＯＳＦＥＴの閾値は低い状態のままである。この閾
値の低い状態を本実施例ではｎ　Ｏｎと定義すると、こ
の書込み動作により、ＩＩ　ＯＩＩが書き込まれたこと
になる。 ［００５２３ 次に、Ｒ１に於いて、（ｖＧ、ＶＤ）＝（２，５ボルト
、５ボルト）とすると、この電圧でＭＯＳＦＥＴが導通
するため、ドレイン１６からソース１５へ充分な大きさ
の電流が流れ、ｖＯＵＴは高い値（”０”）を示す。 ［００５３］ 次に、Ｗ２ニオイテ、（ＶＧ、ＶＤ）＝（５ボルト、０
ボルト）とすルコとで、ＭＯＳＦＥＴのゲート該絶縁膜
中の一時記憶領域１３に半導体基板１１から電荷の注入
が行われる。この注入により、ＭＯＳＦＥＴの閾値が増
加する。この閾値の高い状態を本実施例では、１″と定
義すると、この書込み動作により、ＩＴ　Ｉ　ＩＩが書
き込まれたことになる。 ［００５４］ 次に、Ｒ２に於いて、（ＶＧ、ＶＤ）＝　（２，５ボル
ト、５ボルト）とすると、この電圧で閾値の増加したＭ
ＯＳＦＥＴはほとんど導通しないなめ、ドレイン１６か
らソース１５へは電流がほとんど流れず、■ＯＵＴは低
い値（”　１　”）を示す。 ［００５５］ 本実施例では、各書込み動作の前に、消去動作を行った
。この消去動作は、（Ｖ基板１１へ放出させるための動
作である。この消去動作は必ずしも必要な動作ではない
が、この消去動作を行うことにより、続いて行う書込み
動作を誤りなく実行することができる。 ［００５６］ なお、書込み動作時、読み出し動作時、及び消去動作時
のｖ６及びＶ、の値は、上記実施例の値に限定されない
。 ［００５７］ このように、本実施例のＭＯＳＦＥＴによれば、領域１
３に電荷が保持されているか否かを、その反転閾値の変
化を利用して、検出する（読み出す）ことが可能である
。 ［００５８］ 図５（Ａ）及び図５（Ｂ）は、上記ＭＯ３ＦＥＴが集積
された第３の実施例である半導体記憶装置の一部平面構
成を示している。図５（Ａ）及び図５（Ｂ）中には、そ
れぞれ、この半導体装置のうち、４つのメモリセルが模
式的に示されている。４つのメモリセルは、それぞれ、
１個のＭＯＳＦＥＴを備えたワントランジスタセルであ
る。 ［００５９］ これらの図かられかるように、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　
（Ｔｒｌｌ）のゲート及びドレインは、それぞれ、ワー
ド線１０１及びビット線２０１に接続されている。 ［００６０］ Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　（Ｔｒ１２）のゲート及びドレ
イ不よ、それぞれ、ワード線１０２及びビット線２０１
に接続されている。 ［００６１３ Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　（Ｔｒ２１）のゲート及びドレ
インは、それぞれ、ワード線１０１及びビット線２０２
に接続されている。 ［００６２］ Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　（Ｔｒ２２）のゲート及びドレ
インは、それぞれ、ワード線１０２及びビット線２０２
に接続されている。 ［００６３］ 図５（Ａ）は、ワード線１０１の電位がｖＤＤボルト（
選択レベル）　ワード線１０２の電位が非選択レベル、
ビット線２０１の電位がＯボルト、ビット線２０２の電
位がｖＤＤボルトである状態を示している。この場合、
選択されたＭ　ＯＳ　Ｆ　Ｅ　Ｔ　（Ｔｒｌｌ）に、１
″が書き込まれ、選択されたＭＯＳ　Ｆ　Ｅ　Ｔ　（Ｔ
ｒ２１）には、Ｉｔ　０１１が書き込まれる。 他の選択されなかったＭＯＳ　Ｆ　Ｅ　Ｔ　（Ｔｒ１２
、Ｔｒ２２）には書込みは行われない。なおここでは、
閾値の高い状態をｔｔ　ｌ　ｎ　　閾値の低い状態をＩ
ｔ　ＯＨと定義している。 ［００６４］ 図５（Ｂ）は、ワード線１０１の電位が■ＧＲＥＡＤボ
ルト（選択レベル）　ワード線１０２の電位が非選択レ
ベル、ビット線２０１及びビット線２０２の電位がｖＤ
ＲＥＡＤボルトである状態を示している。この場合、Ｍ
　ＯＳ　Ｆ　Ｅ　Ｔ　（Ｔｒｌｌ）とＭ　ＯＳ　Ｆ　Ｅ
　Ｔ　（Ｔｒ２１）に書き込まれていた情報が読み出さ
れる。他のＭＯＳ　Ｆ　Ｅ　Ｔ　（Ｔｒ１２、Ｔｒ２２
）は、選択さレナイ。ココテ、ｖ＞ｖ＞ｏ、ｖＤＤ≧■
ＧＲＥＡＤ＞Ｏトシテイル。 ＤＤ　　　ＧＲＥＡＤ ［００６５］ 図５（Ｃ）は、第３の実施例の半導体記憶装置の全体の
平面構成を示す。 図４（Ｂ）に示されたＭＯＳＦＥＴを有するワントラン
ジスタセルが、ワンチップの上にマトリックス状に配列
され、メモリセルアレイが形成されている。 ［００６６］ メモリセルアレイの周辺には、行デコーダ、列デコーダ
、及びセンスアンプが形成されている。行デコーダ及び
列デコーダにより、メモリセルアレイ中の特定の１ビツ
トのセルが選択され、選択されたセル内に信号の書込み
、又は選択されたセル内に記憶されていた信号の読みた
しが実行される。センス増幅回路は、メモリセルの信号
を増幅して入出力回路へ送る。 ［００６７］ 本実施例ではメモリ・セル・アレイのみにシリコンイオ
ン注入したゲート絶縁膜をもつ一時記憶作用を有するＭ
ＩＳ形トランジスタを形成し、その周辺に配置される行
／列デコーダ、センス増幅回路や入出力回路にはシリコ
ンイオン注入されていないゲート絶縁膜をもち一時記憶
作用を有しないＭＩＳ形トランジスタで構成する。 ［００６８］ １個のセルは一時記憶機能を有する絶縁膜を備えたワン
トランジスタからなるため、そのセルの面積は、１トラ
ンジスター１キヤパシタセルの面積の約５０％に縮小さ
れる。ＤＲＡＭのチップの面積に占めるセル面積の割合
は６０から７０％であるため、ワントランジスタセルを
有するチップ全体の面積は、従来のチップ面積から３０
％程度縮小される。 ［００６９］ このように本実施例によれば、以下の効果を得ることが
できる。 （１）ワントランジスタにより１個のメモリセルが構成
されるため、キャパシタが不要となる。このため、メモ
リセルの占有面積カミ従来の１トランジスタ１キヤパシ
タセルの占有面積に比較して、著しく縮小される。また
、キャパシタを形成するための工程が不要となる一方、
ゲート電極内に一時記憶領域１３を形成する工程は簡単
であるので、全体として、製造工程が簡略化される。 ［００７０１ （２）データの読みだしが閾値電圧の変化を用いて行わ
れるため、メモリセル内のトランジスタ自身の持つ増幅
作用を利用することになり、従来のメモリ素子に比較し
て、センスアンプの構成が簡単化され得る。 ［００７１］ することが少ない。 ［００７２］ ［００７３］ ［００７４］ （６）製造工程が簡単である。 ［００７５］ 閾値を変動させない。 ［００７６］ 例えば、 熱拡散法） を用いてもよい。 ［００７７］

【発明の効果】

膜中に形成された一時記憶領域を通過しても、電荷は発
生しない。従って、従来の空乏層を用いたＭＯ３型容量
のもつ欠点を全て解決することが可能である。又本発明
によれば、絶縁膜中に半導体基板と同族の元素をドープ
するという簡単な処理により一時記憶作用が実現でき、
且つ、この−時記憶作用を制御するための周辺制御回路
用のＭＯ３型トランジスタ等が容易に同一基板上に集積
化できる［００７８］ 更に、ＤＲＡＭのメモリセルとして用いれば、従来の１
トランジスタと１キヤパシタの２素子構成に比べて、１
トランジスタのみで構成できるためセル面積の大幅な縮
小が可能であり、より大容量のＤＲＡＭが実現できる。 また２素子構成に伴って従来必要だった余分なリード線
やコンタクトの作成を必要とせず、工程数が大幅に削減
される。

【図面の簡単な説明】

【図１】 （Ａ）は本発明の第１の実施例であるＭＯＳダイオード
の一部を拡大した断面図である。 （Ｂ）はそのＭＯＳダイオードに於いて、注入されたシ
リコンの濃度分布を示す図である。 （Ｃ）はそのＭＯＳダイオードの全体を示す断面図であ
る。

【図２】 （Ａ）はそのＭＯＳダイオードのＣ−■特性を示すグラ
フである。 （Ｂ）はそのＭＯＳダイオードの電極に印加された電圧
波形を示す図である。 （Ｃ）はそのＭＯＳダイオードの容量の経時変化を示す
グラフである。

【図３】 （Ａ）は本発明の第２の実施例であるＭＯＳＦＥＴを示
す断面図である。 （Ｂ）はそのＭＯＳＦＥＴの改良例を示す断面図である
。 （Ｃ）はそのＭＯＳＦＥＴと従来のＭＯＳＦＥＴとが同
一半導体基板上に形成された半導体装置を示す断面図で
ある。

【図４】 （Ａ）及び（Ｂ）は第２の実施例のＭＯＳＦＥＴを用い
たワントランジスタセルの構成と動作を説明するための
図である。

【図５】 （Ａ）及び（Ｂ）は第３の実施例を説明するための図で
ある。 （Ｃ）は第３の実施例の模式的なレイアウトを示す平面
図である。

【図６】 （Ａ）から（Ｃ）は従来技術を示す図である。

【符号の説明】

１１　　Ｓｉ基板 １２　　ＳｉＯ３膜 １３Ｓ１イオン注入領域 １４　　多結晶Ｓｉ膜

【書類名】

図面

【図１】 「−

【図２】 （Ａ） ＣＢ） （Ｃ）

【図３】 （Ａ）

【図４】 （Ｂ）

【図５】 ５電探４売み込み条イ千

【図６】

Claims (6)

【特許請求の範囲】
1. 【請求項１】半導体基板と、該半導体基板上に形成され
   た絶縁膜と、該絶縁膜上に形成された電極とを備えたＭ
   ＯＳ型素子であって、該絶縁膜は、該基板の半導体と同
   族の元素がドープされた領域を有し、該領域は、該電極
   と該半導体基板との間の電位差に基づいて該半導体基板
   から該絶縁膜中に注入された電荷を、一時的に保持する
   ことを特徴とする記憶用ＭＯＳ型素子。
2. 【請求項２】請求項１記載の絶縁膜の前記領域は、該絶
   縁膜と前記半導体基板との界面領域の一部叉は全部を覆
   うように形成されていることを特徴とする記憶用ＭＯＳ
   型素子。
3. 【請求項３】請求項１記載の半導体基板と同族の元素が
   シリコンであり、前記領域は、該シリコンのイオンが、
   イオン注入法により前記絶縁膜に注入された領域である
   ことを特徴とする記憶用ＭＯＳ型素子。
4. 【請求項４】請求項３記載のシリコンイオンの注入ドー
   ズ量は、１×１０＾１＾５ｃｍ＾−＾２以上であること
   を特徴とする記憶用ＭＯＳ型素子。
5. 【請求項５】半導体基板と、該半導体基板上に集積され
   た複数のメモリセルを備えた半導体記憶装置であって、 該メモリセルは、各々、該半導体基板に形成されたソー
   ス領域及びドレイン領域と、該基板上に形成されたゲー
   ト絶縁膜と、該ゲート絶縁膜上に形成された電極とを有
   するＭＯＳ型トランジスタを有し、該ゲート絶縁膜は、
   該基板の半導体と同族の元素がドープされた領域を有し
   、該領域は、該電極と該ドレイン領域との間の電位差に
   基づいて該ドレイン領域から該ゲート絶縁膜中に注入さ
   れた電荷を、一時的に保持し、その電荷を保持している
   間、該ＭＯＳ型トランジスタの閾値が一時的に変化する
   ことを特徴とする半導体記憶装置。
6. 【請求項６】請求項５記載の半導体記憶装置は、ＤＲＡ
   Ｍであることを特徴とする半導体記憶装置。