JPH0834057B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えばスタックト・
キャパシタ構造のＤＲＡＭ（Dynamic Random Access Me
mory）のメモリセルに係わり、特に、薄膜技術を適用し
た半導体記憶装置に関する。

【０００２】

【従来の技術】図８は従来のスタックト・キャパシタ構
造のＤＲＡＭのメモリセルを示す等価回路である。この
メモリセルは選択トランジスタＱ１と、データ蓄積用の
キャパシタＣs とによって構成されている。前記選択ト
ランジスタＱ１のゲートはワード線ＷＬに接続され、選
択トランジスタＱ１の一端はビット線ＢＬに接続され、
他端はキャパシタＣs に接続されている。

【０００３】図９、図１０は上記メモリセルの構造を示
すものであり、図８と同一部分には、同一符号を付す。

【０００４】図９、図１０において、キャパシタＣs を
構成する一対のポリシリコン層３１、３２は選択トラン
ジスタＱ１の拡散層ｎ+ の上方に設けられている。すな
わち、ポリシリコン層３１は選択トランジスタＱ１の拡
散層ｎ+ にバリッドコンタクトされ、このポリシリコン
層３１の上方に絶縁膜を介在して設けられたプレート電
極としてのポリシリコン層３２は一定電位にバイアスさ
れる。これら一対のポリシリコン層３１、３２は蓄積容
量を大きくするため、選択トランジスタＱ１のゲートと
してのワード線ＷＬの上方まで延出して形成されてい
る。

【０００５】

【発明が解決しようとする課題】 ところで、ＤＲＡＭに
おいては、メモリセルの微細化に伴って、ビット線に接
続されるメモリセルの数が増加し、ビット線の容量が増
加する傾向にある。さらに、加工技術の微細化に伴っ
て、単位セルの占有面積が縮小されている。このため、
記憶容量Ｃｓを確保するために、キャパシタの絶縁膜を
さらに薄くする等の技術が必要となっている。しかし、
キャパシタの信頼性を確保する等の理由により、絶縁膜
を薄膜化するには限界がある。このため、ビット線の容
量ＣＢとセルの記憶容量Ｃｓの比、所謂ＣＢ／Ｃｓレシ
オを確保することが困難となりつつある。

【０００６】また、将来における超微細化プロセス世代
のＬＳＩでは、電源電圧が５Ｖより降下すると考えられ
ている。ＤＲＡＭの電源電圧が低電圧化された場合、キ
ャパシタに蓄積される電荷量が減少するため、データの
読出し時にビット線に転送される電荷量も減少すること
となり、センスアンプによってデータを確実に増幅する
ことが困難となることが予想される。

【０００７】ここで、ビット線の容量ＣB とセルの記憶
容量Ｃs の関係についてさらに説明する。

【０００８】図１１は、従来の周辺回路を含めたＤＲＡ
Ｍを示すものであり、図１２は図１１の動作を説明する
ものである。ビット線の電位ＶBLは読出し前のビット線
の初期設定レベルである。

【０００９】先ず、読出し動作について説明する。

【００１０】(1) アクティブサイクル開始前、ビット
線ＢＬ０〜３はＥＱＬ信号がハイレベルとなっているた
め、ＶBLレベルにプリチャージされている。

【００１１】(2) 図示せぬローデコーダにより１本の
ワード線ＷＬ０が選択され、ワード線ＷＬ０は図示せぬ
ブートストラップ回路により、Ｖcc（＝ 5Ｖ）以上の7.
5 Ｖまで昇圧される。

【００１２】(3) 選択されたワード線に対応して、ダ
ミーワード線ＤＷＬ０、／ＤＷＬ０（／は反転信号を意
味する）が選ばれ、ダミーワード線ＤＷＬ０はＶBLレベ
ルからＶccレベルとされ、／ＤＷＬ０はＶBLレベルから
Ｖssレベルとされる。

【００１３】(4) ビット線ＢＬ０に接続された選択セ
ルに記憶されたデータ“１”と、ビット線ＢＬ２に接続
された選択セルに記憶されたデータ“０”が、それぞれ
ビット線ＢＬ０、ＢＬ２に現れる。メモリセルにおける
“１”の記憶レベルをＶ1 、“０”の記憶レベルをＶ0
とすると、データ“１”読出し後のビット線のレベルｖ
1 は、 ｖ1 ＝（Ｖ1 ＋ＣB ／Ｃs ・ＶBL）／（１＋ＣB ／Ｃs ）…（１） となり、データ“０”読出し後のビット線のレベルｖ0
は、 ｖ0 ＝（Ｖ0 ＋ＣB ／Ｃs ・ＶBL）／（１＋ＣB ／Ｃs ）…（２） となる。Ｖ1 ＝5 Ｖ、Ｖ0 ＝0 Ｖ、ＶBL＝2.5 Ｖ、ＣB
／Ｃs ＝15とすると、 ｖ1 ＝ 2.656Ｖ ｖ0 ＝ 2.344Ｖとなる。ビット線ＢＬ１、ビット線ＢＬ
３のリファレンスレベルはＶBL＝2.5 Ｖであるから、セ
ンスアンプによって増幅される電位差Δｖは、データ
“１”読出し時、 Δｖ1 ＝ 0.156Ｖ データ“０”読出し時、 Δｖ0 ＝ 0.156Ｖ と同じ値となる。

【００１４】(5) センスアンプが活性化され、ビット
線ＢＬ０、ＢＬ３がＶccレベルに増幅され、ビット線Ｂ
Ｌ１、ＢＬ２がＶssレベルに増幅される。

【００１５】(6) 図示せぬカラムデコーダからカラム
選択線ＣＳＬに供給される選択信号によって選択された
一対のビット線ＢＬ０とＢＬ１、またはＢＬ２とＢＬ３
のレベルがそれぞれ出力線ＤＱ、／ＤＱに転送される。

【００１６】次に、書込み動作について説明する。この
書込み動作において、上記読出し動作で説明した(1) か
ら(3) までの動作は同一であり、この後、(4) におい
て、出力線ＤＱ、／ＤＱに供給された書込みレベルが、
カラム選択線ＣＳＬで選択されたカラムスイッチトラン
ジスタを通してセンスアンプに転送される。センスアン
プによって一対のビット線のレベルはＶccとＶssレベル
となり、選択されたメモリセルにこのレベルが書込まれ
る。

【００１７】ここで、上記（１）式、（２）式をそれぞ
れ変形すると、 ｖ1 ＝ＶBL＋（Ｖ1 −ＶBL）／（１＋ＣB ／Ｃs ）…（３） ｖ0 ＝ＶBL＋（Ｖ0 −ＶBL）／（１＋ＣB ／Ｃs ）…（４） となる。

【００１８】（３）式（４）式から明らかなように、大
容量化、超微細化が進み、ビット線の容量ＣB が大きく
なり、キャパシタの容量Ｃs が小さくなると、ｖ1 、ｖ
0 は共にＶBLに近付く。

【００１９】センスアンプの増幅基準電圧はＶBLである
から、センスアンプで増幅される電位差Δｖ1 、Δｖ0
は共に小さくなっていく。したがって、センスアンプに
よってデータを確実に増幅することが困難となるもので
ある。

【００２０】この発明は、上記従来の課題を解決するも
のであり、その目的とするところは、大容量化、超微細
化および低電圧化が進んだ場合においても、ＣＢ／Ｃｓ
比に依存することなく、高速、且つ、確実に記憶データ
を読出すことが可能な半導体記憶装置を提供しようとす
るものである。

【００２１】

【課題を解決するための手段】すなわち、この発明は、
上記課題を解決するため、ゲートがワード線に接続さ
れ、電流通路の一端がビット線に接続され、メモリセル
を選択する第１のトランジスタと、この第１のトランジ
スタによって選択され、記憶したデータに応じて導通、
非導通が決定される第２のトランジスタと、記憶したデ
ータの読出し時に前記第２のトランジスタに所定レベル
の電圧を供給するパルス発生手段と、前記第２のトラン
ジスタが導通した場合に導通され、前記ビット線に前記
パルス発生手段から出力される電流を供給する第３のト
ランジスタとを具備している。

【００２２】また、前記第２、第３のトランジスタは、
薄膜によって構成され、前記第３のトランジスタのゲー
ト電極は第２のトランジスタのチャネル領域によって構
成されている。

【００２３】さらに、前記第２、第３のトランジスタは
ポリシリコンによって構成され、これらのチャネル領域
の不純物濃度は、これらの他の部分の不純物濃度より低
くされている。

【００２４】また、前記パルス発生手段は、パルス信号
を発生する発振回路と、この発振回路によって発生され
たパルス信号を所定の電位に昇圧する昇圧回路と、記憶
したデータの読出し時に、前記第１のトランジスタが選
択される以前に前記昇圧回路から出力される所定の電位
を前記第２のトランジスタに供給し、第１のトランジス
タの選択が解除される以前に前記第２のトランジスタに
対する前記電位の供給を停止する供給回路とを有してい
る。

【００２５】さらに、この発明は、ゲートがワード線に
接続され、電流通路の一端がビット線に接続された第１
のトランジスタと、ゲートが前記第１のトランジスタの
電流通路の他端に接続され、第１のトランジスタによっ
て選択されるとともに、記憶したデータに応じて導通、
非導通が決定される第２のトランジスタと、前記第２の
トランジスタの電流通路の一端に接続され、記憶データ
の読出し時に、前記第２のトランジスタに所定レベルの
電圧を供給するパルス発生手段と、ゲートが前記第２の
トランジスタの電流通路の他端に接続され、電流通路の
一端が前記第１のトランジスタの電流通路の他端に接続
されるとともに、電流通路の他端が前記パルス発生手段
に接続され、前記第２のトランジスタが導通した場合に
導通され、前記パルス発生手段から出力される電流を前
記ビット線に供給する第３のトランジスタとを有してい
る。

【００２６】また、前記第２、第３のトランジスタは、
薄膜によって構成され、前記第３のトランジスタのゲー
ト電極は第２のトランジスタのチャネル領域によって構
成されている。

【００２７】さらに、前記第２、第３のトランジスタは
ポリシリコンによって構成され、これらのチャネル領域
の不純物濃度は、これらの他の部分の不純物濃度より低
くされている。

【００２８】また、前記パルス発生手段は、パルス信号
を発生する発振回路と、この発振回路によって発生され
たパルス信号を所定の電位に昇圧する昇圧回路と、記憶
データの読出し時に、前記第１のトランジスタが選択さ
れる以前に前記昇圧回路から出力される所定の電位を前
記第２のトランジスタに供給し、第１のトランジスタの
選択が解除される以前に前記第２のトランジスタに対す
る前記電位の供給を停止する供給回路とを有している。

【００２９】さらに、この発明は、半導体基板内に所定
間隔隔てて設けられたソース、ドレイン領域を構成する
拡散層、および前記半導体基板上に半導体基板と絶縁し
て設けられたワード線としてのゲートとを有し、メモリ
セルを選択するＭＯＳ型の第１のトランジスタと、この
第１のトランジスタの一方の拡散層上に形成され、第２
のトランジスタのゲート電極を構成する第１の半導体層
と、前記第１の半導体層上に絶縁して設けられ、前記第
１の半導体層と対応する部分が低不純物濃度のチャネル
領域とされ、その他の部分は高不純物濃度のプレート電
極とされ、記憶したデータの読出し時に高レベルとされ
る第２の半導体層と、前記第２の半導体層上に絶縁して
設けられ、一端が前記第１の半導体層に接続され、他端
が前記プレート電極に接続され、前記第２の半導体層と
対応する一部分の不純物濃度がこれ以外の部分より低い
チャネル領域とされた第３の半導体層とを有している。

【００３０】また、前記第１乃至第３の半導体層はポリ
シリコンによって構成されている。

【００３１】さらに、前記第３の半導体層はアモルファ
スシリコンによって構成されている。

【００３２】また、前記第１乃至第３の半導体層は単結
晶シリコンによって構成されている。

【００３３】さらに、この発明は、ゲートがワード線に
接続され、電流通路の一端がビット線に接続され、メモ
リセルを選択する第１のトランジスタと、この第１のト
ランジスタによって選択され、記憶したデータに応じて
導通、非導通が決定される第２のトランジスタと、記憶
したデータの読出し時に前記第２のトランジスタに所定
レベルの電圧を供給するパルス発生手段と、前記第２の
トランジスタが導通した場合に導通され、前記ビット線
に前記パルス発生手段から出力される電流を供給する第
３のトランジスタと、前記ワード線を選択する選択信号
を生成する選択信号生成手段と、前記選択信号生成手段
から出力される選択信号に応じて、前記パルス発生手段
から出力されるパルス信号を前記第２、第３のトランジ
スタに供給する供給手段とを具備している。

【００３４】また、前記供給手段は、アンド回路によっ
て構成されている。

【００３５】

【作用】すなわち、この発明によれば、第１のトランジ
スタに接続された第２のトランジスタは、セルキャパシ
タとして作用し、チャネル領域に反転層が形成されるか
否かは記憶データに応じて決定される。記憶データとし
て“１”が記憶された第２のトランジスタのチャネル領
域には反転層が形成され、この反転層が形成された第２
のトランジスタは記憶データの読出し時に、パルス発生
手段から所定の電圧が供給されると導通され、これに伴
って第３のトランジスタが導通される。したがって、こ
の第３のトランジスタおよび選択された第１のトランジ
スタを介してパルス発生手段からビット線に電流を供給
することができるため、ＣB ／Ｃs 比に依存することな
く、高速、且つ高マージンでデータの読出しが可能とな
る。

【００３６】しかも、第２、第３のトランジスタは薄膜
によって構成され、且つ、第３のトランジスタのゲート
電極が第２のトランジスタのチャネル領域を構成してい
るため、従来の１トランジスタ、１キャパシタのメモリ
セルと同等の面積によって構成することができる。

【００３７】

【実施例】以下、この発明の一実施例について図面を参
照して説明する。尚、図８と同一部分には同一符号を付
す。

【００３８】図１は、この発明の等価回路を示すもので
あり、１つのメモリセルＭＣを示すものである。

【００３９】例えばｎチャネルの選択トランジスタＱ１
のゲートはワード線ＷＬに接続され、この選択トランジ
スタＱ１のソースはビット線ＢＬに接続されている。こ
の選択トランジスタＱ１のドレインは、例えばｎチャネ
ルのトランジスタＱ２のゲートに接続されている。この
トランジスタＱ２のドレインは、プレート電極ＰＬに接
続され、ソースは例えばｎチャネルのトランジスタＱ３
のゲートに接続されている。このトランジスタＱ３はビ
ット線の電流を駆動するものであり、このトランジスタ
Ｑ３のドレインは前記プレート電極ＰＬに接続され、ソ
ースは前記Ｑ１のドレインおよびトランジスタＱ２のゲ
ートに接続されている。前記プレート電極ＰＬにはパル
ス発生回路１１が接続されている。このパルス発生回路
１１は、データの読出し時にプレート電極ＰＬを昇圧す
るプレートパルスφｐを出力するものである。

【００４０】前記トランジスタＱ２のゲートはメモリセ
ルの記憶ノードを構成し、この記憶ノードにデータ
“１”が記憶されている場合、このトランジスタＱ２の
チャネル領域に反転層が形成されている。また、記憶ノ
ードにデータ“０”が記憶されている場合は、チャネル
領域に反転層が形成されない。

【００４１】上記構成において、図２を参照して、動作
原理について説明する。

【００４２】トランジスタＱ２に記憶されているデータ
を読出す場合、先ず、ワード線ＷＬの選択に先立って、
パルス発生回路１１から電圧Ｖｐなるプレートパルスφ
ｐが出力される。この電圧Ｖｐは電源電圧Ｖccよりも高
い電圧とする。トランジスタＱ２はデータ“１”が記憶
されている場合、オン状態であり、ゲート電位は例えば
Ｖ１である。トランジスタＱ２のゲートはプレート電極
ＰＬと容量結合されているため、プレートパルスφｐが
出力された場合、トランジスタＱ１のドレインとトラン
ジスタＱ２のゲートの接続ノードａの電位ＶａはＶ１＋
Ｖｐまで上昇される。接続ノードａの電位ＶａがＶ１＋
Ｖｐまで昇圧されると、トランジスタＱ２のソースとト
ランジスタＱ３のゲートとの接続ノードｂの電位Ｖｂは
Ｖ１＋Ｖｐ−Ｖth2 となる。ここで、Ｖth2 はトランジ
スタＱ２の閾値電圧である。この電位Ｖｂがトランジス
タＱ３のゲートに供給されるため、トランジスタＱ３は
オン状態となり、接続ノードａの電位ＶａはＶ１＋Ｖｐ
−Ｖth2 −Ｖth3 、あるいはプレートパルスＶｐのうち
低いほうの電圧が供給される。ここで、Ｖth3 はトラン
ジスタＱ３の閾値電圧であり、図２は、接続ノードａの
電位ＶａがプレートパルスＶｐとなった場合について示
している。

【００４３】また、トランジスタＱ２にデータ“０”が
記憶されている場合は、チャネル領域に反転層が形成さ
れないため、トランジスタＱ２はプレートパルスφｐが
供給された場合においても、接続ノードａ、ｂの電位Ｖ
ａ、Ｖｂはいずれも変化しない。尚、ビット線ＢＬの電
位はＶBLに初期設定されている。

【００４４】次に、ワード線ＷＬが活性化され、選択ト
ランジスタＱ１が選択されると、接続ノードａとビット
線ＢＬが接続される。トランジスタＱ２にデータ“１”
が記憶されている場合、接続ノードａの電荷がビット線
ＢＬに転送され、ビット線ＢＬの電位は（１）式に示す
ようになる。また、トランジスタＱ２にデータ“０”が
記憶されている場合、ビット線ＢＬの電位は（２）式に
示すようになる。

【００４５】さらに、データ“１”を読出す場合は、上
記のようにトランジスタＱ３がオンとなるため、トラン
ジスタＱ３、Ｑ１を介してパルス発生回路１１からビッ
ト線ＢＬに電流が流れる。したがって、接続ノードａ、
およびビット線ＢＬは一定の傾きで充電される。

【００４６】次に、ワード線ＷＬが選択された後、所定
時間が経過すると、図示せぬセンスアンプが動作し、ビ
ット線に読出された電圧が増幅される。

【００４７】この実施例では、“１”データが読出され
た場合のビット線のレベルは、トランジスタＱ３から供
給される電流によってビット線電位ＶBL以上に上昇され
る。このため、センスアンプを使用しなくとも、所定レ
ベルのデータを得ることが可能である。

【００４８】この後、ワード線ＷＬが選択されている状
態でプレートパルスφｐが遮断される。このため、デー
タ“１”が記憶されているトランジスタＱ２の接続ノー
ドｂの電位Ｖｂが０Ｖとなり、トランジスタＱ３がオフ
状態となってビット線ＢＬへの電流供給が停止される。
したがって、トランジスタＱ３はワード線ＷＬが選択さ
れてからプレートパルスφｐが遮断されるまでの期間、
すなわち、図２にｔで示す期間、ビット線ＢＬに電流を
供給することとなる。

【００４９】尚、トランジスタＱ２にデータ“０”が記
憶されている場合において、プレートパルスφｐによ
り、接続ノードａの電位が容量結合によって“０”記憶
レベルより上昇しない条件は、Ｖ1 ＞Ｖth2 である。ま
た、ワード線選択時に“０”記憶レベルはビット線の電
位ＶBLに接近するが、トランジスタＱ２はオフしていな
ければならない。このため、トランジスタＱ２の閾値と
ビット線の電位ＶBLとは、Ｖth2 ＞ＶBLの条件を満足す
る必要がある。

【００５０】また、データの書込み動作においては、プ
レート電圧Ｖｐは０Ｖのままであるため、トランジスタ
Ｑ３がオンすることはない。

【００５１】図３は、図１に示すトランジスタＱ２とト
ランジスタＱ３を薄膜トランジスタ（Thin Film Transi
stor：ＴＦＴ）を用いて構成した場合の等価回路を示す
ものである。

【００５２】すなわち、トランジスタＱ２とトランジス
タＱ３は積層構造とされ、トランジスタＱ２のソース・
ドレイン領域とトランジスタＱ３のゲートが共用されて
いる。

【００５３】図４は図３の断面構造を示すものである。
前記トランジスタＱ２、Ｑ３は、選択トランジスタＱ１
の拡散層上に形成されている。すなわち、ｐ型の半導体
基板１２内にはｎチャネルのトランジスタＱ１を構成す
るソースＳ・ドレインＤが設けられている。この半導体
基板１２上には酸化膜１６が設けられ、この酸化膜１６
上にはワード線ＷＬとしてのゲートＧ１が設けられてい
る。このトランジスタＱ１のドレインＤ上には、トラン
ジスタＱ２のゲートＧ２を構成するポリシリコン薄膜１
３が形成されている。このポリシリコン薄膜１３の上部
には絶縁膜１７が設けられ、この絶縁膜１７上にポリシ
リコン薄膜１４が設けられている。このポリシリコン薄
膜１４には、トランジスタＱ２のチャネル領域ＣＨ２を
構成するとともに、トランジスタＱ３のゲートＧ３を構
成する低不純物濃度のｎ- 領域が設けられ、さらに、プ
レート電極ＰＬを構成する高不純物濃度のｎ+ 領域が設
けられている。また、ポリシリコン薄膜１３とポリシリ
コン薄膜１４およびこれらの相互間に介在された絶縁膜
１７によってセルキャパシタが構成されている。

【００５４】前記ポリシリコン薄膜１４の上部には、絶
縁膜１８が設けられ、この絶縁膜１８上にポリシリコン
薄膜１５が設けられている。このポリシリコン薄膜１５
には、トランジスタＱ３のチャネル領域ＣＨ３を構成す
る低不純物濃度のｎ- 領域、およびソース、ドレインを
構成する高不純物濃度のｎ+ 領域が設けられている。こ
のポリシリコン薄膜１５の一端は前記ポリシリコン薄膜
１３に接続され、他端は前記ポリシリコン薄膜１４のプ
レート電極ＰＬに接続されている。

【００５５】これらの構造上には、絶縁膜１９を介して
ビット線ＢＬが設けられ、このビット線ＢＬは前記トラ
ンジスタＱ１のソースＳと接続されている。同図におい
て、記憶ノードとしてのゲートＧ２に記憶されたデータ
“１”を読出す場合、プレート電極ＰＬに供給された電
流は、同図に矢印Ａで示すごとく、ポリシリコン薄膜１
５、１３、トランジスタＱ１のドレイン、ソースを順次
通ってビット線ＢＬへ流れる。

【００５６】図５は、前記パルス発生回路１１の一例を
示すものであり、図６は各部の信号を示すものである。
このパルス発生回路１１は、記憶データの読出し時に、
選択トランジスタの選択以前に前記プレート電極を昇圧
し、選択トランジスタの選択が解除される以前に前記プ
レート電極を降圧する。

【００５７】すなわち、このパルス発生回路１１は、Ｒ
ＡＳ(Row Address Strobe)の立ち下がりに応じて所定時
間パルス信号φｔｐを発生するタイミングパルス発生回
路２１、発振回路２２から出力される９０°位相が相違
したパルス信号φ1 、φ2 に応じて、電源電圧Ｖccを所
定の電圧Ｖｐに昇圧する昇圧回路２３、前記タイミング
パルス発生回路２１から出力されるパルス信号φｔｐに
応じて、前記昇圧回路２３から出力される電圧Ｖｐをプ
レートパルスφｐとして出力する出力回路２４とによっ
て構成されている。

【００５８】前記タイミングパルス発生回路２１は、主
として遅延回路２１ａおよびナンド回路２１ｂ等によっ
て構成され、ＲＡＳの立ち下がりに対応して、パルス信
号φｔｐを発生する。すなわち、ＲＡＳがハイレベルの
場合、タイミングパルス発生回路２１の出力はローレベ
ルとなっている。また、ＲＡＳがローレベルとなると、
タイミングパルス発生回路２１は、ハイレベルのタイミ
ングパルス信号φｔｐを出力する。このパルス信号φｔ
ｐは遅延回路２１ａに設定された遅延時間に対応するパ
ルス幅を有している。

【００５９】前記発振回路２２は位相が９０°相違した
パルス信号φ1 、φ2 を発生しており、これらパルス信
号φ1 、φ2 は昇圧回路２３を構成するキャパシタに供
給されている。

【００６０】昇圧回路２３は、複数のキャパシタ２３ａ
とダイオード接続された複数のトランジスタ２３ｂ、お
よびリミッタ２３ｃによって構成され、パルス信号φ1
、φ2 に応じて、キャパシタ２３ａと複数のトランジ
スタ２３ｂを用いて電源電圧Ｖccを昇圧し、リミッタ２
３ｃによって所定の電圧Ｖｐを生成している。

【００６１】出力回路２４はタイミングパルス発生回路
２１から出力されるパルス信号φｔｐに応じて、前記昇
圧回路２３から出力される電圧Ｖｐをプレートパルスφ
ｐとして出力する。すなわち、ＲＡＳがハイレベルの場
合は、パルス信号φｔｐがローレベルであるため、出力
回路２４では昇圧回路２３の出力が選択されず、プレー
トパルスφｐはローレベルとなっている。また、ＲＡＳ
がローレベルとなると、パルス信号φｔｐがハイレベル
となり、出力回路２４によって昇圧回路２３の出力が選
択され、電位Ｖｐがプレートパルスφｐとして出力され
る。このプレートパルスφｐのパルス幅はタイミングパ
ルス発生回路２１に設定された遅延時間に対応してい
る。

【００６２】上記実施例によれば、セルキャパシタを構
成するトランジスタＱ２にデータ“１”が記憶されてい
る場合、チャネル領域ＣＨ２に反転層が形成されてい
る。このため、データの読出し時にプレート電極ＰＬを
昇圧すると、このトランジスタＱ２がオンとなるととも
に、トランジスタＱ３がオンとなり、トランジスタＱ１
が選択された場合、トランジスタＱ３、Ｑ１を介してパ
ルス発生回路１１からビット線ＢＬに電流を供給でき
る。したがって、センアンプの動作マージンを大幅に改
善することができる。

【００６３】しかも、ビット線への転送電荷を増加して
いるため、ＤＲＡＭが大容量化、超微細化された場合、
および電源電圧が５Ｖ以下に、低電圧化された場合にお
いても、ＣB ／Ｃs 比に依存することなく、高速でデー
タの読出しが可能となる。

【００６４】また、薄膜技術によってトランジスタＱ２
とＱ３を積層構造とし、トランジスタＱ３のゲートとト
ランジスタＱ２のチャネル領域とを共用している。した
がって、セルの面積を従来の１トランジスタ、１キャパ
シタのＤＲＡＭと同等、若しくはそれ以上に縮小するこ
とができる。

【００６５】さらに、パルス発生回路１３は、データの
読出し時に短時間だけプレート電極を昇圧している。し
たがって、従来のように常時プレート電極を昇圧してい
ないため、ゲート酸化膜の劣化を防止でき、信頼性を向
上することができるものである。

【００６６】また、記憶データの読出し時にトランジス
タＱ３、トランジスタＱ１を介してビット線に電流を供
給しているため、ソフトエラー率を改善することができ
る。

【００６７】尚、上記薄膜１３、１４はポリシリコンに
よって形成したが、アモルファス・シリコンを使用する
ことも可能である。

【００６８】さらに、上記薄膜１３、１４は、単結晶シ
リコンによって形成することも可能である。この場合、
薄膜である必要はない。

【００６９】また、上記実施例では、トランジスタＱ
２、Ｑ３をスタック構造によって形成したが、これに限
定されるものではなく、トレンチ構造あるいはこれらの
組合わせ構造によって形成することも可能である。

【００７０】図７は、この発明の第３の実施例を示すも
のであり、図１、図３と同一部分には同一符号を付す。

【００７１】メモリセルＭＣはマトリクス状に配設され
ている。ビット線ＢＬ１〜ＢＬｎの一端はセンスアンプ
９１を介してカラムデコーダ９２に接続されている。ま
た、ワード線ＷＬ１〜ＷＬｎの一端はローデコーダ９３
に接続されている。メモリセルＭＣはこれらカラムデコ
ーダ９２およびローデコーダ９３によって選択され、メ
モリセルＭＣから読出されたデータはセンスアンプ９２
に供給される。

【００７２】前記ワード線ＷＬ１〜ＷＬｎの他端は、ア
ンド回路Ａ１〜Ａｎの一方入力端に接続されている。こ
れらアンド回路Ａ１〜Ａｎの一方入力端はパルス発生部
１１に接続されている。これらアンド回路Ａ１〜Ａｎの
出力端は、それぞれプレート電極ＰＬ１〜ＰＬｎに接続
されている。

【００７３】上記構成において、アンド回路Ａ１〜Ａｎ
は、ワード線によって選択された場合のみパルス発生部
１１から出力されるパルス信号をプレート電極に供給す
る。したがって、パルス発生部１１はワード線によって
選択されたロー方向のメモリセルのみ駆動すればよいた
め、パルス発生部１１の駆動能力を低減することができ
る。

【００７４】なお、この発明は上記実施例に限定される
ものではなく、発明の要旨を変えない範囲において、種
々変形実施可能なことは勿論である。

【００７５】

【発明の効果】以上、詳述したようにこの発明によれ
ば、大容量化、超微細化および低電圧化が進んだ場合に
おいても、ＣＢ／Ｃｓ比に依存することなく、高速、且
つ、確実に記憶データを読出すことが可能な半導体記憶
装置を提供できる。

【図面の簡単な説明】

【図１】この発明の一実施例を示す等価回路図。

【図２】図１の動作を説明するために示す波形図。

【図３】この発明の第２の実施例を示す等価回路図。

【図４】図３に示すセルの構造を示す断面図。

【図５】図１に示すパルス発生回路の一例を示す回路
図。

【図６】図５の動作を説明するために示す波形図。

【図７】この発明の第３の実施例を示す回路構成図。

【図８】従来のＤＲＡＭのメモリセルを示す等価回路
図。

【図９】図８に示すメモリセルの構成を示す平面図。

【図１０】図９の１２−１２線に沿った断面図。

【図１１】従来の周辺回路を含めたＤＲＡＭを示す回路
図。

【図１２】図１１の動作を説明するために示す波形図。

【符号の説明】

Ｑ１、Ｑ２、Ｑ３…トランジスタ，１１…パルス発生回
路，ＢＬ…ビット線，ＷＬ…ワード線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7735−4Ｍ Ｈ０１Ｌ 27/10 ６８１ Ｃ

Claims (14)

【特許請求の範囲】
1. 【請求項１】 ゲートがワード線に接続され、電流通路
   の一端がビット線に接続され、メモリセルを選択する第
   １のトランジスタと、この第１のトランジスタによって
   選択され、記憶したデータに応じて導通、非導通が決定
   される第２のトランジスタと、記憶したデータの読出し
   時に前記第２のトランジスタに所定レベルの電圧を供給
   するパルス発生手段と、前記第２のトランジスタが導通
   した場合に導通され、前記ビット線に前記パルス発生手
   段から出力される電流を供給する第３のトランジスタ
   と、を具備したことを特徴とする半導体記憶装置。
2. 【請求項２】 前記第２、第３のトランジスタは、薄膜
   によって構成され、前記第３のトランジスタのゲート電
   極は第２のトランジスタのチャネル領域によって構成さ
   れていることを特徴とする請求項１記載の半導体記憶装
   置。
3. 【請求項３】 前記第２、第３のトランジスタはポリシ
   リコンによって構成され、これらのチャネル領域の不純
   物濃度は、これらの他の部分の不純物濃度より低くされ
   ていることを特徴とする請求項１記載の半導体記憶装
   置。
4. 【請求項４】 前記パルス発生手段は、パルス信号を発
   生する発振回路と、この発振回路によって発生されたパ
   ルス信号を所定の電位に昇圧する昇圧回路と、記憶した
   データの読出し時に、前記第１のトランジスタが選択さ
   れる以前に前記昇圧回路から出力される所定の電位を前
   記第２のトランジスタに供給し、第１のトランジスタの
   選択が解除される以前に前記第２のトランジスタに対す
   る前記電位の供給を停止する供給回路とを有することを
   特徴とする請求項１記載の半導体記憶装置。
5. 【請求項５】 ゲートがワード線に接続され、電流通路
   の一端がビット線に接続された第１のトランジスタと、 ゲートが前記第１のトランジスタの電流通路の他端に接
   続され、第１のトランジスタによって選択されるととも
   に、記憶したデータに応じて導通、非導通が決定される
   第２のトランジスタと、 前記第２のトランジスタの電流通路の一端に接続され、
   記憶データの読出し時に、前記第２のトランジスタに所
   定レベルの電圧を供給するパルス発生手段と、 ゲートが前記第２のトランジスタの電流通路の他端に接
   続され、電流通路の一端が前記第１のトランジスタの電
   流通路の他端に接続されるとともに、電流通路の他端が
   前記パルス発生手段に接続され、前記第２のトランジス
   タが導通した場合に導通され、前記パルス発生手段から
   出力される電流を前記ビット線に供給する第３のトラン
   ジスタと、 を具備したことを特徴とする半導体記憶装置。
6. 【請求項６】 前記第２、第３のトランジスタは、薄膜
   によって構成され、前記第３のトランジスタのゲート電
   極は第２のトランジスタのチャネル領域によって構成さ
   れていることを特徴とする請求項５記載の半導体記憶装
   置。
7. 【請求項７】 前記第２、第３のトランジスタはポリシ
   リコンによって構成され、これらのチャネル領域の不純
   物濃度は、これらの他の部分の不純物濃度より低くされ
   ていることを特徴とする請求項５記載の半導体記憶装
   置。
8. 【請求項８】 前記パルス発生手段は、パルス信号を発
   生する発振回路と、この発振回路によって発生されたパ
   ルス信号を所定の電位に昇圧する昇圧回路と、記憶デー
   タの読出し時に、前記第１のトランジスタが選択される
   以前に前記昇圧回路から出力される所定の電位を前記第
   ２のトランジスタに供給し、第１のトランジスタの選択
   が解除される以前に前記第２のトランジスタに対する前
   記電位の供給を停止する供給回路とを有することを特徴
   とする請求項５記載の半導体記憶装置。
9. 【請求項９】 半導体基板内に所定間隔隔てて設けられ
   たソース、ドレイン領域を構成する拡散層、および前記
   半導体基板上に半導体基板と絶縁して設けられたワード
   線としてのゲートとを有し、メモリセルを選択するＭＯ
   Ｓ型の第１のトランジスタと、 この第１のトランジスタの一方の拡散層上に形成され、
   第２のトランジスタのゲート電極を構成する第１の半導
   体層と、 前記第１の半導体層上に絶縁して設けられ、前記第１の
   半導体層と対応する部分が低不純物濃度のチャネル領域
   とされ、その他の部分は高不純物濃度のプレート電極と
   され、記憶したデータの読出し時に高レベルとされる第
   ２の半導体層と、 前記第２の半導体層上に絶縁して設
   けられ、一端が前記第１の半導体層に接続され、他端が
   前記プレート電極に接続され、前記第２の半導体層と対
   応する一部分の不純物濃度がこれ以外の部分より低いチ
   ャネル領域とされた第３の半導体層と、 を具備した ことを特徴とする半導体記憶装置。
10. 【請求項１０】 前記第１乃至第３の半導体層はポリシ
    リコンによって構成されていることを特徴とする請求項
    ９記載の半導体記憶装置。
11. 【請求項１１】 前記第３の半導体層はアモルファスシ
    リコンによって構成されていることを特徴とする請求項
    ９記載の半導体記憶装置。
12. 【請求項１２】 前記第１乃至第３の半導体層は単結晶
    シリコンによって構成されていることを特徴とする請求
    項９記載の半導体記憶装置。
13. 【請求項１３】 ゲートがワード線に接続され、電流通
    路の一端がビット線に接続され、メモリセルを選択する
    第１のトランジスタと、この第１のトランジスタによっ
    て選択され、記憶したデータに応じて導通、非導通が決
    定される第２のトランジスタと、記憶したデータの読出
    し時に前記第２のトランジスタに所定レベルの電圧を供
    給するパルス発生手段と、前記第２のトランジスタが導
    通した場合に導通され、前記ビット線に前記パルス発生
    手段から出力される電流を供給する第３のトランジスタ
    と、前記ワード線を選択する選択信号を生成する選択信
    号生成手段と、前記選択信号生成手段から出力される選
    択信号に応じて、前記パルス発生手段から出力されるパ
    ルス信号を前記第２、第３のトランジスタに供給する供
    給手段と、を具備することを特徴とする半導体記憶装置
14. 【請求項１４】 前記供給手段は、アンド回路によって
    構成されていることを特徴とする請求項１３記載の半導
    体記憶装置。