JPH0555523A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0555523A JPH0555523A JP3215241A JP21524191A JPH0555523A JP H0555523 A JPH0555523 A JP H0555523A JP 3215241 A JP3215241 A JP 3215241A JP 21524191 A JP21524191 A JP 21524191A JP H0555523 A JPH0555523 A JP H0555523A
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Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】動作上優れた対象性を有するビット線負荷回路
を備えた半導体装置を提供すること。 【構成】 イオン打ち込みにより不純物領域が形成され
少なくとも一組のトランジスタ対を含むビット線負荷回
路を有し、前記ビット線負荷回路により複数のメモリセ
ルが接続されるビット線の電位が所定電位に設定される
半導体記憶装置において、基板面に垂直な軸とイオン打
ち込み方向との間に１゜以上の角度が生ずる方向に対
し、少なくとも前記一組のトランジスタ対のチャネル方
向が垂直となるよう配置されることを特徴とする。 【効果】ビット線負荷回路を構成するトランジスタに、
イオン打ち込み時のオフセット領域に起因する寄生抵抗
の発生するのを防ぎ、動作上優れた対象性を有するビッ
ト線負荷回路を備えた半導体装置を実現できる。
を備えた半導体装置を提供すること。 【構成】 イオン打ち込みにより不純物領域が形成され
少なくとも一組のトランジスタ対を含むビット線負荷回
路を有し、前記ビット線負荷回路により複数のメモリセ
ルが接続されるビット線の電位が所定電位に設定される
半導体記憶装置において、基板面に垂直な軸とイオン打
ち込み方向との間に１゜以上の角度が生ずる方向に対
し、少なくとも前記一組のトランジスタ対のチャネル方
向が垂直となるよう配置されることを特徴とする。 【効果】ビット線負荷回路を構成するトランジスタに、
イオン打ち込み時のオフセット領域に起因する寄生抵抗
の発生するのを防ぎ、動作上優れた対象性を有するビッ
ト線負荷回路を備えた半導体装置を実現できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置、特に
ビット線負荷回路の配置方法に関するものである。
ビット線負荷回路の配置方法に関するものである。
【０００２】
【従来の技術】一般に、例えば１００の結晶方位を持つ
シリコン基板にイオン打ち込み法を用いて不純物領域を
形成する場合、トンネリング効果による不具合を抑える
ためシリコン基板に垂直とならない、例えば７゜前後角
度オフセットをつけた状態でイオン打ち込みを行なう。
図６はチャネル方向が前述の角度オフセットの生ずる方
向と平行となるよう配置されたＭＯＳトランジスタの断
面構造を示す図である。図６のトランジスタはＬＤＤ
（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ−Ｄｒａｉｎ）構造を持
つＮチャネルトラインジスタであり、Ｎ型不純物濃度の
薄い領域８、９をたとえばポリシリコンより成るゲート
電極１をマスクにしてイオン打ち込みした後、サイドウ
ォール２、３を形成しＮ型高濃度不純物領域１０、１１
を打ち込むことにより形成する。ここでＭＯＳトランジ
スタのソース電極もしくはドレイン電極は不純物領域１
０もしくは１１より各々取り出される。これらのイオン
打ち込みはシリコン基板に対して垂直に行われないため
薄い不純物領域８はゲート電極１の左端より高濃度不純
物領域１０側にずれ、チャネル左端にはゲート電極とＮ
型不純物領域がオーバーラップしないオフセット領域１
２が生ずる。図６に示されるＮチャネルトランジスタの
高濃度不純物領域１０をソース電極としたときの等価回
路は図７のようになる。図７に示されるように、オフセ
ット領域１２は等価的に寄生抵抗となり、理想トランジ
スタのソース端子ＳＳ２と高濃度不純物領域１０より取
り出されたソース電極ＳＴ２との間に縦列接続される構
成になる。図５は従来の半導体記憶装置におけるビット
線負荷回路のレイアウト図の一例であり、フィールド
層、ポリシリコン層、コンタクト層と金属配線層のみが
記されている。図５においてトランジスタＴ１、Ｔ２は
ゲート電極とドレイン電極が電源線ＶＤＤに、ソース電
極がビット線ＢＬ、ＢＬＢにそれぞれ接続されるＮチャ
ネルトランジスタである。ここで、トランジスタＴ１、
Ｔ２はレイアウト上同サイズであり、前述のイオン打ち
込みは図５の矢印ＩＤで示される方向から傾いて行われ
る。
シリコン基板にイオン打ち込み法を用いて不純物領域を
形成する場合、トンネリング効果による不具合を抑える
ためシリコン基板に垂直とならない、例えば７゜前後角
度オフセットをつけた状態でイオン打ち込みを行なう。
図６はチャネル方向が前述の角度オフセットの生ずる方
向と平行となるよう配置されたＭＯＳトランジスタの断
面構造を示す図である。図６のトランジスタはＬＤＤ
（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ−Ｄｒａｉｎ）構造を持
つＮチャネルトラインジスタであり、Ｎ型不純物濃度の
薄い領域８、９をたとえばポリシリコンより成るゲート
電極１をマスクにしてイオン打ち込みした後、サイドウ
ォール２、３を形成しＮ型高濃度不純物領域１０、１１
を打ち込むことにより形成する。ここでＭＯＳトランジ
スタのソース電極もしくはドレイン電極は不純物領域１
０もしくは１１より各々取り出される。これらのイオン
打ち込みはシリコン基板に対して垂直に行われないため
薄い不純物領域８はゲート電極１の左端より高濃度不純
物領域１０側にずれ、チャネル左端にはゲート電極とＮ
型不純物領域がオーバーラップしないオフセット領域１
２が生ずる。図６に示されるＮチャネルトランジスタの
高濃度不純物領域１０をソース電極としたときの等価回
路は図７のようになる。図７に示されるように、オフセ
ット領域１２は等価的に寄生抵抗となり、理想トランジ
スタのソース端子ＳＳ２と高濃度不純物領域１０より取
り出されたソース電極ＳＴ２との間に縦列接続される構
成になる。図５は従来の半導体記憶装置におけるビット
線負荷回路のレイアウト図の一例であり、フィールド
層、ポリシリコン層、コンタクト層と金属配線層のみが
記されている。図５においてトランジスタＴ１、Ｔ２は
ゲート電極とドレイン電極が電源線ＶＤＤに、ソース電
極がビット線ＢＬ、ＢＬＢにそれぞれ接続されるＮチャ
ネルトランジスタである。ここで、トランジスタＴ１、
Ｔ２はレイアウト上同サイズであり、前述のイオン打ち
込みは図５の矢印ＩＤで示される方向から傾いて行われ
る。
【０００３】図８は図５に示されるビット線負荷回路の
等価回路であり、トランジスタＴ３、Ｔ４、Ｔ５、Ｔ
６、及び高抵抗負荷ＨＲ１、ＨＲ２より成るメモリセル
と併せて示してある。なお、図８では拡散抵抗、コンタ
クト抵抗、ポリシリコン抵抗、金属配線抵抗等の寄生抵
抗は省略されている。図５のデータ線負荷回路レイアウ
トではトランジスタＴ１、Ｔ２のチャネル方向が同じく
図５中矢印で示されるイオン打ち込み方向ＩＤと平行と
なるため、トランジスタＴ１のソース端、トランジスタ
Ｔ２のドレイン端に前述のオフセット領域に起因する寄
生抵抗ＲＬ１、ＲＬ２がそれぞれ接続されることにな
る。ここで、トランジスタＴ１とＴ２のチャネル幅は同
一であるため、寄生抵抗ＲＬ１とＲＬ２はそれぞれ同値
の抵抗となる。
等価回路であり、トランジスタＴ３、Ｔ４、Ｔ５、Ｔ
６、及び高抵抗負荷ＨＲ１、ＨＲ２より成るメモリセル
と併せて示してある。なお、図８では拡散抵抗、コンタ
クト抵抗、ポリシリコン抵抗、金属配線抵抗等の寄生抵
抗は省略されている。図５のデータ線負荷回路レイアウ
トではトランジスタＴ１、Ｔ２のチャネル方向が同じく
図５中矢印で示されるイオン打ち込み方向ＩＤと平行と
なるため、トランジスタＴ１のソース端、トランジスタ
Ｔ２のドレイン端に前述のオフセット領域に起因する寄
生抵抗ＲＬ１、ＲＬ２がそれぞれ接続されることにな
る。ここで、トランジスタＴ１とＴ２のチャネル幅は同
一であるため、寄生抵抗ＲＬ１とＲＬ２はそれぞれ同値
の抵抗となる。
【０００４】図８の等価回路において、メモリセル選択
信号ＷＬがｌｏｗの状態ではビット線対ＢＬ、ＢＬＢは
ビット線負荷回路により決定される電位に設定され、お
よそ電源電圧からＮチャネルトランジスタＴ１、Ｔ２の
しきい値電圧を減じた電圧となる。一方、ＷＬがｈｉｇ
ｈとなりメモリセルが選択されると、ビット線対ＢＬ、
ＢＬＢにはメモリセル記憶ノードの論理状態に応じた信
号が出力され、その振幅は数十ミリボルトから数百ミリ
ボルトである。
信号ＷＬがｌｏｗの状態ではビット線対ＢＬ、ＢＬＢは
ビット線負荷回路により決定される電位に設定され、お
よそ電源電圧からＮチャネルトランジスタＴ１、Ｔ２の
しきい値電圧を減じた電圧となる。一方、ＷＬがｈｉｇ
ｈとなりメモリセルが選択されると、ビット線対ＢＬ、
ＢＬＢにはメモリセル記憶ノードの論理状態に応じた信
号が出力され、その振幅は数十ミリボルトから数百ミリ
ボルトである。
【０００５】
【発明が解決しようとする課題】従来の半導体記憶装置
は上記のように構成されているため、以下のような課題
がある。
は上記のように構成されているため、以下のような課題
がある。
【０００６】メモリセル記憶ノードＮ１にｌｏｗデータ
が、Ｎ２にｈｉｇｈデータが記憶されている状態で選択
信号ＷＬがｈｉｇｈとなり、ビット線対にデータが読み
出される動作を考える。前述の記憶状態ではメモリセル
駆動トランジスタＴ５、Ｔ６の内Ｔ５が導通となるた
め、トランジスタＴ１、Ｔ３、Ｔ５を介して電源線から
接地線に電流が流れる。一方、トランジスタＴ６はおよ
そ非導通であり、トランジスタＴ２、Ｔ４、Ｔ６の経路
ではほとんど電流は流れない。従って、ビット線対ＢＬ
の電位はトランジスタＴ１の能力と、トランジスタＴ
３、Ｔ５直列接続の能力との能力比で決まる電位、ＢＬ
Ｂは前述のビット線負荷回路により決定されるおよそ電
源電圧ＶＤＤからＮチャネルトランジスタＴ２のしきい
値電圧を減じた電圧となる。またメモリセル内の記憶情
報が逆の場合は、各トランジスタは前述の動作と逆の動
作を行なう。何れの場合でも、ビット線対ＢＬ、ＢＬＢ
間には記憶情報に応じて所定の電位差が表れ、その振幅
は主として電流が流れる経路側のビットラインの電位が
いかに下がるかで決定される。
が、Ｎ２にｈｉｇｈデータが記憶されている状態で選択
信号ＷＬがｈｉｇｈとなり、ビット線対にデータが読み
出される動作を考える。前述の記憶状態ではメモリセル
駆動トランジスタＴ５、Ｔ６の内Ｔ５が導通となるた
め、トランジスタＴ１、Ｔ３、Ｔ５を介して電源線から
接地線に電流が流れる。一方、トランジスタＴ６はおよ
そ非導通であり、トランジスタＴ２、Ｔ４、Ｔ６の経路
ではほとんど電流は流れない。従って、ビット線対ＢＬ
の電位はトランジスタＴ１の能力と、トランジスタＴ
３、Ｔ５直列接続の能力との能力比で決まる電位、ＢＬ
Ｂは前述のビット線負荷回路により決定されるおよそ電
源電圧ＶＤＤからＮチャネルトランジスタＴ２のしきい
値電圧を減じた電圧となる。またメモリセル内の記憶情
報が逆の場合は、各トランジスタは前述の動作と逆の動
作を行なう。何れの場合でも、ビット線対ＢＬ、ＢＬＢ
間には記憶情報に応じて所定の電位差が表れ、その振幅
は主として電流が流れる経路側のビットラインの電位が
いかに下がるかで決定される。
【０００７】データ線負荷トランジスタＴ１、Ｔ２の能
力は実効的ゲート・ソース間電圧により決定され、トラ
ンジスタＴ２では電源線ＶＤＤとビット線ＢＬＢの電位
差となる。しかし、トランジスタＴ１では電源線ＶＤＤ
とビット線ＢＬの電位差ではなく、ＶＤＤとトランジス
タＴ１の理想ソース端子Ｓ１との電位差で決定され、ト
ランジスタＴ２の場合に比べて寄生抵抗ＲＬ１での電圧
降下の分だけゲート・ソース電圧が小さくなる。従っ
て、トランジスタＴ１とＴ２は動作時オン抵抗に差が生
じ、記憶情報の論理状態によってビット線対ＢＬ、ＢＬ
Ｂに表れる電位差に差が生ずる。
力は実効的ゲート・ソース間電圧により決定され、トラ
ンジスタＴ２では電源線ＶＤＤとビット線ＢＬＢの電位
差となる。しかし、トランジスタＴ１では電源線ＶＤＤ
とビット線ＢＬの電位差ではなく、ＶＤＤとトランジス
タＴ１の理想ソース端子Ｓ１との電位差で決定され、ト
ランジスタＴ２の場合に比べて寄生抵抗ＲＬ１での電圧
降下の分だけゲート・ソース電圧が小さくなる。従っ
て、トランジスタＴ１とＴ２は動作時オン抵抗に差が生
じ、記憶情報の論理状態によってビット線対ＢＬ、ＢＬ
Ｂに表れる電位差に差が生ずる。
【０００８】以上のように、従来の半導体記憶装置では
ビット線に出力される電位差が記憶情報により異なると
いう回路的な非対象性を有しており、このため、ビット
線が入力されるセンスアンプの設計や、ビット線間の電
圧を均一化するイコライズ回路の設計を行なう際これら
のばらつきを考慮した煩雑な設計が必要とされるという
問題を有していた。
ビット線に出力される電位差が記憶情報により異なると
いう回路的な非対象性を有しており、このため、ビット
線が入力されるセンスアンプの設計や、ビット線間の電
圧を均一化するイコライズ回路の設計を行なう際これら
のばらつきを考慮した煩雑な設計が必要とされるという
問題を有していた。
【０００９】本発明はかかる課題を解決するためになさ
れたものであり、動作上優れた対象性を有するビット線
負荷回路を備えた半導体記憶装置を提供することを目的
とする。
れたものであり、動作上優れた対象性を有するビット線
負荷回路を備えた半導体記憶装置を提供することを目的
とする。
【００１０】
【課題を解決するための手段】本発明の半導体装置装置
は、イオン打ち込みにより不純物領域が形成され少なく
とも一組のトランジスタ対を含むビット線負荷回路を有
し、前記ビット線負荷回路により複数のメモリセルが接
続されるビット線の電位が所定電位に設定される半導体
記憶装置において、基板面に垂直な軸とイオン打ち込み
方向との間に１゜以上の角度が生ずる方向に対し、少な
くとも前記一組のトランジスタ対のチャネル方向が垂直
となるよう配置されることを特徴とする半導体記憶装置
である。
は、イオン打ち込みにより不純物領域が形成され少なく
とも一組のトランジスタ対を含むビット線負荷回路を有
し、前記ビット線負荷回路により複数のメモリセルが接
続されるビット線の電位が所定電位に設定される半導体
記憶装置において、基板面に垂直な軸とイオン打ち込み
方向との間に１゜以上の角度が生ずる方向に対し、少な
くとも前記一組のトランジスタ対のチャネル方向が垂直
となるよう配置されることを特徴とする半導体記憶装置
である。
【００１１】
【作用】本発明の半導体記憶装置では、ビット線負荷回
路内にイオン打ち込み角度に起因したの寄生抵抗が生ず
ることがなく、ビット線の動作時の電圧振幅はいかなる
論理状態でも同一となる。
路内にイオン打ち込み角度に起因したの寄生抵抗が生ず
ることがなく、ビット線の動作時の電圧振幅はいかなる
論理状態でも同一となる。
【００１２】
【実施例】図１は本発明にかかる実施例の一例を示すビ
ット線負荷回路のレイアウト図の一例であり、フィール
ド層、ポリシリコン層、コンタクト層と金属配線層のみ
が記されている。図１においてトランジスタＴ１、Ｔ２
はゲート電極とドレイン電極が電源線ＶＤＤに、ソース
電極がビット線ＢＬ、ＢＬＢにそれぞれ接続されるＮチ
ャネルトランジスタである。ここで、トランジスタＴ
１、Ｔ２はレイアウト上同サイズであり、前述のイオン
打ち込みは図１の矢印ＩＤで示される方向から傾いて行
われる。
ット線負荷回路のレイアウト図の一例であり、フィール
ド層、ポリシリコン層、コンタクト層と金属配線層のみ
が記されている。図１においてトランジスタＴ１、Ｔ２
はゲート電極とドレイン電極が電源線ＶＤＤに、ソース
電極がビット線ＢＬ、ＢＬＢにそれぞれ接続されるＮチ
ャネルトランジスタである。ここで、トランジスタＴ
１、Ｔ２はレイアウト上同サイズであり、前述のイオン
打ち込みは図１の矢印ＩＤで示される方向から傾いて行
われる。
【００１３】図２は図１でビット線負荷回路を構成する
ＮチャネルトランジスタＴ１、もしくはＴ２の断面構造
を示す図である。本発明の半導体記憶装置におけるビッ
ト線負荷回路を構成するＮチャネルトランジスタはチャ
ネル方向が前述の角度オフセットの生ずる方向と垂直と
なるよう配置されているため、Ｎ型不純物濃度の薄い領
域８、９のエッジはゲート電極１のエッジとほぼ一致し
て打ち込まれ、図６に示されるようなチャネル端のオフ
セット領域が生ずる事はない。図３は図２の構成を持つ
トランジスタの等価回路であるが、前述のオフセット領
域に起因する寄生抵抗は接続されない。
ＮチャネルトランジスタＴ１、もしくはＴ２の断面構造
を示す図である。本発明の半導体記憶装置におけるビッ
ト線負荷回路を構成するＮチャネルトランジスタはチャ
ネル方向が前述の角度オフセットの生ずる方向と垂直と
なるよう配置されているため、Ｎ型不純物濃度の薄い領
域８、９のエッジはゲート電極１のエッジとほぼ一致し
て打ち込まれ、図６に示されるようなチャネル端のオフ
セット領域が生ずる事はない。図３は図２の構成を持つ
トランジスタの等価回路であるが、前述のオフセット領
域に起因する寄生抵抗は接続されない。
【００１４】図４は図１に示されるビット線負荷回路の
等価回路であり、トランジスタＴ３、Ｔ４、Ｔ５、Ｔ
６、及び高抵抗負荷ＨＲ１、ＨＲ２より成るメモリセル
と併せて示してある。なお、図４では拡散抵抗、コンタ
クト抵抗、ポリシリコン抵抗、金属配線抵抗等の寄生抵
抗は省略されている。図１のデータ線負荷回路レイアウ
トではトランジスタＴ１、Ｔ２のチャネル方向が同じく
図１中矢印で示されるイオン打ち込み方向ＩＤと垂直と
なるため、トランジスタＴ１、Ｔ２の両ソース端、ドレ
イン端に前述のオフセット領域に起因する寄生抵抗が接
続されることはない。
等価回路であり、トランジスタＴ３、Ｔ４、Ｔ５、Ｔ
６、及び高抵抗負荷ＨＲ１、ＨＲ２より成るメモリセル
と併せて示してある。なお、図４では拡散抵抗、コンタ
クト抵抗、ポリシリコン抵抗、金属配線抵抗等の寄生抵
抗は省略されている。図１のデータ線負荷回路レイアウ
トではトランジスタＴ１、Ｔ２のチャネル方向が同じく
図１中矢印で示されるイオン打ち込み方向ＩＤと垂直と
なるため、トランジスタＴ１、Ｔ２の両ソース端、ドレ
イン端に前述のオフセット領域に起因する寄生抵抗が接
続されることはない。
【００１５】図４のビット線負荷回路等価回路におい
て、メモリセル駆動トランジスタＴ５が導通してＴ１、
Ｔ３、Ｔ５の経路で電流が流れた場合でも、逆にメモリ
セル駆動トランジスタＴ６が導通した場合でも、ビット
線負荷トランジスタＴ１、Ｔ２のゲート・ソース間電圧
はＶＤＤとビット線ＢＬもしくはＢＬＢとなるため、ビ
ット線対ＢＬ、ＢＬＢに出力される信号の振幅に記憶情
報の論理状態による差が生ずることはない。従って、前
述の従来装置で問題となった回路的な非対象性はなく、
センスアンプ、ビット線イコライズ回路等、ビット線に
付随する回路の設計も容易になる。
て、メモリセル駆動トランジスタＴ５が導通してＴ１、
Ｔ３、Ｔ５の経路で電流が流れた場合でも、逆にメモリ
セル駆動トランジスタＴ６が導通した場合でも、ビット
線負荷トランジスタＴ１、Ｔ２のゲート・ソース間電圧
はＶＤＤとビット線ＢＬもしくはＢＬＢとなるため、ビ
ット線対ＢＬ、ＢＬＢに出力される信号の振幅に記憶情
報の論理状態による差が生ずることはない。従って、前
述の従来装置で問題となった回路的な非対象性はなく、
センスアンプ、ビット線イコライズ回路等、ビット線に
付随する回路の設計も容易になる。
【００１６】尚、図１の実施例ではビット線負荷回路に
Ｎチャネルトランジスタのみを用いていたが、例えばＰ
チャネルトランジスタを直列に挿入した構成に本発明を
適用してもよい。また前述の実施例のビット線負荷回路
のトランジスタＴ１、Ｔ２のゲート電極に書き込み制御
信号が接続された回路構成に本発明を適用してもよい。
Ｎチャネルトランジスタのみを用いていたが、例えばＰ
チャネルトランジスタを直列に挿入した構成に本発明を
適用してもよい。また前述の実施例のビット線負荷回路
のトランジスタＴ１、Ｔ２のゲート電極に書き込み制御
信号が接続された回路構成に本発明を適用してもよい。
【００１７】
【発明の効果】以上に述べたように本発明では、ビット
線負荷回路を構成するトランジスタのチャネル方向がイ
オン打ち込み時の角度オフセットの生ずる方向と垂直と
なるよう配置されているので、各トランジスタのソース
端子もしくはドレイン端子にオフセット領域に起因する
寄生抵抗が発生することがない。従って寄生抵抗に起因
するビット線動作時振幅に論理状態による差が生ずるこ
とのない、高い対象性を有するビット線負荷回路を備え
た半導体記憶装置を実現できる。
線負荷回路を構成するトランジスタのチャネル方向がイ
オン打ち込み時の角度オフセットの生ずる方向と垂直と
なるよう配置されているので、各トランジスタのソース
端子もしくはドレイン端子にオフセット領域に起因する
寄生抵抗が発生することがない。従って寄生抵抗に起因
するビット線動作時振幅に論理状態による差が生ずるこ
とのない、高い対象性を有するビット線負荷回路を備え
た半導体記憶装置を実現できる。
【図１】本発明のビット線負荷回路のレイアウト図。
【図２】本発明のビット線負荷回路を構成するトランジ
スタの断面構造図。
スタの断面構造図。
【図３】図３のトランジスタの等価回路図。
【図４】本発明のビット線負荷回路の等価回路図。
【図５】従来のビット線負荷回路のレイアウト図。
【図６】従来のビット線負荷回路を構成するトランジス
タの断面構造図。
タの断面構造図。
【図７】図６のトランジスタの等価回路図。
【図８】従来のビット線負荷回路の等価回路図。
Ｔ１、Ｔ２・・・ビット線負荷回路Ｎチャネルトランジ
スタ Ｔ３、Ｔ４・・・メモリセルアクセス用Ｎチャネルトラ
ンジスタ Ｔ５、Ｔ６・・・メモリセル駆動Ｎチャネルトランジス
タ ＨＲ１、ＨＲ２・・・メモリセル高抵抗負荷 ＢＬ、ＢＬＢ・・・ビット線 ＷＬ・・・メモリセル選択信号 ＶＤＤ・・・電源線 ＩＤ・・・イオン打ち込み方向 ＲＬＤＤ、ＲＬ１、ＲＬ２・・・寄生抵抗 １・・・ゲート電極 ２、３・・・サイドウォール ４、５、８、９・・・薄いＮ型不純物領域 ６、７、１０、１１・・・濃いＮ型不純物領域
スタ Ｔ３、Ｔ４・・・メモリセルアクセス用Ｎチャネルトラ
ンジスタ Ｔ５、Ｔ６・・・メモリセル駆動Ｎチャネルトランジス
タ ＨＲ１、ＨＲ２・・・メモリセル高抵抗負荷 ＢＬ、ＢＬＢ・・・ビット線 ＷＬ・・・メモリセル選択信号 ＶＤＤ・・・電源線 ＩＤ・・・イオン打ち込み方向 ＲＬＤＤ、ＲＬ１、ＲＬ２・・・寄生抵抗 １・・・ゲート電極 ２、３・・・サイドウォール ４、５、８、９・・・薄いＮ型不純物領域 ６、７、１０、１１・・・濃いＮ型不純物領域
Claims (1)
- 【請求項１】イオン打ち込みにより不純物領域が形成さ
れ少なくとも一組のトランジスタ対を含むビット線負荷
回路を有し、前記ビット線負荷回路により複数のメモリ
セルが接続されるビット線の電位が所定電位に設定され
る半導体記憶装置において、 基板面に垂直な軸とイオン打ち込み方向との間に１゜以
上の角度が生ずる方向に対し、少なくとも前記一組のト
ランジスタ対のチャネル方向が垂直となるよう配置され
ることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3215241A JPH0555523A (ja) | 1991-08-27 | 1991-08-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3215241A JPH0555523A (ja) | 1991-08-27 | 1991-08-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555523A true JPH0555523A (ja) | 1993-03-05 |
Family
ID=16669059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3215241A Pending JPH0555523A (ja) | 1991-08-27 | 1991-08-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555523A (ja) |
-
1991
- 1991-08-27 JP JP3215241A patent/JPH0555523A/ja active Pending
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