KR20020072769A - 프리챠지 회로 및 이를 이용한 반도체 장치 - Google Patents

Abstract

본 발명은 프리챠지 속도의 저하를 억제하는 것을 과제로 한다. 비트선과 전원 전위(VDD) 사이에 접속된 PMOS 트랜지스터(Q6, Q7)와, 비트선쌍 사이에 접속된 PMOS 트랜지스터(Q2, Q5, Q8, Q11)와, 비트선 사이에 접속된 PMOS 트랜지스터(Q21 및 Q23)를 구비하고, 각 PMOS 트랜지스터의 게이트 전극은 프리챠지 제어 신호선(PCG)에 접속된다. 종래 회로에서 생략되는 트랜지스터는 이웃하는 비트선쌍의 이웃하는 비트선 사이를 도통시키는 PMOS 트랜지스터(Q21, Q23)으로 보충된다. 이웃하는 비트선쌍의 이웃하는 비트선 사이를 도통시키는 트랜지스터의 수는 2 비트선쌍에 대해 1개이며, 또, 이웃하는 단위 프리챠지 회로의 트랜지스터 배치가 면 대칭이기 때문에 비트선(*B2, B3)을 단락하는 트랜지스터가 불필요하게 되어, 1 비트선쌍에 대한 프리챠지 회로의 PMOS 트랜지스터 수는 2.5개보다 적다.

Description

프리챠지 회로 및 이를 이용한 반도체 장치{PRECHARGE CIRCUIT WITH SMALL WIDTH}

본 발명은 신호 전위에서 한 쌍의 상보 신호선 사이에 전위차를 생기게 하기 전에 상기 상보 신호선을 동전위로 충전하는 프리챠지(precharge) 회로 및 이를 이용한 반도체 장치에 관한 것이다.

도 6의 (B)는 종래의 SRAM 회로의 프리챠지 회로와 메모리 셀 어레이의 일부를 나타낸다. 이하, 일반적으로 부호 X와 *X는 상보 신호선을 나타낸다.

4 트랜지스터의 메모리 셀(MC1)에 대한 판독 또는 기록 전에, 비트선(B1, *B1)을 전원 전위(VDD)로 프리챠지하기 위해서, 비트선(B1, *B1) 사이에 PMOS 트랜지스터(Q2)가 접속되고, 비트선 B1과 전원 전위(VDD) 사이 및 비트선 *B1과 전원 전위(VDD) 사이에 각각 PMOS 트랜지스터(Q1, Q3)가 접속된다.

예컨대 비트선(B1, *B1)이 각각 고레벨 및 저레벨일 경우, 프리챠지 제어 신호선(PCG)이 고레벨이 되면, 전류는 전원 전위(VDD)에서 PMOS 트랜지스터(Q3)를 지나 비트선(*B1)으로, 비트선(B1)에서 PMOS 트랜지스터(Q2)를 지나 비트선(*B1)으로, 전원 전위(VDD)에서 Q1을 지나 비트선(B1)으로, 또한 전원 전위(VDD)에서 PMOS 트랜지스터(Q1, Q2)를 지나 비트선(*B1)으로 흘러, 비트선(B1, *B1)이 전원 전위(VDD)로 된다. 이 방식은 다른 비트선쌍의 프리챠지에도 적용된다.

도 6의 (A)은 도 6의 (B) 가운데 프리챠지 회로의 트랜지스터와 그 접촉부의 레이아웃을 나타낸다.

트랜지스터 윗쪽의 금속 배선층에 형성된 비트선(B1, *B1)은 각각, 접촉부(B1C, *B1C)를 통해 이웃하는 PMOS 트랜지스터에 공통의 P형 영역(11, 12)에 접속된다. 트랜지스터 윗쪽의 전원 배선층에 형성된 전원 배선(VDD)은 접촉부(C1, C2)를 통해 각각, 이웃하는 PMOS 트랜지스터에 공통의 P형 영역(13, 14)에 접속된다.

PMOS 트랜지스터(Q1∼Q3)의 게이트 전극(15∼17)은 서로 평행하기 때문에, 게이트 전극 사이에 충분한 넓이의 P형 영역을 확보할 수 있어, 트랜지스터의 온 저항을 작게 하여 고속으로 프리챠지하는 것이 가능해진다. 또한, 게이트 전극 사이가 제조상 단락하는 것을 방지할 수가 있다.

최근의 메모리에서는 고기억 밀도화에 따라 메모리 셀 피치가 축소되어, 메모리 셀 어레이의 디자인 룰이 주변 회로보다도 엄격해지고 있다. 이 때문에, 프리챠지 회로의 3 트랜지스터 폭(W1)=3d(d는 프리챠지 회로의 트랜지스터 피치)을 메모리 셀 피치 내에 수용할 수 없게 되어, 결과적으로 고기억 밀도화가 방해받는다는 문제가 생기고 있다.

쿼터 미크론 기술 이전에는 이러한 문제가 생길 경우, 프리챠지 회로의 트랜지스터에 절곡된(bent) 게이트 전극을 사용함으로써, 3 트랜지스터 폭(W1)의 단축이 가능했다. 그러나, 쿼터 미크론 기술 이후에는 절곡된 게이트 전극을 사용하면, 절곡된 게이트 전극의 서로 접근하는 부분 사이가 좁아져, 트랜지스터의 온 저항이 증가하는 동시에, 제조상의 단락에 의해 수율이 저하하기 때문에, 그와 같은 레이아웃은 사실상 사용 불가능하다.

일본국 특허 공개 평3-209690호 공보에는 상기 3 트랜지스터의 프리챠지 회로에서 비트선쌍의 한쪽과 전원 전위(VDD) 사이의 트랜지스터를 생략한 2 트랜지스터의 프리챠지 회로가 개시되어 있다.

그러나, 이 트랜지스터를 생략함으로 인해, 예컨대 생략된 쪽의 비트선이 저레벨일 때, 이 비트선을 고레벨로 프리챠지하는 속도가 늦어지기 때문에, 메모리 액세스 시간이 길어지는 원인이 된다.

본 발명의 목적은 프리챠지되는 1 신호선쌍에 대한 프리챠지 회로의 폭을 단축하는 동시에, 프리챠지 속도의 저하를 억제하는 것이 가능한 프리챠지 회로 및 이를 이용한 반도체 장치를 제공하는 데에 있다.

도 1은 본 발명의 제1 실시예에 따른 메모리 셀 어레이에 적용된 프리챠지 회로를 나타내는 도면이다.

도 2는 본 발명의 제2 실시예에 따른 메모리 셀 어레이에 적용된 프리챠지 회로를 나타내는 도면이다.

도 3은 본 발명의 제3 실시예에 따른 메모리 셀 어레이에 적용된 프리챠지 회로를 나타내는 도면이다.

도 4는 본 발명의 제4 실시예에 따른 메모리 셀 어레이에 적용된 프리챠지 회로를 나타내는 도면이다.

도 5는 도 4의 프리챠지 회로의 트랜지스터와 그 접촉부의 레이아웃을 나타내는 도면이다.

도 6은 종래의 SRAM 회로의 프리챠지 회로와 메모리 셀 어레이의 일부를 나타내는 도면이다.

<도면의 주요부분에 대한 부호의 설명>

B1∼B4, *B1∼*B4 : 비트선

MC11∼MC44 : 메모리 셀

Q1∼Q12, Q21∼Q23 : PMOS 트랜지스터

B1C∼B4C, *B1C∼*B4C, C1, C2, C4 : 접촉부

11∼14 : P형 영역

15∼17, 21∼28 : 게이트 전극

PCG : 프리챠지 제어 신호선

VDD : 전원 전위

본 발명의 일 실시예의 프리챠지 회로에서는 제1 신호선의 제1 단측(端側)과 상기 소정 전위 사이 및 제2 신호선의 제2 단측과 상기 소정 전위 사이에 각각 접속되는 제1 및 제2 스위칭 트랜지스터와, 상기 제1 단측 및 상기 제2 단측에서 상기 제1 및 제2 신호선 사이에 각각 접속되는 제3 및 제4 스위칭 트랜지스터를 갖는다.

이 구성에 의하면, 1 신호선쌍의 제1 및 제2 단(端) 각각에 대한 프리챠지 회로의 스위칭 트랜지스터가 2개이기 때문에, 종래의 3개인 경우보다 신호선과 직각인 방향의 폭을 좁게 할 수 있어, 고기억 밀도화가 가능해진다.

또, 제2 신호선의 제1 단측에서 제2신호선과 소정 전위와의 사이의 스위칭 트랜지스터가 생략되어 있는 데에 대하여, 제2 신호선의 제2단측에서는 생략되어 있지 않고, 마찬가지로, 제1 신호선의 제2단측에서 제1 신호선과 소정 전위와의 사이의 스위칭 트랜지스터가 생략되어 있는 데에 대하여, 제1 신호선의 제1 단측에서는 생략되지 않기 때문에, 스위칭 트랜지스터의 생략에 의한 프리챠지 속도의 저하가 억제된다.

본 발명의 제2 실시예의 프리챠지 회로에서는 각 신호선쌍에 대해서, 한쪽의 신호선과 상기 소정 전위 사이에 접속되는 제1 스위칭 트랜지스터와, 쌍을 이루는 신호선 사이에 접속되는 제2 스위칭 트랜지스터를 구비하고, 이웃하는 신호선쌍의 이웃하는 신호선 사이에 접속되는 제3 스위칭 트랜지스터를 구비한다.

이 구성에 의하면, 상기 생략된 트랜지스터가, 전(全) 비트선 사이를 도통시키는 제3 스위칭 트랜지스터로 보충되기 때문에, 프리챠지 속도의 저하가 억제된다. 또, 이웃하는 신호선쌍에 대하여 하나의 제3 스위칭 트랜지스터가 추가되기 때문에, 하나의 신호선쌍에 대한 프리챠지 회로의 스위칭 트랜지스터의 수는 2.5개로, 종래의 3개인 경우보다 신호선과 직각인 방향의 폭을 좁게 할 수 있어, 고기억밀도화가 가능해진다.

본 발명의 다른 목적, 구성 및 효과는 이하의 설명으로부터 분명해진다.

이하, 도면을 참조하여 본 발명의 실시예를 설명한다.

[제1 실시예]

도 1은 본 발명의 제1 실시예에 따른 메모리 셀 어레이에 적용된 프리챠지 회로를 나타낸다. 도 1에서는 간편한 도시를 위해, 4행 4열의 메모리 셀(MC11∼MC44)을 각각 블록으로 표시한다.

비트선(B1∼B4 및 *B1∼*B4)은 비트 데이터의 판독 및 기록용이며, 메모리 셀 어레이의 각 열에 비트선쌍이 구비되어 있다. 각 비트선쌍의 프리챠지 회로는 비트선쌍의 일단측 및 타단측의 양쪽에 형성된다.

제1 비트선쌍 비트선(B1, *B1)에 대해서는 비트선(B1)의 일단측과 전원 전위(VDD) 사이 및 비트선(*B1)의 타단측과 전원 전위(VDD) 사이에 각각 PMOS 트랜지스터(Q1, P3)가 접속되고, 상기 일단측 및 타단측의 비트선(B1, *B1) 사이에 각각 PMOS 트랜지스터(Q2, P2)가 접속된다. PMOS 트랜지스터(Q1, Q2, P2, P3)의 게이트는 모두 프리챠지 제어 신호선(PCG)에 접속된다.

이 방식은 다른 비트선쌍에도 마찬가지로 적용된다.

다음에, 상술한 바와 같이 구성된 회로의 동작을 설명한다.

메모리 셀 행의 선택전에, 프리챠지 제어 신호선(PCG)이 소정 시간 동안 고레벨이 되어, 전체 비트선에 대한 프리챠지가 동시에 행해진다.

예컨대 전회(前回)의 데이터 판독에 의해 비트선(B1,및 *B1)이 각각 고레벨및 저레벨일 경우, 프리챠지 제어 신호선(PCG)이 고레벨이 되면, 전류는 비트선(B1)에서 PMOS 트랜지스터(Q2, P2)의 각각을 지나 비트선(*B1)으로, 전원 전위(VDD)에서 PMOS 트랜지스터(P3)를 지나 비트선(*B1)으로, 또한 전원 전위(VDD)에서 PMOS 트랜지스터(Q1, Q2)를 지나 비트선(*B1)으로 흘러, 비트선(*B1)의 전위가 상승한다. 비트선(B1)에서 PMOS 트랜지스터(Q2, P2)의 각각을 지나 비트선(*B1)으로 전류가 흐름으로써 비트선(B1)의 전위가 저하되면, 이것을 보충하도록 전원 전위(VDD)에서 PMOS 트랜지스터(Q1)를 지나 비트선(B1)으로, 또한 전원 전위(VDD)에서 PMOS 트랜지스터(P3 및 P2)를 지나 비트선(B1)으로 전류가 흐른다. 이렇게 하여, 비트선(B1, *B1)이 전원 전위(VDD)가 된다.

다른 비트선에 관해서도 마찬가지이다.

본 제1 실시예에서는 1 비트선쌍의 각 양단에 대한 프리챠지 회로가 2 트랜지스터로 구성되기 때문에, 종래의 3 트랜지스터의 경우보다 비트선과 직각인 방향의 폭을 좁게 할 수 있어, 고기억 밀도화가 가능해진다.

또, 비트선(*B1)의 일단측에서는 비트선(*B1)과 전원 전위(VDD) 사이에 트랜지스터가 생략되어 있지만, 비트선(*B1)의 타단측에서는 생략되지 않고, 마찬가지로, 비트선(B1)의 타단측에서는 비트선(B1)과 전원 전위(VDD) 사이의 트랜지스터가 생략되어 있지만, 비트선(B1)의 일단측에서는 생략되어 있지 않기 때문에, 트랜지스터 생략에 의한 프리챠지 속도의 저하가 억제된다.

[제2 실시예]

도 2는 본 발명의 제2 실시예에 따른 메모리 셀 어레이에 적용된 프리챠지회로를 나타낸다.

이 프리챠지 회로는 각 비트선쌍의 일단측에만 형성된다. 도 1의 비트선쌍의 일단측의 프리챠지 회로와 마찬가지로, 전원 전위(VDD)와 비트선쌍의 한쪽 사이의 트랜지스터가 생략된다. 이 생략에 의한 프리챠지 속도의 저하를 전체적으로 적은 수의 트랜지스터로 보충하기 위해서, 이웃하는 비트선쌍의 이웃하는 비트선 사이를 프리챠지시에 등화하기(equalizing) 위한 트랜지스터가 접속된다. 즉, 비트선(*B1, B2) 사이, 비트선(*B2, B3) 사이, 비트선(*B3, B4) 사이에 각각, PMOS 트랜지스터(Q21∼23)가 접속된다. PMOS 트랜지스터(Q21∼Q23)의 게이트는 모두 다른 트랜지스터와 마찬가지로 프리챠지 제어 신호선(PCG)에 접속된다.

제어 신호선(PCG)이 고레벨이 되면, 프리챠지 회로의 전(全) 트랜지스터가 온이 된다.

예컨대 비트선(*B1)은 PMOS 트랜지스터(Q2)를 통해 비트선(B1)과 도통하는 동시에, PMOS 트랜지스터(Q21) 및 다른 트랜지스터를 통해 비트선(B2, *B2, B3, *B3, B4 및 *B4) 및 전원 전위(VDD)와도 도통하기 때문에, 비트선(*B1)과 전원 전위(VDD) 사이에 생략된 트랜지스터에 의한 프리챠지 속도의 저하가 억제된다.

또, 메모리 셀 피치에 대한 프리챠지 트랜지스터가 2.5개이기 때문에, 종래의 3개인 경우보다 프리챠지 회로의 폭을 좁게 할 수 있어, 고기억 밀도화가 가능해진다.

[제3 실시예]

도 3은 본 발명의 제3 실시예에 따른 메모리 셀 어레이에 적용된 프리챠지회로를 나타낸다.

이 프리챠지 회로에서는 각 비트선쌍에 대해 하나의 트랜지스터를 생략하는 동시에, 이웃하는 비트선쌍의 이웃하는 비트선 사이에 등화용 트랜지스터가 접속되는 점에서, 도 2의 프리챠지 회로와 동일하다.

도 2의 회로와의 차이점은 이웃하는 비트선쌍의 양 프리챠지 회로가 메모리 셀 열의 경계선에 대해 대칭으로 배치되어 있는 점이다. 즉, PMOS 트랜지스터(Q21∼Q23)의 각각에 대해서, 그 양측의 단위 프리챠지 회로의 트랜지스터가 대칭으로 배치된다.

이 제3 실시예에 의해서도, 상기 제2 실시예와 같은 효과를 얻을 수 있다.

[제4 실시예]

도 4는 본 발명의 제4 실시예에 따른 메모리 셀 어레이에 적용된 프리챠지 회로를 나타낸다.

이 프리챠지 회로에서는 도 3의 이웃하는 비트선쌍 사이의 PMOS 트랜지스터(Q22)의 양측에 존재하는 PMOS 트랜지스터(Q6 및 Q7) 각각이 PMOS 트랜지스터(Q22)의 일단과 전원 전위(VDD) 사이 및 PMOS 트랜지스터(Q22) 타단과 전원 전위(VDD) 사이에 접속되기 때문에, 전원 전위 접속 트랜지스터의 생략을 보충하기 위한 등화용 트랜지스터(Q22)를 생략하더라도 그 영향은 작다. 이 때문에, 이러한 PMOS 트랜지스터(Q22)가 생략된다.

도 5의 (A)는 도 4의 프리챠지 회로의 트랜지스터와 그 접촉부의 레이아웃을 나타낸다. 도 5의 (B)는 이 레이아웃에 대응한 프리챠지 회로와 메모리 셀 어레이의 일부를 나타내는 회로도이다.

트랜지스터 윗쪽의 금속 배선층에 형성된 비트선(B1∼B4, *B1∼*B4)은 각각, 접촉부 홀을 지나는 접촉부(B1C∼B4C, *B1C∼*B4C)를 통해, 이웃하는 트랜지스터에 공통인 P형 영역에 접속된다. 트랜지스터 윗쪽의 전원 배선층에, 프리챠지 회로의 트랜지스터 열과 평행하게 형성된 전원 배선(VDD)은 접촉부(C4)을 통해, 이웃하는 트랜지스터에 공통인 P형 영역에 접속된다. 게이트 전극(21∼28)은 트랜지스터의 게이트 전극이다.

본 제4 실시예에 따르면, 도 6의 (A)과 같이 비트선과 직각인 방향으로 프리챠지 회로용 트랜지스터를 1열로 배치하여, 트랜지스터의 게이트 전극(21∼28)을 서로 평행하게 할 수 있기 때문에, 게이트 전극을 절곡함에 의한 트랜지스터의 온 저항 증가 및 제조상의 단락에 의한 반도체 집적 회로 장치의 수율 저하가 방지된다.

또, 하나의 비트선쌍에 대한 프리챠지 회로의 폭은 도 6의 (A)의 3d에 대해 2.5d로 고기억 밀도화가 가능해진다.

또, 본 발명에는 이 밖에도 여러 가지 변형예가 포함된다.

예컨대, 상기 실시예에서는 SRAM 회로의 메모리 셀이 4 트랜지스터로 구성된 경우를 설명했지만, 크로스 접속된 PM0S 트랜지스터쌍을 추가로 포함하는 6 트랜지스터 구성도 좋다. 또, 본 발명은 SRAM 회로뿐만 아니라 신호선쌍을 프리챠지하는 각종 메모리 회로 및 그 밖의 회로에 적용 가능하다.

또한, 프리챠지는 신호선쌍을 동전위로 하는 것이면 좋으며, 저레벨, 또는고레벨과 저레벨의 중간 전위로 프리챠지하는 경우라도 좋다.

또, 스위칭 트랜지스터는 온/오프 제어할 수 있는 것이면 되며, FET에 한정되지 않고, 바이폴라 트랜지스터라도 좋다.

본 발명에서는 프리챠지되는 1 신호선쌍에 대한 프리챠지 회로의 폭을 단축하는 동시에, 프리챠지 속도의 저하를 억제할 수 있다.

Claims (6)

1. 제1 및 제2 신호선을 소정 전위로 프리챠지하는 프리챠지 회로에 있어서,

   상기 제1 신호선의 제1 단측(端側)과 상기 소정 전위 사이 및 상기 제2 신호선의 제2 단측과 상기 소정 전위 사이에 각각 접속되는 제1 및 제2 스위칭 트랜지스터와,

   상기 제1 단측 및 상기 제2 단측에서 상기 제1 및 제2 신호선 사이에 각각 접속되는 제3 및 제4 스위칭 트랜지스터를 구비하는 것을 특징으로 하는 프리챠지 회로.
2. 복수의 신호선쌍을 소정 전위로 프리챠지하는 프리챠지 회로에 있어서,

   각 신호선쌍에 대해, 한쪽의 신호선과 상기 소정 전위 사이에 접속되는 제1 스위칭 트랜지스터와, 쌍을 이루는 신호선 사이에 접속되는 제2 스위칭 트랜지스터를 구비하고,

   이웃하는 신호선쌍의 이웃하는 신호선 사이에 접속되는 제3 스위칭 트랜지스터를 구비하는 것을 특징으로 하는 프리챠지 회로.
3. 제2항에 있어서, 상기 이웃하는 신호선쌍의 한쪽에 접속되는 상기 제1 내지 제3 스위칭 트랜지스터와 다른 쪽에 접속되는 상기 제1 내지 제3 스위칭 트랜지스터가 서로 면 대칭으로 배치되어 있는 것을 특징으로 하는 프리챠지 회로.
4. 제3항에 있어서, 상기 제3 스위칭 트랜지스터의 양측에 이웃하는 스위칭 트랜지스터가 모두 상기 제1 스위칭 트랜지스터일 경우, 상기 제3 스위칭 트랜지스터가 생략되는 것을 특징으로 하는 프리챠지 회로.
5. 제4항에 있어서, 상기 복수의 신호선쌍의 각각에 접속된 상기 제1 내지 제3 스위칭 트랜지스터는 상기 복수의 신호선쌍과 직각인 방향으로 일렬로 나란히 늘어서 있고, 이웃하는 스위칭 트랜지스터의 이웃하는 전극이 공통인 것을 특징으로 하는 프리챠지 회로.
6. 제1항 내지 제5항 중의 어느 한 항에 기재한 프리챠지 회로가 형성되어 있는 것을 특징으로 하는 반도체 장치.