CN104183568A - 半导体器件 - Google Patents

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Abstract

一种半导体器件可以包括：电压供应单元，适用于供应电压；第一导线，与所述电压供应单元耦接；第二导线，形成在所述第一导线之上；电压接触插塞，形成在所述第二导线之上；电压传输线，形成在所述电压接触插塞之上；以及开关元件，适用于切换从电压传输线传送的电压。

Description

半导体器件
相关申请的交叉引用
本申请要求2013年5月27日向韩国知识产权局提交的申请号为10-2013-0059713的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
各种实施例总体而言涉及一种电子器件。
背景技术
随着半导体器件的集成度增加，存储器单元的尺寸减小，且因此，制造工艺的难度水平增加。近来，由于在沟道与半导体衬底水平而布置的二维（2D）半导体器件的集成度增加方面的限制，提出了具有垂直沟道的三维（3D）半导体器件。
3D半导体器件的存储器单元阵列包括多个存储块。每个存储块包括相对于半导体衬底的表面垂直设置的多个单元串。更具体地，单元串包括沿着与半导体衬底的表面垂直的方向形成的垂直沟道、漏极选择晶体管、存储器单元以及源极选择晶体管。漏极选择晶体管、存储器单元以及源极选择晶体管沿着垂直沟道形成。
由于具有垂直沟道的3D半导体器件的单元串的高度比2D半导体器件的单元串的高度高，所以可以根据单元串从2D到3D的结构改变来修改配置成对存储器单元进行编程、读取和擦除的外围电路的结构。
外围电路经由电压线或接地线来接收电源电压、接地电压或者其他各种电压电平，并且基于从控制电路输出的各种控制信号来操作。具体地，在外围电路之中，经由位线与单元串耦接的页缓冲器包括多个元件，诸如锁存器、预充电开关和放电开关。在这些元件之中，被配置成传送电源电压、接地电压或者具有各种电平的电压的开关元件在适当供应电压时也可能发生故障，由此使半导体器件的可靠性恶化。
发明内容
各种实施例涉及一种半导体器件。
在本发明的一个示例性实施例中，一种半导体器件可以包括：电压供应单元，适用于供应电压；第一导线，与电压供应单元耦接；第二导线，形成在第一导线之上；电压接触插塞，形成在第二导线之上；电压传输线，形成在电压接触插塞之上；以及开关元件，适用于切换从电压传输线传送的电压。
在本发明的另一个示例性实施例中，一种半导体器件可以包括：栅极线，形成在衬底的第一区域；结区，被形成为与栅极线接触；第一栅接触插塞，形成在结区之上；第二栅接触插塞，形成在第一栅接触插塞之上；第一导线，形成在衬底的第二区域；第二导线，形成在第一导线之上；电压接触插塞，形成在第二导线之上；以及电压传输线，适用于将第二栅接触插塞与电压接触插塞耦接。
在本发明的另一个示例性实施例中，一种半导体器件可以包括：存储器单元阵列，包括垂直存储串；多个线，耦接在垂直存储串之上；开关元件，包括结区和栅极线；栅接触插塞，与结区耦接；第一导线；第二导线，形成在第一导线之上；电压接触插塞，形成在第二导线之上；以及电压传输线，适用于将栅接触插塞与电压接触插塞耦接，其中，电压传输线形成在与所述多个线相同的平面上。
附图说明
图1是说明根据本发明的一个实施例的半导体器件的一部分的框图；
图2是详细地说明图1中所示的存储器单元阵列的三维视图；
图3是说明图1中所示的页缓冲器单元的示意性电路图；
图4是说明根据本发明的一个实施例的电压线和元件之间的布置的布局图；
图5是详细地说明沿着图4中所示的X-X’方向截取的截面的截面图；
图6是详细地说明沿着图4中所示的Y-Y’方向截取的截面的截面图；以及
图7是详细地说明根据本发明的一个实施例的电压线的耦接关系的三维视图。
具体实施方式
在下文中，将参照附图详细地描述各种实施例。提供附图以使本领域的普通技术人员理解本公开的实施例的范围。然而，本发明可以用不同的方式实施，而不应解释为限制于本文所列的实施例。确切地说，提供这些实施例使得本公开充分与完整，并向本领域技术人员充分传达本发明的范围。在本公开中，附图标记在本发明的不同附图与实施例中与相同编号的部分直接相对应。
附图并非按比例绘制，并且在某些情况下，为了清楚地示出实施例的特征可能夸大比例。应当容易理解的是，本公开中的“在…上”和“在…之上”的含义应当采用最广义的方式来解释，使得“在…上”的意思不仅是“直接在某物上”，还包括在具有中间特征或中间层的情况下“在某物上”的意思；而“在…之上”的意思不仅指直接在顶部上，还可以是在具有中间特征或中间层的情况下在某物的顶部上的意思。也应当注意的是，在本说明书中，“连接/耦接”不仅表示一个部件直接与另一个部件耦接，还表示经由中间部件与另一个部件间接耦接。另外，只要不在句子中特意提及，单数形式可以包括复数形式。
图1是说明根据本发明的一个实施例的半导体器件的一部分的框图。
参见图1，半导体器件100可以包括：存储器单元阵列110，适用于储存数据；页缓冲器单元120，经由位线BL与存储器单元阵列110耦接，适用于发送/接收数据；以及电压供应单元130，适用于供应电源电压VCC、接地电压VSS或者具有各种电平的电压。半导体器件还可以包括各种外围电路和控制电路，本文将不再赘述。
图2是详细地说明图1中所示的存储器单元阵列的三维视图。
由于图2是为了帮助理解来说明三维存储器单元阵列110的三维视图，所以配置可以根据半导体器件而改变。
参见图2，三维半导体器件的存储器单元阵列110可以包括多个存储块。存储块可以包括多个垂直存储串（string），所述多个垂直存储串沿着与半导体衬底的表面垂直的方向形成。垂直存储串可以包括垂直沟道层CV2和多个存储器单元，所述多个存储器单元沿着垂直沟道层CV2分隔开的同时被层叠。存储器单元可以与字线WL0至WL15耦接。管道栅PG1可以形成在垂直存储串的垂直沟道层CV2的最下部。位线BL或者源极线（未示出）可以耦接在垂直存储串的垂直沟道层CV2的最上部。
线MWL0至MWL15、MDSL1至MDSL8、MCSL1至MCSL4以及MPG1可以分别与接触插塞CP、漏极选择线（未示出）、公共源极线（未示出）以及管道栅PG1耦接，所述接触插塞CP沿着字线WL0至WL15的垂直方向穿通。沿垂直方向穿通同一漏极选择线的位于垂直沟道层CV2之上的接触插塞CP可以与不同的位线BL耦接。绝缘层（未示出）可以形成在每个线之间以使线电绝缘。
图3是说明图1中所示的页缓冲器单元的示意性电路图。
图3是说明页缓冲器单元的图，以便描述传送从电压供应单元130供应的电压的开关元件。页缓冲器单元可以根据半导体器件而变化。
参见图3，经由位线BLe至BLo与存储器单元阵列110耦接的页缓冲器单元120可以包括多个页缓冲器PB。由于页缓冲器PB可以被形成为彼此大体相同，所以出于方便而在图3中仅描述一个页缓冲器PB。每个页缓冲器PB可以包括：多个锁存器LAT，适用于储存数据；预充电电路PS，适用于将预定的线或者节点预充电，或者将电源电压VCC传送至预定的线或节点；放电电路DS，适用于将预定的线或节点放电；以及多个开关元件，适用于传送数据或信号。锁存器LAT可以由多个反相器形成，并且电源电压VCC和接地电压VSS可以被供应至每个反相器。预充电电路PS可以由PMOS晶体管形成。电源电压VCC可以供应至PMOS晶体管的漏极，并且要被预充电的线可以与PMOS晶体管的源极耦接。放电电路DS可以由NMOS晶体管形成。要被放电的线可以与耦接至接地电压VSS的NMOS晶体管的漏极耦接。这里，预定的线或节点与接地电压VSS的耦接意味着预定的线或节点与接地端子耦接。电压供应单元130可以将电源电压VCC、接地电压VSS或具有各种电平的电压供应至锁存器LAT、预充电电路PS以及放电电路DS。
图4是说明根据本发明的一个实施例的电压线和元件之间的布置的布局图。
参见图4，示出了页缓冲器PB所包括的元件之中的传送电源电压VCC的开关元件TR。每个开关元件TR可以包括栅极线GL和与栅极线GL的两个端部接触的结区AC。与电压供应单元130耦接并且供应有电源电压VCC的电压线PL被布置成与开关元件TR分隔开。形成在开关元件TR和电压线PL之上的多个线PCL和MCL可以被布置成传送电源电压或操作信号。例如，线PCL和MCL可以包括电压传输线PCL和信号传输线MCL。电压传输线PCL可以与电压线PL和开关元件TR电连接在一起。电压传输线PCL可以经由栅接触插塞GCT与开关元件TR的结区AC耦接，以及可以经由电压接触插塞PCT与电压线PL耦接。
图5是详细地说明沿着图4中所示的X-X’方向截取的截面的截面图。
参见图5，电压线PL可以形成在半导体衬底501之上，并且层间绝缘层507可以形成在电压线PL之上。多个电压接触插塞PCT可以被形成为穿通层间绝缘层507与电压线PL接触，并且电压传输线PCL可以被形成在电压接触插塞PCT之上。多个信号传输线MCL可以在层间绝缘层507之上被形成与电压传输线PCL的方向平行。
电压线PL可以包括顺序地层叠在半导体衬底501之上的第一导线503和第二导线505。第一导线503可以是与形成开关元件TR的栅极线GL同时形成的导电层，并且可以由与栅极线GL相同的材料形成。例如，第一导线503可以由多晶硅形成。由于电压线PL的第一导线503可以与形成栅极线GL同时形成，所以第一导线503的高度H1可以与栅极线GL的高度相同。这里，高度H1可以与第一导线503或栅极线GL的厚度相同。
第二导线505可以是导电层，以易于将电压传输线PCL和第一导线503电连接以及易于形成电压接触插塞PCT。由于在3D器件中存储器单元沿着与半导体衬底的表面垂直的方向层叠，所以用于传送各种电压的线MWL0至MWL15、MDSL1至MDSL8、MCSL1至MCSL4、MPG1以及BL可以在高度上变化。因此，第二导线505可以形成为易于促成第一导线503与电压传输线PCL之间的电连接。
第二导线505的高度H2可以比第一导线503的高度H1大。高度H2可以考虑电压接触插塞PCT的宽度和高度来设定。为了形成电压接触插塞PCT，可能需要形成接触孔。由于刻蚀工艺的特性，接触孔的上部的宽度可能被形成得比接触孔的下部的宽度窄。为了增加接触孔的高度，可能要增大接触孔的宽度，这可能导致半导体器件尺寸增大。由于第二导线505被形成为具有与设定的高度H2那么高的足够高度，所以可以降低用以形成电压接触插塞PCT的接触孔的高度H3，且因此可以使接触孔的宽度变窄。
第二导线505的高度H2可以比电压接触插塞PCT的高度H3大。另外，将接触孔的宽度变窄减小了通过利用导电材料来填充接触孔内部而形成的电压接触插塞PCT的上部的宽度，且因此也可以减小半导体器件的尺寸。例如，第二导线505的高度H2可以被形成为2μm，这可以根据器件设计而变化。
由于形成在电压接触插塞PCT之下的电压线PL的宽度可以被形成得窄，所以半导体器件的整体尺寸可以减小。高度H2可以与第二导线505的厚度相同。
第二导线505可以形成为第一导线503之上的线。为了减小电压线PL的电阻，第二导线505可以由电阻比多晶硅的电阻低的材料形成。例如，第二导线505可以由钨形成。
在将层间绝缘层507形成在第二导线505之上后，可以通过部分地刻蚀层间绝缘层507、形成部分地暴露出第二导线505的接触孔、以及利用导电材料填充接触孔内部来形成电压接触插塞PCT。电压接触插塞PCT可以由与第二导线505相同的材料形成。例如，电压接触插塞PCT可以由钨形成。
图6是详细地说明沿着图4中所示的Y-Y’方向截取的截面的截面图。
参见图6，栅极线GL和电压线PL可以形成在半导体衬底501之上。例如，栅极线GL可以形成在其中形成有结区AC的半导体衬底501的一部分之上。结区AC可以接触栅极线GL的两个端部，并且电压线PL的第一导线503和第二导线505顺序地层叠在半导体衬底501之上。层间绝缘层502可以形成在形成有栅极线GL和第一导线503的半导体衬底501之上。
栅接触插塞GCT可以包括利用相同材料同时形成的第一栅接触插塞GCT1和第二导线505。例如，第一栅接触插塞GCT1和第二导线505可以由钨形成。
在下文中，将详细地描述形成第一栅接触插塞GCT1和第二导线505的方法。
可以通过部分地暴露出层间绝缘层502来形成部分地暴露出栅极线GL之间的结区AC的接触孔和部分地暴露出第一导线503的沟槽。可以通过利用导电材料填充接触孔和沟槽来形成第一栅接触插塞GCT1和第二导线505。第一栅接触插塞GCT1和第二导线505可以被形成为具有相同的宽度。例如，第一栅接触插塞GCT1的宽度和第二导线505的宽度每个都可以被形成为110nm宽，这可以根据器件设计而变化。第二导线505可以层叠在第一导线503之上，由此形成包括第一导线503和第二导线505的电压线PL。
栅接触插塞GCT可以包括第一栅接触插塞GCT1和第二栅接触插塞GCT2。第二栅接触插塞GCT2可以形成在第一栅接触插塞GCT1之上。电压接触插塞PCT可以形成在第二导线505之上。第二栅接触插塞GCT2和电压接触插塞PCT可以具有大体相同的宽度。第二栅接触插塞GCT2和电压接触插塞PCT可以具有比第一栅接触插塞GCT1和第二导线505的高度H2低的高度H3。因此，第二栅接触插塞GCT2和电压接触插塞PCT可以具有比第一栅接触插塞GCT1和第二导线505的宽度更窄的宽度。高度H3可以与第二栅接触插塞GCT2的厚度或者电压接触插塞PCT的厚度大体相同。层间绝缘层507可以形成在第二栅接触插塞GCT2与电压接触插塞PCT之间。
电压传输线PCL可以形成在第二栅接触插塞GCT2、电压接触插塞PCT以及层间绝缘层507之上。电压传输线PCL可以与第二栅接触插塞GCT2和电压接触插塞PCT耦接。因此，经由电压线PL、电压接触插塞PCT、电压传输线PCL以及栅接触插塞GCT来将电压供应至结区AC。
图7是详细地说明根据本发明的一个实施例的电压线的耦接关系的三维视图。这是将图4至图6组合的三维视图。
参见图7，第一区域被限定为是接收电压的元件（例如，开关元件、节点或线）的区域，而第二区域被限定为是形成电压线PL的区域。例如，第一区域可以是形成页缓冲器单元120的区域。用于开关元件的栅极线GL可以被提供在第一区域中。结区AC可以形成在栅极线GL之间的半导体衬底501处。
第一栅接触插塞GCT1可以形成在结区AC之上，而第二栅接触插塞GCT2可以形成在第一栅接触插塞GCT1之上。层叠的第一栅接触插塞GCT1和第二栅接触插塞GCT2可以是栅接触插塞GCT。
电压传输线PCL可以形成在第二栅接触插塞GCT2之上。用于电压线PL的第一导线503可以形成在半导体衬底501的第二区域中，而用于电压线PL的第二导线505可以形成在第一导线503之上。层叠的第一导线503和第二导线505可以是电压线PL。
高度H1加高度H2表示范围从第一导线503的底部至第二导线505的顶部的高度，可以与从第一栅接触插塞GCT1的底部至第二栅接触插塞GCT2的顶部的高度相同。电压接触插塞PCT可以形成在第二导线505之上。从电压接触插塞PCT的底部至电压接触插塞PCT的顶部的高度H3可以与从第二栅接触插塞GCT2的底部至第二栅接触插塞GCT2的顶部的高度大体相同。
电压传输线PCL可以形成在电压接触插塞PCT之上。从半导体衬底501的顶部至电压传输线PCL的底部的高度可以与从半导体衬底501的顶部至存储器单元阵列的每个线、即图2中所示的MWL0至MWL15、MDSL1至MDSL8、MCSL1至MCSL4、MPG1以及BL的底部的高度相同。可以经由电压线PL、电压接触插塞PCT、电压传输线PCL以及栅接触插塞GCT将电压传送至结区AC。
当将导通电压供应至栅极线GL时，可以在半导体衬底501的一部分处、在栅极线GL的底部形成沟道，所以电压可以被传送至位于栅极线GL的相对侧上的结区AC。
如目前所公开的，具有足够高度的线形的电压线PL防止了电压传输线PCL和电压线PL之间的电阻断。另外，由于具有足够高度的电压线PL可以使电压接触插塞PCT的宽度变窄，所以电压传输线PCL的宽度减小，并且半导体器件的尺寸可以因而减小。
本文的各种实施例中的半导体器件可以便利于制造工艺，并且可以减小电压线的电阻。
根据实施例的半导体器件可以用在三维半导体器件和二维半导体器件二者中，并且可以连续地传送具有各种电平的电压。
本文公开了示例性实施例，尽管使用了特定的术语，但是这些术语的使用应仅以一般性和描述性的意义来解释，并非用于进行限制。在某些情况下，本领域的技术人员清楚的是，自本申请提交起，除非特别指出，否则结合特定实施例所描述的特征、特性和/或元素可以单独使用或者与结合其他实施例所描述的特征、特性和/或元素组合使用。因此，本领域的技术人员将理解的是，在不脱离所附权利要求列举的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。
通过以上实施例可以看出，本申请提供了以下的技术方案。
1.一种半导体器件，包括：
电压供应单元，所述电压供应单元适用于供应电压；
第一导线，所述第一导线与所述电压供应单元耦接；
第二导线，所述第二导线形成在所述第一导线之上；
电压接触插塞，所述电压接触插塞形成在所述第二导线之上；
电压传输线，所述电压传输线形成在所述电压接触插塞之上；以及
开关元件，所述开关元件适用于切换从所述电压传输线传送的电压。
2.如技术方案1所述的半导体器件，其中，所述第一导线具有与所述开关元件的栅极的高度大体相同的高度，并且所述第一导线由与所述开关元件的栅极的材料相同的材料形成。
3.如技术方案2所述的半导体器件，其中，所述第一导线由多晶硅形成。
4.如技术方案1所述的半导体器件，其中，所述第二导线由电阻比所述第一导线的电阻低的材料形成。
5.如技术方案4所述的半导体器件，其中，所述第二导线由钨形成。
6.如技术方案1所述的半导体器件，其中，从所述第二导线的底部至所述第二导线的顶部的高度比从所述电压接触插塞的底部至所述电压接触插塞的顶部的高度大。
7.如技术方案1所述的半导体器件，其中，所述第二导线的宽度比所述电压接触插塞的宽度大。
8.如技术方案1所述的半导体器件，其中，所述电压传输线的宽度与所述电压接触插塞的上部的宽度大体相同。
9.一种半导体器件，包括：
栅极线，所述栅极线形成在衬底的第一区域处；
结区，所述结区形成为与所述栅极线接触；
第一栅接触插塞，所述第一栅接触插塞形成在所述结区之上；
第二栅接触插塞，所述第二栅接触插塞形成在所述第一栅接触插塞之上；
第一导线，所述第一导线形成在所述衬底的第二区域；
第二导线，所述第二导线形成在所述第一导线之上；
电压接触插塞，所述电压接触插塞形成在所述第二导线之上；以及
电压传输线，所述电压传输线适用于将所述第二栅接触插塞与所述电压接触插塞耦接。
10.如技术方案9所述的半导体器件，其中，从所述第一栅接触插塞的底部至所述第一栅接触插塞的顶部的高度与从所述第一导线的底部至所述第二导线的顶部的高度大体相同。
11.如技术方案9所述的半导体器件，其中，从所述第二栅接触插塞的底部至所述第二栅接触插塞的顶部的高度与从所述电压接触插塞的底部至所述电压接触插塞的顶部的高度大体相同。
12.如技术方案9所述的半导体器件，其中，所述第一栅接触插塞的宽度比所述第二栅接触插塞的宽度大。
13.一种半导体器件，包括：
存储器单元阵列，所述存储器单元阵列包括垂直存储串；
多个线，所述多个线与所述垂直存储串的上部耦接；
开关元件，所述开关元件包括结区和栅极线；
栅接触插塞，所述栅接触插塞与所述结区耦接；
第一导线；
第二导线，所述第二导线形成在所述第一导线之上；
电压接触插塞，所述电压接触插塞形成在所述第二导线之上；以及
电压传输线，所述电压传输线适用于将所述栅接触插塞与所述电压接触插塞耦接，
其中，所述电压传输线形成在与所述多个线相同的平面上。
14.如技术方案13所述的半导体器件，其中，所述存储器单元阵列具有三维结构，在所述三维结构中存储器单元彼此分隔开并且沿着与半导体衬底的表面垂直的方向层叠。
15.如技术方案13所述的半导体器件，其中，所述线包括信号传输线和位线中的至少一个，用于传送操作信号。
16.如技术方案13所述的半导体器件，其中，所述栅接触插塞包括形成在所述结区之上的第一栅接触插塞和形成在所述第一栅接触插塞之上的第二栅接触插塞。
17.如技术方案16所述的半导体器件，其中，从所述第一栅接触插塞的底部至所述第一栅接触插塞的顶部的高度与从所述第一导线的底部至所述第二导线的顶部的高度大体相同。
18.如技术方案16所述的半导体器件，其中，从所述第二栅接触插塞的底部至所述第二栅接触插塞的顶部的高度与从所述电压接触插塞的底部至所述电压接触插塞的顶部的高度大体相同。
19.如技术方案13所述的半导体器件，其中，所述第二导线具有沿着所述第一导线形成的线形。
20.如技术方案13所述的半导体器件，其中，从所述第二导线的底部至所述第二导线的顶部的高度比从所述电压接触插塞的底部至所述电压接触插塞的顶部的高度大。

Claims (10)

1.一种半导体器件，包括：
电压供应单元，所述电压供应单元适用于供应电压；
第一导线，所述第一导线与所述电压供应单元耦接；
第二导线，所述第二导线形成在所述第一导线之上；
电压接触插塞，所述电压接触插塞形成在所述第二导线之上；
电压传输线，所述电压传输线形成在所述电压接触插塞之上；以及
开关元件，所述开关元件适用于切换从所述电压传输线传送的电压。
2.如权利要求1所述的半导体器件，其中，所述第一导线具有与所述开关元件的栅极的高度大体相同的高度，并且所述第一导线由与所述开关元件的栅极的材料相同的材料形成。
3.如权利要求2所述的半导体器件，其中，所述第一导线由多晶硅形成。
4.如权利要求1所述的半导体器件，其中，所述第二导线由电阻比所述第一导线的电阻低的材料形成。
5.如权利要求4所述的半导体器件，其中，所述第二导线由钨形成。
6.如权利要求1所述的半导体器件，其中，从所述第二导线的底部至所述第二导线的顶部的高度比从所述电压接触插塞的底部至所述电压接触插塞的顶部的高度大。
7.如权利要求1所述的半导体器件，其中，所述第二导线的宽度比所述电压接触插塞的宽度大。
8.如权利要求1所述的半导体器件，其中，所述电压传输线的宽度与所述电压接触插塞的上部的宽度大体相同。
9.一种半导体器件，包括：
栅极线，所述栅极线形成在衬底的第一区域处；
结区，所述结区形成为与所述栅极线接触；
第一栅接触插塞，所述第一栅接触插塞形成在所述结区之上；
第二栅接触插塞，所述第二栅接触插塞形成在所述第一栅接触插塞之上；
第一导线，所述第一导线形成在所述衬底的第二区域；
第二导线，所述第二导线形成在所述第一导线之上；
电压接触插塞，所述电压接触插塞形成在所述第二导线之上；以及
电压传输线，所述电压传输线适用于将所述第二栅接触插塞与所述电压接触插塞耦接。
10.如权利要求9所述的半导体器件，其中，从所述第一栅接触插塞的底部至所述第一栅接触插塞的顶部的高度与从所述第一导线的底部至所述第二导线的顶部的高度大体相同。
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