TWI817489B - 記憶體裝置中的電容器以及記憶體裝置 - Google Patents

記憶體裝置中的電容器以及記憶體裝置 Download PDF

Info

Publication number
TWI817489B
TWI817489B TW111117310A TW111117310A TWI817489B TW I817489 B TWI817489 B TW I817489B TW 111117310 A TW111117310 A TW 111117310A TW 111117310 A TW111117310 A TW 111117310A TW I817489 B TWI817489 B TW I817489B
Authority
TW
Taiwan
Prior art keywords
conductive
layer
capacitor
layers
vias
Prior art date
Application number
TW111117310A
Other languages
English (en)
Other versions
TW202343448A (zh
Inventor
丁榕泉
胡誌廷
Original Assignee
旺宏電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 旺宏電子股份有限公司 filed Critical 旺宏電子股份有限公司
Application granted granted Critical
Publication of TWI817489B publication Critical patent/TWI817489B/zh
Publication of TW202343448A publication Critical patent/TW202343448A/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
    • H01L27/0676—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type comprising combinations of diodes, or capacitors or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
    • H01L28/88—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by patterning layers, e.g. by etching conductive layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

本發明提供用於管理例如三維(3D)記憶體裝置的記憶 體裝置中的電容器的方法、系統以及設備。在一個態樣中，一種電容器包含：第一端；第二端，與第一端導電絕緣；以及電容結構，包含依序堆疊在一起的多個層。至少一個層包含：在層中彼此導電絕緣的一或多個第一導電部分及一或多個第二導電部分，一或多個第一導電部分以導電方式耦接至第一端，一或多個第二導電部分以導電方式耦接至第二端。至少一個層經組態使得一或多個第二導電部分中的至少一者與至少一個相鄰第一導電部分形成至少一個從屬電容器。

Description

記憶體裝置中的電容器以及記憶體裝置
本揭露是關於一種電容器，特別是關於一種記憶體裝置中的電容器。
隨著積體電路中的裝置的臨界尺寸縮小至常規記憶體單元技術的極限，已藉由堆疊多個層級的記憶體單元研發出各種三維(three-dimensional；3D)結構以達成每位元的更大儲存容量及更低成本。電容器可用於幫助減小電壓變化及幫助在正常操作期間或歸因於未預期電力故障而將資料保存於記憶體裝置中。在程式化或抹除操作中，電荷泵用以將較低輸入電壓升壓至待施加至字元線/位元線的較高偏壓電壓，此要求電荷泵中的電容器具有高電容。此外，隨著3D結構中的字元線層的數目增大，電荷泵的電容亦增大。然而，提供大電容的習知電容器佔據面積較大，此轉而影響記憶體裝置的可縮放性。因此，需要在不增加製造成本的情況下提供具有穩定而大的電容但具有減小的面積的電容器。
本揭露內容描述用於管理例如3D記憶體裝置的記憶體 裝置中的電容器的方法、系統以及技術。
本揭露內容的一個態樣的特徵在於一種裝置，所述裝置包含：第一端；第二端，與第一端導電絕緣；以及電容結構，包含依序堆疊在一起的多個層。多個層中的至少一個層包含：彼此導電絕緣的一或多個第一導電部分及一或多個第二導電部分，一或多個第一導電部分以導電方式耦接至第一端，一或多個第二導電部分以導電方式耦接至第二端。至少一個層經組態使得一或多個第二導電部分中的至少一者與至少一個相鄰第一導電部分形成至少一個從屬電容器。
在一些實施例中，多個層包含多個導電層。相鄰的第一導電層及第二導電層藉由其間的對應絕緣層絕緣，且第一導電層及第二導電層的第一導電部分經由對應絕緣層中的一或多個第一導電通孔以導電方式耦接至第一端，且第一導電層及第二導電層的第二導電部分經由對應絕緣層中的一或多個第二導電通孔以導電方式耦接至第二端。
在一些實施例中，對應絕緣層中的一或多個第一導電通孔與一或多個第二導電通孔導電絕緣，且對應絕緣層經組態使得至少一個第二導電通孔與對應絕緣層中的至少一個相鄰第一導電通孔形成至少一個額外從屬電容器。
在一些實施例中，一或多個第二導電通孔中的每一者與對應絕緣層中的至少一個相鄰第一導電通孔形成至少一個從屬電容器。
在一些實施例中，對應絕緣層中的一或多個第一導電通孔及一或多個第二導電通孔的佈局與第一導電層及第二導電層中 的至少一者中的一或多個第一導電部分及一或多個第二導電部分的佈局實質上相同。
在一些實施例中，對應絕緣層中的至少一個第一導電通孔或至少一個第二導電通孔包含導電條帶，且對應絕緣層中的兩個或大於兩個第一導電通孔或兩個或大於兩個第二導電通孔中的至少一者以導電方式耦接以形成一或多個溝槽。
在一些實施例中，一或多個第一導電通孔或一或多個第二導電通孔中的至少一者形成整合式結構。
在一些實施例中，第一導電層及第二導電層中的一者中的第一導電部分實體上連接在一起以形成第一整合式結構，且第一導電層及第二導電層中的另一者中的第二導電部分實體上連接在一起以形成第二整合式結構。
在一些實施例中，在第一導電層及第二導電層中的一者中的至少一個第二導電部分與另一第二導電部分分離，且在第一導電層及第二導電層中的一者中的至少一個第一導電部分與另一第一導電部分分離。
在一些實施例中，一或多個第一導電通孔或一或多個第二導電通孔中的至少一者包含彼此絕緣的個別導電柱，且兩個或大於兩個第一導電通孔及兩個或大於兩個第二導電通孔經組態以形成對應從屬電容器。
在一些實施例中，兩個或大於兩個第一導電通孔或兩個或大於兩個第二導電通孔中的至少一者根據條帶形狀或溝槽形狀配置。
在一些實施例中，一或多個第一導電部分或一或多個第 二導電部分中的至少一者形成整合式結構。
在一些實施例中，電容結構更包含配置於多個層上的頂部層，頂部層包含以導電方式耦接至第一端的多個第一導電部分，且在頂部層下方的相鄰導電層中的至少一個第二導電部分與頂部層中的一或多個第一導電部分形成至少一個額外從屬電容器。
在一些實施例中，電容結構包含頂部層與相鄰導電層之間的絕緣層，且絕緣層包含一或多個導電通孔，所述一或多個導電通孔經組態以將頂部層中的多個第一導電部分以導電方式耦接至相鄰導電層中的一或多個對應第一導電部分。
在一些實施例中，頂部層不包含第二導電部分，且頂部層中的第一導電部分彼此導電絕緣，且絕緣層中的一或多個導電通孔分佈為個別導電接點。
在一些實施例中，裝置更包含電晶體，電晶體包含閘極、源極以及汲極。第一端經由一或多個第一導電接點以導電方式耦接至電晶體的源極及汲極，且第二端經由一或多個第二導電接點以導電方式耦接至電晶體的閘極。
本揭露內容的另一態樣的特徵在於一種裝置，所述裝置包含：輸入節點，經組態以接收輸入電壓；輸出節點，經組態以輸出輸出電壓；以及多個單元，以導電方式串聯耦接於輸入節點與輸出節點之間且經組態以基於輸入電壓產生輸出電壓。單元中的每一者包含：二極體；以及電容器，具有耦接於二極體與緊接在單元之後的依序單元之間的第一節點及經組態以接收時脈信號的第二節點，二極體經組態以使用時脈信號控制電容器。電容器包含：第一端；第二端，與第一端導電絕緣；以及電容結構，包含依序堆疊 在一起的多個層。多個層中的至少一個層包含：以導電方式絕緣的一或多個第一導電部分及一或多個第二導電部分，一或多個第一導電部分以導電方式耦接至第一端，一或多個第二導電部分以導電方式耦接至第二端，其中至少一個層經組態使得一或多個第二導電部分中的至少一者與層中的至少一個相鄰第一導電部分形成至少一個從屬電容器。
在一些實施例中，多個層包含多個導電層。相鄰導電層藉由其間的對應絕緣層絕緣，且相鄰導電層中的第一導電部分經由對應絕緣層中的一或多個第一導電通孔以導電方式耦接至第一端，且相鄰導電層中的第二導電部分經由對應絕緣層中的一或多個第二導電通孔以導電方式耦接至第二端。對應絕緣層中的一或多個第一導電通孔與一或多個第二導電通孔導電絕緣，且其中對應絕緣層經組態使得至少一個第二導電通孔與對應絕緣層中的至少一個相鄰第一導電通孔形成至少一個額外從屬電容器。
本揭露內容的另外態樣的特徵在於一種記憶體裝置，所述記憶體裝置包含：半導體基底；記憶體單元的記憶體單元陣列，位於半導體基底上；以及至少一個電容器，包含：第一端；第二端，與第一端絕緣配置；以及電容結構，包含在半導體基底上方依序堆疊在一起的多個層。多個層中的至少一個層包含：彼此導電絕緣的一或多個第一導電部分及一或多個第二導電部分，一或多個第一導電部分以導電方式耦接至第一端，一或多個第二導電部分以導電方式耦接至第二端。至少一個層經組態使得一或多個第二導電部分中的每一者與至少一個相鄰第一導電部分形成至少一個從屬電容器。
在一些實施例中，多個層包含多個導電層，其中相鄰導電層藉由其間的對應絕緣層絕緣，且其中相鄰導電層中的第一導電部分經由對應絕緣層中的一或多個第一導電通孔以導電方式耦接至第一端，且相鄰導電層中的第二導電部分經由對應絕緣層中的一或多個第二導電通孔以導電方式耦接至第二端。對應絕緣層中的一或多個第一導電通孔與一或多個第二導電通孔導電絕緣，且其中對應絕緣層經組態使得至少一個第二導電通孔與對應絕緣層中的至少一個相鄰第一導電通孔形成至少一個額外從屬電容器。
在一些實施例中，相鄰導電層中的一者中的第一導電部分實體上連接在一起以形成第一整合式結構，且相鄰導電層中的另一者中的第二導電部分實體上連接在一起以形成第二整合式結構。
在一些實施例中，記憶體裝置更包含：電晶體，包含閘極、源極以及汲極。至少一個電容器的第一端經由一或多個第一導電接點以導電方式耦接至源極及汲極，且至少一個電容器的第二端經由一或多個第二導電接點以導電方式耦接至電晶體的閘極。
在一些實施例中，電晶體形成於半導體基底上，兩個摻雜區形成於半導體基底中且分別經組態為電晶體的源極及汲極，且電晶體的閘極包含與半導體基底中的兩個摻雜區導電絕緣的金屬板。
在一些實施例中，至少一個電容器位於記憶體單元陣列周邊，且至少一個電容器配置於記憶體單元陣列上方，且第一導電接點及第二導電接點為貫通陣列接點(through-array contact)。
在一些實施例中，至少一個電容器整合於記憶體單元陣 列下方的電路層中。
本技術可針對需要具有小面積之大電容的任何類型之電路(例如，電容器)或裝置(例如，電荷泵)實施。電路或裝置可使用作為電容器彼此靠近的導電通孔(或導電層之間的電連接)以增大電容。特定而言，將溝槽型導電通孔視為緊密配置的電極板。在一些實例中，本技術可使電容器的電容在同一面積下增大兩倍。相反，本技術可使具有相同電容的電容器的電容器面積減小50%。
本揭露內容中實施的技術可應用於各種記憶體類型，諸如單層級單元(single-level cell；SLC)裝置、多層級單元(multi-level cell；MLC)裝置，如2層級單元裝置、三層級單元(triple-level cell；TLC)裝置或四層級單元(quad-level cell；QLC)裝置。
本技術可應用於各種尺寸的記憶體裝置或系統，諸如二維(two-dimensional；2D)或三維(3D)記憶體裝置或系統。本技術可應用於各種類型的非揮發性記憶體裝置或系統，諸如遮罩唯讀記憶體、可程式化唯讀記憶體、可抹除可程式化唯讀記憶體、電可抹除可程式化唯讀記憶體以及快閃記憶體。3D記憶體裝置或系統可包含3D-NAND記憶體裝置、3D-NOR記憶體裝置、3D-AND記憶體裝置以及其他。另外或替代地，本技術可應用於各種類型的裝置及系統，諸如安全數位(secure digital；SD)卡、嵌入式多媒體卡(embedded multimedia card；eMMC)或固態磁碟機(solid-state drive；SSD)、嵌入式系統、媒體播放器、行動裝置以及其他類型的裝置及系統。
以下隨附圖式及描述中闡述一或多個所揭露實施方案的細節。其他特徵、態樣以及優勢將自描述、圖式以及申請專利範圍 而變得顯而易見。
100:系統
110:裝置
112:裝置控制器
113:處理器
114:內部記憶體
116:記憶體
120:主機裝置
140:2D記憶體區塊
141、157:記憶體單元
142、152:單元頁面
143:字串選擇電晶體
144、154:單元字串
145:接地選擇電晶體
146、156、214:字串選擇線
148、158:接地選擇線
149、159:共同源極線
150:3D記憶體區塊
200、400、450:記憶體裝置
202:陣列下電路層
210、410:記憶體單元陣列
211、412:導電層/字元線/字元線層
212:豎直通道
213、540、560、640、660:絕緣層
215:導電插塞
216、BL0、BL1、BLn-1、BLn:位元線
220、420:階梯結構
222:貫通陣列接點
223、416:導電互連
224、414:字元線層接點
226:著陸區域
228、631、641、651、671、701、721、741、761:絕緣材料
300:電荷泵
302:輸入節點
304:輸出節點
306:時脈信號
310、310-1、310-2、310-3、310-4:二極體
320、320-1、320-2、320-3、320-4:電容器
330、330-1、330-2、330-3、330-4:反相器
402、502、602:基底
430、470、520、620:金屬-絕緣體-金屬電容器
431、471、524、624、T1:第一端
432、472、522、622:電容結構
433、473、526、626、T2:第二端
434、474、512、604:第一導電接點
435、475、514、606:第二導電接點
440、480、510、610:電晶體
442、482、504、612:閘極
444、484、506、614:源極
446、486、508、616:汲極
448、488、509:井區
452:電路層
500、600:裝置
530、550、630、650:導電層
532、552、572:第一導電部分
533、543、553、563、633、643、653:從屬電容器
534、554:第二導電部分
542、562、642、662、722、750、820:第一導電通孔
544、644、724、822:第二導電通孔
570、670:頂部層
613:介電層
615:間隔物
632、652、672、702、742、762:第一導電條帶
634、654、704、744:第二導電條帶
635、655、677、705、725、745、765:第三導電條帶
636、646、656、658、674、706、708、726、728、746、748、764:整合式結構
645:第三導電通孔
657、707、727、747、767:第四導電條帶
700、720、740、760:佈局
800:佈局圖
900:過程
902、904、906:操作
N1:第一節點
N2:第二節點
Vin:輸入電壓
Vout:輸出電壓
WL0、WL1、WLn-1、WLn:字元線
X、Y、Z:方向
X-X':剖線
圖1A為包含記憶體裝置的系統的實例的示意圖。
圖1B為二維(2D)記憶體的實例區塊的示意圖。
圖1C為三維(3D)記憶體的實例區塊的示意圖。
圖2為實例3D記憶體裝置的示意圖。
圖3為包含電容器的實例電荷泵的示意圖。
圖4A為3D記憶體裝置的周邊中的實例金屬-絕緣體-金屬(metal-insulator-metal；MIM)電容器的示意圖。
圖4B至圖4C為3D記憶體裝置的記憶體單元陣列下方的另一實例MIM電容器的示意圖。
圖5為實例MIM電容器的示意圖。
圖6A繪示MIM電容器的多個堆疊層的實例的佈局圖。
圖6B繪示MIM電容器的橫截面視圖。
圖7繪示MIM電容器的多個堆疊層的另一實例的佈局圖。
圖8繪示MIM電容器的多個堆疊層的另外實例的佈局圖。
圖9為用於管理記憶體裝置中的電容器的實例過程的流程圖。
各種圖式中相同參考編號及名稱均指示相同元件。亦應理解，圖式中繪示的各種例示性實施方案僅為說明性表示且未必按比例繪製。
圖1A示出系統100的實例。系統100包含裝置110及主機裝置120。裝置110包含裝置控制器112及記憶體116。裝置控制器112包含處理器113及內部記憶體114。在一些實施方案中，裝置110包含耦接至裝置控制器112的多個記憶體116。
在一些實施方案中，裝置110為儲存裝置。舉例而言，裝置110可為嵌入式多媒體卡(eMMC)、安全數位(SD)卡、固態磁碟機(SSD)，或某一其他合適的儲存器。在一些實施方案中，裝置110為智慧型手錶、數位攝影機或媒體播放器。在一些實施方案中，裝置110為耦接至主機裝置120的用戶端裝置。舉例而言，裝置110為數位攝影機或媒體播放器中的SD卡，所述數位攝影機或媒體播放器為主機裝置120。
裝置控制器112為通用微處理器或特殊應用微控制器。在一些實施方案中，裝置控制器112為用於裝置110的記憶體控制器。以下章節描述基於裝置控制器112為記憶體控制器的實施方案的各種技術。然而，描述於以下章節中的技術亦適用於裝置控制器112為不同於記憶體控制器的另一類型的控制器的實施方案中。
處理器113經組態以執行指令且處理資料。指令包含分別作為韌體程式碼及/或其他程式碼儲存於輔助記憶體中的韌體指令及/或其他程式指令。資料包含對應於由處理器執行的韌體及/或其他程式的程式資料，以及其他合適的資料。在一些實施方案中，處理器113為通用微處理器或特殊應用微控制器。處理器113亦稱為中央處理單元(central processing unit；CPU)。
處理器113自內部記憶體114存取指令及資料。在一些實施方案中，內部記憶體114為靜態隨機存取記憶體(Static Random Access Memory；SRAM)或動態隨機存取記憶體(Dynamic Random Access Memory；DRAM)。舉例而言，在一些實施方案中，當裝置110為eMMC、SD卡或智慧型手錶時，內部記憶體114為SRAM。在一些實施方案中，當裝置110為數位攝影機或媒體播放器時，內部記憶體114為DRAM。
在一些實施方案中，內部記憶體為包含於裝置控制器112中的快取記憶體，如圖1A中所繪示。內部記憶體114儲存對應於由處理器113執行之指令的指令碼，及/或在運行時間期間由處理器113請求的資料。
裝置控制器112將來自記憶體116的指令碼及/或資料傳送至內部記憶體114。記憶體116可為半導體裝置。在一些實施方案中，記憶體116為經組態以用於長期儲存指令及/或資料的非揮發性記憶體，例如NAND快閃記憶體裝置或某一其他合適的非揮發性記憶體裝置。在記憶體116為NAND快閃記憶體的實施方案中，裝置110為快閃記憶體裝置，例如，快閃記憶卡，且裝置控制器112為NAND快閃控制器。舉例而言，在一些實施方案中，當裝置110為eMMC或SD卡時，記憶體116為NAND快閃記憶體；在一些實施方案中，當裝置110為數位攝影機時，記憶體116為SD卡；且在一些實施方案中，當裝置110為媒體播放器時，記憶體116為硬碟。
記憶體116包含多個區塊。記憶體116可為包含2D記憶體區塊的二維(2D)記憶體。記憶體116亦可為包含3D記憶體區 塊的三維(3D)記憶體。
圖1B示出當記憶體116為2D記憶體時2D記憶體區塊140的實例組態。區塊140包含記憶體單元141，所述記憶體單元141串聯耦接至行位元線BL0、行位元線BL1......行位元線BLn-1以及行位元線BLn以形成數個單元字串144，且耦接至列字元線WL0、列字元線WL1......列字元線WLn-1以及列字元線WLn以形成數個單元頁面142。
區塊中的每一記憶體單元包含具有閘極、汲極、源極以及定義於汲極與源極之間的通道的電晶體結構。每一記憶體單元位於字元線與位元線之間的交叉點處，其中閘極連接至字元線，汲極連接至位元線，且源極連接至源極線，所述源極線轉而連接至共同接地。在一些實例中，快閃記憶體單元的閘極具有雙重閘極結構，包含控制閘極及浮動閘極，其中浮動閘極懸置於兩個氧化層之間以捕獲程式化所述單元的電子。
單元字串144可包含全部串聯連接的數個記憶體單元141、字串選擇電晶體(string select transistor；SST)143以及接地選擇電晶體(ground select transistor；GST)145。SST 143的閘極連接至字串選擇線(string select line；SSL)146。不同字串中的SST 143的閘極亦連接至同一SSL。記憶體單元141的閘極分別連接至字元線WL0、字元線WL1......字元線WLn-1、字元線WLn。單元字串144或記憶體單元141經由GST 145連接至共同源極線(common source line；CSL)149。CSL 149可耦接至接地。GST 145的閘極連接至接地選擇線(ground select line；GSL)148。不同字串144中的GST 145的閘極亦連接至同一GSL 148。
單元頁面142可包含數個記憶體單元141。單元頁面142中的記憶體單元141的閘極串聯耦接至各別字元線(word line；WL)。當將輸入電壓施加至字元線時，亦將輸入電壓施加至單元頁面142中的記憶體單元141的閘極。為在讀取操作中讀取區塊140中的特定單元頁面142，將較低電壓施加至對應於特定單元頁面142的字元線上。同時，將較高電壓施加至區塊140中的其他單元頁面上。
圖1C示出當記憶體116(繪示於圖1A中)為3D記憶體時的實例3D記憶體區塊150。3D記憶體區塊150可為圖1B的2D記憶體區塊140的堆疊。記憶體單元157配置於三維中，例如XYZ座標系中，且耦接至數個字元線以形成數個單元頁面(導電層或字元線層)152且耦接至數個位元線以形成數個單元字串154。單元頁面152可為例如在XY平面中的層，且同一層上的記憶體單元157可耦接至一個字元線且具有相同電壓。每一單元頁面152可連接至驅動電路中的各別接觸襯墊，所述驅動電路例如為X解碼器(或掃描驅動器)。
單元字串154包含沿Z方向豎直串聯連接的數個記憶體單元157，其中記憶體單元可經組態為耦接至字串選擇線(SSL)156的SST，且記憶體單元可經組態為耦接至接地選擇線(GSL)158的GST。單元字串154連接至一或多個驅動器，例如資料驅動器。記憶體單元157的單元字串154經由接地選擇電晶體(GST)連接至共同源極線(CSL)159。SSL 156可為形成於單元頁面(或字元線層)152的頂部上的導電線或層。記憶體區塊150可包含在單元頁面152的頂部上的多個SSL 156。CSL 159可為形成於3D 記憶體的基底上的導電層(或多個導電線)。CSL 159可耦接至接地。
圖2示出實例3D記憶體裝置200的透視圖。3D記憶體裝置200可實施為圖1A的記憶體116。3D記憶體裝置200包含記憶體單元陣列210及階梯結構220，所述階梯結構220經組態以將記憶體單元陣列以導電方式連接至驅動電路，例如陣列下電路(circuit under array；CuA)層202。CuA層202可整合形成於基底上或基底中之一或多個電路。基底可包含矽、摻雜矽、鍺、矽鍺、半導體化合物或其他半導體材料中的一者或任何組合。
記憶體單元陣列210包含數個豎直通道(vertical channel；VC)(或通道柱)212。每一VC 212包含記憶體單元字串，例如，圖1B的單元字串144或圖1C的單元字串154，且經由對應導電插塞215耦接至對應位元線(bit line；BL)216。導電插塞215延伸且至少穿過絕緣層，且連接導電插塞215的頂部上的導電層及導電插塞215的底部上的另一導電層。
VC 212以導電方式耦接至CuA層202。在一些實施方案中，CuA層202包含多個主動裝置，諸如電晶體及電耦接至導電層211(閘極層或字元線層)的數個導電線。如在圖4B至圖4C中以另外細節所論述，金屬-絕緣體-金屬(MIM)電容器可形成於CuA層202中。
VC 212向下穿過多對交替的導電層211(閘極層或字元線層)及絕緣層213。絕緣層213可由例如氧化物的介電材料製成。導電層211可由例如金屬(諸如鎢(W))的導電材料製成。導電層可形成一或多個字串選擇線(SSL)214(例如，圖1C的 SSL 156)、一或多個字元線(WL)211(例如，圖1C的WL 157)以及一或多個接地選擇線(GSL)，例如圖1C的GSL 158。一或多個字串選擇線(SSL)214在一或多個字元線(WL)211上方。一或多個接地選擇線(GSL)在一或多個字元線(WL)211下方。VC 212的外部表面接觸充當記憶體單元的閘極的導電層211。
VC 212可包含多個層，所述多個層可包含穿隧層、電荷捕獲層以及阻擋層。穿隧層可包含氧化矽或氧化矽/氮化矽組合(例如，氧化物/氮化物/氧化物或ONO(Oxide/Nitride/Oxide；ONO))。電荷捕獲層可包含氮化矽(SiN)或能夠捕獲電荷的其他材料。阻擋層可包含氧化矽、氧化鋁及/或此類材料的組合。多個層可形成於VC 212的內部表面上，且多晶矽可填充於VC 212的中間。與導電層211相交的每一VC 212中的填充材料(例如，多個層及多晶矽)可沿諸如Z方向的豎直方向形成記憶體單元字串。位元線襯墊(bit line pad；BLP)可形成於VC 212的頂部上以密封VC 212，使得VC 212的內部在處理期間與外部環境分離。BLP為導電的且可經由導電插塞215耦接至位元線216。
階梯結構220經組態以將字元線層211以導電方式連接至CuA層202。如圖2中所示出，階梯結構形成為記憶體單元陣列210的延伸部，使得每一字元線層211可個別地連接至著陸區域226處的對應字元線層接點(WL_COA)224。對應字元線層接點224經由穿過填充於階梯結構220中的絕緣材料228的對應貫通陣列接點(through array contact；TAC)222以導電方式耦接至CuA層202中的各別接觸襯墊。對應字元線層接點224經由導電互連223以導電方式耦接至對應TAC 222。TAC 222或字元線層 接點224亦可為導電通孔或柱。導電通孔為兩個或大於兩個相鄰導電層之間的電連接。導電通孔可包含穿過兩個或大於兩個相鄰導電層的鑽孔，且鍍敷有一或多種導電材料以在兩個或大於兩個相鄰導電層之間形成電連接。如在圖4A中以另外細節所論述，MIM電容器可形成於階梯結構220附近且位於記憶體單元陣列210周邊。
電荷泵包含轉換器，所述轉換器將電容器用於能量電荷儲存以升高或降低電壓。圖3為實例電荷泵300的示意圖。電荷泵300用於將輸入節點302處的較低輸入電壓Vin升壓至輸出節點304處的較高輸出電壓Vout。
如圖3中所示出，電荷泵300包含數個泵級。每一泵級包含二極體310-1、二極體310-2、二極體310-3、二極體310-4(總稱為二極體310且個別地稱為二極體310)以及電容器320-1、電容器320-2、電容器320-3、電容器320-4(總稱為電容器320且個別地稱為電容器320)。例如電容器320-2的電容器具有耦接至二極體(例如，二極體310-2)與依序泵級或二極體(例如，二極體310-3)之間的第一節點N1的第一端T1。例如電容器320-2的電容器的第二端T2耦接至第二節點N2且經組態以接收時脈信號。電荷泵300使用二極體310以使用相反時脈信號控制電壓至電容器320的連接。
在一些情況下，藉由向相鄰泵級(或相鄰電容器)提供兩個相反時脈信號來獲得相反時脈信號。在一些情況下，如圖3中所繪示，電荷泵300包含經組態以轉換輸入時脈信號的反相器330-1、反相器330-2、反相器330-3、反相器330-4(總稱為反相器330 且個別地稱為反相器330)。反相器可使用單一n通道電晶體或單一p通道電晶體建構。以此方式，電容器320-2及電容器320-4接收時脈(CLK)信號306，且電容器320-1及電容器320-3接收時脈信號306的反相時脈信號。
作為實例，當時脈信號306為高時，二極體310-1使電容器320-1充電至Vin。當時脈信號306變低時，將電容器320-1的第一端N1推送直至2Vin。二極體310-1接著關斷，且二極體310-2導通，且電容器320-2開始充電至2Vin。在下一時脈循環上，時脈信號306再次變高，從而將電容器320-2的第一端T1推送至3Vin。二極體310-2接著關斷，且二極體310-3接通，從而使電容器320-3充電至3Vin。反覆地，針對四級電荷泵300，Vout可充電直至5 Vin。
記憶體裝置可包含至少一個電荷泵，所述電荷泵經組態以將較低輸入電壓升壓至待在讀取、寫入或抹除操作中施加至字元線/位元線的較高偏壓電壓。為改良記憶體裝置(例如，圖2的3D記憶體裝置200)的密度，字元線(例如，圖2的字元線層211)的數目可增大，此可增大對電荷泵的較大電容的需要。
本揭露內容的實施方案提供用於記憶體裝置中的電容器的方法及技術，其可在不增加製造成本的情況下提供具有穩定而大的電容但具有減小的面積的電容器。記憶體裝置可包含一或多個金屬-絕緣體-金屬(MIM)電容器。MIM電容器可包含在其間具有絕緣層的多個導電層(例如，金屬層)。相鄰導電層經由對應絕緣層中的一或多個導電通孔以導電方式耦接。導電層經組態以包含以導電方式耦接至MIM電容器的第一端及第二端且形成一或多 個從屬電容器的第一導電部分及第二導電部分，所述從屬電容器可增大MIM電容器的電容值。此外，分別耦接至相鄰導電層的第一導電部分及第二導電部分的導電通孔亦可經組態以形成至少一個額外從屬電容器以進一步增大MIM電容器的電容值。以此方式，MIM電容器可在不放大MIM電容器的面積或具有減小的面積的情況下具有較大電容。MIM電容器可在記憶體裝置的記憶體單元陣列下方(例如，圖2的CuA層202中)形成，如在圖4B至圖4C中以另外細節所示出。MIM電容器亦可形成於記憶體單元陣列周邊的區域中(例如，圖2的階梯結構220中)，如在圖4A中以另外細節所示出。MIM電容器可耦接至任何合適的組件或裝置，例如電晶體。
圖4A為包含實例金屬-絕緣體-金屬(MIM)電容器430的記憶體裝置400的示意圖。記憶體裝置400可實施為圖1A的記憶體116或圖2的記憶體裝置200。
記憶體裝置400包含基底402及形成於基底402上方的記憶體單元陣列410(例如，圖2的記憶體單元陣列210)。基底402可包含矽、摻雜矽、鍺、矽鍺、半導體化合物或其他半導體材料中的一者或任何組合。電路層(例如，圖2的CuA層202)可形成於基底402上或基底402中。電路層可包含以導電方式耦接至記憶體單元陣列410的一或多個積體電路。
記憶體單元陣列410包含數個字元線層412(例如，圖2的導電層211)。如圖4中所示出，階梯結構420(例如，圖2的階梯結構220)形成為記憶體單元陣列410的延伸部，使得每一字元線層412可個別地連接至對應字元線層接點414(例如，圖2的 字元線層接點224)。對應字元線層接點414經由穿過不具有階梯結構420的區中的一或多種絕緣材料的對應貫通陣列接點(TAC)電耦接至電路層中的各別接觸襯墊。對應字元線層接點414經由導電互連416以導電方式耦接至對應TAC。TAC可為圖2的TAC 222。TAC可為導電插塞或柱。
記憶體裝置400包含一或多個電容器。如圖4A中所示出，金屬-絕緣體-金屬(MIM)電容器430可形成於記憶體單元陣列410周邊。MIM電容器430包含至少第一端431(例如，圖3的第一端T1)、至少第二端433(例如，圖3的第二端T2)以及電容結構432。第一端431可包含環結構或兩個或大於兩個連接部分。電容結構432可形成於記憶體單元陣列410上方，例如記憶體裝置400的一或多個頂部層中。第一端431及第二端433在MIM電容器430中彼此導電絕緣。
MIM電容器430可為圖5的電容器520。如在圖5中以另外細節所論述，電容結構432可包含在其間具有絕緣層的多個導電層。每一導電層具有電耦接至第一端431的一或多個第一導電部分及以導電方式耦接至第二端的一或多個第二導電部分。
在如圖4A中所示出的一個實例中，MIM電容器430可經組態以以導電方式連接至電晶體440(例如，金屬-氧化物-矽(metal-oxide-silicon；MOS)電晶體)，所述電晶體440具有閘極442、源極444以及汲極446。源極444及汲極446可為基底402中的井區448(例如，P井區或N井區)中的兩個摻雜區(例如，N摻雜區)。閘極442可為例如藉由絕緣材料與井區448絕緣的金屬板。MIM電容器430的第一端431可經由兩個或大於兩個第一 導電接點434以導電方式且分別耦接至電晶體440的源極444及汲極446。第二端433可經由一或多個第二導電接點435以導電方式耦接至電晶體的閘極442。第一導電接點434及第二導電接點435中的每一者可為TAC(例如，圖2的TAC 222)，所述TAC可為導電插塞或柱。
圖4B至圖4C為繪示包含另一實例金屬-絕緣體-金屬(MIM)電容器470的記憶體裝置450的示意圖。記憶體裝置450可實施為圖1A的記憶體116或圖2的記憶體裝置200。記憶體裝置450可類似於圖4A的記憶體裝置400。不同於其中MIM電容器430形成於記憶體單元陣列410周邊的記憶體裝置400，MIM電容器470形成於記憶體單元陣列410下方及電路層452(例如，圖2的CuA層202)中，所述電路層452在基底402中或基底402上。
類似於MIM電容器430，如圖4C中所示出，MIM電容器470包含至少一個第一端471、至少一個第二端473以及電容結構472。類似於MIM電容器430，MIM電容器470可經組態以耦接至電晶體480(例如，金屬-氧化物-矽(MOS)電晶體)，所述電晶體480具有閘極482、源極484以及汲極486。源極484及汲極486可為基底402中的井區488(例如，P井區或N井區)中的兩個摻雜區(例如，N摻雜區)。閘極482可為例如藉由絕緣材料與井區488絕緣的金屬板。MIM電容器470的第一端471可經由兩個或大於兩個第一導電接點474以導電方式且分別耦接至電晶體480的源極484及汲極486。第二端473可經由一或多個第二導電接點475以導電方式耦接至電晶體的閘極482。第一導電接點474 及第二導電接點475中的每一者可為TAC(例如，圖2的TAC 222)，所述TAC可為導電接點。
MIM電容器470可為圖5的電容器520。如在圖5中以另外細節所論述，電容結構472可包含在其間具有絕緣層的多個導電層。每一導電層具有電耦接至第一端471的一或多個第一導電部分及以導電方式耦接至第二端473的一或多個第二導電部分。不同於作為TAC的第一導電接點434及第二導電接點435，第一導電接點474及第二導電接點475中的每一者可為形成於電路層452中的導電通孔，所述電路層452在記憶體單元陣列410下方。
在一些實施方案中，記憶體裝置包含形成於記憶體單元陣列410周邊的一或多個MIM電容器430。在一些實施方案中，記憶體裝置包含在記憶體單元陣列410下方形成的一或多個MIM電容器470。在一些實施方案中，記憶體裝置包含形成於記憶體單元陣列410周邊的至少一個MIM電容器430及在記憶體單元陣列410下方形成的至少一個MIM電容器470。
圖5為包含實例MIM電容器520的裝置500的示意圖。MIM電容器520可實施為圖4A的MIM電容器430或圖4C的MIM電容器470。MIM電容器520經組態以形成數個從屬電容器以增大MIM電容器520的電容。
在一些實施例中，裝置500包含耦接至MIM電容器520的電晶體510(例如，圖4A的電晶體440或圖4C的電晶體480)。如圖5中所繪示，電晶體510包含閘極504(例如，圖4A的閘極442或圖4C的閘極482)、源極506(例如，圖4A的源極444或圖4C的源極484)以及汲極508(例如，圖4A的汲極446或圖 4C的汲極486)。源極506及汲極508可為形成於基底502(例如，圖4A、圖4B或圖4C的基底402)中的井區509(例如，圖4A的井區448或圖4C的井區488)中的兩個摻雜區(例如，P型區或N型區)。閘極504可為金屬板。
MIM電容器520包含第一端524(例如，圖3的第一端T1，或圖4A的第一端431或圖4C的第一端471)及第二端526(例如，圖3的第二端T2，或圖4A的第二端433或圖4C的第二端473)。第二端526例如藉由諸如介電材料的絕緣材料與第一端524絕緣。應注意，標記有「1」的部分指示所述部分以導電方式耦接至第一端524，且標記有「2」的部分指示所述部分以導電方式耦接至第二端526。第一端524可包含經由對應導電接點512(例如，圖4A的導電接點434或圖7C的導電接點474)分別耦接至電晶體510的源極506及汲極508的至少兩個部分。第二端526可包含經由一或多個對應導電接點514(例如，圖4A的導電接點435或圖4C的導電接點475)耦接至電晶體510的閘極502的一或多個部分。
MIM電容器520包含形成於第一端524及第二端526上方的電容結構522(例如，圖4A的電容結構432或圖4C的電容結構472)。電容結構522包含依序堆疊在一起的數個層530、層540、層550。電容結構522包含藉由絕緣層540分離的多個導電層530、導電層550。
導電層530、導電層550中的每一者包含一或多個第一導電部分532、第一導電部分552以及一或多個第二導電部分534、第二導電部分554。在導電層530或導電層550中，每一第二導電 部分534或第二導電部分554例如藉由諸如介電材料的絕緣材料與一或多個第一導電部分532或第一導電部分552絕緣。導電層530或導電層550經組態，例如如在圖6A至圖6B、圖7以及圖8中以另外細節所示出，使得至少一個(或每一)第二導電部分534或第二導電部分554位於一或多個相鄰第一導電部分532或第一導電部分552之間，且與一或多個相鄰第一導電部分532或第一導電部分552形成至少一個從屬電容器533或從屬電容器553。以此方式，可增大MIM電容器500的電容。
絕緣層540包含一或多個第一導電通孔542及一或多個第二導電通孔544。每一第二導電通孔544例如藉由諸如介電材料的絕緣材料與一或多個第一導電通孔542絕緣。絕緣層540經組態，例如如在圖6A至圖6B、圖7以及圖8中以另外細節所示出，使得至少一個(或每一)第二導電通孔544在一或多個相鄰第一導電通孔542之間，且與一或多個相鄰第一導電通孔542形成至少一個從屬電容器543，此可進一步增大MIM電容器500的電容。
導電層550中的一或多個第一導電部分552中的每一者經由絕緣層540中的對應第一導電通孔542以導電方式(例如，電)耦接(或連接)至導電層530中的對應第一導電部分532。導電層530中的一或多個第一導電部分532中的每一者以導電方式耦接至第一端524。第一端524可經由對應第一導電接點512(例如，圖4A的第一導電接點434或圖4C的第一導電接點474)進一步耦接至電晶體510的源極506及汲極508中的對應一者。
導電層550中的一或多個第二導電部分554中的每一者經由絕緣層540中的對應第二導電通孔544以導電方式耦接至導 電層530中的對應第二導電部分534。導電層530中的一或多個第二導電部分534中的每一者以導電方式耦接至第二端526。第二端526可經由對應第二導電接點514(例如，圖4A的第二導電接點433或圖4C的第二導電接點473)進一步耦接至電晶體510的閘極504。至少一個(或每一)第二導電接點514例如藉由諸如介電材料的絕緣材料與一或多個相鄰第一導電接點512絕緣。
頂部層570形成於電容結構522的頂部上，且經由絕緣層560中的導電通孔562以導電方式耦接至導電層550。頂部層570可經組態以包含各自以導電方式耦接至第一端524的多個第一導電部分572。如圖5中所示出，頂部層570可不包含以導電方式耦接至第二端526的第二導電部分。絕緣層560可包含以導電方式耦接至第一端524的第一導電通孔562。如圖5中所示出，絕緣層560可不包含以導電方式耦接至第二端526的第二導電通孔。頂部層570及絕緣層560經組態，例如如圖5中所示出，使得導電層550中的至少一個(或每一)第二導電部分554與頂部層570中的一或多個相鄰第一導電部分572形成至少一個(例如，三個)從屬電容器563。所形成的至少一個從屬電容器563可進一步增大MIM電容器500的電容。相較於作為層內電容器的其他從屬電容器533、從屬電容器543、從屬電容器553，從屬電容器563為層間電容器。
圖6A至圖6B繪示包含具有多個堆疊層630、層640、層650、層660、層670的電容器620(例如，圖5的MIM電容器520)的裝置600(例如，圖5的裝置500)的實例。圖6A繪示電容器620的多個堆疊層的佈局圖，且圖6B繪示裝置600的剖線 X-X'橫截面視圖。
電容器620包含電容結構622(例如，圖5的電容結構522)、第一端624(例如，圖5的第一端524)以及第二端626(例如，圖5的第二端526)。在一個實例中，電容器620可耦接至裝置600中的電晶體610(例如，圖5的電晶體510)。電晶體610包含閘極612(例如，圖5的閘極504)、源極614(例如，圖5的源極506)以及汲極616(例如，圖5的汲極508)。源極614及汲極616可形成於基底602(例如，圖5的基底502)中。閘極612可例如經由介電層613與基底602導電絕緣，且經由間隔物615與周圍介質隔離。第一端624可經由對應第一導電接點604(例如，圖4A的第一導電接點434或圖4C的第一導電接點474或圖5的第一導電接點512)耦接至電晶體610的源極614及汲極616中的對應一者。第二端626可經由對應第二導電接點606(例如，圖4A的第二導電接點433或圖4C的第二導電接點473或圖5的第二導電接點514)耦接至電晶體610的閘極612。
參看圖6A，圖(a)繪示第一導電層630(例如，圖5的導電層530)的佈局。圖(b)繪示絕緣層640(例如，圖5的絕緣層540)的佈局。圖(c)繪示第二導電層650(例如，圖5的導電層550)的佈局。圖(d)繪示頂部層670(例如，圖5的頂部層570)及另一絕緣層660(例如，圖5的絕緣層560)的佈局。應注意，在電容器620中，標記有「1」的部分指示所述部分以導電方式耦接至第一端624，且標記有「2」的部分指示所述部分以導電方式耦接至第二端626。
如圖6A的圖(a)中所繪示，導電層630可包含數個交 替的第一導電條帶632(例如，圖5的第一導電部分532)及第二導電條帶634(例如，圖5的第二導電部分534)。第一導電條帶632藉由絕緣材料631(例如，諸如氧化物的介電材料)與第二導電條帶634絕緣。每一第二導電條帶634位於兩個相鄰第一導電條帶632之間，且可形成至少兩個從屬電容器633(例如，圖5的電容器533)。第二導電條帶634可實體上連接以形成整合式結構636，使得第二導電條帶634可以導電方式一起連接至第二端626。在圖6A的圖(a)的實例中，第二導電條帶634彼此平行且沿第一方向(例如，Y方向)延伸。每一第二導電條帶634具有第一末端及第二末端。兩個分離的第三導電條帶635沿第二方向(例如，X方向)延伸。每一第三導電條帶635分別鄰近於每一第二導電條帶634的第一末端及第二末端連接。第二導電條帶634及第三導電條帶635可實體上連接以形成整合式結構636。第二導電條帶634可沿第一方向延伸超出第三導電條帶635。導電層630中的第一導電條帶632可個別地且實體地分離。
如圖6A的圖(c)中所繪示，導電層650可包含數個交替的第一導電條帶652(例如，圖5的第一導電部分552)及第二導電條帶654(例如，圖5的第二導電部分554)。第一導電條帶652藉由絕緣材料651(例如，諸如氧化物的介電材料)與第二導電條帶654絕緣。每一第二導電條帶654位於兩個相鄰第一導電條帶652之間，且可形成至少兩個從屬電容器653(例如，圖5的電容器553)。第二導電條帶654彼此平行且沿第一方向(例如，Y方向)延伸。每一第二導電條帶654具有第一末端及第二末端。在一些實例中，如圖6A的圖(c)中所繪示，第二導電條帶654藉 由兩個分離的第三導電條帶655連接在一起以形成兩個整合式結構656。每一第三導電條帶655沿第二方向(例如，X方向)延伸。每一第三導電條帶655分別連接至對應第二導電條帶654的第一末端。第三導電條帶655及對應第二導電條帶654可實體上連接以形成對應整合式結構656。每一整合式結構656可包含插入有對應第一導電條帶652的多個溝槽。第一導電條帶652亦可藉由第四導電條帶657實體上連接在一起以形成整合式結構658，所述整合式結構658包含插入有對應第二導電條帶654的多個溝槽。第四導電條帶657平行於第三導電條帶655沿第二方向(例如，X方向)延伸。
如圖6A的圖(b)中所繪示，絕緣層640的佈局與導電層650的佈局實質上相同。絕緣層640包含數個交替的第一導電通孔642(例如，圖5的第一導電通孔542)及第二導電通孔644(例如，圖5的第二導電通孔544)。第一導電通孔642及第二導電通孔644中的每一者可為導電條帶。絕緣層640中的第一導電通孔642及第二導電通孔644的佈局可與導電層650中的第一導電條帶642及第二導電條帶644的佈局實質上相同。第一導電通孔642藉由絕緣材料641(例如，諸如氧化物的介電材料)與第二導電通孔644絕緣。每一第二導電通孔644位於兩個相鄰第一導電通孔642之間，且可形成至少兩個從屬電容器643(如圖6B中所繪示)。在一些實例中，如圖6A的(b)中所繪示，第二導電通孔644連接在一起以形成兩個整合式結構646。在圖6A的(b)中的實例中，第二導電通孔644包含第一群組及第二群組。第一群組中的第二導電通孔644彼此平行且沿第一方向(例如，Y方向)延 伸。第一群組中的每一第二導電通孔644具有連接至第三導電通孔645的第一末端，所述第三導電通孔645沿第二方向(例如，X方向)延伸。第二群組中的第二導電通孔644彼此平行且沿第一方向(例如，Y方向)延伸。第二群組中的每一第二導電通孔644具有連接至另一第三導電通孔645的第二末端，所述另一第三導電通孔645沿第二方向(例如，X方向)延伸。第一群組中的每一第二導電通孔644及第二群組中的每一第二通孔644自對應第三導電通孔645朝向彼此延伸。第一群組中的每一第二導電通孔644及第二群組中的每一第二導電通孔644以一距離分離。每一整合式結構646可包含插入有對應第一導電通孔642的多個絕緣體。第一導電通孔642可彼此分離(或絕緣)。在一些實例中，如圖6A的圖(b)中所示出，第一導電通孔642可為具有垂直於條帶的延伸部的導電條帶，此可增大第一導電通孔642的面積以更包含由第一導電通孔642及相鄰第二導電通孔644形成的從屬電容器的電容。
當三個層630、層640、層650依序堆疊在一起時，導電層630中的第一導電條帶632經由絕緣層640中的第一導電條帶642藉由導電層650中的整合式結構658以導電方式連接在一起。當三個層630、層640、層650依序堆疊在一起時，導電層650中的第二導電條帶654經由絕緣層640中的第二導電條帶644藉由導電層630中的整合式結構636以導電方式連接在一起。
如圖6A的圖(d)中所繪示，頂部層670包含數個第一導電條帶672(例如，圖5的第一導電部分572)。第一導電條帶672可藉由(沿例如X方向的第二方向延伸的)第三導電條帶677 連接在一起以形成整合式結構674。頂部層670及導電層650可經組態使得每一第一導電條帶672位於導電層650中的第一導電條帶652及第二導電條帶654中的一者上方。絕緣層660包含分佈於整合式結構674上的數個導電通孔662(例如，圖5的第一導電通孔562)。相鄰第一導電條帶672之間的空間可藉由絕緣材料671(例如，諸如氧化物的介電材料)分離及絕緣。頂部層670中的第一導電條帶672經由導電通孔662、第一導電帶652、導電通孔642以及第一導電帶632以導電方式耦接至第一端624。
圖7繪示電容器(例如，圖5的MIM電容器500)的多個堆疊層的另一實例的佈局圖，包含：繪示第一導電層(例如，圖5的導電層530或圖6A至圖6B的導電層630)的佈局700的圖(a)、繪示第一絕緣層(例如，圖5的絕緣層540或圖6A至圖6B的絕緣層640)的佈局720的圖(b)、繪示第二導電層(例如，圖5的導電層550或圖6A至圖6B的導電層650)的佈局740的圖(c)，以及繪示第二絕緣層(例如，圖5的絕緣層560或圖6A及圖6B的絕緣層660)及頂部層(例如，圖5的頂部層570或圖6A至圖6B的頂部層670)的佈局760的圖(d)。不同於圖6A至圖6B(其中絕緣層640的佈局不同於導電層630的佈局)，第一絕緣層的佈局720與第一導電層的佈局及第二導電層的佈局740兩者實質上相同。應注意，在電容器中，標記有「1」的部分指示所述部分以導電方式耦接至電容器的第一端(例如，圖5的第一端524或圖6B的第一端624)，且標記有「2」的部分指示所述部分以導電方式耦接至第二端(例如，圖5的第二端526或圖6B的第二端626)。
如圖7的圖(a)中所繪示，導電層可包含數個交替的第一導電條帶702(例如，圖5的第一導電部分532或圖6A至圖6B的第一導電條帶632)及第二導電條帶704(例如，圖5的第二導電部分534或圖6A至圖6B的第二導電條帶634)。第一導電條帶702藉由絕緣材料701(例如，諸如氧化物的介電材料)與第二導電條帶704絕緣。每一第二導電條帶704位於兩個相鄰第一導電條帶702之間，且可形成至少兩個從屬電容器(例如，圖5的電容器533或圖6B的電容器633)。第一導電條帶702以導電方式耦接至第一端，且第二導電條帶704以導電方式耦接至第二端。在一些實例中，如圖7的圖(a)中所繪示，第二導電條帶704藉由兩個分離的第三導電條帶705連接在一起以形成兩個對應整合式結構706。每一第三導電條帶705沿第一方向(例如，Y方向)延伸，且每一第二導電條帶704沿第二方向(例如，X方向)延伸。每一整合式結構706可包含插入有對應第一導電條帶702的多個溝槽。第一導電條帶702亦可藉由多個分離的第四導電條帶707連接在一起以形成整合式結構708，所述整合式結構708包含插入有對應第二導電條帶704的多個溝槽。每一第一導電條帶702沿第二方向(例如，X方向)延伸，且每一第四導電條帶707沿第一方向(例如，Y方向)延伸。每一導電條帶704具有實體上連接至對應第三導電條帶705的第一末端，以及沿第二方向(例如，X方向)朝向第四導電條帶707延伸但與第四導電條帶707具有一距離的第二末端。
如圖7的圖(b)中所繪示，佈局720與佈局700實質上相同。第一絕緣層包含數個交替的第一導電通孔722(例如，圖5 的第一導電通孔542或圖6A至圖6B的第一導電通孔642)及第二導電通孔724(例如，圖5的第二導電通孔544或圖6A至圖6B的第二導電通孔644)。第一導電通孔722及第二導電通孔724中的每一者可為導電條帶。第一絕緣層中的第一導電通孔722及第二導電通孔724的佈局可與第一導電層中的第一導電條帶702及第二導電條帶704的佈局700實質上相同。第一導電通孔722藉由絕緣材料721(例如，諸如氧化物的介電材料)與第二導電通孔724絕緣。每一第二導電通孔724位於兩個相鄰第一導電通孔722之間，且可形成至少兩個從屬電容器(例如，圖5的電容器543或圖6B的電容器643)。在一些實例中，如圖7的圖(b)中所繪示，第二導電通孔724藉由兩個分離的第三導電條帶725連接在一起以形成兩個對應整合式結構726。每一第三導電條帶725沿第一方向(例如，Y方向)延伸，且每一第二導電條帶724沿第二方向(例如，X方向)延伸。每一整合式結構726可包含插入有對應第一導電通孔722的多個溝槽。第一導電通孔722可藉由多個分離的第四導電條帶727連接在一起以形成整合式結構728，所述整合式結構728包含插入有對應第二導電通孔724的多個溝槽。每一第一導電條帶722沿第二方向(例如，X方向)延伸，且每一第四導電條帶727沿第一方向(例如，Y方向)延伸。每一導電條帶724具有實體上連接至對應第三導電條帶725的第一末端，以及沿第二方向(例如，X方向)朝向第四導電條帶727延伸但與第四導電條帶727具有一距離的第二末端。
如圖7的圖(c)中所繪示，佈局740與佈局720實質上相同。第二導電層可包含數個交替的第一導電條帶742(例如，圖 5的第一導電部分552)及第二導電條帶744(例如，實施為圖5的第二導電部分554)。第一導電條帶742藉由絕緣材料741(例如，諸如氧化物的介電材料)與第二導電條帶744絕緣。每一第二導電條帶744位於兩個相鄰第一導電條帶742之間，且可形成至少兩個從屬電容器(例如，圖5的電容器553或圖6B的電容器653)。在一些實例中，如圖7的圖(c)中所繪示，第二導電條帶744藉由兩個分離的第三導電條帶745連接在一起以形成兩個對應整合式結構746。每一第三導電條帶745沿第一方向(例如，Y方向)延伸，且每一第二導電條帶744沿第二方向(例如，X方向)延伸。每一整合式結構746可包含插入有對應第一導電條帶742的多個溝槽。第一導電條帶742亦可藉由多個分離的第四導電條帶747連接在一起以形成整合式結構748，所述整合式結構748包含插入有對應第二導電條帶744的多個溝槽。每一第一導電條帶742沿第二方向(例如，X方向)延伸，且每一第四導電條帶747沿第一方向(例如，Y方向)延伸。每一導電條帶744具有實體上連接至對應第三導電條帶745的第一末端，以及沿第二方向(例如，X方向)朝向第四導電條帶747延伸但與第四導電條帶747具有一距離的第二末端。
如圖7的圖(d)中所繪示，頂部層包含數個第一導電條帶762(例如，圖5的第一導電部分572或圖6A至圖6B的第一導電部分672)。第一導電條帶762可藉由兩個分離的第四導電條帶767連接在一起以形成整合式結構764。每一第一導電條帶762彼此平行且沿第二方向(例如，Y方向)延伸。每一第一導電條帶762包含第一末端及第二末端。一個第四導電條帶767沿第一方向 (例如，Y方向)延伸以實體上連接第一導電條帶762的第一端，且另一第四導電條帶767沿第一方向延伸以實體上連接第一導電條帶762的第二端。頂部層及第二導電層可經組態使得每一第一導電條帶762位於第二導電層的第一導電條帶742及第二導電條帶744中的一者上方。相鄰第一導電條帶762之間的空間可藉由絕緣材料761(例如，諸如氧化物的介電材料)分離及絕緣。第二絕緣層包含分佈於整合式結構764上的數個導電通孔750(例如，圖5的第一導電通孔562或圖6B的第一導電通孔662)。在如圖7的圖(d)中所繪示的實例中，將具有分佈的導電通孔750的第一導電條帶劃分成第一群組及第二群組。第一群組中的具有分佈的導電通孔750的第一導電條帶沿第二方向(例如，X方向)延伸以實體上連接至沿第一方向(例如，Y方向)延伸的第三導電條帶765。第二群組中的具有分佈的導電通孔750的第一導電條帶沿第二方向(例如，X方向)延伸以實體上連接至沿第一方向(例如，Y方向)延伸的第三導電條帶765。兩個第三導電條帶765亦可包含分佈的導電通孔750。
在一些實施方案中，例如如圖6A的圖(b)及圖7的圖(b)中所示出，絕緣層(例如，圖5的絕緣層540或圖6A至圖6B的絕緣層640)中的第一導電通孔及第二導電通孔為導電條帶且彼此相對配置以形成從屬電容器。在一些實施方案中，如下文在圖8中以另外細節所示出，絕緣層(例如，圖5的絕緣層540或圖6A至圖6B的絕緣層640)中的第一導電通孔及第二導電通孔為導電柱且以例如條帶或溝槽的形狀配置，使得多個第一導電通孔及多個第二導電通孔可充當平行板以形成從屬電容器。
圖8繪示圖6A至圖6B的電容器620的多個堆疊層640、層650的另外實例的佈局圖800。佈局圖800中的導電層650經組態以具有與圖6A的圖(c)中的佈局相同的佈局。不同於圖6A的圖(b)中的絕緣層640的組態，繪示於佈局圖800中的絕緣層640包含個別導電通孔作為藉由絕緣材料(例如，圖6A的圖(b)的絕緣材料641)彼此分離的導電柱。在一些實例中，如圖8中所繪示，一或多個第一導電通孔820根據第一導電條帶642分佈，且一或多個第二導電通孔822根據第二導電條帶644分佈。以此方式，一或多個第一導電通孔820充當第一導電板，且一或多個第二導電通孔822充當第二導電板。因此，一或多個第二導電通孔822可與一或多個第一導電通孔820形成從屬電容器，其亦可增大電容器620的電容值。
圖9示出用於管理記憶體裝置的電容器的實例過程900的流程圖。記憶體裝置可實施為圖1A的記憶體116、圖2的記憶體裝置200、圖4A的記憶體裝置400或圖4B的記憶體裝置450。電容器可實施為圖3的電容器320、圖4A的MIM電容器430、圖4C的MIM電容器470、圖5的電容器520或圖6A至圖6B的電容器620。記憶體裝置可包含電晶體，例如圖4A的電晶體440、圖4B的電晶體470、圖5的電晶體510或圖6B的電晶體610。過程900可包含後端過程。
在操作902處，電晶體形成於基底上或基底中。基底可為圖4A、圖4B或圖4C的基底402、圖5的基底502或圖6B的基底602。電晶體包含閘極(例如，圖4A的閘極442、圖4C的閘極482、圖5的閘極504或圖6B的閘極612)、源極(例如，圖4A 的源極444、圖4C的源極484、圖5的源極506或圖6B的源極614)以及汲極(例如圖4A的汲極446、圖4C的汲極486、圖5的汲極508或圖6B的汲極616)。電晶體的源極及汲極可由基底內的井區(例如，P型井區或N型井區)中的兩個摻雜區(例如，N型區)形成。
在操作904處，第一導電接點經形成以將電晶體的源極及汲極連接至電容器的第一端，且第二導電接點經形成以將電晶體的閘極連接至電容器的第二端。第二端形成且與第一端絕緣。第一端可為圖4A的第一端431、圖4C的第一端471、圖5的第一端524或圖6B的第一端624。第二端可為圖4A的第二端433、圖4C的第二端473、圖5的第二端526或圖6B的第二端626。第二端可為金屬板且可形成於電路層(例如，圖2的CuA層202或圖4B的電路層452)中。第二端可藉由絕緣材料(例如，諸如氧化物的介電材料)與第一端絕緣。
第一導電接點形成為以導電方式耦接至第一端，且第二導電接點形成為以導電方式耦接至第二端。第一導電接點可為圖4A的第一導電接點434、圖4C的第一導電接點474、圖5的第一導電接點512或圖6B的第一導電接點604，且第二導電接點可為圖4A的第二導電接點433、圖4C的第二導電接點473、圖5的第二導電接點514或圖6B的第二導電接點606。
在一些實例中，電容器可為圖4A的MIM電容器430。第一導電接點及第二導電接點可為圖4A的第一導電接點434及第二導電接點435，所述第一導電接點434及第二導電接點435為貫通陣列接點(TAC)，例如圖2的TAC 222。第一導電接點及第 二導電接點可在記憶體單元陣列(例如，圖2的記憶體單元陣列210或圖4A的記憶體單元陣列410)形成及/或階梯結構(例如，圖2的階梯結構220或圖4A的階梯結構420)形成之後形成。
在一些實例中，電容器可為圖4C的MIM電容器470。第一導電接點及第二導電接點可為圖4C的第一導電接點474及第二導電接點473，所述第一導電接點474及第二導電接點473為電路層中或電路層上的導電接點。第一導電接點及第二導電接點可在記憶體單元陣列形成及/或階梯結構形成之前形成。
在操作906處，電容器的電容結構藉由依序形成堆疊在一起的多個層來形成。每一層包含以導電方式耦接至第一端的一或多個第一導電部分及以導電方式耦接至第二端的一或多個第二導電部分。至少一個第二導電部分與至少一個相鄰第一導電部分形成至少一個從屬電容器。
電容結構可為圖4A的電容結構432、圖4C的電容結構472、圖5的電容結構522或圖6A至圖6B的電容結構622。電容結構包含多個導電層，例如，圖5的導電層530、導電層550或圖6A至圖6B的導電層630、導電層650。相鄰導電層可藉由其間的對應絕緣層(例如，圖5的絕緣層540或圖6A至圖6B的絕緣層640)絕緣。相鄰導電層中的第一導電部分可經由對應絕緣層中的一或多個第一導電通孔(例如，圖5的第一導電通孔542、圖6A至圖6B的第一導電通孔642或圖7的第一導電通孔722)以導電方式耦接，且相鄰導電層中的第二導電部分經由對應絕緣層中的一或多個第二導電通孔(例如，圖5的第二導電通孔544、圖6A至圖6B的第二導電通孔644或圖7的第二導電通孔724)以導電 方式耦接。對應絕緣層中的一或多個第一導電通孔與一或多個第二導電通孔例如藉由圖6A的絕緣材料641或圖7的絕緣材料721導電絕緣。對應絕緣層經組態使得至少一個第二導電通孔與對應絕緣層中的至少一個相鄰第一導電通孔形成至少一個額外從屬電容器(例如，圖5的電容器543或圖6B的電容器643)。在一些實施例中，如圖5中所示出，一或多個第二導電通孔中的每一者與對應絕緣層中的至少一個相鄰第一導電通孔形成至少一個從屬電容器。
在一些實施例中，如在圖6A及圖7中所示出，對應絕緣層中的一或多個第一導電通孔及一或多個第二導電通孔的佈局與相鄰導電層中的至少一者中的一或多個第一導電部分及一或多個第二導電部分的佈局實質上相同。
在一些實施例中，對應絕緣層中的至少一個第一導電通孔或至少一個第二導電通孔包含導電條帶，例如如在圖6A及圖7中所示出。對應絕緣層中的兩個或大於兩個第一導電通孔或兩個或大於兩個第二導電通孔中的至少一者可以導電方式耦接以形成一或多個溝槽。一或多個第一導電通孔或一或多個第二導電通孔中的至少一者可形成整合式結構，例如圖6A的整合式結構646或圖7的整合式結構726、整合式結構728。
在一些實施例中，如圖8中所示出，一或多個第一導電通孔或一或多個第二導電通孔中的至少一者包含彼此絕緣的個別導電柱。兩個或大於兩個第一導電通孔及兩個或大於兩個第二導電通孔可經組態以形成對應從屬電容器。舉例而言，兩個或大於兩個第一導電通孔或兩個或大於兩個第二導電通孔中的至少一者可 根據條帶形狀或溝槽形狀配置。
在一些實施例中，第一導電層及第二導電層中的一者(例如，圖6A的圖(c)中的導電層650)中的第一導電部分實體上連接在一起以形成第一整合式結構(例如，圖6A的圖(c)中的整合式結構658)，且第一導電層及第二導電層中的另一者(例如，圖6A的圖(a)中的導電層630)中的第二導電部分實體上連接在一起以形成第二整合式結構(例如，圖6A的圖(a)中的整合式結構636)。第一導電層及第二導電層中的一者中的至少一個第二導電部分與另一第二導電部分分離，例如如在圖6A的圖(c)中所示出，且第一導電層及第二導電層中的另一者中的至少一個第一導電部分與另一第一導電部分分離，例如如在圖6A的圖(a)中所示出。
在一些實施例中，電容結構更包含配置於多個層上的頂部層(例如，圖5的頂部層570或圖6A至圖6B的頂部層670)，所述頂部層包含以導電方式耦接至第一端的多個第一導電部分(例如，圖5的第一導電部分572)。頂部層下方的相鄰導電層(例如，圖5的導電層550或圖6A至圖6B的導電層650)中的至少一個第二導電部分可與頂部層中的多個第一導電部分形成至少一個額外從屬電容器(例如，圖5的從屬電容器563或圖6B的從屬電容器663)。電容結構可更包含頂部層與相鄰導電層之間的絕緣層(例如，圖5的絕緣層560或圖6A至圖6B的絕緣層660)。絕緣層可包含經組態以將多個第一導電部分以導電方式耦接至相鄰導電層中的一或多個對應第一導電部分的一或多個導電通孔(例如，圖5的第一導電通孔562或圖6B的第一導電通孔662)。如 圖5、圖6A、圖6B或圖7中所示出，頂部層不包含第二導電部分，且頂部層中的第一導電部分彼此導電絕緣，且絕緣層中的一或多個導電通孔分佈為個別導電接點。
在一些實施例中，電容器經組態為電晶體，例如，MOS電晶體。電晶體具有閘極、源極以及汲極。源極及汲極可為形成於基底中的兩個摻雜區(例如，圖4A的摻雜區444、摻雜區446、圖4C的摻雜區484、摻雜區486、圖5的摻雜區506、摻雜區508，或圖6B的摻雜區614、摻雜區616)。第二端可經組態以經由對應第二導電接點耦接至電晶體的閘極，且電容器的第一端可經組態以經由對應第一導電接點耦接至電晶體的源極及汲極。
儘管本文件可描述許多細節，但此等細節不應視為對本發明的所主張或可主張的範圍的限制，而是視為描述特定針對特定實施例的特徵。在單獨實施例的上下文中描述於本文件中的某些特徵亦可在單一實施例中組合地實施。相反，描述於單一實施例的上下文中的各種特徵亦可單獨地或以任何合適的子組合在多個實施例中實施。此外，儘管上文可將特徵描述為以某些組合起作用且甚至最初按此來主張，但來自所主張組合的一或多個特徵在一些情況下可自所述組合刪除，且所主張組合可以是針對子組合或子組合的變化。類似地，儘管在圖式中以特定次序來描繪操作，但不應將此理解為需要以所繪示的特定次序或以依序次序進行此類操作，或進行所有所示出操作以達成合乎需要的結果。
僅揭露幾個實例及實施方案。對所描述實例及實施方案以及其他實施方案的變化、修改以及增強可基於所揭露的內容進行。
400:記憶體裝置
402:基底
410:記憶體單元陣列
412:導電層/字元線/字元線層
414:字元線層接點
416:導電互連
420:階梯結構
430:金屬-絕緣體-金屬電容器
431:第一端
432:電容結構
433:第二端
434:第一導電接點
435:第二導電接點
440:電晶體
442:閘極
444:源極
446:汲極
448:井區

Claims (20)

  1. 一種記憶體裝置中的電容器，包括：第一端；第二端，與所述第一端導電絕緣；以及電容結構，包括依序堆疊在一起的多個層，其中所述多個層中的至少一個層包括：彼此導電絕緣的一或多個第一導電部分及一或多個第二導電部分，所述一或多個第一導電部分以導電方式耦接至所述第一端，所述一或多個第二導電部分以導電方式耦接至所述第二端，其中所述至少一個層經組態使得所述一或多個第二導電部分中的至少一者與至少一個相鄰第一導電部分形成至少一個從屬電容器。
  2. 如請求項1所述的記憶體裝置中的電容器，其中所述多個層包括多個導電層，其中相鄰的第一導電層及第二導電層藉由位於所述第一導電層與所述第二導電層之間的對應絕緣層絕緣，且其中所述第一導電層及所述第二導電層的第一導電部分經由所述對應絕緣層中的一或多個第一導電通孔以導電方式耦接至所述第一端，且所述第一導電層及所述第二導電層的第二導電部分經由所述對應絕緣層中的一或多個第二導電通孔以導電方式耦接至所述第二端。
  3. 如請求項2所述的記憶體裝置中的電容器，其中所述對應絕緣層中的所述一或多個第一導電通孔與所述一或多個第二導電通孔導電絕緣，且 其中所述對應絕緣層經組態使得至少一個第二導電通孔與所述對應絕緣層中的至少一個相鄰第一導電通孔形成至少一個額外從屬電容器。
  4. 如請求項3所述的記憶體裝置中的電容器，其中所述對應絕緣層中的所述一或多個第一導電通孔及所述一或多個第二導電通孔的佈局與所述第一導電層及所述第二導電層中的至少一者中的一或多個所述第一導電部分及一或多個所述第二導電部分的佈局實質上相同。
  5. 如請求項3所述的記憶體裝置中的電容器，其中所述對應絕緣層中的至少一個第一導電通孔或至少一個第二導電通孔包括導電條帶，且其中所述對應絕緣層中的兩個或大於兩個第一導電通孔或兩個或大於兩個第二導電通孔中的至少一者以導電方式耦接以形成一或多個溝槽。
  6. 如請求項3所述的記憶體裝置中的電容器，其中所述一或多個第一導電通孔或所述一或多個第二導電通孔中的至少一者形成整合式結構。
  7. 如請求項2所述的記憶體裝置中的電容器，其中所述第一導電層及所述第二導電層中的一者中的所述第一導電部分實體上連接在一起以形成第一整合式結構，且其中所述第一導電層及所述第二導電層中的另一者中的所述第二導電部分實體上連接在一起以形成第二整合式結構。
  8. 如請求項2所述的記憶體裝置中的電容器，其中所述一或多個第一導電通孔或所述一或多個第二導電通孔中的至少 一者包括彼此絕緣的個別導電柱，且其中兩個或大於兩個第一導電通孔及兩個或大於兩個第二導電通孔經組態以形成對應從屬電容器。
  9. 如請求項1所述的記憶體裝置中的電容器，其中所述電容結構更包括配置於所述多個層上的頂部層，所述頂部層包括以導電方式耦接至所述第一端的多個第一導電部分，且其中在所述頂部層下方的相鄰導電層中的至少一個第二導電部分與所述頂部層中的一或多個所述第一導電部分形成至少一個額外從屬電容器。
  10. 如請求項9所述的記憶體裝置中的電容器，其中所述電容結構包括所述頂部層與所述相鄰導電層之間的絕緣層，且其中所述絕緣層包括一或多個導電通孔，所述一或多個導電通孔經組態以將所述頂部層中的所述多個第一導電部分以導電方式耦接至所述相鄰導電層中的一或多個對應第一導電部分。
  11. 如請求項1所述的記憶體裝置中的電容器，更包括電晶體，所述電晶體包括閘極、源極以及汲極，其中所述第一端經由一或多個第一導電接點以導電方式耦接至所述電晶體的所述源極及所述汲極，且所述第二端經由一或多個第二導電接點以導電方式耦接至所述電晶體的所述閘極。
  12. 一種記憶體裝置，包括：輸入節點，經組態以接收輸入電壓；輸出節點，經組態以輸出輸出電壓；以及多個單元，以導電方式串聯耦接於所述輸入節點與所述輸出節點之間且經組態以基於所述輸入電壓產生所述輸出電壓， 其中所述單元中的每一者包括：二極體；以及電容器，具有耦接於所述二極體與緊接在所述單元之後的依序單元之間的第一節點及經組態以接收時脈信號的第二節點，所述二極體經組態以使用所述時脈信號控制所述電容器，且其中所述電容器包括：第一端；第二端，與所述第一端導電絕緣；以及電容結構，包括依序堆疊在一起的多個層，其中所述多個層中的至少一個層包括：彼此導電絕緣的一或多個第一導電部分及一或多個第二導電部分，所述一或多個第一導電部分以導電方式耦接至所述第一端，所述一或多個第二導電部分以導電方式耦接至所述第二端，其中所述至少一個層經組態使得所述一或多個第二導電部分中的至少一者與所述層中的至少一個相鄰第一導電部分形成至少一個從屬電容器。
  13. 如請求項12所述的記憶體裝置，其中所述多個層包括多個導電層，其中相鄰導電層藉由位於所述相鄰導電層之間的對應絕緣層絕緣，且其中所述相鄰導電層中的第一導電部分經由所述對應絕緣層中的一或多個第一導電通孔以導電方式耦接至所述第一端，且所述相鄰導電層中的第二導電部分經由所述對應絕緣層中的一或多個第二導電通孔以導電方式耦接至所述第二端，且其中所述對應絕緣層中的所述一或多個第一導電通孔與所述 一或多個第二導電通孔導電絕緣，且其中所述對應絕緣層經組態使得至少一個第二導電通孔與所述對應絕緣層中的至少一個相鄰第一導電通孔形成至少一個額外從屬電容器。
  14. 一種記憶體裝置，包括：半導體基底；記憶體單元的記憶體單元陣列，位於所述半導體基底上；以及至少一個電容器，包括：第一端；第二端，與所述第一端絕緣配置；以及電容結構，包括在所述半導體基底上方依序堆疊在一起的多個層，其中所述多個層中的至少一個層包括：彼此導電絕緣的一或多個第一導電部分及一或多個第二導電部分，所述一或多個第一導電部分以導電方式耦接至所述第一端，所述一或多個第二導電部分以導電方式耦接至所述第二端，其中所述至少一個層經組態使得所述一或多個第二導電部分中的每一者與至少一個相鄰第一導電部分形成至少一個從屬電容器。
  15. 如請求項14所述的記憶體裝置，其中所述多個層包括多個導電層，其中相鄰導電層藉由位於所述相鄰導電層之間的對應絕緣層絕緣，且其中所述相鄰導電層中的第一導電部分經由所述對應絕緣層中的一或多個第一導電通孔以導電方式耦接至所述第一端，且所述相鄰導電層中的第二導電部分經由所述對應絕 緣層中的一或多個第二導電通孔以導電方式耦接至所述第二端，且其中所述對應絕緣層中的所述一或多個第一導電通孔與所述一或多個第二導電通孔導電絕緣，且其中所述對應絕緣層經組態使得至少一個第二導電通孔與所述對應絕緣層中的至少一個相鄰第一導電通孔形成至少一個額外從屬電容器。
  16. 如請求項15所述的記憶體裝置，其中所述相鄰導電層中的一者中的第一導電部分實體上連接在一起以形成第一整合式結構，且其中所述相鄰導電層中的另一者中的第二導電部分實體上連接在一起以形成第二整合式結構。
  17. 如請求項14所述的記憶體裝置，更包括電晶體，所述電晶體包括閘極、源極以及汲極，其中所述至少一個電容器的所述第一端經由一或多個第一導電接點以導電方式耦接至所述源極及所述汲極，且所述至少一個電容器的所述第二端經由一或多個第二導電接點以導電方式耦接至所述電晶體的所述閘極。
  18. 如請求項17所述的記憶體裝置，其中所述電晶體形成於所述半導體基底上，其中兩個摻雜區形成於所述半導體基底中且分別經組態為所述電晶體的所述源極及所述汲極，且其中所述電晶體的所述閘極包括與所述半導體基底中的所述兩個摻雜區導電絕緣的金屬板。
  19. 如請求項17所述的記憶體裝置，其中所述至少一個 電容器位於所述記憶體單元陣列周邊，且其中所述至少一個電容器配置於所述記憶體單元陣列上方，且所述第一導電接點及所述第二導電接點為貫通陣列接點(through-array contact)。
  20. 如請求項17所述的記憶體裝置，其中所述至少一個電容器整合於所述記憶體單元陣列下方的電路層中。
TW111117310A 2022-04-19 2022-05-09 記憶體裝置中的電容器以及記憶體裝置 TWI817489B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/723,965 2022-04-19
US17/723,965 US20230337421A1 (en) 2022-04-19 2022-04-19 Capacitors in memory devices

Publications (2)

Publication Number Publication Date
TWI817489B true TWI817489B (zh) 2023-10-01
TW202343448A TW202343448A (zh) 2023-11-01

Family

ID=88307509

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111117310A TWI817489B (zh) 2022-04-19 2022-05-09 記憶體裝置中的電容器以及記憶體裝置

Country Status (3)

Country Link
US (1) US20230337421A1 (zh)
CN (1) CN116981350A (zh)
TW (1) TWI817489B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201546804A (zh) * 2014-02-05 2015-12-16 Conversant Intellectual Property Man Inc 有可製造的電容的動態隨機存取記憶體裝置
TW202046314A (zh) * 2018-08-13 2020-12-16 大陸商無錫拍字節科技有限公司 三維鐵電記憶體元件
TW202147316A (zh) * 2017-06-29 2021-12-16 美商美光科技公司 包括絕緣材料及記憶體單元的垂直交替層的記憶體陣列
TW202209640A (zh) * 2020-08-26 2022-03-01 大陸商無錫拍字節科技有限公司 記憶體的製造方法及電容器

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008078404A (ja) * 2006-09-21 2008-04-03 Toshiba Corp 半導体メモリ及びその製造方法
US9601545B1 (en) * 2015-10-15 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Series MIM structures compatible with RRAM process
WO2019125385A1 (en) * 2017-12-18 2019-06-27 Intel IP Corporation Compound capacitor structures
KR20200116765A (ko) * 2019-04-02 2020-10-13 삼성전자주식회사 수직 커패시터 구조 및 이를 포함하는 비휘발성 메모리 장치
US20230187479A1 (en) * 2021-12-14 2023-06-15 Taiwan Semiconductor Manufacturing Company, Ltd. Back-end-of-line passive device structure having common connection to ground

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201546804A (zh) * 2014-02-05 2015-12-16 Conversant Intellectual Property Man Inc 有可製造的電容的動態隨機存取記憶體裝置
TW202147316A (zh) * 2017-06-29 2021-12-16 美商美光科技公司 包括絕緣材料及記憶體單元的垂直交替層的記憶體陣列
TW202046314A (zh) * 2018-08-13 2020-12-16 大陸商無錫拍字節科技有限公司 三維鐵電記憶體元件
TW202209640A (zh) * 2020-08-26 2022-03-01 大陸商無錫拍字節科技有限公司 記憶體的製造方法及電容器

Also Published As

Publication number Publication date
CN116981350A (zh) 2023-10-31
US20230337421A1 (en) 2023-10-19
TW202343448A (zh) 2023-11-01

Similar Documents

Publication Publication Date Title
US9589978B1 (en) Memory devices with stairs in a staircase coupled to tiers of memory cells and to pass transistors directly under the staircase
US10615173B2 (en) Three dimensional semiconductor memory devices
US8107286B2 (en) Three-dimensional nonvolatile semiconductor memory device for curbing a leak current and method of data read therein
JP5259242B2 (ja) 三次元積層不揮発性半導体メモリ
US10181341B1 (en) Memory device including current generator plate
TWI427744B (zh) 具有二極體於記憶串列中的三維陣列記憶體架構
KR101022152B1 (ko) 전하 축적층을 갖는 메모리 셀을 구비한 반도체 장치
US20160329340A1 (en) Nonvolatile memory device
US20110280075A1 (en) Memory device and operating method thereof
US11087844B2 (en) Non-volatile memory device
WO2023281728A1 (ja) 半導体素子を用いたメモリ装置
TWI575665B (zh) 快閃記憶體之環狀閘極電晶體設計
US11737271B2 (en) Semiconductor memory device with a plurality of amplification stages
US11935883B2 (en) Capacitor structures and apparatus containing such capacitor structures
TWI817489B (zh) 記憶體裝置中的電容器以及記憶體裝置
JP2003092366A (ja) 半導体記憶装置及びその製造方法
WO2023281730A1 (ja) 半導体素子を用いたメモリ装置
US9564224B2 (en) Semiconductor device
US20080079055A1 (en) Non-volatile memory device
CN112997253B (zh) 三维存储器件的读取时间的改善
US20240324232A1 (en) Semiconductor devices and data storage systems including the same