TWI575665B - 快閃記憶體之環狀閘極電晶體設計 - Google Patents

快閃記憶體之環狀閘極電晶體設計 Download PDF

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Description

快閃記憶體之環狀閘極電晶體設計
本發明是有關於一種在電荷誘捕快閃記憶體中之記憶體單元之可靠度設計。
在電荷誘捕快閃記憶體中，淺溝槽隔離(Shallow Trench Isolation,STI)邊緣之邊緣場效應可能會在一近平面結構、一本體接觸的鰭狀物場效電晶體(body-tied FinFET)結構、一自我對齊的淺溝槽隔離結構以及一環繞式閘極薄膜電晶體結構中發生。淺溝槽隔離邊緣之邊緣場效應在電荷誘捕快閃記憶體的程式設計期間可能會產生異常的次臨限電流。邊緣之邊緣場效應會降低穿隧氧化物電場(tunnel oxide electric field)，改變程式化/抹除(P/E)速度，導致大的元件差異，且降低增幅步階脈波程式(Incremental-Step-Pulse Programming,ISPP)的斜率。因此，當電荷誘捕快閃記憶體相應地縮減之下，淺溝槽隔離邊緣之邊緣場效應降低了電荷誘捕快閃記憶體的可靠度，包括三維快閃記憶體。
期望提供一種更為可靠的電荷誘捕快閃記憶體之記憶體單元結構，包括NAND快閃記憶體及NOR快閃記憶體。
描述包括一環形閘極或包括圍繞於作為源極或汲極之一終端之閘極的一記憶體單元結構，其可在一平面基板上方不具有溝槽隔離之一陣列當中來實現。記憶體單元結構可包括一個或多個記憶體單元。記憶體單元結構可用來提供具有優異的資料保持特性之記憶體單元。記憶體單元結構之陣列可以具有不同結構之一高密度陣列之記憶體元件來配置在一積體電路基板上方，並被部署來提供一高保持之記憶體區塊，以與高密度的記憶體相配。
一記憶體元件包括具有一第一導電類型(例如為p型)之一半導體本體、在半導體本體中具有一第二導電類型(例如為n型)之一第一終端、圍繞於第一終端且具有第一導電類型之一通道區域，以及圍繞於通道區域且具有第二導電類型之一第二終端。一連接器係與第一終端接觸，且可連接至一上覆圖案化導線中之一位元線。記憶體材料係配置在通道區域之上，且可包括一介電電荷儲存結構。
一控制閘極圍繞於第一終端，且配置在記憶體材料之上，其依序配置在半導體本體中之通道區域之上。一施加至控制閘極的電壓可改變通過通道區域在寫入、讀取及抹除包括控制閘極與通道區域之一環狀閘極記憶體單元的操作所需的電流。一導電線圍繞於控制閘極，且與第二終端接觸。控制閘極與導電線可為環形。
半導體本體可包括具有第一導電類型的一拾取終端以及與拾取終端接觸的一連接器，拾取終端位於導電線之外。在第一及第二終端之間的半導體本體可為平面的(亦即沒有蝕刻的邊緣)。在某些實施例中，在第一及第二終端之間的半導體本體中，不具有絕緣體所填充的溝槽。
記憶體元件可包括一第二通道區域在半導體本體之中，其圍繞於第一所述的通道區域，並位於導電線的內側，記憶體元件還可包括一第二閘極，其圍繞於控制閘極，並位於第二通道區域之上。
記憶體元件可包括複數個同心通道區域以及複數個同心閘極，此些同心通道區域圍繞於第一終端，此些同心通道區域包括第一所述通道區域；此些同心閘極位於此些同心通道區域之上，此些同心閘極包括控制閘極。此些同心通道區域可為第一終端與第二終端之間之一NAND串之元件。
在一實施方式中，一記憶體元件包括一環狀閘極NAND單元，其包括具有一第一導電類型(p型)之一半導體本體、在半導體本體中且具有一第二導電類型(n型)之一第一終端，以及在半導體本體中且具有第二導電類型之一第二終端。一連接器係與第一終端接觸。複數個同心閘極係圍繞於第一終端並位於半導體本體之上配置，其包括至少一內部同心閘極(SSL)、複數個中間同心閘極(WL)以及一外部同心閘極(GSL)，內部同心閘極圍繞於第一終端，此些中間同心閘極圍繞於內部同心閘極，外部同心閘 極圍繞於此些中間同心閘極。
記憶體材料係配置在此些中間同心閘極與半導體本體之間。一閘極介電層係配置在內部同心閘極與半導體本體之間，並位於外部同心閘極與半導體本體之間。一導電線係圍繞於此些同心閘極配置，並與第二終端接觸。本說明書中所使用的一環狀閘極具有可為正方形、矩形或圓形的一剖面。
半導體本體可包括一N型井，且半導體本體可位於N型井的內部。第一終端及第二終端可位於半導體本體的內部並具有N+摻雜。在一實施例中，閘極介電層可包括記憶體材料。在另一實施例中，閘極介電層可包括與記憶體材料不同的材料。
記憶體元件可包括複數個環狀閘極NOR單元之一陣列以及複數個第一圖案化導線，此陣列包括第一所述環狀閘極單元，且具有各自的第一終端，此些第一圖案化導線連接至此陣列中之此些環狀閘極NOR單元之各個第一終端。在第一圖案化導線中之圖案化導線可具有一第一間距。此陣列中之環狀閘極NAND單元可具有大於第一間距之一環狀閘極NAND單元間距。環狀閘極NAND單元陣列中之一列環狀閘極NAND單元可以一偏離量放置，以和第一間距相配。
記憶體元件可包括複數個導體，其與環狀閘極NAND單元陣列中的一列環狀閘極NAND單元中之此些同心閘極中之各個同心閘極連接。連接至此些同心閘極中之各個內部同心閘極之此些導體中之導體可耦接至第一解碼電路。連接至此些同 心閘極中之各個中間同心閘極之此些導體中之導體可耦接至第二解碼電路。連接至此些同心閘極中之各個外部同心閘極之此些導體中之導體可耦接至第三解碼電路。記憶體元件可包括與陣列中之此些環狀閘極NAND單元中之各個導電線連接的一導體。
此些環狀閘極NAND單元之陣列可配置在一基板上方之一第一區域中。記憶體元件可包括配置在基板上方之一第二區域中之複數個NAND串之一多層陣列。此多層陣列可包括配置在基板上方之複數層中的複數個主動條、正交地排列在此些層中之此些主動條之上的一導電材料之複數結構，以及複數個記憶體元件，此些記憶體元件可在此些層中的此些主動條以及此些結構的表面之間的數個交叉點處的數個界面區域中。
此些層中之層延伸於第一區域及第二區域兩者之上。在第一區域中之環狀閘極NAND單元之陣列可配置在此些層中之一上層上方，且在第二區域中之此些主動條可配置在低於上層的至少某些層之中。
記憶體元件可包括複數個層間連接器，其連接至配置在此些層中之此些主動條。此些層間連接器可從此些層中的各個層延伸至高過此些層中之一頂層之一連接器表面。記憶體元件可包括複數個第二圖案化導線，其位於連接器表面的頂部上方，且連接至各個層間連接器。
記憶體元件可包括複數個第一圖案化導線，其連接至環狀閘極NAND單元之陣列中的連接器，此些第一圖案化導線 中之圖案化導線具有一第一間距，且此些第二圖案化導線中之圖案化導線具有與第一間距相配的一第二間距。在一實施例中，環狀閘極NAND單元之陣列中之此些第一圖案化導線以及連接至層間連接器之此些第二圖案化導線可包括相同的圖案化導線。
在一替代的實施例中，環狀閘極NAND單元之陣列可配置在一基板上方之一第一區域中，且記憶體元件可包括一邏輯電路，例如是一處理器，或配置在基板上方之一第二區域中之一閘極陣列。
亦描述了一種環狀閘極NOR單元之陣列。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
1-5‧‧‧層
100‧‧‧記憶體元件
105、605‧‧‧拾取終端連接器
110、610‧‧‧第一終端連接器
120‧‧‧內部同心閘極
125‧‧‧內部同心閘極連接器
131-136‧‧‧中間同心閘極
136a‧‧‧中間同心閘極連接器
140‧‧‧外部同心閘極
145‧‧‧外部同心閘極連接器
150、650‧‧‧導電線
160、361、362、461、462、463、464、661、662‧‧‧圖案化導線
201、801‧‧‧第一區域
202、802‧‧‧第二區域
205、805‧‧‧拾取終端
210、810‧‧‧基板
212、812‧‧‧N型井
214、814‧‧‧半導體本體
216、816‧‧‧第一終端
218、818‧‧‧第二終端
220、820‧‧‧記憶體材料
225、825‧‧‧閘極介電層
250‧‧‧絕緣材料
261-264‧‧‧主動條
270‧‧‧導電材料
280‧‧‧記憶體元件
290、890‧‧‧絕緣體
301、302、401、402、403、404、601、602、701、702‧‧‧列
311、312、321、322、441、442、443、444‧‧‧環狀閘極NAND單元
330、430‧‧‧第一間距
340、440‧‧‧環狀閘極NAND單元間距
350、450‧‧‧偏離量
370、380、390、681、682、781、782‧‧‧導體
600‧‧‧環狀閘極NOR單元之一陣列
620‧‧‧控制閘極
625‧‧‧控制閘極連接器
691、692、791、792‧‧‧行
740‧‧‧第二閘極
817‧‧‧N+區域
860‧‧‧NOR記憶體單元之一多層陣列
900‧‧‧積體電路
905‧‧‧資料輸入線
910‧‧‧控制器
920、980‧‧‧區塊
930、955、975‧‧‧匯流排
940‧‧‧列解碼器
945‧‧‧字元線
950‧‧‧記憶庫解碼器
960‧‧‧三維記憶體陣列
965‧‧‧位元線
970‧‧‧行解碼器
985‧‧‧資料線
990‧‧‧輸出電路
A-A’、B-B’‧‧‧線
第1圖繪示一記憶體元件中的環狀閘極NAND單元之範例的上視圖。
第2圖繪示環狀閘極NAND單元之範例沿第1圖中的線A-A’之剖面圖。
第3圖繪示使用2×2單元作為範例之環狀閘極NAND單元之一陣列的上視圖。
第4圖繪示使用4×4單元作為範例之環狀閘極NAND單元之一陣列的上視圖。
第5圖繪示包括環狀閘極NAND單元之區塊的一記憶體元件中的記憶體區塊排列。
第6圖繪示使用2×2單元作為範例之環狀閘極NOR單元之一陣列的上視圖。
第7圖繪示使用2×2單元作為範例之環狀閘極NOR單元之一陣列的上視圖，其包括圍繞於控制閘極的一第二閘極。
第8圖繪示在一基板上的一第一區域中，環狀閘極NOR單元之範例沿第7圖中之線B-B’的剖面圖。
第9圖係根據一實施例之積體電路記憶體元件之簡易的區塊圖。
配合參照圖式，來提供本技術實施例之詳細描述內容。應瞭解的是，特定揭露的結構實施例及方法並非意圖限制本技術，本技術可使用其他的特徵、元件、方法及實施例來實現。較佳的實施例係描述以說明本技術，但並未限制其範圍，其範圍係藉由申請專利範圍所定義。本領域具有通常知識者將辨別以下描述內容中的各種等效變形。不同實施例中的相似的元件通常被冠上相似的參考標號。
第1圖繪示一記憶體元件(例如100)中的環狀閘極NAND單元之範例的上視圖。環狀閘極NAND單元包括一半導體本體(例如214)、在半導體本體中的一第一終端(例如第2圖的216)、一通道區域以及在半導體本體中的一第二終端(例如第2圖的218)。半導體本體具有一第一導電類型，例如為P型；第一終端具有一第二導電類型，例如為N型；通道區域具有第一導電類 型，且圍繞於第一終端；第二終端具有第二導電類型，且圍繞於通道區域。一連接器(例如第一終端連接器110)係與第一終端接觸，且可作為環狀閘極NAND單元之一汲極終端使用。記憶體材料(例如第2圖的220)係配置於通道區域上方。一控制閘極(例如內部同心閘極120)係圍繞於第一終端配置，並置於記憶體材料之上。複數個同心閘極(例如內部同心閘極120、中間同心閘極131-136、外部同心閘極140)係圍繞於第一終端配置，並置於記憶體材料之上。此些同心閘極包括作為一內部同心閘極的控制閘極(例如內部同心閘極120)。此些同心閘極包括複數個中間同心閘極(例如131-136)以及一外部同心閘極(例如140)。中間同心閘極係圍繞於內部同心閘極，外部同心閘極係圍繞於中間同心閘極。導電線(例如150)係圍繞於此些同心閘極配置，並與第二終端接觸。一圖案化導線(例如160)係連接至與第一終端接觸的第一終端連接器110。
內部同心閘極120可作為一串列選擇線(String Select Line,SSL)使用，且可經由在內部同心閘極中的一連接器(例如內部同心閘極連接器125)耦接至SSL解碼電路。此些中間同心閘極可作為字元線(Word Lines,WL)使用，且可經由連接器(例如中間同心閘極連接器136a)連接至字元線解碼電路。外部同心閘極140可作為一接地選擇線(Ground Select Line,GSL)使用，且可經由在外部同心閘極中的一連接器(例如外部同心閘極連接器145)耦接至GSL解碼電路。雖然此些中間同心閘極係繪示於第 1圖中且包括6個中間同心閘極，然一環狀閘極NAND單元可具有較少或更多的中間同心閘極，例如是2個、4個、8個中間同心閘極。
半導體本體(例如214)可包括一拾取終端(例如第2圖的205)，其位在導電線(例如150)之外並具有第一導電類型(例如為P型)，並包括與拾取終端(例如205)接觸的一連接器(例如拾取終端連接器105)。
第2圖繪示在一基板(例如210)上方的一第一區域(例如201)中，環狀閘極NAND單元之範例沿第1圖中的線A-A’之剖面圖。記憶體材料(例如220)係配置在此些中間同心閘極(例如131-136)與半導體本體(例如214)之間。一閘極介電層(例如225)係配置在內部同心閘極(例如120)與半導體本體之間，以及在外部同心閘極(例如140)與半導體本體之間。在一實施例中，閘極介電層可包括記憶體材料。在其他實施例中，閘極介電層可包括與記憶體材料不同的材料，例如是氧化矽。
在一實施例中，記憶體材料可包括由快閃記憶體技術已知的一多層介電電荷儲存結構，其包括例如是已知為氧化物-氮化物-氧化物(Oxide-Nitride-Oxide,ONO)、氧化物-氮化物-氧化物-氮化物-氧化物(Oxide-Nitride-Oxide-Nitride-Oxide,ONONO)、矽-氧化物-氮化物-氧化物-矽(Silicon-Oxide-Nitride-Oxide-Silicon,SONOS)、能隙工程的矽-氧化物-氮化物-氧化物-矽(Bandgap Engineered Silicon-Oxide-Nitride-Oxide-Silicon,BE-SONOS)、TANOS(一氮化鉭、氧化鋁、氮化矽、氧化矽、矽)以及金屬高k能隙工程的矽-氧化物-氮化物-氧化物-矽(Metal-high-k Bandgap-Engineered Silicon-Oxide-Nitride-Oxide-Silicon,MA BE-SONOS)的快閃記憶體技術。
在其他實施例中，一環狀閘極NAND單元可為一浮閘記憶體單元，在中間同心閘極與半導體本體之間的記憶體材料可包括在氧化物材料之一穿隧層上之一多晶矽浮閘上方的一阻擋介電層。如此，多晶矽浮閘係配置在作為一控制閘極的一中間同心閘極以及可形成一通道在其中的半導體本體之間。一浮閘記憶體單元可藉由誘捕浮閘上方的電子來進行程式化，並因此改變其臨界電壓以表現邏輯位準。
連接器(例如第一終端連接器110)係與第一終端(例如216)接觸。導電線(例如150)圍繞於外部同心閘極(例如140)，並與第二終端(例如218)接觸。
記憶體元件可包括一N型井(例如212)，半導體本體(例如214)係配置在N型井的內部。第一終端(例如216)與第二終端(例如218)可在半導體本體(例如214)的內部，且可包括N+摻雜。
半導體本體(例如214)可包括具有一第一導電類型(例如為P型)的一拾取終端(例如205)以及與拾取終端(例如205)接觸的一連接器(例如拾取終端連接器105)，拾取終端位在導電線 (例如150)之外。拾取終端可用來對半導體本體施加偏壓。具有P型半導體材料的一半導體本體可稱為一P型井，同時具有N型半導體材料的一半導體本體可稱為一N型井。
第3圖繪示使用2×2單元作為範例之環狀閘極NAND單元之一陣列的上視圖。環狀閘極NAND單元之陣列可配置在基板(例如第2圖的210)上方的第一區域(例如第2圖的201)之中。環狀閘極NAND單元之陣列可包括多個列，各列可包括多個環狀閘極NAND單元。如第3圖的範例中所繪示，陣列包括二列(例如301、302)，且各列包括二個環狀閘極NAND單元，例如列301中的環狀閘極NAND單元311及312，以及列302中的環狀閘極NAND單元321及322。
環狀閘極NAND單元之陣列具有各自的第一終端，並包括連接至陣列中的環狀閘極NAND單元之第一終端的複數個第一圖案化導線(例如361、362)。此些第一圖案化導線中的圖案化導線可具有一第一間距(例如330)。陣列中的環狀閘極NAND單元可具有大於第一間距的一環狀閘極NAND單元間距(例如340)。環狀閘極NAND單元之陣列中的一列環狀閘極NAND單元可以一偏離量(例如350)放置，以和第一間距相配。
記憶體元件可包括複數個導體，其與一列環狀閘極NAND單元(例如列301)中的此些同心閘極中的各個同心閘極連接。在此些導體中連接至此些同心閘極中之內部同心閘極的導體(例如370)可耦接至作為SSL解碼電路的第一解碼電路。在此些 導體中連接至此些同心閘極中之中間同心閘極的導體(例如380)可耦接至作為字元線解碼電路的第二解碼電路。在此些導體中連接至此些同心閘極中之外部同心閘極的導體(例如390)可耦接至作為GSL解碼電路的第三解碼電路。記憶體元件可包括在陣列中的環狀閘極NAND單元中連接導電線(例如第1圖之150)的一導體。
在一實施方式中，環狀NAND單元之一陣列可包括16個列，且各列可包括16個環狀閘極NAND單元。圖案化導線之第一間距可為0.086微米(μm)，且環狀閘極NAND單元間距可為16倍的第一間距(16×0.086微米=1.376微米)，使其具有一偏離量(例如350)，以和第一間距(例如330)相配，具有第一間距的16個圖案化導線可放置於陣列中之一環狀閘極NAND單元之上。若每一列環狀閘極NAND單元中的中間同心閘極係經由中間同心閘極中之連接器(例如第1圖的中間同心閘極連接器136a)連接至4條字元線，則環狀閘極NAND單元之陣列包括64條字元線(4條字元線/列×16列=64)。假設一環狀閘極NAND單元在沿著圖案化導線之方向上，以及在與圖案化導線正交的方向上，具有一環狀閘極NAND單元間距(例如340)，包括16列環狀閘極NAND單元之一陣列因此在沿著圖案化導線(例如361、362)之方向上具有22微米的尺寸(1.376微米×16=22微米)。
第3圖中所示的拾取連接器(例如拾取終端連接器105)係如同第1圖及第2圖所描述。
第4圖繪示使用4×4單元作為範例之環狀閘極NAND單元之一陣列的上視圖。如第4圖之範例所示，陣列包括四列(例如401、402、403、404)，且各列包括四個環狀閘極NAND單元，例如在列404中的環狀閘極NAND單元441、442、443及444。
環狀閘極NAND單元之一陣列具有各自的第一終端，並包括連接至陣列中的環狀閘極NAND單元之第一終端的複數個第一圖案化導線(例如461、462、463及464)。此些第一圖案化導線中的圖案化導線可具有一第一間距(例如430)。陣列中的環狀閘極NAND單元可具有大於第一間距的一環狀閘極NAND單元間距(例如440)。環狀閘極NAND單元之陣列中的一列環狀閘極NAND單元可以一偏離量(例如450)放置，以和第一間距相配。舉例來說，列402係從列401以一偏離量450放置，列403係從列402以一偏離量450放置，列404係從列403以一偏離量450放置等等。
第2圖也繪示配置在基板(例如210)上方之一第二區域(例如202)中的NAND串之多層陣列範例的剖面圖。配置在第二區域中的NAND串之多層陣列係藉由絕緣體290與環狀閘極NAND單元之陣列隔開。此多層陣列可包括主動條(例如261-264)、一導電材料(例如270)之複數個結構以及記憶體元件(例如280)，主動條係藉由配置在基板上的複數層中的絕緣材料(例如250)所隔開，導電材料之複數個結構係正交地越過此些層中的主 動條排列，記憶體元件係在此些層中的主動條以及此些結構的表面之間的交叉點處的界面區域中。
主動條(例如261、262、263及264)可包括在NAND串中含有記憶體元件之記憶體單元之通道區域。一導電材料(例如270)之此些結構可作為NAND串之多層陣列之串列選擇線(String Select Line,SSL)、字元線(Word Lines,WL)以及接地選擇線(Ground Select Line,GSL)使用。記憶體元件(例如280)可包括與在環狀閘極NAND單元之陣列的第一區域中之記憶體材料(例如220)相同的材料，且可在與形成記憶體材料於第一區域中時的相同製造步驟下形成。
如第2圖之範例所示，主動條261係在多層陣列中的此些層中的第一層上方。主動條262、263及264係分別在第二層、第三層及第四層上方。雖然第2圖中係繪示四層，然NAND串之多層陣列可具有更多的層，例如8層、16層、32層、64層等等。在此些層中的層延伸過第一區域以及第二區域兩者。第一區域中的環狀閘極NAND單元之陣列可配置於此些層中的一上層上方，而在第二區域中的主動條可配置在低於上層至少某些層之中。
記憶體元件可包括層間連接器(未繪示)，其連接至配置於此些層中的主動條(例如261-264)。層間連接器可從此些層中各自的層延伸至高過此些層中的一頂層之一連接器表面。記憶體元件可包括在連接器表面的頂部上方之複數個第二圖案化導 線(未繪示)，其連接至各自的層間連接器。
在一實施例中，NAND串之多層陣列中之此些第二圖案化導線中之圖案化導線具有一第二間距，其與環狀閘極NAND單元陣列中之此些第一圖案化導線(例如361、362)之第一間距相配。環狀閘極NAND單元陣列中之此些第一圖案化導線(例如361、362)以及NAND串之多層陣列中之此些第二圖案化導線可包括相同的圖案化導線。
在一替代的實施例中，環狀閘極NAND單元陣列可配置在一基板上方的一第一區域中，且記憶體元件可包括配置在基板上方的一第二區域中之一邏輯電路，例如一處理器或一閘極陣列，取代一多層陣列。
第5圖繪示包括一主要陣列之一記憶體元件中之記憶體區塊之排列，主要陣列包括快閃記憶體單元之複數個區塊(此範例中是區塊1至區塊1024)，以及包括環狀單元之一陣列的一附加區塊(此範例中是區塊0)。記憶體元件可包括例如配置在一基板上方之一第一區域(例如第2圖之201)中的環狀閘極NAND單元之一區塊(例如區塊0)中的環狀閘極NAND單元之一陣列，以及配置在基板上方之一第二區域(例如第2圖之202)中的NAND串之複數個區塊(例如區塊1至區塊1024)中的NAND串之一多層陣列。
在一實施例中，環狀閘極NAND單元之區塊(例如區塊0)以及NAND串之此些區塊可具有一相同的頁面大小，例如 是8千位元組(kilo bytes)，其對應至8192個圖案化導線，8192個圖案化導線連接至環狀閘極NAND單元陣列中之環狀閘極NAND單元之第一終端，及/或連接至NAND串之多層陣列中之層間連接器。由於在NAND串之區塊中，各條字元線係連接至多個頁面，因此環狀閘極NAND單元之區塊(例如區塊0)相較於NAND串之此些區塊中的一區塊具有較少的頁面。舉例來說，區塊0可具有對應至64個頁面的64條字元線。相較之下，若NAND串之一區塊中的各條字元線係連接至至少8個頁面，則NAND串之一區塊具有至少512個頁面(8×64=512)。
舉例來說，在包括記憶體元件之多個區塊的NAND快閃記憶體元件中，包括環狀閘極記憶體元件之一陣列的一附加區塊(例如第5圖之區塊0)可記錄元件操作的臨界資訊。臨界資訊可包括列及行的修補資訊以及各個元件的參數，以調適製程的變異。因此，附加區塊要求比記憶體元件中的其他區塊更高的可靠度。耗損平均(Wear-leveling)程序可用來減緩NAND快閃記憶體元件中由於有限的程式化/抹除(P/E)循環的可靠度問題，且附加區塊可在記錄臨界資訊(例如耗損平均程序之P/E循環計數)中扮演著重要的角色。
第6圖繪示使用2×2單元作為範例之環狀閘極NOR單元之一陣列(例如600)的上視圖。陣列中之一環狀閘極NOR單元包括一半導體本體，其包括一第一終端及一第二終端(例如第8圖之816、818)。半導體本體具有一第一導電類型，例如為P型。 第一終端係配置在半導體本體中，且具有一第二導電類型，例如為N型。一第二終端係配置在半導體本體中，且具有第二導電類型。一連接器(例如第一終端連接器610)係與第一終端接觸，且可作為環狀閘極NOR單元之一汲極終端使用。環狀閘極NOR單元包括一控制閘極(例如620)，其圍繞於第一終端，並置於半導體本體之上。環狀閘極NOR單元包括一導電線(例如650)，其圍繞於控制閘極(例如620)，並與第二終端接觸。記憶體元件可包括一導體，其與陣列中之環狀閘極NOR單元中之導電線(例如第1圖之650)連接。
雖然第6圖中的範例僅有繪示2×2單元，然環狀閘極NOR單元之一陣列可具有4×4單元、8×8單元、16×16單元等等。此外，在一列中的環狀閘極NOR單元之數量可與一行中的環狀閘極NOR單元之數量不同。
記憶體元件可包括複數個第一圖案化導線(例如661、662)，其連接至陣列中之環狀閘極NOR單元之第一終端。舉例來說，圖案化導線(例如661、662)可連接至各行(例如691、692)中之環狀閘極NOR單元中之第一終端連接器610。記憶體元件可包括複數個第一導體(例如681、682)，其係經由控制閘極連接器625與一列環狀閘極NOR單元(例如列601、602)中的各個控制閘極(例如620)連接，控制閘極可作為環狀閘極NOR單元之記憶體閘極(MG)使用，且在此些第一導體中之導體係耦接至字元線解碼電路。
半導體本體(例如814)可包括具有第一導電類型(例如為P型)的一拾取終端(例如第8圖之805)以及與拾取終端(例如805)接觸的一連接器(例如拾取終端連接器605)，拾取終端位在導電線(例如650)之外。
第7圖繪示使用2×2單元作為範例之環狀閘極NOR單元之一陣列(例如600)的上視圖，其包括圍繞於控制閘極的一第二閘極。在陣列中之一環狀閘極NOR單元包括一半導體本體(第8圖之814)，其包括一第一終端及一第二終端(例如第8圖之816及818)。半導體本體具有一第一導電類型，例如為P型。第一終端係配置在半導體本體中，且具有一第二導電類型，例如為N型。第二終端係配置在半導體本體中，並具有第二導電類型。一連接器(例如第一終端連接器610)係與第一終端接觸，且可作為環狀閘極NOR單元之一汲極終端使用。環狀閘極NOR單元包括一控制閘極(例如620)，其圍繞於第一終端，並置於半導體本體之上。環狀閘極NOR單元包括一導電線(例如650)，其圍繞於控制閘極(例如620)，並與第二終端接觸。環狀閘極NOR單元也包括一第二閘極(例如740)以及一閘極介電層，第二閘極圍繞於控制閘極，並置於控制閘極與導電線之間，閘極介電層置於第二閘極與半導體本體(例如814)之間。雖然第7圖中的範例僅有繪示2×2單元，然包括圍繞於控制閘極之一第二閘極之環狀閘極NOR單元之一陣列可具有4×4單元、8×8單元、16×16單元等等。此外，在一列中的環狀閘極NOR單元之數量可與一行中的環狀閘極NOR單 元之數量不同。
記憶體元件可包括複數個第一圖案化導線(例如661、662)，其連接至陣列中之環狀閘極NOR單元之第一終端。舉例來說，圖案化導線(例如661、662)係連接至各行(例如791、792)中之環狀閘極NOR單元中之第一終端連接器610。記憶體元件可包括複數個第一導體(例如681、682)，其係經由控制閘極連接器625與一列環狀閘極NOR單元(例如列701、702)中的各個控制閘極(例如620)連接，控制閘極可作為環狀閘極NOR單元之記憶體閘極(MG)使用，且在此些第一導體中之導體係耦接至字元線解碼電路。
記憶體元件可包括複數個第二導體(例如781、782)，其與一列環狀閘極NOR單元(例如列701、702)中各個第二閘極連接，第二閘極可作為環狀閘極NOR單元之輔助閘極(Assist Gates,AG)使用，此些第二導體中之導體係耦接至字元線解碼電路。
半導體本體(例如814)可包括具有第一導電類型(例如為P型)的一拾取終端(例如第8圖之805)以及與拾取終端(例如805)接觸的一連接器(例如拾取終端連接器605)，拾取終端位在導電線(例如650)之外。
第8圖繪示在一基板(例如810)上方的一第一區域(例如801)中，環狀閘極NOR單元之範例沿第7圖中之線B-B’的剖面圖。記憶體材料(例如820)係配置在控制閘極(例如620)與 半導體本體(例如814)之間，半導體本體具有一第一導電類型，例如為P型。一閘極介電層(例如825)係配置在第二閘極(例如740)與半導體本體之間。在一實施例中，閘極介電層可包括記憶體材料。在另一實施例中，閘極介電層可包括與記憶體材料不同的材料，例如是氧化矽。
一環狀閘極NOR單元之記憶體材料可如本文對於環狀閘極NAND單元之陣列所描述。在一實施例中，一環狀閘極NOR單元可為一浮閘記憶體單元，在控制閘極與半導體本體之間的記憶體材料可包括在氧化物材料之一穿隧層上之一多晶矽浮閘上方的一阻擋介電層。如此，多晶矽浮閘係配置在作為一控制閘極的一控制閘極以及可形成一通道在其中的半導體本體之間。一浮閘記憶體單元可藉由誘捕浮閘上方的電子來進行程式化，並因此改變其臨界電壓以表現邏輯位準。
連接器(例如第一終端連接器610)係與第一終端(例如816)接觸。圍繞於第二閘極(例如740)之導電線(例如650)係與第二終端(例如818)接觸。
記憶體元件可包括一N型井(例如812)，半導體本體(例如814)係配置在N型井的內部。第一終端(例如816)與第二終端(例如818)可在半導體本體(例如814)的內部，且可包括N+摻雜。半導體本體也可包括N+區域(例如817)，其係作為控制閘極620與第二閘極740之間以及位於記憶體材料820之層之下的源極/汲極終端。記憶體材料820可為不連續的。舉例來說，記憶 體材料820可以在N+區域817上方被除去。
記憶體元件也可包括配置在基板上方之一第二區域(例如802)中的NOR記憶體單元之一多層陣列(例如860)。配置在第二區域中的NOR記憶體單元之多層陣列係藉由絕緣體890與環狀閘極NOR單元之陣列隔開。在此多層陣列中之NOR記憶體單元係配置在基板上方的複數層之中，例如配置在層1至層5的NOR記憶體單元。在此些層中的層延伸過第一區域以及第二區域兩者。第一區域中的環狀閘極NOR單元之陣列可配置於此些層中的一上層上方，而在第二區域中的NOR記憶體單元可配置在低於上層至少某些層之中。
半導體本體(例如814)可包括具有第一導電類型(例如為P型)的一拾取終端(例如805)以及與拾取終端(例如805)接觸的一連接器(例如拾取終端連接器605)，拾取終端位在導電線(例如650)之外。拾取終端可用來對半導體本體施加偏壓。具有P型半導體材料的一半導體本體可稱為一P型井，同時具有N型半導體材料的一半導體本體可稱為一N型井。
第9圖係根據一實施例之積體電路記憶體元件之簡易的區塊圖。積體電路900包括三維記憶體陣列960，其包括在一積體電路基板上方之環狀閘極記憶體單元之一陣列。環狀閘極記憶體單元之陣列可為環狀閘極NAND單元之一陣列，或環狀閘極NOR單元之一陣列。
環狀閘極NAND單元之陣列中之一環狀閘極NAND 單元可包括具有一第一導電類型(P型)之一半導體本體、在半導體本體中具有一第二導電類型(N型)之一第一終端，以及在半導體本體中具有第二導電類型之一第二終端。一連接器係與第一終端接觸。複數個同心閘極係圍繞於第一終端並置於半導體本體之上配置，其包括至少圍繞於第一終端的一內部同心閘極(SSL)、圍繞於內部同心閘極的複數個中間同心閘極(WL)，以及圍繞於此些中間同心閘極的一外部同心閘極(GSL)。
記憶體材料係配置於此些中間同心閘極與半導體本體之間。一閘極介電層係配置在內部同心閘極與半導體本體之間，以及在外部同心閘極與半導體本體之間。一導電線係圍繞於此些同心閘極配置，並與第二終端接觸。如本說明書所使用的一環狀閘極具有可為正方形、矩形或圓形的一剖面。
半導體本體可包括一N型井，且半導體本體可在N型井的內部。第一終端及第二終端可在半導體本體的內部，且可包括N+摻雜。在一實施例中，閘極介電層可包括記憶體材料。在另一實施例中，閘極介電層可包括與記憶體材料不同的材料。
記憶體元件可包括環狀閘極NAND單元之一陣列(包括第一次提到的環狀閘極NAND單元)，其具有各自的第一終端，並包括連接至陣列中之環狀閘極NAND單元之第一終端的複數個第一圖案化導線。此些第一圖案化導線中之圖案化導線可具有一第一間距。陣列中之環狀閘極NAND單元可具有大於第一間距的一環狀閘極NAND單元間距。在環狀閘極NAND單元陣列 中的一列環狀閘極NAND單元可以一偏離量放置，以和第一間距相配。
記憶體元件可包括複數個導體，其與環狀閘極NAND單元陣列中之一列環狀閘極NAND單元中的此些同心閘極中的各個同心閘極連接。在此些導體中連接至此些同心閘極中之內部同心閘極的導體可耦接至第一解碼電路。在此些導體中連接至此些同心閘極中之中間同心閘極的導體可耦接至第二解碼電路。在此些導體中連接至此些同心閘極中之外部同心閘極的導體可耦接至第三解碼電路。記憶體元件可包括在陣列中的環狀閘極NAND單元中與導電線連接的一導體。
在一替代的實施例中，三維記憶體陣列960可包括如本文所述之環狀閘極NOR單元之一陣列。
一列解碼器940係耦接至複數條字元線945，並沿著三維記憶體陣列960中之列配置。一行解碼器970係耦接至沿著三維記憶體陣列960中之行所配置之複數條位元線965，用於讀取並程式化來自三維記憶體陣列960中之記憶體單元之資料。一記憶庫解碼器(bank decoder)950係耦接至匯流排955上之三維記憶體陣列960中之複數個記憶庫。位址係在匯流排930上被供應至行解碼器970、列解碼器940以及記憶庫解碼器950。於此例子中，區塊980中之感測放大器及資料輸入結構，係經由資料匯流排975而耦接至行解碼器970。感測資料係經由資料線985而從感測放大器供應至輸出電路990。輸出電路990驅動感測資 料至積體電路900外部的目的地。輸入資料係經由資料輸入線905而從積體電路900上之輸入/輸出埠，或從積體電路900內部或外部之其它資料源，被供應至區塊980中之資料輸入結構，例如一通用處理器或特殊用途應用電路，或提供被三維記憶體陣列960所支援之一單晶片系統功能之模組之組合。
在第9圖所示的範例中，使用偏壓配置狀態機之一控制器910控制經由區塊920中之單一或數個電壓源所產生或提供之偏壓配置電源電壓之施加，例如讀取及程式化電壓。控制器910可包括用於多層單元(Multi-Level Cell,MLC)程式化及讀取之操作模式。控制器910可藉由使用如本領域已知的特殊用途邏輯電路系統而被實施。在替代實施例中，控制器包括一通用處理器，通用處理器可在相同的積體電路上被實施，積體電路執行一電腦程式以控制此裝置之操作。在又其他實施例中，特殊用途邏輯電路及一通用用途處理器之一組合，係可被利用於控制器之實行。
本文所述之技術可應用至浮閘記憶體、電荷誘捕記憶體、其它非揮發性記憶體、處理器及閘極陣列。此技術也可作為各種其它半導體元件中之嵌入式記憶體來應用，包括邏輯元件中之嵌入式記憶體、處理器元件、單晶片系統元件等等。
雖然本發明係參考上面所詳細的較佳實施例及例子而揭露，但吾人應理解到這些例子係意圖呈現一種說明而非限制的意義。吾人考慮到熟習本項技藝者將輕易想到修改及組合，其 修改及組合，將是落在本發明之精神以及以下申請專利範圍之範疇之內。
100‧‧‧記憶體元件
105‧‧‧拾取終端連接器
110‧‧‧第一終端連接器
120‧‧‧內部同心閘極
131、136‧‧‧中間同心閘極
140‧‧‧外部同心閘極
150‧‧‧導電線
201‧‧‧第一區域
202‧‧‧第二區域
205‧‧‧拾取終端
210‧‧‧基板
212‧‧‧N型井
214‧‧‧半導體本體
216‧‧‧第一終端
218‧‧‧第二終端
220‧‧‧記憶體材料
225‧‧‧閘極介電層
250‧‧‧絕緣材料
261-264‧‧‧主動條
270‧‧‧導電材料
280‧‧‧記憶體元件
290‧‧‧絕緣體

Claims (26)

  1. 一種記憶體元件，包括：一環狀閘極單元，該環狀閘極單元包括一半導體本體、在該半導體本體中的一第一終端、一通道區域以及在該半導體本體中的一第二終端，該半導體本體具有一第一導電類型，該第一終端具有一第二導電類型，該通道區域具有該第一導電類型並圍繞於該第一終端，該第二終端具有該第二導電類型並圍繞於該通道區域；一連接器，與該第一終端接觸；一記憶體材料，置於該通道區域之上；一控制閘極，圍繞於該第一終端，並置於該記憶體薄膜之上；以及一導電線，圍繞於該控制閘極，並與該第二終端接觸。
  2. 如申請專利範圍第1項所述之記憶體元件，其中該控制閘極與該導電線係為環形(ring shaped)。
  3. 如申請專利範圍第1項所述之記憶體元件，該半導體本體包括一拾取終端以及與該拾取終端接觸的一連接器，該拾取終端具有該第一導電類型並位在該導電線之外。
  4. 如申請專利範圍第1項所述之記憶體元件，其中與該第一 終端接觸的該連接器係連接至一上覆圖案化導線中的一位元線。
  5. 如申請專利範圍第1項所述之記憶體元件，其中該導電線係連接至一上覆圖案化導線中的一共同源極線。
  6. 如申請專利範圍第1項所述之記憶體元件，其中該記憶體材料包括一介電電荷儲存結構。
  7. 如申請專利範圍第1項所述之記憶體元件，包括：一第二通道區域，在該半導體本體中圍繞於該通道區域，並位於該導電線的內側；以及一第二閘極，圍繞於該控制閘極，並置於該第二通道區域之上。
  8. 如申請專利範圍第1項所述之記憶體元件，其中該半導體本體在該第一終端及該第二終端之間係平面的(planar)。
  9. 如申請專利範圍第1項所述之記憶體元件，其中在該第一終端及該第二終端之間的該半導體本體之中不具有絕緣體填充的溝槽。
  10. 如申請專利範圍第1項所述之記憶體元件，包括： 複數個同心通道區域，圍繞於該第一終端，該些同心通道區域包括該通道區域；以及複數個同心閘極，位於該些同心通道區域之上，該些同心閘極包括該控制閘極。
  11. 如申請專利範圍第1項所述之記憶體元件，包括一N型井，該半導體本體位於該N型井的內部，且該第一終端及該第二終端位於該半導體本體的內部並具有N+摻雜。
  12. 如申請專利範圍第1項所述之記憶體元件，包括複數個環狀閘極NOR單元之一陣列以及複數個第一圖案化導線，該陣列包括該環狀閘極單元，且具有各自的該第一終端，該些第一圖案化導線連接至該陣列中之該些環狀閘極NOR單元之各該第一終端。
  13. 如申請專利範圍第12項所述之記憶體元件，包括複數個第一導體，該些第一導體與該些環狀閘極NOR單元之該陣列中的一列之該些環狀閘極NOR單元中之各該控制閘極連接，其中該些第一導體中之導體係耦接至字元線解碼電路。
  14. 如申請專利範圍第13項所述之記憶體元件，更包括：一第二閘極，圍繞於該控制閘極，並位於該控制閘極與該導 電線之間；一閘極介電層，位於該第二閘極與該半導體本體之間；以及複數個第二導體，與該列中的各該第二閘極連接；其中該些第二導體中之導體係耦接至字元線解碼電路；以及其中該閘極介電層包括與該記憶體材料不同之材料。
  15. 如申請專利範圍第12項所述之記憶體元件，包括與該陣列中之該些環狀閘極NOR單元中之各該導電線連接的一導體。
  16. 如申請專利範圍第12項所述之記憶體元件，其中該些環狀閘極NOR單元之該陣列係配置在一基板上方之一第一區域中，且該記憶體元件包括配置在該基板上方之一第二區域中之複數個NOR單元之一多層陣列，其中：該些NOR單元之該多層陣列係配置在該基板上方之複數層中；該些環狀閘極NOR單元之該陣列係配置在該些層中之一上層上方；以及該些NOR單元之該多層陣列中之NOR單元係配置在低於該上層的至少某些層之中。
  17. 一種記憶體元件，包括：一環狀閘極NAND單元，該環狀閘極NAND單元包括一半 導體本體、在該半導體本體中的一第一終端以及在該半導體本體中的一第二終端，該半導體本體具有一第一導電類型，該第一終端具有一第二導電類型，該第二終端具有該第二導電類型；一連接器，與該第一終端接觸；複數個同心閘極，圍繞於該第一終端並位於該半導體本體之上，該些同心閘極包括至少一內部同心閘極、複數個中間同心閘極以及一外部同心閘極，該內部同心閘極圍繞於該第一終端，該些中間同心閘極圍繞於該內部同心閘極，該外部同心閘極圍繞於該些中間同心閘極；一記憶體材料及一閘極介電層，該記憶體材料位於該些中間同心閘極與該半導體本體之間，該閘極介電層位於該內部同心閘極與該半導體本體之間，並位於該外部同心閘極與該半導體本體之間；以及一導電線，圍繞於該些同心閘極，並與該第二終端接觸。
  18. 如申請專利範圍第17項所述之記憶體元件，包括一N型井，該半導體本體位於該N型井的內部，且該第一終端及該第二終端位於該半導體本體的內部並具有N+摻雜。
  19. 如申請專利範圍第17項所述之記憶體元件，其中該閘極介電層包括該記憶體材料。
  20. 如申請專利範圍第17項所述之記憶體元件，包括複數個環狀閘極NAND單元之一陣列以及複數個第一圖案化導線，該陣列包括該環狀閘極NAND單元，且具有各自的該第一終端，該些第一圖案化導線連接至該陣列中之該些環狀閘極NAND單元之各該第一終端。
  21. 如申請專利範圍第20項所述之記憶體元件，其中：該些第一圖案化導線中之圖案化導線具有一第一間距；該陣列中之該些環狀閘極NAND單元具有大於該第一間距的一環狀閘極NAND單元間距；以及該些環狀閘極NAND單元之該陣列中的一列之該些環狀閘極NAND單元係以一偏離量放置，以和該第一間距相配。
  22. 如申請專利範圍第20項所述之記憶體元件，包括：複數個導體，與該些環狀閘極NAND單元之該陣列中的一列之該些環狀閘極NAND單元中之該些同心閘極中之各該同心閘極連接，其中：連接至該些同心閘極中之各該內部同心閘極之該些導體中之導體係耦接至第一解碼電路；連接至該些同心閘極中之各該中間同心閘極之該些導體中之導體係耦接至第二解碼電路；以及連接至該些同心閘極中之各該外部同心閘極之該些導體中 之導體係耦接至第三解碼電路。
  23. 如申請專利範圍第20項所述之記憶體元件，包括與該陣列中之該些環狀閘極NAND單元中之各該導電線連接的一導體。
  24. 如申請專利範圍第20項所述之記憶體元件，其中該些環狀閘極NAND單元之該陣列係配置在一基板上方之一第一區域中，且該記憶體元件包括配置在該基板上方之一第二區域中之複數個NAND串之一多層陣列。
  25. 如申請專利範圍第24項所述之記憶體元件，其中該多層陣列包括：複數個主動條，配置在該基板上方之複數層中；一導電材料之複數結構，正交地排列在該些層中之該些主動條之上；以及複數個記憶體元件，係在該些層中的該些主動條以及該些結構的表面之間的數個交叉點處的數個界面區域中。
  26. 如申請專利範圍第25項所述之記憶體元件，其中該些環狀閘極NAND單元之該陣列係配置在該些層中之一上層上方，且該些主動條係配置在低於該上層的至少某些層之中，更包括：複數個層間連接器，連接至配置在該些層中之該些主動條， 該些層間連接器係從該些層中的各該層延伸至高過該些層中之一頂層之一連接器表面；以及複數個第二圖案化導線，位於該連接器表面的頂部上方，且連接至各該層間連接器，其中該些第一圖案化導線中之圖案化導線具有一第一間距；以及該些第二圖案化導線中之圖案化導線具有與該第一間距相配的一第二間距。
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