CN105742287A - 存储器元件 - Google Patents

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Abstract

本发明公开了一种存储器元件，包括一半导体本体、在半导体本体中的一第一终端、围绕于第一终端的一通道区域，以及围绕于通道区域的一第二终端，半导体本体具有一第一导电类型，第一终端具有一第二导电类型，通道区域具有第一导电类型，第二终端具有第二导电类型。一连接器是与第一终端接触，且可连接至一上覆图案化导线中的一位线。存储器材料是配置在通道区域之上，且可包括一介电电荷储存结构。一控制栅极围绕于第一终端，且配置在存储器材料之上。一导电线围绕于控制栅极，且与第二终端接触。控制栅极与导电线可为环形(ring shaped)。

Description

存储器元件
技术领域
本发明是有关于一种存储器元件，尤其是在电荷诱捕闪存中的存储器单元的可靠度设计。
背景技术
在电荷诱捕闪存中，浅沟道隔离(ShallowTrenchIsolation,STI)边缘的边缘场效应可能会在一近平面结构、一本体接触的鳍状物场效晶体管(body-tiedFinFET)结构、一自我对齐的浅沟道隔离结构以及一环绕式栅极薄膜晶体管结构中发生。浅沟道隔离边缘的边缘场效应在电荷诱捕闪存的程序设计期间可能会产生异常的次临限电流。边缘的边缘场效应会降低隧穿氧化物电场(tunneloxideelectricfield)，改变编程/擦除(P/E)速度，导致大的元件差异，且降低增幅步阶脉波程序(Incremental-Step-PulseProgramming,ISPP)的斜率。因此，当电荷诱捕闪存相应地缩减之下，浅沟道隔离边缘的边缘场效应降低了电荷诱捕闪存的可靠度，包括三维闪存。
期望提供一种更为可靠的电荷诱捕闪存的存储器单元结构，包括NAND闪存及NOR闪存。
发明内容
描述包括一环形栅极或包括围绕于作为源极或漏极的一终端的栅极的一存储器单元结构，其可在一平面基板上方不具有沟道隔离的一阵列当中来实现。存储器单元结构可包括一个或多个存储器单元。存储器单元结构可用来提供具有优异的数据保持特性的存储器单元。存储器单元结构的阵列可以具有不同结构的一高密度阵列的存储器元件来配置在一集成电路基板上方，并被部署来提供一高保持的存储器区块，以与高密度的存储器相配。
一存储器元件包括具有一第一导电类型(例如为p型)的一半导体本体、在半导体本体中具有一第二导电类型(例如为n型)的一第一终端、围绕于第一终端且具有第一导电类型的一通道区域，以及围绕于通道区域且具有第二导电类型的一第二终端。一连接器是与第一终端接触，且可连接至一上覆图案化导线中的一位线。存储器材料是配置在通道区域之上，且可包括一介电电荷储存结构。
一控制栅极围绕于第一终端，且配置在存储器材料之上，其依序配置在半导体本体中的通道区域之上。一施加至控制栅极的电压可改变通过通道区域在写入、读取及擦除包括控制栅极与通道区域的一环状栅极存储器单元的操作所需的电流。一导电线围绕于控制栅极，且与第二终端接触。控制栅极与导电线可为环形。
半导体本体可包括具有第一导电类型的一拾取终端以及与拾取终端接触的一连接器，拾取终端位于导电线之外。在第一及第二终端之间的半导体本体可为平面的(亦即没有蚀刻的边缘)。在某些实施例中，在第一及第二终端之间的半导体本体中，不具有绝缘体所填充的沟道。
存储器元件可包括一第二通道区域在半导体本体之中，其围绕于第一所述的通道区域，并位于导电线的内侧，存储器元件还可包括一第二栅极，其围绕于控制栅极，并位于第二通道区域之上。
存储器元件可包括多个同心通道区域以及多个同心栅极，此些同心通道区域围绕于第一终端，此些同心通道区域包括第一所述通道区域；此些同心栅极位于此些同心通道区域之上，此些同心栅极包括控制栅极。此些同心通道区域可为第一终端与第二终端之间的一NAND串的元件。
在一实施方式中，一存储器元件包括一环状栅极NAND单元，其包括具有一第一导电类型(p型)的一半导体本体、在半导体本体中且具有一第二导电类型(n型)的一第一终端，以及在半导体本体中且具有第二导电类型的一第二终端。一连接器是与第一终端接触。多个同心栅极是围绕于第一终端并位于半导体本体之上配置，其包括至少一内部同心栅极(SSL)、多个中间同心栅极(WL)以及一外部同心栅极(GSL)，内部同心栅极围绕于第一终端，此些中间同心栅极围绕于内部同心栅极，外部同心栅极围绕于此些中间同心栅极。
存储器材料是配置在此些中间同心栅极与半导体本体之间。一栅极介电层是配置在内部同心栅极与半导体本体之间，并位于外部同心栅极与半导体本体之间。一导电线是围绕于此些同心栅极配置，并与第二终端接触。本说明书中所使用的一环状栅极具有可为正方形、矩形或圆形的一剖面。
半导体本体可包括一N型阱，且半导体本体可位于N型阱的内部。第一终端及第二终端可位于半导体本体的内部并具有N+掺杂。在一实施例中，栅极介电层可包括存储器材料。在另一实施例中，栅极介电层可包括与存储器材料不同的材料。
存储器元件可包括多个环状栅极NOR单元的一阵列以及多个第一图案化导线，此阵列包括第一所述环状栅极单元，且具有各自的第一终端，此些第一图案化导线连接至此阵列中的此些环状栅极NOR单元的各个第一终端。在第一图案化导线中的图案化导线可具有一第一间距。此阵列中的环状栅极NAND单元可具有大于第一间距的一环状栅极NAND单元间距。环状栅极NAND单元阵列中的一列环状栅极NAND单元可以一偏离量放置，以和第一间距相配。
存储器元件可包括多个导体，其与环状栅极NAND单元阵列中的一列环状栅极NAND单元中的此些同心栅极中的各个同心栅极连接。连接至此些同心栅极中的各个内部同心栅极的此些导体中的导体可耦接至第一译码电路。连接至此些同心栅极中的各个中间同心栅极的此些导体中的导体可耦接至第二译码电路。连接至此些同心栅极中的各个外部同心栅极的此些导体中的导体可耦接至第三译码电路。存储器元件可包括与阵列中的此些环状栅极NAND单元中的各个导电线连接的一导体。
此些环状栅极NAND单元的阵列可配置在一基板上方的一第一区域中。存储器元件可包括配置在基板上方的一第二区域中的多个NAND串的一多层阵列。此多层阵列可包括配置在基板上方的多层中的多个有源条、正交地排列在此些层中的此些有源条之上的一导电材料的复数结构，以及多个存储器元件，此些存储器元件可在此些层中的此些有源条以及此些结构的表面之间的数个交叉点处的数个界面区域中。
此些层中的层延伸于第一区域及第二区域两者之上。在第一区域中的环状栅极NAND单元的阵列可配置在此些层中的一上层上方，且在第二区域中的此些有源条可配置在低于上层的至少某些层之中。
存储器元件可包括多个层间连接器，其连接至配置在此些层中的此些有源条。此些层间连接器可从此些层中的各个层延伸至高过此些层中的一顶层的一连接器表面。存储器元件可包括多个第二图案化导线，其位于连接器表面的顶部上方，且连接至各个层间连接器。
存储器元件可包括多个第一图案化导线，其连接至环状栅极NAND单元的阵列中的连接器，此些第一图案化导线中的图案化导线具有一第一间距，且此些第二图案化导线中的图案化导线具有与第一间距相配的一第二间距。在一实施例中，环状栅极NAND单元的阵列中的此些第一图案化导线以及连接至层间连接器的此些第二图案化导线可包括相同的图案化导线。
在一替代的实施例中，环状栅极NAND单元的阵列可配置在一基板上方的一第一区域中，且存储器元件可包括一逻辑电路，例如是一处理器，或配置在基板上方的一第二区域中的一栅极阵列。
亦描述了一种环状栅极NOR单元的阵列。
为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：
附图说明
图1绘示一存储器元件中的环状栅极NAND单元的范例的上视图。
图2绘示环状栅极NAND单元的范例沿图1中的线A-A’的剖面图。
图3绘示使用2×2单元作为范例的环状栅极NAND单元的一阵列的上视图。
图4绘示使用4×4单元作为范例的环状栅极NAND单元的一阵列的上视图。
图5绘示包括环状栅极NAND单元的区块的一存储器元件中的存储器区块排列。
图6绘示使用2×2单元作为范例的环状栅极NOR单元的一阵列的上视图。
图7绘示使用2×2单元作为范例的环状栅极NOR单元的一阵列的上视图，其包括围绕于控制栅极的一第二栅极。
图8绘示在一基板上的一第一区域中，环状栅极NOR单元的范例沿图7中的线B-B’的剖面图。
图9是根据一实施例的集成电路存储器元件的简易的区块图。
【符号说明】
1-5：层
100：存储器元件
105、605：拾取终端连接器
110、610：第一终端连接器
120：内部同心栅极
125：内部同心栅极连接器
131-136：中间同心栅极
136a：中间同心栅极连接器
140：外部同心栅极
145：外部同心栅极连接器
150、650：导电线
160、361、362、461、462、463、464、661、662：图案化导线
201、801：第一区域
202、802：第二区域
205、805：拾取终端
210、810：基板
212、812：N型阱
214、814：半导体本体
216、816：第一终端
218、818：第二终端
220、820：存储器材料
225、825：栅极介电层
250：绝缘材料
261-264：有源条
270：导电材料
280：存储器元件
290、890：绝缘体
301、302、401、402、403、404、601、602、701、702：列
311、312、321、322、441、442、443、444：环状栅极NAND单元
330、430：第一间距
340、440：环状栅极NAND单元间距
350、450：偏离量
370、380、390、681、682、781、782：导体
600：环状栅极NOR单元的一阵列
620：控制栅极
625：控制栅极连接器
691、692、791、792：行
740：第二栅极
817：N+区域
860：NOR存储器单元的一多层阵列
900：集成电路
905：数据输入线
910：控制器
920、980：区块
930、955、975：总线
940：列译码器
945：字线
950：记忆库译码器
960：三维存储器阵列
965：位线
970：行译码器
985：数据线
990：输出电路
A-A’、B-B’：线
具体实施方式
配合参照图式，来提供本技术实施例的详细描述内容。应了解的是，特定揭露的结构实施例及方法并非意图限制本技术，本技术可使用其他的特征、元件、方法及实施例来实现。较佳的实施例是描述以说明本技术，但并未限制其范围，其范围是通过权利要求范围所定义。本领域具有通常知识者将辨别以下描述内容中的各种等效变形。不同实施例中的相似的元件通常被冠上相似的参考标号。
图1绘示一存储器元件(例如100)中的环状栅极NAND单元的范例的上视图。环状栅极NAND单元包括一半导体本体(例如214)、在半导体本体中的一第一终端(例如图2的216)、一通道区域以及在半导体本体中的一第二终端(例如图2的218)。半导体本体具有一第一导电类型，例如为P型；第一终端具有一第二导电类型，例如为N型；通道区域具有第一导电类型，且围绕于第一终端；第二终端具有第二导电类型，且围绕于通道区域。一连接器(例如110)是与第一终端接触，且可作为环状栅极NAND单元的一漏极终端使用。存储器材料(例如图2的220)是配置于通道区域上方。一控制栅极(例如120)是围绕于第一终端配置，并置于存储器材料之上。多个同心栅极(例如120、131-136、140)是围绕于第一终端配置，并置于存储器材料之上。此些同心栅极包括作为一内部同心栅极的控制栅极(例如120)。此些同心栅极包括多个中间同心栅极(例如131-136)以及一外部同心栅极(例如140)。中间同心栅极是围绕于内部同心栅极，外部同心栅极是围绕于中间同心栅极。导电线(例如150)是围绕于此些同心栅极配置，并与第二终端接触。一图案化导线(例如160)是连接至与第一终端接触的连接器110。
内部同心栅极120可作为一串行选择线(StringSelectLine,SSL)使用，且可经由在内部同心栅极中的一连接器(例如125)耦接至SSL译码电路。此些中间同心栅极可作为字线(WordLines,WL)使用，且可经由连接器(例如136a)连接至字线译码电路。外部同心栅极140可作为一接地选择线(GroundSelectLine,GSL)使用，且可经由在外部同心栅极中的一连接器(例如145)耦接至GSL译码电路。虽然此些中间同心栅极是绘示于图1中且包括6个中间同心栅极，然一环状栅极NAND单元可具有较少或更多的中间同心栅极，例如是2个、4个、8个中间同心栅极。
半导体本体(例如214)可包括一拾取终端(例如图2的205)，其位于导电线(例如150)之外并具有第一导电类型(例如为P型)，并包括与拾取终端(例如205)接触的一连接器(例如105)。
图2绘示在一基板(例如210)上方的一第一区域(例如201)中，环状栅极NAND单元的范例沿图1中的线A-A’的剖面图。存储器材料(例如220)是配置在此些中间同心栅极(例如131-136)与半导体本体(例如214)之间。一栅极介电层(例如225)是配置在内部同心栅极(例如120)与半导体本体之间，以及在外部同心栅极(例如140)与半导体本体之间。在一实施例中，栅极介电层可包括存储器材料。在其他实施例中，栅极介电层可包括与存储器材料不同的材料，例如是氧化硅。
在一实施例中，存储器材料可包括由闪存技术已知的一多层介电电荷储存结构，其包括例如是已知为氧化物-氮化物-氧化物(Oxide-Nitride-Oxide,ONO)、氧化物-氮化物-氧化物-氮化物-氧化物(Oxide-Nitride-Oxide-Nitride-Oxide,ONONO)、硅-氧化物-氮化物-氧化物-硅(Silicon-Oxide-Nitride-Oxide-Silicon,SONOS)、能隙工程的硅-氧化物-氮化物-氧化物-硅(BandgapEngineeredSilicon-Oxide-Nitride-Oxide-Silicon,BE-SONOS)、TANOS(一氮化钽、氧化铝、氮化硅、氧化硅、硅)以及金属高k能隙工程的硅-氧化物-氮化物-氧化物-硅(Metal-high-kBandgap-EngineeredSilicon-Oxide-Nitride-Oxide-Silicon,MABE-SONOS)的闪存技术。
在其他实施例中，一环状栅极NAND单元可为一浮栅存储器单元，在中间同心栅极与半导体本体之间的存储器材料可包括在氧化物材料的一隧穿层上的一多晶硅浮栅上方的一阻挡介电层。如此，多晶硅浮栅是配置在作为一控制栅极的一中间同心栅极以及可形成一通道在其中的半导体本体之间。一浮栅存储器单元可通过诱捕浮栅上方的电子来进行编程，并因此改变其临界电压以表现逻辑电平。
连接器(例如110)是与第一终端(例如216)接触。导电线(例如150)围绕于外部同心栅极(例如140)，并与第二终端(例如218)接触。
存储器元件可包括一N型阱(例如212)，半导体本体(例如214)是配置在N型阱的内部。第一终端(例如216)与第二终端(例如218)可在半导体本体(例如214)的内部，且可包括N+掺杂。
半导体本体(例如214)可包括具有一第一导电类型(例如为P型)的一拾取终端(例如205)以及与拾取终端(例如205)接触的一连接器(例如105)，拾取终端位于导电线(例如150)之外。拾取终端可用来对半导体本体施加偏压。具有P型半导体材料的一半导体本体可称为一P型阱，同时具有N型半导体材料的一半导体本体可称为一N型阱。
图3绘示使用2×2单元作为范例的环状栅极NAND单元的一阵列的上视图。环状栅极NAND单元的阵列可配置在基板(例如图2的210)上方的第一区域(例如图2的201)之中。环状栅极NAND单元的阵列可包括多个列，各列可包括多个环状栅极NAND单元。如图3的范例中所绘示，阵列包括二列(例如301、302)，且各列包括二个环状栅极NAND单元，例如列301中的环状栅极NAND单元311及312，以及列302中的环状栅极NAND单元321及322。
环状栅极NAND单元的阵列具有各自的第一终端，并包括连接至阵列中的环状栅极NAND单元的第一终端的多个第一图案化导线(例如361、362)。此些第一图案化导线中的图案化导线可具有一第一间距(例如330)。阵列中的环状栅极NAND单元可具有大于第一间距的一环状栅极NAND单元间距(例如340)。环状栅极NAND单元的阵列中的一列环状栅极NAND单元可以一偏离量(例如350)放置，以和第一间距相配。
存储器元件可包括多个导体，其与一列环状栅极NAND单元(例如301)中的此些同心栅极中的各个同心栅极连接。在此些导体中连接至此些同心栅极中的内部同心栅极的导体(例如370)可耦接至作为SSL译码电路的第一译码电路。在此些导体中连接至此些同心栅极中的中间同心栅极的导体(例如380)可耦接至作为字线译码电路的第二译码电路。在此些导体中连接至此些同心栅极中的外部同心栅极的导体(例如390)可耦接至作为GSL译码电路的第三译码电路。存储器元件可包括在阵列中的环状栅极NAND单元中连接导电线(例如图1的150)的一导体。
在一实施方式中，环状NAND单元的一阵列可包括16个列，且各列可包括16个环状栅极NAND单元。图案化导线的第一间距可为0.086微米(μm)，且环状栅极NAND单元间距可为16倍的第一间距(16×0.086微米＝1.376微米)，使其具有一偏离量(例如350)，以和第一间距(例如330)相配，具有第一间距的16个图案化导线可放置于阵列中的一环状栅极NAND单元之上。若每一列环状栅极NAND单元中的中间同心栅极是经由中间同心栅极中的连接器(例如图1的136a)连接至4条字线，则环状栅极NAND单元的阵列包括64条字线(4条字线/列×16列＝64)。假设一环状栅极NAND单元在沿着图案化导线的方向上，以及在与图案化导线正交的方向上，具有一环状栅极NAND单元间距(例如340)，包括16列环状栅极NAND单元的一阵列因此在沿着图案化导线(例如361、362)的方向上具有22微米的尺寸(1.376微米×16＝22微米)。
图3中所示的拾取连接器(例如105)是如同图1及图2所描述。
图4绘示使用4×4单元作为范例的环状栅极NAND单元的一阵列的上视图。如图4的范例所示，阵列包括四列(例如401、402、403、404)，且各列包括四个环状栅极NAND单元，例如在列404中的环状栅极NAND单元441、442、443及444。
环状栅极NAND单元的一阵列具有各自的第一终端，并包括连接至阵列中的环状栅极NAND单元的第一终端的多个第一图案化导线(例如461、462、463及464)。此些第一图案化导线中的图案化导线可具有一第一间距(例如430)。阵列中的环状栅极NAND单元可具有大于第一间距的一环状栅极NAND单元间距(例如440)。环状栅极NAND单元的阵列中的一列环状栅极NAND单元可以一偏离量(例如450)放置，以和第一间距相配。举例来说，列402是从列401以一偏离量450放置，列403是从列402以一偏离量450放置，列404是从列403以一偏离量450放置等等。
图2也绘示配置在基板(例如210)上方的一第二区域(例如202)中的NAND串的多层阵列范例的剖面图。配置在第二区域中的NAND串的多层阵列是通过绝缘体290与环状栅极NAND单元的阵列隔开。此多层阵列可包括有源条(例如261-264)、一导电材料(例如270)的多个结构以及存储器元件(例如280)，有源条是通过配置在基板上的多层中的绝缘材料(例如250)所隔开，导电材料的多个结构是正交地越过此些层中的有源条排列，存储器元件是在此些层中的有源条以及此些结构的表面之间的交叉点处的界面区域中。
有源条(例如261、262、263及264)可包括在NAND串中含有存储器元件的存储器单元的通道区域。一导电材料(例如270)的此些结构可作为NAND串的多层阵列的串行选择线(StringSelectLine,SSL)、字线(WordLines,WL)以及接地选择线(GroundSelectLine,GSL)使用。存储器元件(例如280)可包括与在环状栅极NAND单元的阵列的第一区域中的存储器材料(例如220)相同的材料，且可在与形成存储器材料于第一区域中时的相同制造步骤下形成。
如图2的范例所示，有源条261是在多层阵列中的此些层中的第一层上方。有源条262、263及264是分别在第二层、第三层及第四层上方。虽然图2中是绘示四层，然NAND串的多层阵列可具有更多的层，例如8层、16层、32层、64层等等。在此些层中的层延伸过第一区域以及第二区域两者。第一区域中的环状栅极NAND单元的阵列可配置于此些层中的一上层上方，而在第二区域中的有源条可配置在低于上层至少某些层之中。
存储器元件可包括层间连接器(未绘示)，其连接至配置于此些层中的有源条(例如261-264)。层间连接器可从此些层中各自的层延伸至高过此些层中的一顶层的一连接器表面。存储器元件可包括在连接器表面的顶部上方的多个第二图案化导线(未绘示)，其连接至各自的层间连接器。
在一实施例中，NAND串的多层阵列中的此些第二图案化导线中的图案化导线具有一第二间距，其与环状栅极NAND单元阵列中的此些第一图案化导线(例如361、362)的第一间距相配。环状栅极NAND单元阵列中的此些第一图案化导线(例如361、362)以及NAND串的多层阵列中的此些第二图案化导线可包括相同的图案化导线。
在一替代的实施例中，环状栅极NAND单元阵列可配置在一基板上方的一第一区域中，且存储器元件可包括配置在基板上方的一第二区域中的一逻辑电路，例如一处理器或一栅极阵列，取代一多层阵列。
图5绘示包括一主要阵列的一存储器元件中的存储器区块的排列，主要阵列包括闪存单元的多个区块(此范例中是区块1至区块1024)，以及包括环状单元的一阵列的一附加区块(此范例中是区块0)。存储器元件可包括例如配置在一基板上方的一第一区域(例如图2的201)中的环状栅极NAND单元的一区块(例如区块0)中的环状栅极NAND单元的一阵列，以及配置在基板上方的一第二区域(例如图2的202)中的NAND串的多个区块(例如区块1至区块1024)中的NAND串的一多层阵列。
在一实施例中，环状栅极NAND单元的区块(例如区块0)以及NAND串的此些区块可具有一相同的页面大小，例如是8千字节(kilobytes)，其对应至8192个图案化导线，8192个图案化导线连接至环状栅极NAND单元阵列中的环状栅极NAND单元的第一终端，及/或连接至NAND串的多层阵列中的层间连接器。由于在NAND串的区块中，各条字线是连接至多个页面，因此环状栅极NAND单元的区块(例如区块0)相较于NAND串的此些区块中的一区块具有较少的页面。举例来说，区块0可具有对应至64个页面的64条字线。相较之下，若NAND串的一区块中的各条字线是连接至至少8个页面，则NAND串的一区块具有至少512个页面(8×64＝512)。
举例来说，在包括存储器元件的多个区块的NAND闪存元件中，包括环状栅极存储器元件的一阵列的一附加区块(例如图5的区块0)可记录元件操作的临界信息。临界信息可包括列及行的修补信息以及各个元件的参数，以调适工艺的变异。因此，附加区块要求比存储器元件中的其他区块更高的可靠度。耗损平均(Wear-leveling)程序可用来减缓NAND闪存元件中由于有限的编程/擦除(P/E)循环的可靠度问题，且附加区块可在记录临界信息(例如耗损平均程序的P/E循环计数)中扮演着重要的角色。
图6绘示使用2×2单元作为范例的环状栅极NOR单元的一阵列(例如600)的上视图。阵列中的一环状栅极NOR单元包括一半导体本体，其包括一第一终端及一第二终端(例如图8的816、818)。半导体本体具有一第一导电类型，例如为P型。第一终端是配置在半导体本体中，且具有一第二导电类型，例如为N型。一第二终端是配置在半导体本体中，且具有第二导电类型。一连接器(例如610)是与第一终端接触，且可作为环状栅极NOR单元的一漏极终端使用。环状栅极NOR单元包括一控制栅极(例如620)，其围绕于第一终端，并置于半导体本体之上。环状栅极NOR单元包括一导电线(例如650)，其围绕于控制栅极(例如620)，并与第二终端接触。存储器元件可包括一导体，其与阵列中的环状栅极NOR单元中的导电线(例如图1的650)连接。
虽然图6中的范例仅有绘示2×2单元，然环状栅极NOR单元的一阵列可具有4×4单元、8×8单元、16×16单元等等。此外，在一列中的环状栅极NOR单元的数量可与一行中的环状栅极NOR单元的数量不同。
存储器元件可包括多个第一图案化导线(例如661、662)，其连接至阵列中的环状栅极NOR单元的第一终端。举例来说，图案化导线(例如661、662)可连接至各行(例如691、692)中的环状栅极NOR单元中的连接器610。存储器元件可包括多个第一导体(例如681、682)，其是经由连接器625与一列环状栅极NOR单元(例如601、602)中的各个控制栅极(例如620)连接，控制栅极可作为环状栅极NOR单元的存储器栅极(MG)使用，且在此些第一导体中的导体被耦接至字线译码电路。
半导体本体(例如814)可包括具有第一导电类型(例如为P型)的一拾取终端(例如图8的805)以及与拾取终端(例如805)接触的一连接器(例如605)，拾取终端位于导电线(例如650)之外。
图7绘示使用2×2单元作为范例的环状栅极NOR单元的一阵列(例如600)的上视图，其包括围绕于控制栅极的一第二栅极。在阵列中的一环状栅极NOR单元包括一半导体本体(图8的814)，其包括一第一终端及一第二终端(例如图8的816及818)。半导体本体具有一第一导电类型，例如为P型。第一终端是配置在半导体本体中，且具有一第二导电类型，例如为N型。第二终端是配置在半导体本体中，并具有第二导电类型。一连接器(例如610)是与第一终端接触，且可作为环状栅极NOR单元的一漏极终端使用。环状栅极NOR单元包括一控制栅极(例如620)，其围绕于第一终端，并置于半导体本体之上。环状栅极NOR单元包括一导电线(例如650)，其围绕于控制栅极(例如620)，并与第二终端接触。环状栅极NOR单元也包括一第二栅极(例如740)以及一栅极介电层，第二栅极围绕于控制栅极，并置于控制栅极与导电线之间，栅极介电层置于第二栅极与半导体本体(例如814)之间。虽然图7中的范例仅有绘示2×2单元，然包括围绕于控制栅极的一第二栅极的环状栅极NOR单元的一阵列可具有4×4单元、8×8单元、16×16单元等等。此外，在一列中的环状栅极NOR单元的数量可与一行中的环状栅极NOR单元的数量不同。
存储器元件可包括多个第一图案化导线(例如661、662)，其连接至阵列中的环状栅极NOR单元的第一终端。举例来说，图案化导线(例如661、662)是连接至各行(例如791、792)中的环状栅极NOR单元中的连接器610。存储器元件可包括多个第一导体(例如681、682)，其是经由连接器625与一列环状栅极NOR单元(例如701、702)中的各个控制栅极(例如620)连接，控制栅极可作为环状栅极NOR单元的存储器栅极(MG)使用，且在此些第一导体中的导体被耦接至字线译码电路。
存储器元件可包括多个第二导体(例如781、782)，其与一列环状栅极NOR单元(例如701、702)中各个第二栅极连接，第二栅极可作为环状栅极NOR单元的辅助栅极(AssistGates,AG)使用，此些第二导体中的导体被耦接至字线译码电路。
半导体本体(例如814)可包括具有第一导电类型(例如为P型)的一拾取终端(例如图8的805)以及与拾取终端(例如805)接触的一连接器(例如605)，拾取终端位于导电线(例如650)之外。
图8绘示在一基板(例如810)上方的一第一区域(例如801)中，环状栅极NOR单元的范例沿图7中的线B-B’的剖面图。存储器材料(例如820)是配置在控制栅极(例如620)与半导体本体(例如814)之间，半导体本体具有一第一导电类型，例如为P型。一栅极介电层(例如825)是配置在第二栅极(例如740)与半导体本体之间。在一实施例中，栅极介电层可包括存储器材料。在另一实施例中，栅极介电层可包括与存储器材料不同的材料，例如是氧化硅。
一环状栅极NOR单元的存储器材料可如本文对于环状栅极NAND单元的阵列所描述。在一实施例中，一环状栅极NOR单元可为一浮栅存储器单元，在控制栅极与半导体本体之间的存储器材料可包括在氧化物材料的一隧穿层上的一多晶硅浮栅上方的一阻挡介电层。如此，多晶硅浮栅是配置在作为一控制栅极的一控制栅极以及可形成一通道在其中的半导体本体之间。一浮栅存储器单元可通过诱捕浮栅上方的电子来进行编程，并因此改变其临界电压以表现逻辑电平。
连接器(例如610)是与第一终端(例如816)接触。围绕于第二栅极(例如740)的导电线(例如650)是与第二终端(例如818)接触。
存储器元件可包括一N型阱(例如812)，半导体本体(例如814)是配置在N型阱的内部。第一终端(例如816)与第二终端(例如818)可在半导体本体(例如814)的内部，且可包括N+掺杂。半导体本体也可包括N+区域(例如817)，其是作为控制栅极620与第二栅极740之间以及位于存储器材料820的层之下的源极/漏极终端。存储器材料820可为不连续的。举例来说，存储器材料820可以在N+区域817上方被除去。
存储器元件也可包括配置在基板上方的一第二区域(例如802)中的NOR存储器单元的一多层阵列(例如860)。配置在第二区域中的NOR存储器单元的多层阵列是通过绝缘体890与环状栅极NOR单元的阵列隔开。在此多层阵列中的NOR存储器单元是配置在基板上方的多层之中，例如配置在层1至层5的NOR存储器单元。在此些层中的层延伸过第一区域以及第二区域两者。第一区域中的环状栅极NOR单元的阵列可配置于此些层中的一上层上方，而在第二区域中的NOR存储器单元可配置在低于上层至少某些层之中。
半导体本体(例如814)可包括具有第一导电类型(例如为P型)的一拾取终端(例如805)以及与拾取终端(例如805)接触的一连接器(例如605)，拾取终端位于导电线(例如650)之外。拾取终端可用来对半导体本体施加偏压。具有P型半导体材料的一半导体本体可称为一P型阱，同时具有N型半导体材料的一半导体本体可称为一N型阱。
图9是根据一实施例的集成电路存储器元件的简易的区块图。集成电路900包括三维存储器阵列960，其包括在一集成电路基板上方的环状栅极存储器单元的一阵列。环状栅极存储器单元的阵列可为环状栅极NAND单元的一阵列，或环状栅极NOR单元的一阵列。
环状栅极NAND单元的阵列中的一环状栅极NAND单元可包括具有一第一导电类型(P型)的一半导体本体、在半导体本体中具有一第二导电类型(N型)的一第一终端，以及在半导体本体中具有第二导电类型的一第二终端。一连接器是与第一终端接触。多个同心栅极是围绕于第一终端并置于半导体本体之上配置，其包括至少围绕于第一终端的一内部同心栅极(SSL)、围绕于内部同心栅极的多个中间同心栅极(WL)，以及围绕于此些中间同心栅极的一外部同心栅极(GSL)。
存储器材料是配置于此些中间同心栅极与半导体本体之间。一栅极介电层是配置在内部同心栅极与半导体本体之间，以及在外部同心栅极与半导体本体之间。一导电线是围绕于此些同心栅极配置，并与第二终端接触。如本说明书所使用的一环状栅极具有可为正方形、矩形或圆形的一剖面。
半导体本体可包括一N型阱，且半导体本体可在N型阱的内部。第一终端及第二终端可在半导体本体的内部，且可包括N+掺杂。在一实施例中，栅极介电层可包括存储器材料。在另一实施例中，栅极介电层可包括与存储器材料不同的材料。
存储器元件可包括环状栅极NAND单元的一阵列(包括第一次提到的环状栅极NAND单元)，其具有各自的第一终端，并包括连接至阵列中的环状栅极NAND单元的第一终端的多个第一图案化导线。此些第一图案化导线中的图案化导线可具有一第一间距。阵列中的环状栅极NAND单元可具有大于第一间距的一环状栅极NAND单元间距。在环状栅极NAND单元阵列中的一列环状栅极NAND单元可以一偏离量放置，以和第一间距相配。
存储器元件可包括多个导体，其与环状栅极NAND单元阵列中的一列环状栅极NAND单元中的此些同心栅极中的各个同心栅极连接。在此些导体中连接至此些同心栅极中的内部同心栅极的导体可耦接至第一译码电路。在此些导体中连接至此些同心栅极中的中间同心栅极的导体可耦接至第二译码电路。在此些导体中连接至此些同心栅极中的外部同心栅极的导体可耦接至第三译码电路。存储器元件可包括在阵列中的环状栅极NAND单元中与导电线连接的一导体。
在一替代的实施例中，三维存储器阵列960可包括如本文所述的环状栅极NOR单元的一阵列。
一列译码器940被耦接至多条字线945，并沿着存储器阵列960中的列配置。一行译码器970被耦接至沿着存储器阵列960中的行所配置的多条位线965，用于读取并编程来自存储器阵列960中的存储器单元的数据。一记忆库译码器(bankdecoder)950被耦接至总线955上的存储器阵列960中的多个记忆库。地址是在总线930上被供应至行译码器970、列译码器940以及记忆库译码器950。于此例子中，区块980中的感测放大器及数据输入结构，是经由数据总线975而耦接至行译码器970。感测数据是经由数据线985而从感测放大器供应至输出电路990。输出电路990驱动感测数据至集成电路900外部的目的地。输入数据是经由数据输入线905而从集成电路900上的输入/输出端，或从集成电路900内部或外部的其它数据源，被供应至区块980中的数据输入结构，例如一通用处理器或特殊用途应用电路，或提供被三维存储器阵列960所支持的一单芯片系统功能的模块的组合。
在图9所示的范例中，使用偏压配置状态机的一控制器910控制经由区块920中的单一或数个电压源所产生或提供的偏压配置电源电压的施加，例如读取及编程电压。控制器910可包括用于多层单元(Multi-LevelCell,MLC)编程及读取的操作模式。控制器910可通过使用如本领域已知的特殊用途逻辑电路系统而被实施。在替代实施例中，控制器包括一通用处理器，通用处理器可在相同的集成电路上被实施，集成电路执行一计算机程序以控制此装置的操作。在又其他实施例中，特殊用途逻辑电路及一通用用途处理器的一组合，是可被利用于控制器的实行。
本文所述的技术可应用至浮栅存储器、电荷诱捕存储器、其它非易失性存储器、处理器与栅极阵列。此技术也可作为各种其它半导体元件中的嵌入式存储器来应用，包括逻辑元件中的嵌入式存储器、处理器元件、单芯片系统元件等等。
虽然本发明已参考上面所详细的较佳实施例及例子而揭露，但吾人应理解到这些例子是意图呈现一种说明而非限制的意义。吾人考虑到熟习本项技艺者将轻易想到修改及组合，其修改及组合，将是落在本发明的精神以及随附权利要求范围的范畴之内。

Claims (26)

1.一种存储器元件，包括：
一环状栅极单元，该环状栅极单元包括一半导体本体、在该半导体本体中的一第一终端、一通道区域以及在该半导体本体中的一第二终端，该半导体本体具有一第一导电类型，该第一终端具有一第二导电类型，该通道区域具有该第一导电类型并围绕于该第一终端，该第二终端具有该第二导电类型并围绕于该通道区域；
一连接器，与该第一终端接触；
一存储器材料，置于该通道区域之上；
一控制栅极，围绕于该第一终端，并置于该存储器薄膜之上；以及
一导电线，围绕于该控制栅极，并与该第二终端接触。
2.根据权利要求1所述的存储器元件，其中该控制栅极与该导电线为环形(ringshaped)。
3.根据权利要求1所述的存储器元件，该半导体本体包括一拾取终端以及与该拾取终端接触的一连接器，该拾取终端具有该第一导电类型并位于该导电线之外。
4.根据权利要求1所述的存储器元件，其中与该第一终端接触的该连接器是连接至一上覆图案化导线中的一位线。
5.根据权利要求1所述的存储器元件，其中该导电线是连接至一上覆图案化导线中的一共同源极线。
6.根据权利要求1所述的存储器元件，其中该存储器材料包括一介电电荷储存结构。
7.根据权利要求1所述的存储器元件，包括：
一第二通道区域，在该半导体本体中围绕于该通道区域，并位于该导电线的内侧；以及
一第二栅极，围绕于该控制栅极，并置于该第二通道区域之上。
8.根据权利要求1所述的存储器元件，其中该半导体本体在该第一终端及该第二终端之间是平面的(planar)。
9.根据权利要求1所述的存储器元件，其中在该第一终端及该第二终端之间的该半导体本体之中不具有绝缘体填充的沟道。
10.根据权利要求1所述的存储器元件，包括：
多个同心通道区域，围绕于该第一终端，这些同心通道区域包括该通道区域；以及
多个同心栅极，位于这些同心通道区域之上，这些同心栅极包括该控制栅极。
11.根据权利要求1所述的存储器元件，包括一N型阱，该半导体本体位于该N型阱的内部，且该第一终端及该第二终端位于该半导体本体的内部并具有N+掺杂。
12.根据权利要求1所述的存储器元件，包括多个环状栅极NOR单元的一阵列以及多个第一图案化导线，该阵列包括该环状栅极单元，且具有各自的该第一终端，这些第一图案化导线连接至该阵列中的这些环状栅极NOR单元的各该第一终端。
13.根据权利要求12所述的存储器元件，包括多个第一导体，这些第一导体与这些环状栅极NOR单元的该阵列中的一列的这些环状栅极NOR单元中的各该控制栅极连接，其中这些第一导体中的导体被耦接至字线译码电路。
14.根据权利要求13所述的存储器元件，更包括：
一第二栅极，围绕于该控制栅极，并位于该控制栅极与该导电线之间；
一栅极介电层，位于该第二栅极与该半导体本体之间；以及
多个第二导体，与该列中的各该第二栅极连接；
其中这些第二导体中的导体被耦接至字线译码电路；以及
其中该栅极介电层包括与该存储器材料不同的材料。
15.根据权利要求12所述的存储器元件，包括与该阵列中的这些环状栅极NOR单元中的各该导电线连接的一导体。
16.根据权利要求12所述的存储器元件，其中这些环状栅极NOR单元的该阵列是配置在一基板上方的一第一区域中，且该存储器元件包括配置在该基板上方的一第二区域中的多个NOR单元的一多层阵列，其中：
这些NOR单元的该多层阵列是配置在该基板上方的多层中；
这些环状栅极NOR单元的该阵列是配置在这些层中的一上层上方；以及
这些NOR单元的该多层阵列中的NOR单元是配置在低于该上层的至少某些层之中。
17.一种存储器元件，包括：
一环状栅极NAND单元，该环状栅极NAND单元包括一半导体本体、在该半导体本体中的一第一终端以及在该半导体本体中的一第二终端，该半导体本体具有一第一导电类型，该第一终端具有一第二导电类型，该第二终端具有该第二导电类型；
一连接器，与该第一终端接触；
多个同心栅极，围绕于该第一终端并位于该半导体本体之上，这些同心栅极包括至少一内部同心栅极、多个中间同心栅极以及一外部同心栅极，该内部同心栅极围绕于该第一终端，这些中间同心栅极围绕于该内部同心栅极，该外部同心栅极围绕于这些中间同心栅极；
一存储器材料及一栅极介电层，该存储器材料位于这些中间同心栅极与该半导体本体之间，该栅极介电层位于该内部同心栅极与该半导体本体之间，并位于该外部同心栅极与该半导体本体之间；以及
一导电线，围绕于这些同心栅极，并与该第二终端接触。
18.根据权利要求17所述的存储器元件，包括一N型阱，该半导体本体位于该N型阱的内部，且该第一终端及该第二终端位于该半导体本体的内部并具有N+掺杂。
19.根据权利要求17所述的存储器元件，其中该栅极介电层包括该存储器材料。
20.根据权利要求17所述的存储器元件，包括多个环状栅极NAND单元的一阵列以及多个第一图案化导线，该阵列包括该环状栅极NAND单元，且具有各自的该第一终端，这些第一图案化导线连接至该阵列中的这些环状栅极NAND单元的各该第一终端。
21.根据权利要求20所述的存储器元件，其中：
这些第一图案化导线中的图案化导线具有一第一间距；
该阵列中的这些环状栅极NAND单元具有大于该第一间距的一环状栅极NAND单元间距；以及
这些环状栅极NAND单元的该阵列中的一列的这些环状栅极NAND单元是以一偏离量放置，以和该第一间距相配。
22.根据权利要求20所述的存储器元件，包括：
多个导体，与这些环状栅极NAND单元的该阵列中的一列的这些环状栅极NAND单元中的这些同心栅极中的各该同心栅极连接，其中：
连接至这些同心栅极中的各该内部同心栅极的这些导体中的导体被耦接至第一译码电路；
连接至这些同心栅极中的各该中间同心栅极的这些导体中的导体被耦接至第二译码电路；以及
连接至这些同心栅极中的各该外部同心栅极的这些导体中的导体被耦接至第三译码电路。
23.根据权利要求20所述的存储器元件，包括与该阵列中的这些环状栅极NAND单元中的各该导电线连接的一导体。
24.根据权利要求20所述的存储器元件，其中这些环状栅极NAND单元的该阵列是配置在一基板上方的一第一区域中，且该存储器元件包括配置在该基板上方的一第二区域中的多个NAND串的一多层阵列。
25.根据权利要求24所述的存储器元件，其中该多层阵列包括：
多个有源条，配置在该基板上方的多层中；
一导电材料的复数结构，正交地排列在这些层中的这些有源条之上；以及
多个存储器元件，是在这些层中的这些有源条以及这些结构的表面之间的数个交叉点处的数个界面区域中。
26.根据权利要求25所述的存储器元件，其中这些环状栅极NAND单元的该阵列是配置在这些层中的一上层上方，且这些有源条是配置在低于该上层的至少某些层之中，更包括：
多个层间连接器，连接至配置在这些层中的这些有源条，这些层间连接器是从这些层中的各该层延伸至高过这些层中的一顶层的一连接器表面；以及
多个第二图案化导线，位于该连接器表面的顶部上方，且连接至各该层间连接器，其中
这些第一图案化导线中的图案化导线具有一第一间距；以及
这些第二图案化导线中的图案化导线具有与该第一间距相配的一第二间距。
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