JP2022538846A - コンデンサ構造体 - Google Patents

コンデンサ構造体 Download PDF

Info

Publication number
JP2022538846A
JP2022538846A JP2021576781A JP2021576781A JP2022538846A JP 2022538846 A JP2022538846 A JP 2022538846A JP 2021576781 A JP2021576781 A JP 2021576781A JP 2021576781 A JP2021576781 A JP 2021576781A JP 2022538846 A JP2022538846 A JP 2022538846A
Authority
JP
Japan
Prior art keywords
region
island
conductive
type
type conductivity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2021576781A
Other languages
English (en)
Other versions
JP7399990B2 (ja
Inventor
ウラジーミル ミハレフ
マイケル ヴァイオレット
Original Assignee
マイクロン テクノロジー，インク．
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by マイクロン テクノロジー，インク． filed Critical マイクロン テクノロジー，インク．
Publication of JP2022538846A publication Critical patent/JP2022538846A/ja
Application granted granted Critical
Publication of JP7399990B2 publication Critical patent/JP7399990B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/62—Protection against overvoltage, e.g. fuses, shunts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0292—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using a specific configuration of the conducting means connecting the protective devices, e.g. ESD buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
    • H01L27/0788—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type comprising combinations of diodes or capacitors or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
    • H01L29/66189—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors with PN junction, e.g. hybrid capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/866—Zener diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)

Abstract

第１の導電性型を有する、第１の導電性領域の第１のアイランド及び第１の導電性領域の第２のアイランドと、第１の導電性型とは異なる第２の導電性型を有する第２の導電性領域のアイランドと、第１の導電性領域の第１のアイランドの上にある誘電体と、誘電体の上にある導体と、第１の導電性領域の第２のアイランドの上にあり、第２の導電性領域のアイランドの上にあるダイオードの端子とを含むコンデンサ構造体。

Description

本開示は、概して、集積回路素子に関し、特に、１つ以上の実施形態では、本開示は、集積回路デバイスのためのコンデンサ構造体に関する。
集積回路デバイスは、広範囲の電子デバイスを横断する。１つの特定のタイプは、メモリデバイスを含み、多くの場合、単にメモリと称される。メモリデバイスは、典型的には、コンピュータ又はその他の電子デバイスの内部半導体集積回路デバイスとして提供される。ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、同期型ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、及びフラッシュメモリを含む多くの様々なタイプのメモリがある。
フラッシュメモリは、幅広い電子アプリケーションに対する不揮発性メモリの一般的なソースに発展している。フラッシュメモリは、典型的には、高メモリ密度、高信頼性、及び低電力消費を可能にする１トランジスタメモリセルを使用する。電荷蓄積構造体（例えば、フローティングゲート若しくは電荷トラップ）のプログラミング（書き込みとしばしば称される）又はその他の物理現象（例えば、相変化若しくは分極）を通じたメモリセルの閾値電圧（Ｖｔ）の変化は、各メモリセルのデータ状態（例えば、データ値）を判定する。フラッシュメモリ及びその他の不揮発性メモリに対する一般的な使用は、パーソナルコンピュータ、携帯情報端末（ＰＤＡ）、デジタルカメラ、デジタルメディアプレーヤ、デジタルレコーダ、ゲーム、電気器具、車両、無線デバイス、携帯電話、及びリムーバブルメモリモジュールを含み、不揮発性メモリの使用は拡大し続けている。
ＮＡＮＤフラッシュメモリは、所謂、基本的なメモリセル構成が配列される論理形式に対する、一般的なタイプのフラッシュメモリデバイスである。典型的には、ＮＡＮＤフラッシュメモリのためのメモリセルのアレイは、ワード線等のアクセス線を形成するために、アレイの行の各メモリセルの制御ゲートが相互に接続されるように配列される。アレイの列は、選択ゲートの対、例えば、ソース選択トランジスタ及びドレイン選択トランジスタの間に直列に相互に接続されたメモリセルのストリング（ＮＡＮＤストリングとしばしば呼ばれる）を含む。各ソース選択トランジスタはソースに接続され得る一方、各ドレイン選択トランジスタは列ビット線等のデータ線に接続され得る。メモリセルのストリングとソースとの間、及び／又はメモリセルのストリングとデータ線との間で複数の選択ゲートを使用するバリエーションが知られている。
集積回路デバイスは、一般的に、様々な用途のコンデンサを含む。例えば、電力バスとグランドとの間にデカップリングコンデンサが接続され得る。また、電圧生成デバイスは、正又は負の何れかの出力電圧レベルの生成及び調整にカップリングコンデンサ及び蓄積コンデンサを利用し得る。集積回路デバイスの製造中にそうしたコンデンサが損傷した場合、その集積回路デバイスは使用不可能になり得る。
一実施形態に従った、電子システムの一部としてプロセッサと通信するメモリの簡略化されたブロック図である。 図１を参照して説明されたタイプのメモリで使用され得るようなメモリセルのアレイの部分の概略図である。 図１を参照して説明されたタイプのメモリで使用され得るようなメモリセルのアレイの部分の概略図である。 一実施形態に従った、コンデンサを有する集積回路デバイスの部分の概略図である。 一実施形態に従った、コンデンサを有する集積回路デバイスの部分の概略図である。 一実施形態に従った、コンデンサを有する集積回路デバイスの部分の概略図である。 一実施形態に従った、コンデンサを有する集積回路デバイスの部分の概略図である。 一実施形態に従った、コンデンサを有する集積回路デバイスの部分の概略図である。 関連技術のコンデンサの断面図である。 関連技術のコンデンサの断面図である。 製造の様々な段階における実施形態に従ったコンデンサ構造体の断面図である。 製造の様々な段階における実施形態に従ったコンデンサ構造体の断面図である。 製造の様々な段階における実施形態に従ったコンデンサ構造体の断面図である。 製造の様々な段階における実施形態に従ったコンデンサ構造体の断面図である。 製造の様々な段階における実施形態に従ったコンデンサ構造体の断面図である。 製造の様々な段階における実施形態に従ったコンデンサ構造体の断面図である。 図５Ｄに対応する製造段階における実施形態に従ったコンデンサ構造体の平面図である。 図５Ｃに対応する製造段階における実施形態に従ったコンデンサ構造体の部分の断面図である。 図５Ｃに対応する製造段階における実施形態に従ったコンデンサ構造体の部分の断面図である。 図５Ｆに対応する製造段階における実施形態に従ったコンデンサ構造体の部分の断面図である。 図５Ｆに対応する製造段階における実施形態に従ったコンデンサ構造体の部分の断面図である。 実施形態に従ったコンデンサ構造体を形成する方法のフローチャートである。
以下の詳細な説明では、本明細書のその一部を形成し、例証として特定の実施形態が示されている添付の図面への参照がなされる。図面において、同様の参照番号は、幾つかの図を通して実質的に同様のコンポーネントを説明している。他の実施形態が利用され得、本開示の範囲から逸脱することなく、構造的、論理的、及び電気的変更がなされ得る。以下の詳細な説明は、それ故、限定的な意味で捉えられるべきではない。
本明細書で使用される用語“半導体”は、例えば、材料の層、ウェハ、又は基板を指し得、任意のベース半導体構造体を含む。“半導体”は、シリコンオンサファイア（ＳＯＳ）技術、シリコンオンインシュレータ（ＳＯＩ）技術、薄膜トランジスタ（ＴＦＴ）技術、ドープ及び非ドープ半導体、ベース半導体構造体により支持されたシリコンのエピタキシャル層、並びに当業者に周知のその他の半導体構造体を含むと理解されるべきである。更に、以下の説明で半導体への言及がなされる場合、ベース半導体構造体内の領域／接合を形成するために、以前のプロセスステップが利用され得、用語、半導体は、そうした領域／接合を含む下にある層を含み得る。
本明細書で使用されるとき、用語“導電性（ｃｏｎｄｕｃｔｉｖｅ）”、並びにその様々な関連する形式、例えば、導電性（ｃｏｎｄｕｃｔ）、導電性（ｃｏｎｄｕｃｔｉｖｅｌｙ）、導電性（ｃｏｎｄｕｃｔｉｎｇ）、導電性（ｃｏｎｄｕｃｔｉｏｎ）、導電性（ｃｏｎｄｕｃｔｉｖｉｔｙ）等は、文脈から別段に明らかでない限り、電気的な導電性を指す。同様に、本明細書で使用されるとき、用語“接続（ｃｏｎｎｅｃｔｉｎｇ）”、並びにその様々な関連する形式、例えば、接続（ｃｏｎｎｅｃｔ）、接続（ｃｏｎｎｅｃｔｅｄ）、接続（ｃｏｎｎｅｃｔｉｏｎ）等は、文脈から他に明らかでない限り、電気的な接続を指す。
図１は、一実施形態に従った、電子システムの形式の第３の装置の一部としてのプロセッサ１３０の形式の第２の装置と通信するメモリ（例えば、メモリデバイス）１００の形式の第１の装置の簡略化されたブロック図である。電子システムの幾つかの例は、パーソナルコンピュータ、携帯情報端末（ＰＤＡ）、デジタルカメラ、デジタルメディアプレーヤ、デジタルレコーダ、ゲーム、電気器具、車両、無線デバイス、及び携帯電話等を含む。プロセッサ１３０、例えば、メモリデバイス１００の外部のコントローラは、メモリコントローラ又はその他の外部ホストデバイスであり得る。
メモリデバイス１００は、行及び列に論理的に配列されたメモリセル１０４のアレイを含む。論理行のメモリセルは、典型的には、同じアクセス線（一般的にワード線と称される）に接続される一方、論理列のメモリセルは、典型的には、同じデータ線（一般的にビット線と称される）に選択的に接続される。単一のアクセス線は、メモリセルの複数の論理行と関連付けられ得、単一のデータ線は、複数の論理列と関連付けられ得る。メモリセル１０４のアレイの少なくとも一部分のメモリセル（図１に示さず）は、少なくとも２つの対象データ状態の内の１つにプログラミング可能である。
行デコード回路１０８及び列デコード回路１１０は、アドレス信号をデコードするために提供される。アドレス信号は、メモリセル１０４のアレイにアクセスするために受信及びデコードされる。メモリデバイス１００はまた、メモリデバイス１００へのコマンド、アドレス、及びデータの入力と、メモリデバイス１００からのデータ及びステータス情報の出力とを管理するための入力／出力（Ｉ／Ｏ）制御回路１１２を含む。アドレスレジスタ１１４は、デコードする前にアドレス信号をラッチするために、Ｉ／Ｏ制御回路１１２並びに行デコード回路１０８及び列デコード回路１１０と通信する。コマンドレジスタ１２４は、着信コマンドをラッチするために、Ｉ／Ｏ制御回路１１２及び制御ロジック１１６と通信する。
コントローラ（例えば、メモリデバイス１００の内部の制御ロジック１１６）は、コマンドに応答してメモリセル１０４のアレイへのアクセスを制御し、外部プロセッサ１３０に対するステータス情報を生成し、すなわち、制御ロジック１１６は、メモリセル１０４のアレイ上でアクセス動作（例えば、センシング動作［読み出し動作及び検証動作を含み得る］、プログラミング動作、及び／又は消去動作）を実施するように構成され、実施形態に従った方法を実施するように構成され得る。制御ロジック１１６は、アドレスに応答して行デコード回路１０８及び列デコード回路１１０を制御するために、行デコード回路１０８及び列デコード回路１１０と通信する。
制御ロジック１１６はまた、キャッシュレジスタ１１８と通信する。キャッシュレジスタ１１８は、メモリセル１０４のアレイが他のデータを夫々書き込み又は読み出しすることにビジーである間にデータを一時的に蓄積するように制御ロジック１１６による指示に従って、着信又は発信の何れかのデータをラッチする。プログラミング動作（例えば、書き込み動作）中に、データは、メモリセル１０４のアレイへの転送のために、キャッシュレジスタ１１８からデータレジスタ１２０に渡され得、その後、新たなデータがＩ／Ｏ制御回路１１２からキャッシュレジスタ１１８内にラッチされ得る。読み出し動作中に、データは、外部プロセッサ１３０への出力のために、キャッシュレジスタ１１８からＩ／Ｏ制御回路１１２に渡され得、その後、新たなデータがデータレジスタ１２０からキャッシュレジスタ１１８に渡され得る。キャッシュレジスタ１１８及び／又はデータレジスタ１２０は、メモリデバイス１００のページバッファを形成し得る（例えば、その一部を形成し得る）。ページバッファは、例えば、そのメモリセルに接続されたデータ線の状態をセンシングすることによって、メモリセル１０４のアレイのメモリセルのデータ状態をセンシングするためのセンシングデバイス（図１に示さず）を更に含み得る。ステータスレジスタ１２２は、プロセッサ１３０への出力のためのステータス情報をラッチするために、Ｉ／Ｏ制御回路１１２及び制御ロジック１１６と通信し得る。
メモリデバイス１００は、制御ロジック１１６において、制御リンク１３２を介したプロセッサ１３０からの制御信号を受信する。制御信号は、チップイネーブルＣＥ＃、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥ、書き込みイネーブルＷＥ＃、読み出しイネーブルＲＥ＃、及び書き込み保護ＷＰを含み得る。メモリデバイス１００の性質に依存して、追加的又は代替的な制御信号（図示せず）が制御リンク１３２を介して更に受信され得る。メモリデバイス１００は、（コマンドを表す）コマンド信号、（アドレスを表す）アドレス信号、及び（データを表す）データ信号を多重化された入力／出力（Ｉ／Ｏ）バス１３４を介してプロセッサ１３０から受信し、Ｉ／Ｏバス１３４を介してプロセッサ１３０にデータを出力する。
例えば、コマンドは、Ｉ／Ｏ制御回路１１２においてＩ／Ｏバス１３４の入力／出力（Ｉ／Ｏ）ピン［７：０］を介して受信され得、コマンドレジスタ１２４中にその後書き込まれ得る。アドレスは、Ｉ／Ｏ制御回路１１２においてＩ／Ｏバス１３４の入力／出力（Ｉ／Ｏ）ピン［７：０］を介して受信され得、アドレスレジスタ１１４中にその後書き込まれ得る。データは、８ビットデバイスに対しては入力／出力（Ｉ／Ｏ）ピン［７：０］を介して、又は１６ビットデバイスに対しては入力／出力（Ｉ／Ｏ）ピン［１５：０］を介してＩ／Ｏ制御回路１１２において受信され得、キャッシュレジスタ１１８中にその後書き込まれ得る。その後、メモリセル１０４のアレイをプログラミングするために、データはデータレジスタ１２０中に書き込まれ得る。別の実施形態に対しては、キャッシュレジスタ１１８は省略され得、データはデータレジスタ１２０中に直接書き込まれ得る。データはまた、８ビットデバイスに対しては入力／出力（Ｉ／Ｏ）ピン［７：０］を介して、又は１６ビットデバイスに対しては入力／出力（Ｉ／Ｏ）ピン［１５：０］を介して出力され得る。Ｉ／Ｏピンへの言及がなされ得るが、それらは、一般的に使用されるような導電性パッド又は導電性バンプ等の、外部デバイス（例えば、プロセッサ１３０）によるメモリデバイス１００への電気的接続を提供する任意の導電性ノードを含み得る。
メモリデバイス１００及び／又はプロセッサ１３０は、電源１３６から電力を受け取り得る。電源１３６は、メモリデバイス１００及び／又はプロセッサ１３０に電力を提供するための回路の任意の組み合わせを表し得る。例えば、電源１３６は、スタンドアローンの電源（例えば、バッテリー）、ライン接続された電源（例：デスクトップコンピューター及びサーバーにおいて一般的なスイッチモード電源、若しくはポータブル電子デバイスに対して一般的なＡＣアダプター）、又はそれら２つの組み合わせを含み得る。電力は、典型的には、供給電圧ノード（例えば、Ｖｃｃ又はＶｃｃｑ）及びリファレンス電圧ノード（例えば、グランド又は０Ｖ等のＶｓｓ又はＶｓｓｑ）等の２つ以上の電圧供給ノード１３７を使用して電源１３６から受け取られる。電源１３６が３つ以上の電圧供給ノード１３７を提供することは珍しいことではない。簡単にするために、電圧供給ノード１３７からメモリデバイス１００内のコンポーネントへの電力の分配は描写されていない。
追加の回路及び信号が提供され得ること、及び図１のメモリデバイス１００が簡略化されていることは、当業者によって理解されるであろう。図１を参照して説明された様々なブロックコンポーネントの機能は、必ずしも、集積回路デバイスの別個のコンポーネント又はコンポーネント部分に分離されないことがあることを認識すべきである。例えば、集積回路デバイスの単一のコンポーネント又はコンポーネント部分は、図１の複数のブロックコンポーネントの機能を実施するように適合させられ得る。或いは、集積回路デバイスの１つ以上のコンポーネント又はコンポーネント部分は、図１の単一のブロックコンポーネントの機能を実施するように組み合わされ得る。
また、特定のＩ／Ｏピンは、様々な信号の受信及び出力に対する一般的な規則に従って説明されているが、他の組み合わせ又は数のＩ／Ｏピン（又は他のＩ／Ｏノード構造体）が様々な実施形態で使用され得ることに留意されたい。
図２Ａは、例えば、メモリセル１０４のアレイの一部として、図１を参照して説明したタイプのメモリで使用され得るような、ＮＡＮＤメモリアレイ等のメモリセル２００Ａのアレイの一部分の概略図である。メモリアレイ２００Ａは、ワード線２０２０～２０２Ｎ等のアクセス線、及びビット線２０４０～２０４Ｍ等のデータ線を含む。ワード線２０２は、多対１の関係で、図２Ａには示されていないグローバルアクセス線（例えば、グローバルワード線）に接続され得る。幾つかの実施形態に対しては、メモリアレイ２００Ａは、例えば、ｐウェルを形成するためのｐ型導電性、又は例えば、ｎウェルを形成するためのｎ型導電性等の導電性型を有するように、例えば、導電的にドープされ得る半導体に渡って形成され得る。
メモリアレイ２００Ａは、（ワード線２０２に各々対応する）行及び（ビット線２０４に各々対応する）列内に配列され得る。各列は、ＮＡＮＤストリング２０６０～２０６Ｍの内の１つ等の、直列接続されたメモリセル（例えば、不揮発性メモリセル）のストリングを含み得る。各ＮＡＮＤストリング２０６は、共通ソース（ＳＲＣ）２１６に接続（例えば、選択的に接続）され得、メモリセル２０８０～２０８Ｎを含み得る。メモリセル２０８は、データの蓄積のための不揮発性メモリセルを表し得る。各ＮＡＮＤストリング２０６のメモリセル２０８は、（例えば、選択ゲートソースと一般的に称される、ソース選択トランジスタであり得る）選択ゲート２１００～２１０Ｍの内の１つ等の選択ゲート２１０（例えば、電界効果トランジスタ）と、（例えば、選択ゲートドレインと一般的に小さ称される、ドレイン選択トランジスタであり得る）選択ゲート２１００～２１０Ｍの内の１つ等の選択ゲート２１２（例えば、電界効果トランジスタ）との間に直列に接続され得る。選択ゲート２１００～２１０Ｍは、一般的に、ソース選択線（ＳＧＳ）等の選択線２１４に接続され得、選択ゲート２１２０～２１２Ｍは、一般的に、ドレイン選択線（ＳＧＤ）等の選択線２１５に接続され得る。従来の電界効果トランジスタとして描写されているが、選択ゲート２１０及び２１２は、メモリセル２０８と同様の（例えば、同じ）構造を利用し得る。選択ゲート２１０及び２１２は、直列に接続された複数の選択ゲートを表し得、直列の各選択ゲートは、同じ又は独立した制御信号を受信するように構成される。
各選択ゲート２１０のソースは、共通ソース２１６に接続され得る。各選択ゲート２１０のドレインは、対応するＮＡＮＤストリング２０６のメモリセル２０８０に接続され得る。例えば、選択ゲート２１００のドレインは、対応するＮＡＮＤストリング２０６０のメモリセル２０８０に接続され得る。それ故、各選択ゲート２１０は、対応するＮＡＮＤストリング２０６を共通ソース２１６に選択的に接続するように構成され得る。各選択ゲート２１０の制御ゲートは、選択線２１４に接続され得る。
各選択ゲート２１２のドレインは、対応するＮＡＮＤストリング２０６に対するビット線２０４に接続され得る。例えば、選択ゲート２１２０のドレインは、対応するＮＡＮＤストリング２０６０に対するビット線２０４０に接続され得る。各選択ゲート２１２のソースは、対応するＮＡＮＤストリング２０６のメモリセル２０８Ｎに接続され得る。例えば、選択ゲート２１２０のソースは、対応するＮＡＮＤストリング２０６０のメモリセル２０８Ｎに接続され得る。それ故、各選択ゲート２１２は、対応するＮＡＮＤストリング２０６を対応するビット線２０４に選択的に接続するように構成され得る。各選択ゲート２１２の制御ゲートは、選択線２１５に接続され得る。
図２Ａのメモリアレイは、準２次元メモリアレイであり得、一般的に平面構造を有し得、例えば、共通ソース２１６、ＮＡＮＤストリング２０６、及びビット線２０４は、実質的に平行な平面に延伸する。或いは、図２Ａのメモリアレイは、３次元メモリアレイであり得、例えば、ＮＡＮＤストリング２０６は、共通ソース２１６を含む平面と、共通ソース２１６を含む平面に実質的に平行であり得るビット線２０４を含む平面とに対して実質的に垂直に延伸し得る。
メモリセル２０８の典型的な構築物は、図２Ａに示されるように、メモリセルのデータ状態を（例えば、閾値電圧の変化を通じて）判定し得るデータ蓄積構造体２３４（例えば、フローティングゲート、電荷トラップ、又は電荷を蓄積するように構成されたその他の構造体）と、制御ゲート２３６とを含む。データ蓄積構造体２３４は、導電性構造体と誘電性構造体との両方を含み得る一方、制御ゲート２３６は、一般的に、１つ以上の導電性材料で形成される。幾つかの場合、メモリセル２０８は、画定されたソース／ドレイン（例えば、ソース）２３０及び画定されたソース／ドレイン（例えば、ドレイン）２３２を更に有し得る。メモリセル２０８は、ワード線２０２に接続された（幾つかの場合、形成する）それらの制御ゲート２３６を有する。
メモリセル２０８の列は、所与のビット線２０４に選択的に接続されたＮＡＮＤストリング２０６又は複数のＮＡＮＤストリング２０６であり得る。メモリセル２０８の行は、所与のワード線２０２に一般的に接続されたメモリセル２０８であり得る。メモリセル２０８の行は、所与のワード線２０２に一般的に接続された全てのメモリセル２０８を含み得るが、必ずしもそうである必要はない。メモリセル２０８の行は、メモリセル２０８の物理ページの１つ以上のグループにしばしば分割され得、メモリセル２０８の物理ページは、所与のワード線２０２に一般的に接続された他の全てのメモリセル２０８をしばしば含む。例えば、ワード線２０２Ｎに一般的に接続され、偶数のビット線２０４（例えば、ビット線２０４０、２０４２、２０４４等）に選択的に接続されたメモリセル２０８は、メモリセル２０８（例えば、偶数のメモリセル）の１つの物理ページであり得る一方、ワード線２０２Ｎに一般的に接続され、奇数のビット線２０４（例えば、ビット線２０４１、２０４３、２０４５等）に選択的に接続されたメモリセル２０８は、メモリセル２０８（例えば、奇数のメモリセル）の別の物理ページであり得る。ビット線２０４３～２０４５は図２Ａに明示的に描写されていないが、メモリセル２００Ａのアレイのビット線２０４がビット線２０４０からビット線２０４Ｍまで連続して番号が付され得ることは図から明らかである。所与のワード線２０２に一般的に接続されたメモリセル２０８の他のグループもまた、メモリセル２０８の物理ページを画定し得る。幾つかのメモリデバイスに対しては、所与のワード線に一般的に接続された全てのメモリセルは、メモリセルの物理ページとみなされ得る。単一の読み出し動作中に読み出される、又は単一のプログラミング動作中にプログラムされるメモリセルの物理ページの部分（例えば、メモリセルの上部又は下部ページ）（幾つかの実施形態では、依然として行全体であり得る）は、メモリセルの論理ページとみなされ得る。メモリセルのブロックは、ワード線２０２０～２０２Ｎに接続された全てのメモリセル（例えば、共通のワード線２０２を共有する全てのＮＡＮＤストリング２０６）等、一緒に消去されるように構成されたそれらのメモリセルを含み得る。明示的に区別されない限り、本明細書におけるメモリセルのページへの言及は、メモリセルの論理ページのメモリセルを指す。
図２Ａの例はＮＡＮＤフラッシュと併せて論じられているが、本明細書で説明する実施形態及び概念は、特定のアレイアーキテクチャ又は構造体に限定されず、その他の構造体（例えば、電荷を蓄積するように構成されたＳＯＮＯＳ又はその他のデータ蓄積構造体）及びその他のアーキテクチャ（例えば、ＡＮＤアレイ、ＮＯＲアレイ等）を含み得る。
図２Ｂは、例えば、メモリセル１０４のアレイの一部分として、図１を参照して説明したタイプのメモリで使用され得るようなメモリセル２００Ｂのアレイの一部分の別の概略図である。図２Ｂの同様の番号付きの素子は、図２Ａに関して提供したような説明に対応する。図２Ｂは、３次元ＮＡＮＤメモリアレイ構造体の一例の追加の詳細を提供する。３次元ＮＡＮＤメモリアレイ２００Ｂは、ピラーの一部分がＮＡＮＤストリング２０６のメモリセルのチャネル領域として機能し得る半導体ピラーを含み得る垂直構造体を組み込み得る。ＮＡＮＤストリング２０６は、（例えば、選択ゲートドレインと一般的に称されるドレイン選択トランジスタであり得る）選択トランジスタ２１２によりビット線２０４０～２０４Ｍに、及び（例えば、選択ゲートソースと一般的に称されるソース選択トランジスタであり得る）選択トランジスタ２１０により共通ソース２１６に選択的に各々接続され得る。複数のＮＡＮＤストリング２０６は、同じビット線２０４に選択的に接続され得る。ＮＡＮＤストリング２０６のサブセットは、ＮＡＮＤストリング２０６とビット線２０４との各々の間で特定の選択トランジスタ２１２を選択的に活性化するために選択線２１５０～２１５Ｋにバイアスをかけることによって、それらの個別のビット線２０４に接続され得る。選択トランジスタ２１０は、選択線２１４にバイアスをかけることによって活性化され得る。各ワード線２０２は、メモリアレイ２００Ｂのメモリセルの複数の行に接続され得る。特定のワード線２０２によって相互に一般的に接続されたメモリセルの行は、纏めてティアと称され得る。
３次元ＮＡＮＤメモリアレイ２００Ｂは、周辺回路２２６の上方に形成され得る。周辺回路２２６は、メモリアレイ２００Ｂにアクセスするための様々な回路を表し得る。周辺回路２２６は、相補的な回路素子を含み得る。例えば、周辺回路２２６は、同じ半導体基板上に形成されたｎチャネルトランジスタ及びｐチャネルトランジスタの両方、ＣＭＯＳと一般的に称されるプロセス、又は相補型金属酸化物半導体を含み得る。集積回路の製造及び設計の進歩に起因して、ＣＭＯＳは厳密な金属酸化物半導体構造体をもはや利用しないことがしばしばあるが、ＣＭＯＳの呼称は便宜上のそのままである。周辺回路２２６は、デカップリングコンデンサ、カップリングコンデンサ、及び／又は蓄積コンデンサとして使用するための実施形態に従ったコンデンサ構造体（図２Ｂに示さず）を更に含み得る。
図３Ａ～図３Ｅは、一実施形態に従った、コンデンサを有する集積回路デバイスの部分の概略図である。図３Ａ～図３Ｃは、集積回路デバイス内の電力レール電圧間のデカップリングコンデンサの使用例を描写する一方、図３Ｄ及び図３Ｅは、集積回路デバイスの電圧生成回路内のカップリングコンデンサ及び蓄積コンデンサの使用例を描写する。電圧生成回路は、典型的には、集積回路内の回路素子を動作させるために必要な、より高い又はより低い出力電圧を夫々提供するために、入力供給電圧を増加又は減少させる。以下に説明するようなデカップリングコンデンサ、カップリングコンデンサ、及び／又は蓄積コンデンサは、例えば、図２Ｂの３次元ＮＡＮＤメモリアレイ２００Ｂの周辺回路２２６の間に分散され得る。
図３Ａは、メモリデバイス１００の導電性ノード３４２０及び３４２１に夫々接続された電圧供給ノード１３７０及び１３７１を描写する。導電性ノード３４２０及び３４２１は、一般的に使用されるような導電性パッド又は導電性バンプ等の、外部デバイス（例えば、プロセッサ１３０）によるメモリデバイス１００への電気的接続を提供する導電性ノードを表し得る。電圧供給ノード１３７０は、ＶｓｓＱ等の底部レール供給電圧を供給するように構成され得る一方、電圧供給ノード１３７１は、ＶｃｃＱ等の低上部レール供給電圧を供給するように構成され得る。一例として、ＶｓｓＱ及びＶｃｃＱは、メモリデバイス１００のデータ経路のための電力レールを表し得る。更なる例として、ＶｓｓＱの標準値は０Ｖ又はグランドであり得る一方、ＶｃｃＱの標準値は１．２Ｖであり得る。導電性ノード３４２０及び３４２１は、レール電圧をメモリデバイス１００の様々な回路に分配するために、導体３４６０及び３４６１に夫々接続され得る。１つ以上のデカップリングコンデンサ３４４は、レール電圧からの高周波ノイズをデカップリングするために、導体３４６０と３４６１との間に接続され得る。そうしたデカップリングコンデンサ３４４は、高速データ通信中のＶｃｃＱバスノイズを軽減するために、ＶｃｃＱ及びＶｓｓＱを運ぶ導体間に、メモリデバイス１００を含むダイに渡って分散され得る。
図３Ｂは、電圧レギュレータ３４０の第１の入力に接続され、メモリデバイス１００の導電性ノード３４２０に接続された電圧供給ノード１３７０を描写する。図３Ｂは、導電性ノード３４２１に接続された出力を有する電圧レギュレータ３４０の第２の入力に接続された電圧供給ノード１３７１を更に描写する。導電性ノード３４２０及び３４２１は、一般的に使用されるような導電性パッド又は導電性バンプ等の、外部デバイス（例えば、プロセッサ１３０及び／又は電圧レギュレータ３４０）によるメモリデバイス１００への電気的接続を提供する導電性ノードを各々表し得る。電圧供給ノード１３７０は、Ｖｓｓ等の底部レール供給電圧を供給するように構成され得る一方、電圧供給ノード１３７１は、ＶｃｃＸ等の上部レール供給電圧を供給するように構成され得る。電圧レギュレータ３４０は、調整された上部レール電圧ＶｃｃＲを生成するように構成され得る。例として、Ｖｓｓ及びＶｃｃＲは、メモリデバイス１００の内部ロジックの動作のための電力レールを表し得る。更なる例として、Ｖｓｓの標準値は０Ｖ又はグランドであり得、ＶｃｃＸの標準値は２．４～３．６Ｖであり得る一方、ＶｃｃＲの標準値は２．２～２．３Ｖであり得る。導電性ノード３４２０及び３４２１は、レール電圧をメモリデバイス１００の様々な回路に分配するために、導体３４６０及び３４６１に夫々接続され得る。１つ以上のデカップリングコンデンサ３４４は、レール電圧からの高周波ノイズをデカップリングするために、導体３４６０と３４６１との間に接続され得る。そうしたデカップリングコンデンサ３４４は、メモリデバイス１００の内部ロジックからのＶｃｃＲバスノイズを軽減するために、ＶｃｃＲ及びＶｓｓを運ぶ導体間に、メモリデバイス１００を含むダイに渡って分散され得る。
図３Ｃは、電圧ノード３５００を描写し、それは、メモリデバイス１００の内部の電圧ノードであり得、ＶｓｓＰｕｍｐ等の底部レール電圧を供給するように構成され得る一方、電圧ノード３５０１は、メモリデバイス１００の内部の電圧ノードであり得、ＶｃｃＰｕｍｐ等の上部レール電圧を供給するように構成され得る。例として、ＶｓｓＰｕｍｐ及びＶｃｃＰｕｍｐは、メモリデバイス１００の電圧生成回路から受け取った電力レールを表し得る。更なる例として、ＶｓｓＰｕｍｐの標準値は０Ｖ又はグランドであり得、ＶｃｃＰｕｍｐの標準値は１５～３２Ｖであり得る。電圧ノード３５００及び３５０１は、メモリデバイス１００の様々な回路にレール電圧を分配するために、導体３４６０及び３４６１に夫々接続され得る。１つ以上のデカップリングコンデンサ３４４は、レール電圧からの高周波ノイズをデカップリングするために、導体３４６０と３４６１との間に接続され得る。
図３Ｄは、例えば、その出力において減少する電圧レベルを発生させるための負のチャージポンプの例を描写する。図３Ｄのチャージポンプは入力電圧Ｖｉｎを受け取る。第１のクロック信号ＣＬＫ１は、カップリングコンデンサ３４５１の１つの入力において受信され得る一方、第２のクロック信号ＣＬＫ２は、カップリングコンデンサ３４５２の１つの入力において受信され得る。クロック信号ＣＬＫ１及びＣＬＫ２は、一般的に、逆位相、同じ周波数、及び同様の（例えば、同じ）振幅を有し、それは供給電圧の振幅に対応し得る。カップリングコンデンサ３４５０及び３４５１は単一のコンデンサとして各々描写れているが、一方又は両方は、代替的に、並列に接続された複数のコンデンサを各々表し得る。
図３Ｄのチャージポンプは、２つの並列ステージ３４１を含み得る。ステージ３４１１及び３４１２は各々、カップリングコンデンサ３４５１及び３４５２を夫々含み得る。ステージ３４１１及び３４１２は、電圧絶縁デバイス３４３１及び３４３２、例えば、ダイオードとして機能するように構成されたトランジスタを夫々更に含み得る。電圧絶縁デバイス３４３は、負荷、例えば、出力電圧Ｖｏｕｔを受け取るように構成された回路を保護するために含まれ得る。図３Ｄのチャージポンプでは、電圧絶縁デバイス３４３は、一般的に、それらの個別のクロック信号ＣＬＫ１又はＣＬＫ２のサイクル間のカップリングコンデンサ３４５の充電又は放電を軽減し得る。交差結合トランジスタ（例えば、ｐ型電界効果トランジスタ）３４８１及び３４８２は、それらの個別のクロック信号ＣＬＫ１及びＣＬＫ２が（例えば、相補クロック信号の論理ローレベルの容量性効果に起因して）論理ハイである間に、それらの個別のカップリングコンデンサ３４５１及び３４５２を放電するために、及びそれらの個別のクロック信号ＣＬＫ１及びＣＬＫ２が論理ローに遷移する場合に、それらの個別のカップリングコンデンサ３４５１及び３４５２を絶縁するために含まれ得る。したがって、図３Ｄのチャージポンプは、各ステージのカップリングコンデンサ３４５から電荷を徐々に除去し得、減少する電圧レベルを生み出し得る。蓄積コンデンサ３４７は、図３Ｄのチャージポンプの出力と電圧ノード（例えば、グランドノード）３４９との間に接続され得る。蓄積コンデンサ３４７は、単一のコンデンサとして描写されているが、代替的に、並列に接続された複数のコンデンサを表し得る。
図３Ｅは、例えば、その出力において増加する電圧レベルを発生させるための正のチャージポンプの例を描写する。図３Ｅのチャージポンプは、例えばＶｃｃであり得る入力電圧Ｖｉｎを受け取る。第１のクロック信号ＣＬＫ１は、交互のカップリングコンデンサ、例えば、カップリングコンデンサ３４５１、３４５３、３４５５等の１つの入力（例えば、電極）において受信され得る一方、第２のクロック信号ＣＬＫ２は、交互のカップリングコンデンサ、例えば、カップリングコンデンサ３４５２、３４５４、３４５６等の１つの入力（例えば、電極）において受信され得る。カップリングコンデンサ３４５４、３４５５、及び３４５６は、図３Ｅには直接示されていないが、カップリングコンデンサ３４５の１からＮまでの番号付けから明らかである。カップリングコンデンサ３４５は、単一のコンデンサとして各々描写されているが、１つ以上は、代替的に、並列に接続された複数のコンデンサを各々表し得る。クロック信号ＣＬＫ１及びＣＬＫ２は、一般的に、逆位相、同じ周波数、及び同様の（例えば、同じ）振幅を有し、それは供給電圧の振幅に対応し得る。
図３Ｅのチャージポンプは、Ｎ個のステージ３４１を含み得る。ステージ３４１１～３４１Ｎ－１は、カップリングコンデンサ３４５を各々含み得る。ステージ３４１１～３４１Ｎは、電圧絶縁デバイス３４３、例えば、ダイオードを更に含み得る。図３Ｅのチャージポンプの第Ｎステージ３４１Ｎは、対応するカップリングコンデンサ３４５のない電圧絶縁デバイス３４３Ｎを含み得る。電圧絶縁デバイス３４３Ｎは、負荷、例えば、出力電圧Ｖｏｕｔを受け取るように構成された回路を保護するために含まれ得る。図３Ｅのチャージポンプでは、電圧絶縁デバイス３４３は、一般的に、それらの個別のクロック信号ＣＬＫ１又はＣＬＫ２のサイクル間のカップリングコンデンサ３４５の充電又は放電を軽減し得る。したがって、図３Ｅのチャージポンプは、各ステージのカップリングコンデンサ上により多くの電荷を徐々に蓄積し得、チャージポンプに一緒に配置された幾つかのそうしたステージは、増加する電圧レベルを生み出し閲る。蓄積コンデンサ３４７は、図３Ｅのチャージポンプの出力と電圧ノード、例えば、グランドノード３４９との間に接続され得る。蓄積コンデンサ３４７は、単一のコンデンサとして描写されているが、代替的に、並列に接続された複数のコンデンサを表し得る。
図３Ａ～図３Ｅを参照して説明されたコンデンサの様々な使用は、それらが含まれる集積回路デバイスの効果的な動作にとって重要であり得る。しかしながら、コンデンサ内の電荷ビルドアップが製造中に発生し得、そうした電荷ビルドアップの未制御の放電は、コンデンサの誘電体を突き抜け得、その電極間に導電経路を創出し得、そのコンデンサを事実上破壊する。
図４Ａ～図４Ｂは、そうした危険の例を提供するための関連技術のコンデンサの断面図である。図４Ａ及び図４Ｂのコンデンサは、半導体４５２内に形成された第１の導電性領域４５４を含む。半導体４５２は、第１の導電性型を有し得る。例えば、半導体４５２は、ｐ型又はｎ型の単結晶シリコン又はその他の半導体であり得る。第１の導電性領域４５４は、第１の導電性型とは異なる第２の導電性型を有し得、コンデンサの第１の電極として機能し得る。例えば、半導体４５２がｐ型半導体である場合、第１の導電性領域４５４は、ｎ型導電性を有し得る。図４Ａ及び４Ｂのコンデンサは、半導体４５２内に形成された第２の導電性領域４５６を更に含む。第２の導電性領域４５６は、第１の導電性型を有し得る。図４Ａ及び４Ｂのコンデンサを組み込む集積回路デバイスのその他の回路は、第２の導電性領域４５６内に形成され得る。
図４Ａ及び４Ｂのコンデンサは、誘電体４５８及び導体４６０を更に含む。誘電体４５８は、一般的に、１つ以上の誘電体材料で形成され得る一方、導体４６０は、一般的に、１つ以上の導電性材料で形成され得る。導体４６０は、コンデンサの第２の電極として機能し得る。
コンデンサの製造中に、静電荷４６１は、図４Ａに描写されるように、第１の導電性領域４５４に転送され得、そこに蓄積され得る。例えば、不均一なプラズマドーピング（ＰＬＡＤ）を有するプラズマ処理は、静電荷を生み出し得る。機械的に誘発された静電荷は、化学機械平坦化（ＣＭＰ）中に発生し得る。不均一な化学蒸着（ＣＶＤ）、不均一なドライエッチングプラズマ、不均一なインプラントビームエネルギー等、他の製造プロセスも静電荷のビルドアップを導き得る。メカニズムに関係なく、こうした静電荷４６１は、第１の導電性領域４５４に転送され得る。この蓄積された電荷は、第１の導電性領域４５４内で高電圧レベルを導き得、２５Ｖを超え得る。しかしながら、誘電体４５８の典型的には低いトンネル障壁に起因して、導体４６０は、実質的に同様の電圧レベルにあり得る。後続の処理は、図４Ｂに描写されるように、導体４６０がグランドノード４６３に接続されることをその後もたらし得る。例えば、導電性ウェット又はプラズマプロセスは、導体４６０の接地をもたらし得る。或いは、導体４６０の接地は、金属層形成等の追加の導体の形成中に生じ得る。誘電体４５８に渡ってもたらされる電圧差により、第１の導電性領域４５４内に蓄積されたエネルギーは、誘電体４５８を通って突然放出され得、第１の導電性領域４５４を導体４６０と融合させ得、永久的なコンデンサ短絡を創出する。関連技術の設計は、典型的には、静電放電に対する保護を提供するために、後続の処理中に導体４６０をダイオード、例えば、ボタンダイオードに接続することを提供し得る。そうした接続は、一般的に、導体４６０及びダイオードに接続された追加の導体、例えば、金属線の形成に依存し、それは、一般的に、ダイオードへの接続前に導体４６０を不注意に接地し得る金属層形成又はその他の処理の後に生じ得る。そのため、このダイオード保護は、静電放電からの損傷が発生した後まで利用できないことがある。
様々な実施形態は、コンデンサの電極からの蓄積エネルギーの未制御の放出の軽減を容易にするためのコンデンサ構造体を提供する。幾つかの実施形態は、コンデンサの電極を形成し、導電性型、例えば、ｎ型導電性を有する第１の導電性領域と、異なる導電性型、例えば、Ｐ型導電性を有する第２の導電性領域との間の逆バイアス、例えば、ＮＰ接合を提供する。
図５Ａ～図５Ｆは、製造の様々な段階における実施形態に従ったコンデンサ構造体の断面図である。図５Ａは、半導体５５２と、半導体５５２内に形成された第１の導電性領域（例えば、ウェル）５５４と、半導体５５２内に形成された第２の導電性領域（例えば、ウェル）５５６とを描写する。
半導体５５２は、第１の導電性型を有し得る。例えば、半導体５５２は、ｐ型又はｎ型の単結晶シリコン又はその他の半導体であり得る。第１の導電性領域５５４は、第１の導電性型とは異なる第２の導電性型を有し得、コンデンサ構造体の第１の電極として機能し得る。例えば、半導体５５２がｐ型半導体である場合、第１の導電性領域５５４は、Ｎ＋導電性等のｎ型導電性を有し得る。集積回路製造において典型的であるように、“＋”は、例えば、半導体５５２のこの領域に導電性を添加するのに十分な、より高いレベルのドーピングを示す。第２の導電性領域５５６は、第１の導電性型、例えば、この例では、Ｐ＋導電性等のｐ型導電性を有し得る。図５Ａ～図５Ｆのコンデンサ構造体を組み込む集積回路デバイスのその他の回路は、第２の導電性領域５５６内に形成され得る。
第１の導電性領域５５４及び第２の導電性領域５５６は、個別のドーパント種を半導体５５２に注入することによって形成され得る。当技術分野でよく理解されているように、そうした注入は、一般的に、半導体５５２の表面に向けられたイオンの加速を伴い得る。ｎ型導電性を生み出すために、ドーパント種は、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、リン（Ｐ）、又は別のｎ型不純物のイオンを含み得る。ｐ型導電性を生み出すために、ドーパント種は、ホウ素（Ｂ）又は別のｐ型不純物のイオンを含み得る。半導体内に導電性領域を形成するその他の方法が知られており、本明細書の実施形態は、導電性領域を形成する何れかの方法に限定されない。
図５Ｂにおいて、誘電体５５８は、第１の導電性領域４５４、半導体５５２、及び第２の導電性領域５５６の上にあるように形成され得る。導体５６０は、誘電体５５８の上にあるように形成され得る。導体５６０は、一般的に、１つ以上の導電性材料から形成され得る。例えば、導体５６０は、導電性ドープポリシリコンを含み得、それからなり得、若しくは本質的にそれからなり得、並びに／又は高融点金属等の金属、若しくは高融点金属ケイ化物若しくは金属窒化物、例えば、高融点金属窒化物等の金属含有材料、及びその他の任意の導電性材料を含み得、それからなり得、若しくは本質的にそれからなり得る。導体５６０は、導電性型を有し得る。一例として、導体５６０は、導電性ドープシリコン材料、例えば、ポリシリコンと一般的に称される多結晶シリコンであり得る。そうした実施形態に対しては、導電性型は、第１の導電性型又は第２の導電性型の何れかであり得る。
誘電体５５８は、一般的に、１つ以上の誘電体材料上に形成され得る。例えば、誘電体５５８は、酸化物、例えば二酸化ケイ素を含み得、それからなり得、又は本質的にそれからなり得、及び／又は酸化アルミニウム（ＡｌＯｘ）、酸化ハフニウム（ＨｆＯｘ）、酸化ハフニウムアルミニウム（ＨｆＡｌＯｘ）、酸化ハフニウムシリコン（ＨｆＳｉＯｘ）、酸化ランタン（ＬａＯｘ）、酸化タンタル（ＴａＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、酸化ジルコニウムアルミニウム（ＺｒＡｌＯｘ）、酸化イットリウム（Ｙ２Ｏ３）等の高ｋ誘電体材料、及びその他の誘電体材料等を含み得、それからなり得、又は本質的にそれからなり得る。一例として、誘電体５５８は、下にあるシリコン含有の第１の導電性領域５５４、半導体５５２、及び第２の導電性領域５５６の反応によって形成された熱酸化物であり得る。
図５Ｃにおいて、導体５６０、誘電体５５８、第１の導電性領域５５４、及び第２の導電性領域５５６は、トレンチ５６２を形成するためにパターンニングされ得る。パターンニングは、等方性エッチング又はこれらの材料の除去のためのその他の適切な１つ以上のプロセスを含み得る。トレンチ５６２の形成は、第１の導電性領域５５４の第１のアイランド５６６０と、第１の導電性領域５５４の第２のアイランド５６６１と、第２の導電性領域５５６のアイランド５６５と、第１のアイランド５６６０の上にある第１の誘電体部分５５８０と、第１の導電性領域５５４の第２のアイランド５６６１の上にあり、第２の導電性領域５５６のアイランド５６５の上にある第２の誘電体部分５５８１と、第１の誘電体部分５５８０の上にある第１の導体部分５６００と、第２の誘電体部分５５８１の上にある第２の導体部分５６０１とを画定し得る。第１の導体部分５６００、第１の誘電体部分５５８０、及び第１の導電性領域５５４の第１のアイランド５６６０は、纏めて、図５Ｃのコンデンサ構造体のコンデンサを形成し得る。トレンチ５６２は、図５Ｄに描写されるように、絶縁領域５６４を形成するために誘電体材料でその後充填され得る。絶縁領域５６４は、図６に描写されるように、第１及び第２の導体部分５６００及び５６０１を取り囲み得る。
図５Ｅにおいて、第２の導体部分５６０１及び第２の誘電体部分５５８１は、第１の導電性領域５５４の第２のアイランド５６６１及び第２の導電性領域５５６のアイランド５６５、並びに第１の導電性領域５５４の第２のアイランド５６６１と第２の導電性領域５５６のアイランド５６５との間の半導体５５２の任意の部分を露出するために除去され得る。図５Ｆにおいて、第３の導電性領域５６８は、第１の導電性領域５５４の第２のアイランド５６６１及び第２の導電性領域５５６のアイランド５６５内に、並びに第１の導電性領域５５４の第２のアイランド５６６１と第２の導電性領域５５６のアイランド５６５との間の半導体５５２の任意の部分内に形成され得る。第３の導電性領域５６８は、それらの形成物にドーパント種を注入することによって形成され得る。第３の導電性領域５６８は、第１の導電性領域５５４と同じ又は異なる導電性型を有し得る。図５Ｅに描写した間隙を充填するために、第３の導電性領域５６８の上にあるように追加の誘電体材料が形成され得る。
図６は、図５Ｄに対応する製造段階における実施形態に従ったコンデンサ構造体の平面図である。特に、図６は、絶縁領域５６４によって取り囲まれた第１の導体部分５６００及び第２の導体部分５６０１を描写する。第１の導体部分５６００及び第２の導体部分５６０１は、プロファイルにおいて正四角形として描写されているが、他の形状も使用され得る。第１の導体部分５６００は、デカップリングコンデンサとしてのコンデンサ構造体の使用のための図３Ａ～図３Ｃを参照して説明したように、レール電圧、例えば、上部レール電圧を提供するように構成された導体３４６、例えば導体３４６１にその後接続され得る。別の例として、第１の導体部分５６００は、カップリングコンデンサとしてのコンデンサ構造体の使用のための図３Ｄ及び図３Ｅを参照して説明したように、クロック信号ＣＬＫ１又はＣＬＫ２を受信するようにその後接続され得る。更なる例として、第１の導体部分５６００は、蓄積コンデンサとしてのコンデンサ構造体の使用のための図３Ｄ及び図３Ｅを参照して説明したように、電圧ノード３４９にその後接続され得る。
図７Ａ～図７Ｂは、図５Ｃに対応する製造段階における実施形態に従ったコンデンサ構造体の部分の断面図である。図７Ａ及び図７Ｂは、第２の導体部分５６０１を除去する前の第１の導電性領域５５４の第２のアイランド５６６１の部分及び第２の導電性領域５５６のアイランド５６５の部分、並びに第１の導電性領域５５４の第２のアイランド５６６１と第２の導電性領域５５６のアイランド５６５との間の半導体５５２の任意の部分を描写する。
Ｎ＋導電性を有する第１の導電性領域５５４及びＰ＋導電性を有する第２の導電性領域５５６の一般的な例を使用すると、図７Ａの第２の導体部分５６０１はＮ＋導電性を有し得る一方、図７Ｂの第２の導体部分５６０１はＰ＋導電性を有し得る。両方の場合において、導電性経路７７０は、図７Ａの場合には第２の導体部分５６０１と第２の導電性領域５５６のアイランド５６５との間にもたらされ、又は図７Ｂの場合には第１の導電性領域５５４の第２のアイランド５６６１と第２の導体部分５６０１との間にもたらされるダイオード７７２、例えば、逆バイアスされたツェナーダイオードを通じて、第１の導電性領域５５４から第２の導電性領域５５６まで確立され得る。両方の場合において、第２の導体部分５６０１は、ダイオード７７２の一方の端子を形成し得る一方、第２の導電性領域５５６のアイランド５６５又は第１の導電性領域５５４の第２のアイランド５６６１は、図７Ａ又は図７Ｂに対するダイオード７７２の第２の端子を夫々形成し得る。
ドープされた接合の性質に起因して、ダイオード７７２のツェナー電圧は、例えば、第１の導電性領域５５４と第１の導体部分５６００との間のブレークダウン電圧よりも低い、例えば、遥かに低い、例えば、可能性として２５～３０Ｖに対して約５Ｖであると予想され得る。一例として、ダイオード７７２のツェナー電圧は、３～７Ｖの範囲内にあり得る。そのようなものだとして、第１の導電性領域５５４内の蓄積エネルギーは、コンデンサに損傷を与えることなく、製造の非常に早い段階でダイオード７７２を通じて第２の導電性領域５５６に放電され得る。具体的には、第１の導電性領域５５４内の蓄積エネルギーは、第１の導体部分５６００を任意の他の回路に接続する前、例えば、第１の導体部分５６００が他の導電性材料から絶縁され得る間に放電され得る。第２の誘電体部分５５８１への損傷は、それが犠牲的であるとみなされ得るので、重要ではないことがある。
図７Ｃ～図７Ｄは、図５Ｆに対応する製造段階における実施形態に従ったコンデンサ構造体の部分の断面図である。図７Ｃ及び図７Ｄは、第３の導電性領域５６８の形成後の第１の導電性領域５５４の第２のアイランド５６６１の部分及び第２の導電性領域５５６のアイランド５６５の部分、並びに第１の導電性領域５５４の第２のアイランド５６６１と第２の導電性領域５５６のアイランド５６５との間の半導体５５２の任意の部分を描写する。
Ｎ＋導電性を有する第１の導電性領域５５４及びＰ＋導電性を有する第２の導電性領域５５６の一般的な例を使用すると、図７Ｃの第３の導電性領域５６８はＮ＋導電性を有し得る一方、図７Ｄの第３の導電性領域５６８はＰ＋導電性を有し得る。両方の場合において、導電性経路７７０は、図７Ｃの場合には第３の導電性領域５６８と第２の導電性領域５５６のアイランド５６５との間にもたらされ、又は図７Ｄの場合には第１の導電性領域５５４の第２のアイランド５６６１と第３の導電性領域５６８との間にもたらされるダイオード７７４、例えば、逆バイアスされたツェナーダイオードを通じて、第１の導電性領域５５４から第２の導電性領域５５６まで確立され得る。両方の場合において、第３の導電性領域５６８は、ダイオード７７４の一方の端子を形成し得る一方、第２の導電性領域５５６のアイランド５６５又は第１の導電性領域５５４の第２のアイランド５６６１は、図７Ｃ又は図７Ｄに対するダイオード７７４の第２の端子を夫々形成し得る。図７Ａ及び７Ｂに関して提示されたものと同様の理由のため、この構造体は、同様に、第１の導体部分５６００を任意の他の回路に接続する前後にコンデンサの保護を提供し続け得る。
図８は、実施形態に従ったコンデンサ構造体を形成する方法のフローチャートである。８８１において、第１の導電性型を有する第１の導電性領域が半導体材料内に形成され得、第１の導電性型とは異なる第２の導電性型を有する第２の導電性領域が半導体材料内に形成され得る。半導体材料は、第１の導電性型又は第２の導電性型を有し得る。
８８３において、第１の導電性領域の上にあり、第２の導電性領域の上にあるように誘電体が形成され得る。８８５において、誘電体の上にあるように導体が形成され得る。
８８７において、導体、誘電体、第１の導電性領域、及び第２の導電性領域は、第１の導電性領域の第１のアイランドと、第１の導電性領域の第２のアイランドと、第２の導電性領域のアイランドと、誘電体の第２の部分から分離された誘電体の第１の部分と、導体の第２の部分から分離された導体の第１の部分とを形成するようにパターンニングされ得る。
随意に、８８９において、導体の第２の部分及び誘電体の第２の部分は除去され得、８９１において、第１の導電性領域の第２のアイランドから第２の導電性領域のアイランドに延伸する第３の導電性領域が形成され得る。第３の導電性領域は、第１の導電性型又は第２の導電性型を有し得る。
結論
具体的実施形態が本明細書で例証及び説明されてきたが、同じ目的を達成するために計算された任意の配置が、示された具体的実施形態の代わりになり得ることは当業者によって理解されるであろう。実施形態の多くの適合は、当業者には明らかであろう。したがって、この出願は、実施形態の任意の適合又は変形を包含することを意図している。

Claims (27)

  1. 第１の導電性型を有する、第１の導電性領域の第１のアイランド及び前記第１の導電性領域の第２のアイランドであって、前記第１の導電性領域は、前記第１の導電性型を有する連続する導電性領域である、前記第１のアイランド及び前記第２のアイランドと、
    前記第１の導電性型とは異なる第２の導電性型を有する第２の導電性領域のアイランドと、
    前記第１の導電性領域の前記第１のアイランドの上にある誘電体と、
    前記誘電体の上にある導体と、
    前記第１の導電性領域の前記第２のアイランドの上にあり、前記第２の導電性領域の前記アイランドの上にあるダイオードの端子と
    を含むコンデンサ構造体。
  2. 前記第１の導電性領域は、ｎ型導電性ドープ単結晶シリコンの領域を含み、前記導体は、ｎ型導電性ドープポリシリコンを含む、請求項１に記載のコンデンサ構造体。
  3. 前記ダイオードの前記端子は、ｎ型導電性ドープシリコン材料を含む、請求項２に記載のコンデンサ構造体。
  4. 前記ｎ型導電性ドープシリコン材料は、ｎ型導電性ドープ単結晶シリコン及びｎ型導電性ドープポリシリコンからなるグループから選択される、請求項３に記載のコンデンサ構造体。
  5. 前記導体は第１の導体であり、前記ダイオードの端子は、前記第１の導体と同時に形成された第２の導体を含む、請求項１に記載のコンデンサ構造体。
  6. 前記誘電体は第１の誘電体であり、前記第１の誘電体と同時に形成された第２の誘電体は、前記ダイオードの前記端子と前記第１の導電性領域の前記第２のアイランドとの間、及び前記ダイオードの前記端子と前記第２の導電性領域の前記アイランドとの間にある、請求項５に記載のコンデンサ構造体。
  7. 前記第１の導電性領域は、ｎ型導電性ドープ単結晶シリコンの領域であり、前記導体は、ｐ型導電性ドープポリシリコンである、請求項１に記載のコンデンサ構造体。
  8. 前記誘電体は、前記第１の導電性領域の前記第１のアイランドの熱酸化物を含む、請求項１に記載のコンデンサ構造体。
  9. 前記ダイオードは、前記ダイオードの前記端子と前記第１の導電性領域の前記第２のアイランドとの間に形成されたツェナーダイオードと、前記ダイオードの前記端子と前記第２の導電性領域の前記アイランドとの間に形成されたツェナーダイオードとからなるグループから選択されるツェナーダイオードである、請求項１に記載のコンデンサ構造体。
  10. 前記ツェナーダイオードのツェナー電圧は３～７Ｖの範囲内にある、請求項９に記載のコンデンサ構造体。
  11. 前記導体は他の導電性材料から絶縁される、請求項１に記載のコンデンサ構造体。
  12. 半導体の第１の導電性ドープ領域の第１のアイランド及び前記半導体の前記第１の導電性ドープ領域の第２のアイランドであって、前記半導体の前記第１の導電性ドープ領域は第１の導電性型を有し、前記半導体は、前記第１の導電性型とは異なる第２の導電性型を有する、前記第１のアイランド及び前記第２のアイランドと、
    前記第２の導電性型を有する前記半導体の第２の導電性ドープ領域のアイランドと、
    前記第１の導電性ドープ領域の前記第１のアイランドの上にある誘電体と、
    前記誘電体の上にある導体と、
    前記第１の導電性ドープ領域の前記第２のアイランドの上にあり、前記第２の導電性ドープ領域の前記アイランドの上にあるダイオードの端子と
    を含み、
    前記ダイオードの前記端子は、前記第１の導電性ドープ領域の前記第２のアイランドと前記第２の導電性ドープ領域の前記アイランドとの間の導電性経路の一部分であるように構成される、
    コンデンサ構造体。
  13. 前記半導体はｐ型半導体を含み、前記半導体の前記第２の導電性ドープ領域は、前記半導体のｐ型導電性ドープ領域を含み、前記半導体の前記第１の導電性ドープ領域は、前記半導体のｎ型導電性ドープ領域を含む、請求項１２に記載のコンデンサ構造体。
  14. 前記半導体はｐ型単結晶シリコンを含み、前記導体は、ｎ型導電性及びｐ型導電性からなるグループから選択される導電性型を有する導電性ドープポリシリコンを含む、請求項１３に記載のコンデンサ構造体。
  15. 前記ダイオードの前記端子は、単結晶シリコン及びポリシリコンからなるグループから選択される導電性ドープシリコン材料を含み、前記導電性ドープシリコン材料は、ｎ型導電性及びｐ型導電性からなるグループから選択される導電性型を有する、請求項１４に記載のコンデンサ構造体。
  16. 前記半導体の前記第１の導電性ドープ領域の前記第１のアイランドは、前記コンデンサ構造体のコンデンサの第１の電極を形成し、前記導体は、前記コンデンサ構造体の前記コンデンサの第２の電極を形成する、請求項１２に記載のコンデンサ構造体。
  17. 前記ダイオードの第２の端子は、前記第１の導電性ドープ領域の前記第２のアイランド及び前記第２の導電性ドープ領域の前記アイランドからなるグループから選択される、請求項１２に記載のコンデンサ構造体。
  18. 前記導体は、カップリングコンデンサ、デカップリングコンデンサ、及び蓄積コンデンサからなるグループから選択される特定のコンデンサの第１の電極を形成し、前記半導体の前記第１の導電性ドープ領域の前記第１のアイランドは、前記特定のコンデンサの第２の電極を形成する、請求項１２に記載のコンデンサ構造体。
  19. 前記特定のコンデンサは、３次元ＮＡＮＤメモリアレイのための周辺回路の電圧生成回路のカップリングコンデンサ、前記３次元ＮＡＮＤメモリアレイのための前記周辺回路の前記電圧生成回路の蓄積コンデンサ、及び前記３次元ＮＡＮＤメモリアレイのための前記周辺回路の電力レール間に接続されたデカップリングコンデンサからなるグループから選択される、請求項１８に記載のコンデンサ構造体。
  20. 前記特定のコンデンサは、３次元ＮＡＮＤメモリアレイのための周辺回路の一部分を形成し、前記周辺回路は、前記３次元ＮＡＮＤメモリアレイの下に形成される、請求項１８に記載のコンデンサ構造体。
  21. ｎ型導電性ドープシリコン材料の第１の領域の第１のアイランド、及びｎ型導電性ドープシリコン材料の前記第１の領域の第２のアイランドであって、ｎ型導電性ドープシリコン材料の前記第１の領域はｎ型導電性ドープシリコン材料の連続する領域である、前記第１のアイランド及び前記第２のアイランドと、
    ｐ型導電性ドープシリコン材料の領域のアイランドと、
    ｎ型導電性ドープシリコン材料の前記第１の領域の前記第１のアイランドの上にある誘電体と、
    前記誘電体の上にあるｎ型導電性ドープシリコン材料の第２の領域と、
    ｎ型導電性ドープシリコン材料の前記第１の領域の前記第２のアイランドの上にあり、ｐ型導電性ドープシリコン材料の前記領域の前記アイランドの上にある、ｎ型導電性ドープシリコン材料の第３の領域と
    を含むコンデンサ構造体。
  22. 前記誘電体は第１の誘電体であり、前記コンデンサ構造体は、ｎ型導電性ドープシリコン材料の前記第３の領域とｎ型導電性ドープシリコン材料の前記第１の領域の前記第２のアイランドとの間、及びｎ型導電性ドープシリコン材料の前記第３の領域とｐ型導電性ドープシリコン材料の前記領域の前記アイランドとの間に第２の誘電体を更に含む、請求項２１に記載のコンデンサ構造体。
  23. 前記第１の誘電体及び前記第２の誘電体は同時に形成される、請求項２２に記載のコンデンサ構造体。
  24. 前記第１の誘電体及び前記第２の誘電体は熱酸化物を含む、請求項２２に記載のコンデンサ構造体。
  25. ｎ型導電性ドープシリコン材料の前記第３の領域は、ｎ型導電性ドープシリコン材料の前記第１の領域の前記第２のアイランドの上にあって接触し、ｐ型導電性ドープシリコン材料の前記領域の前記アイランド上にあって接触する、請求項２１に記載のコンデンサ構造体。
  26. ｎ型導電性ドープシリコン材料の前記第３の領域は、ｎ型導電性ドープシリコン材料の前記第１の領域の前記第２のアイランドとｐ型導電性ドープシリコン材料の前記領域の前記アイランドとの間のｐ型半導体の一部分と更に接触する、請求項２５に記載のコンデンサ構造体。
  27. ｎ型導電性ドープシリコン材料の前記第１の領域は、ｎ型導電性ドープシリコン材料の前記第１の領域の前記第１のアイランドと、ｎ型導電性ドープシリコン材料の前記第１の領域の前記第２のアイランドとの間で連続する、請求項２１に記載のコンデンサ構造体。
JP2021576781A 2019-06-27 2020-06-17 コンデンサ構造体 Active JP7399990B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/454,908 US11063034B2 (en) 2019-06-27 2019-06-27 Capacitor structures
US16/454,908 2019-06-27
PCT/US2020/038033 WO2020263635A1 (en) 2019-06-27 2020-06-17 Capacitor structures

Publications (2)

Publication Number Publication Date
JP2022538846A true JP2022538846A (ja) 2022-09-06
JP7399990B2 JP7399990B2 (ja) 2023-12-18

Family

ID=74044640

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021576781A Active JP7399990B2 (ja) 2019-06-27 2020-06-17 コンデンサ構造体

Country Status (6)

Country Link
US (3) US11063034B2 (ja)
EP (1) EP3991219A4 (ja)
JP (1) JP7399990B2 (ja)
KR (1) KR102655329B1 (ja)
CN (1) CN113939919B (ja)
WO (1) WO2020263635A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022072959A (ja) * 2020-10-30 2022-05-17 キオクシア株式会社 半導体記憶装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62154661A (ja) * 1985-12-26 1987-07-09 Toshiba Corp 半導体装置
JP2012059830A (ja) * 2010-09-07 2012-03-22 Toshiba Corp 半導体記憶装置
WO2014069363A1 (ja) * 2012-11-02 2014-05-08 ローム株式会社 チップコンデンサ、回路アセンブリ、および電子機器
JP2014187136A (ja) * 2013-03-22 2014-10-02 Toshiba Corp 半導体装置
WO2018174191A1 (ja) * 2017-03-24 2018-09-27 株式会社村田製作所 キャパシタ

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0268426A3 (en) * 1986-11-17 1989-03-15 Linear Technology Corporation High speed junction field effect transistor for use in bipolar integrated circuits
US5994755A (en) * 1991-10-30 1999-11-30 Intersil Corporation Analog-to-digital converter and method of fabrication
JP3982842B2 (ja) * 1993-08-18 2007-09-26 株式会社ルネサステクノロジ 半導体装置
US5602046A (en) * 1996-04-12 1997-02-11 National Semiconductor Corporation Integrated zener diode protection structures and fabrication methods for DMOS power devices
DE69712302T2 (de) * 1996-12-31 2002-10-24 St Microelectronics Inc Struktur und Bauelement zur Auswahl von Entwurfsmöglichkeiten in einem integrierten Schaltkreis
JP3967440B2 (ja) * 1997-12-09 2007-08-29 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US6365932B1 (en) * 1999-08-20 2002-04-02 Denso Corporation Power MOS transistor
US6344385B1 (en) * 2000-03-27 2002-02-05 Chartered Semiconductor Manufacturing Ltd. Dummy layer diode structures for ESD protection
US6780666B1 (en) * 2003-08-07 2004-08-24 Micron Technology, Inc. Imager photo diode capacitor structure with reduced process variation sensitivity
US7750439B2 (en) * 2005-11-28 2010-07-06 Kabushiki Kaisha Toshiba ESD protection device
KR100986407B1 (ko) * 2009-10-22 2010-10-08 엘지이노텍 주식회사 발광소자 및 그 제조방법
KR101028206B1 (ko) * 2010-04-08 2011-04-11 엘지이노텍 주식회사 발광소자, 발광소자의 제조방법 및 발광소자 패키지
US8164125B2 (en) * 2010-05-07 2012-04-24 Power Integrations, Inc. Integrated transistor and anti-fuse as programming element for a high-voltage integrated circuit
US10199482B2 (en) * 2010-11-29 2019-02-05 Analog Devices, Inc. Apparatus for electrostatic discharge protection
US8633541B2 (en) * 2010-12-28 2014-01-21 Texas Instruments Incorporated Diode isolated drain extended NMOS ESD cell
JP2013120815A (ja) * 2011-12-07 2013-06-17 Sony Corp Ｅｓｄ保護回路およびこれを備えた半導体装置
CN106229314B (zh) * 2016-08-15 2020-01-24 矽力杰半导体技术(杭州)有限公司 静电放电保护器件及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62154661A (ja) * 1985-12-26 1987-07-09 Toshiba Corp 半導体装置
JP2012059830A (ja) * 2010-09-07 2012-03-22 Toshiba Corp 半導体記憶装置
WO2014069363A1 (ja) * 2012-11-02 2014-05-08 ローム株式会社 チップコンデンサ、回路アセンブリ、および電子機器
JP2014187136A (ja) * 2013-03-22 2014-10-02 Toshiba Corp 半導体装置
WO2018174191A1 (ja) * 2017-03-24 2018-09-27 株式会社村田製作所 キャパシタ

Also Published As

Publication number Publication date
US11935883B2 (en) 2024-03-19
KR20210152013A (ko) 2021-12-14
US20210320099A1 (en) 2021-10-14
US11569221B2 (en) 2023-01-31
EP3991219A1 (en) 2022-05-04
CN113939919B (zh) 2024-04-26
US11063034B2 (en) 2021-07-13
KR102655329B1 (ko) 2024-04-08
EP3991219A4 (en) 2023-06-28
US20230170344A1 (en) 2023-06-01
WO2020263635A1 (en) 2020-12-30
CN113939919A (zh) 2022-01-14
JP7399990B2 (ja) 2023-12-18
US20200411634A1 (en) 2020-12-31

Similar Documents

Publication Publication Date Title
US10910389B2 (en) Methods and apparatuses with vertical strings of memory cells and support circuitry
US9865311B1 (en) Memory device including current generator plate
US7838920B2 (en) Trench memory structures and operation
KR20080001284A (ko) 수직 채널을 갖는 비휘발성 메모리 집적 회로 장치 및 그제조 방법
US20230031083A1 (en) Capacitors having vertical contacts extending through conductive tiers
US11678482B2 (en) Memory array structures for capacitive sense NAND memory
US11935883B2 (en) Capacitor structures and apparatus containing such capacitor structures
US9356105B1 (en) Ring gate transistor design for flash memory
US11657880B2 (en) Access operations in capacitive sense NAND memory
US11889687B2 (en) Integrated circuit structures comprising an isolation structure with different depths
US20130092996A1 (en) Nand flash memory devices
US11670379B2 (en) Sense line structures in capacitive sense NAND memory
US11437106B2 (en) Capacitive sense NAND memory
WO2022119690A1 (en) Capacitive sense nand memory

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220204

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220204

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230117

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230112

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20230808

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231006

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20231018

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231107

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231206

R150 Certificate of patent or registration of utility model

Ref document number: 7399990

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150