KR20210152013A - 커패시터 구조물 - Google Patents

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KR20210152013A
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conductive
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블라디미르 미크할레브
마이클 바이올렛
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마이크론 테크놀로지, 인크.
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Abstract

커패시터 구조물은 제1 전도성 영역의 제1 아일랜드와, 제1 전도성 유형을 갖는 상기 제1 전도성 영역의 제2 아일랜드, 상기 제1 전도성 유형과는 상이한 제2 전도성 유형을 갖는 제2 전도성 영역의 아일랜드, 상기 제1 전도성 영역의 제1 아일랜드 위에 놓이는 유전체, 상기 유전체 위에 놓이는 전도체, 및 상기 제1 전도성 영역의 제2 아일랜드 위에 놓이고 상기 제2 전도성 영역의 아일랜드 위에 놓이는 다이오드의 단자를 포함한다.

Description

커패시터 구조물
본 발명은 일반적으로 집적 회로 요소에 관한 것으로, 보다 상세하게는, 하나 이상의 실시예에서, 본 발명은 집적 회로 디바이스용 커패시터 구조물에 관한 것이다.
집적 회로 디바이스는 광범위한 전자 디바이스를 횡단한다. 하나의 특정 유형은 종종 단순히 메모리라고 하는 메모리 디바이스를 포함한다. 메모리 디바이스는 일반적으로 컴퓨터 또는 기타 전자 디바이스의 내부, 반도체, 집적 회로 디바이스로 제공된다. 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 랜덤 액세스 메모리(DRAM), 동기식 동적 랜덤 액세스 메모리(SDRAM), 및 플래시 메모리를 포함하는 많은 다양한 유형의 메모리가 있다.
플래시 메모리는 광범위한 전자 응용 분야를 위한 비휘발성 메모리의 대중적인 소스로 발전했다. 플래시 메모리는 일반적으로 높은 메모리 밀도, 높은 신뢰성 및 낮은 전력 소비를 허용하는 하나의 트랜지스터 메모리 셀을 사용한다. 전하 저장 구조(예를 들어, 부동 게이트 또는 전하 트랩) 또는 기타 물리적 현상(예를 들어, 위상 변화 또는 분극)을 프로그래밍(종종 기입이라고 함)하는 것을 통한 메모리 셀의 임계 전압(Vt)의 변화는 각각의 메모리 셀의 데이터 상태(예를 들어, 데이터 값)를 결정한다. 플래시 메모리와 기타 비휘발성 메모리의 일반적인 사용은 퍼스널 컴퓨터, 개인 휴대 정보 단말기(PDA), 디지털 카메라, 디지털 미디어 플레이어, 디지털 레코더, 게임, 가전 기기, 차량, 무선 디바이스, 휴대 전화 및 이동식 메모리 모듈을 포함하고, 비휘발성 메모리의 사용은 계속 확대되고 있다.
NAND 플래시 메모리는 플래시 메모리 디바이스의 일반적인 유형으로, 기본 메모리 셀 구성이 배열된 논리적 형태에 대해 그렇게 불리운다. 통상적으로, NAND 플래시 메모리용 메모리 셀 어레이는 어레이 행의 각각의 메모리 셀의 제어 게이트가 함께 연결되어 워드 라인과 같은 액세스 라인을 형성하도록 배열된다. 어레이의 열은 한 쌍의 선택 게이트, 예를 들어, 소스 선택 트랜지스터와 드레인 선택 트랜지스터 사이에서 직렬로 함께 연결된 메모리 셀의 스트링(종종 NAND 스트링이라고 함)을 포함한다. 각각의 소스 선택 트랜지스터는 소스에 연결될 수 있는 반면, 각각의 드레인 선택 트랜지스터는 열 비트 라인과 같은 데이터 라인에 연결될 수 있다. 메모리 셀 스트링과 소스 사이에 그리고/또는 메모리 셀 스트링과 데이터 라인 사이에 둘 이상의 선택 게이트를 사용하는 변형이 알려져 있다.
집적 회로 디바이스는 일반적으로 다양한 용도의 커패시터를 포함한다. 예를 들어, 분리 커패시터는 전력 버스와 접지 사이에 연결될 수 있다. 또한, 전압 생성 디바이스는 포지티브 또는 네거티브인 출력 전압 레벨을 생성하고 조절하는 데 결합 커패시터와 저장 커패시터를 이용할 수 있다. 이러한 커패시터가 집적 회로 디바이스의 제조 중에 손상된 경우 이 집적 회로 디바이스는 사용 가능하지 못할 수 있다.
도 1은 일 실시예에 따라 전자 시스템의 일부로서 프로세서와 통신하는 메모리의 단순화된 블록도이다.
도 2a 내지 도 2b는 도 1을 참조하여 설명된 유형의 메모리에서 사용될 수 있는 메모리 셀 어레이의 부분 개략도이다.
도 3a 내지 도 3e는 일 실시예에 따라 커패시터를 갖는 집적 회로 디바이스의 부분 개략도이다.
도 4a 내지 도 4b는 관련 기술의 커패시터의 단면도이다.
도 5a 내지 도 5f는 다양한 제조 단계에서 일 실시예에 따른 커패시터 구조물의 단면도이다.
도 6은 도 5d에 대응하는 제조 단계에서 일 실시예에 따른 커패시터 구조물의 평면도이다.
도 7a 내지 도 7b는 도 5c에 대응하는 제조 단계에서 실시예에 따른 커패시터 구조물의 부분 단면도이다.
도 7c 내지 도 7d는 도 5f에 대응하는 제조 단계에서 실시예에 따른 커패시터 구조물의 부분 단면도이다.
도 8은 실시예에 따른 커패시터 구조물을 형성하는 방법의 흐름도이다.
이하의 상세한 설명에서, 본 명세서의 일부를 형성하고 특정 실시예가 예로서 도시된 첨부 도면을 참조한다. 도면에서, 유사한 참조 부호는 여러 도면에 걸쳐 실질적으로 유사한 구성요소를 설명한다. 다른 실시예도 이용될 수 있고, 구조적, 논리적 및 전기적 변경이 본 발명의 범위를 벗어나지 않고 이루어질 수 있다. 따라서, 이하의 상세한 설명은 본 발명을 제한하는 의미로 받아들여서는 안 된다.
본 명세서에서 사용된 "반도체"라는 용어는 예를 들어 물질의 층, 웨이퍼 또는 기판을 말할 수 있고, 임의의 베이스 반도체 구조물을 포함한다. "반도체"는 실리콘 온 사파이어(SOS) 기술, 실리콘 온 절연체(SOI) 기술, 박막 트랜지스터(TFT) 기술, 도핑 및 도핑되지 않은 반도체, 베이스 반도체 구조물에 의해 지지되는 실리콘의 에피택셜 층뿐만 아니라 이 기술 분야에 통상의 지식을 가진 자에게 잘 알려진 다른 반도체 구조물을 포함하는 것으로 이해된다. 또한, 이하의 설명에서 반도체를 언급할 때, 이전의 공정 단계가 베이스 반도체 구조물에 영역/접합을 형성하기 위해 활용되었을 수 있고, 반도체라는 용어는 이러한 영역/접합을 포함하는 하부 층을 포함할 수 있다.
본 명세서에 사용된 "전도성"이라는 용어와 다양한 관련 형태, 예를 들어, 전도하고, 전도성으로, 전도하는, 전도, 전도성 등의 용어는 문맥상 달리 명백하지 않는 한, 전기 전도성을 말한다. 유사하게, 본 명세서에 사용된 "연결"이라는 용어와 다양한 관련 형태, 예를 들어, 연결하고, 연결된, 연결 등의 용어는 문맥상 달리 명백하지 않는 한, 전기적으로 연결되는 것을 말한다.
도 1은 일 실시예에 따라 전자 시스템 형태의 제3 장치의 일부로서, 프로세서(130) 형태의 제2 장치와 통신하는 메모리(예를 들어, 메모리 디바이스)(100) 형태의 제1 장치의 간략화된 블록도이다. 전자 시스템의 일부 예는 퍼스널 컴퓨터, 개인 휴대 정보 단말기(PDA), 디지털 카메라, 디지털 미디어 플레이어, 디지털 레코더, 게임, 가전 기기, 차량, 무선 디바이스, 이동 전화 등을 포함한다. 프로세서(130), 예를 들어, 메모리 디바이스(100) 외부의 제어기는 메모리 제어기 또는 다른 외부 호스트 디바이스일 수 있다.
메모리 디바이스(100)는 행과 열로 논리적으로 배열된 메모리 셀의 어레이(104)를 포함한다. 논리 행의 메모리 셀은 일반적으로 동일한 액세스 라인(일반적으로 워드 라인이라고 함)에 연결되는 반면, 논리 열의 메모리 셀은 일반적으로 동일한 데이터 라인(일반적으로 비트 라인이라고 함)에 선택적으로 연결된다. 단일 액세스 라인은 메모리 셀의 둘 이상의 논리 행과 연관될 수 있고, 단일 데이터 라인은 둘 이상의 논리 열과 연관될 수 있다. 메모리 셀 어레이(104)의 적어도 일부의 메모리 셀(도 1에 도시되지 않음)은 적어도 2개의 목표 데이터 상태 중 하나의 상태로 프로그래밍될 수 있다.
행 디코드 회로부(108)와 열 디코드 회로부(110)는 어드레스 신호를 디코딩하기 위해 제공된다. 메모리 셀의 어레이(104)에 액세스하기 위해 어드레스 신호가 수신되고 디코딩된다. 메모리 디바이스(100)는 메모리 디바이스(100)에 대한 명령, 어드레스 및 데이터의 입력을 관리할 뿐만 아니라 메모리 디바이스(100)로부터의 데이터와 상태 정보의 출력을 관리하기 위한 입력/출력(I/O) 제어 회로부(112)를 더 포함한다. 어드레스 레지스터(114)는 디코딩 전에 어드레스 신호를 래치하기 위해 I/O 제어 회로부(112), 행 디코드 회로부(108) 및 열 디코드 회로부(110)와 통신한다. 명령 레지스터(124)는 인입 명령을 래치하기 위해 I/O 제어 회로부(112) 및 제어 논리 회로(116)와 통신한다.
제어기(예를 들어, 메모리 디바이스(100) 내부의 제어 논리 회로(116))는 명령에 응답하여 메모리 셀의 어레이(104)에 대한 액세스를 제어하고, 외부 프로세서(130)에 대한 상태 정보를 생성하며, 즉, 제어 논리 회로(116)는 메모리 셀의 어레이(104)에 액세스 동작(예를 들어, 감지 동작[판독 동작과 검증 동작을 포함할 수 있음], 프로그래밍 동작 및/또는 소거 동작)을 수행하도록 구성되고, 실시예에 따른 방법을 수행하도록 구성될 수 있다. 제어 논리 회로(116)는 어드레스에 응답하여 행 디코드 회로부(108)와 열 디코드 회로부(110)와 통신하며 행 디코드 회로부(108)와 열 디코드 회로부(110)를 제어한다.
제어 논리 회로(116)는 또한 캐시 레지스터(118)와 통신한다. 캐시 레지스터(118)는 메모리 셀의 어레이(104)가 각각 다른 데이터를 기입하거나 판독하는 동안 데이터를 일시적으로 저장하기 위해 제어 논리 회로(116)에 의해 지시된 바와 같이 인입 또는 인출 데이터를 래치한다. 프로그래밍 동작(예를 들어, 기입 동작) 동안, 데이터는 메모리 셀의 어레이(104)로의 전송을 위해 캐시 레지스터(118)로부터 데이터 레지스터(120)로 전달될 수 있고; 그런 다음 새로운 데이터가 I/O 제어 회로부(112)로부터 캐시 레지스터(118)에 래치될 수 있다. 판독 동작 동안, 데이터는 외부 프로세서(130)로의 출력을 위해 캐시 레지스터(118)로부터 I/O 제어 회로부(112)로 전달될 수 있고; 그런 다음 새로운 데이터가 데이터 레지스터(120)로부터 캐시 레지스터(118)로 전달될 수 있다. 캐시 레지스터(118) 및/또는 데이터 레지스터(120)는 메모리 디바이스(100)의 페이지 버퍼를 형성할 수 있다(예를 들어, 페이지 버퍼의 일부를 형성할 수 있다). 페이지 버퍼는 예를 들어 메모리 셀에 연결된 데이터 라인의 상태를 감지함으로써 메모리 셀 어레이(104)의 메모리 셀의 데이터 상태를 감지하는 감지 디바이스(도 1에 도시되지 않음)를 더 포함할 수 있다. 상태 레지스터(122)는 I/O 제어 회로부(112) 및 제어 논리 회로(116)와 통신하며, 프로세서(130)로의 출력을 위해 상태 정보를 래치할 수 있다.
메모리 디바이스(100)는 제어 링크(132)를 통해 프로세서(130)로부터 제어 논리 회로(116)에서 제어 신호를 수신한다. 제어 신호는 칩 인에이블(CE#), 명령 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 기입 인에이블(WE#), 판독 인에이블(RE#) 및 기입 방지자(WP#)를 포함할 수 있다. 추가적인 또는 대안적인 제어 신호(도시되지 않음)는 메모리 디바이스(100)의 특성에 따라 제어 링크(132)를 통해 추가로 수신될 수 있다. 메모리 디바이스(100)는 다중화된 입력/출력(I/O) 버스(134)를 통해 프로세서(130)로부터 명령 신호(명령을 나타냄), 어드레스 신호(어드레스를 나타냄), 및 데이터 신호(데이터를 나타냄)를 수신하고, I/O 버스(134)를 통해 프로세서(130)에 데이터를 출력한다.
예를 들어, 명령은 I/O 제어 회로부(112)에서 I/O 버스(134)의 입력/출력(I/O) 핀[7:0]을 통해 수신될 수 있고, 그런 다음 명령 레지스터(124)에 기입될 수 있다. 어드레스는 I/O 제어 회로부(112)에서 I/O 버스(134)의 입력/출력(I/O) 핀[7:0]을 통해 수신될 수 있고, 그런 다음 어드레스 레지스터(114)에 기입될 수 있다. 데이터는 I/O 제어 회로부(112)에서 8비트 디바이스의 경우 입력/출력(I/O) 핀[7:0]을 통해 수신될 수 있고 또는 16비트 디바이스의 경우 입력/출력(I/O) 핀[15:0]을 통해 수신될 수 있고, 그런 다음 캐시 레지스터(118)에 기입될 수 있다. 데이터는 메모리 셀의 어레이(104)를 프로그래밍하기 위해 데이터 레지스터(120)에 후속적으로 기입될 수 있다. 다른 실시예에서, 캐시 레지스터(118)는 생략될 수 있고, 데이터는 데이터 레지스터(120)에 직접 기입될 수 있다. 데이터는 8비트 디바이스의 경우 입력/출력(I/O) 핀[7:0]을 통해 출력될 수 있고 또는 16비트 디바이스의 경우 입력/출력(I/O) 핀[15:0]을 통해 출력될 수도 있다. I/O 핀이 언급될 수 있지만, 이 I/O 핀은 일반적으로 사용되는 전도성 패드 또는 전도성 범프와 같이, 외부 디바이스(예를 들어, 프로세서(130))에 의한 메모리 디바이스(100)에의 전기적 연결을 제공하는 임의의 전도성 노드를 포함할 수 있다.
메모리 디바이스(100) 및/또는 프로세서(130)는 전력 공급원(136)으로부터 전력을 수신할 수 있다. 전력 공급원(136)은 메모리 디바이스(100) 및/또는 프로세서(130)에 전력을 제공하기 위한 회로부의 임의의 조합을 나타낼 수 있다. 예를 들어, 전력 공급원(136)은 독립형 전력 공급원(예를 들어, 배터리), 라인 연결된 전력 공급원(예를 들어, 데스크탑 컴퓨터 및 서버에서 일반적인 스위치 모드 전력 공급원, 또는 휴대용 전자 디바이스에 일반적인 AC 어댑터), 또는 이 둘의 조합을 포함할 수 있다. 전력은 일반적으로 2개 이상의 전압 공급 노드(137), 예를 들어, 공급 전압 노드(예를 들어, Vcc 또는 Vccq) 및 기준 전압 노드(예를 들어, Vss 또는 Vssq, 예를 들어, 접지 또는 0V)를 사용하여 전력 공급원(136)으로부터 수신된다. 전력 공급원(136)이 2개 초과의 전압 공급 노드(137)를 제공하는 것은 드문 일이 아니다. 단순함을 위해, 전압 공급 노드(137)로부터 메모리 디바이스(100) 내의 구성요소로 전력을 분배하는 것은 도시되지 않았다.
이 기술 분야에 통상의 지식을 가진 자라면 추가 회로부와 신호가 제공될 수 있고 도 1의 메모리 디바이스(100)는 단순화된 것으로 이해된다. 도 1을 참조하여 설명된 다양한 블록 구성요소의 기능은 집적 회로 디바이스의 개별 구성요소 또는 구성요소 부분으로 반드시 분리되어야 하는 것은 아닐 수 있는 것으로 이해된다. 예를 들어, 집적 회로 디바이스의 단일 구성요소 또는 구성요소 부분은 도 1의 두 개 이상의 블록 구성요소의 기능을 수행하도록 구성될 수 있다. 대안적으로, 집적 회로 디바이스의 하나 이상의 구성요소 또는 구성요소 부분은 도 1의 단일 블록 구성요소의 기능을 수행하기 위해 결합될 수 있다.
추가적으로, 특정 I/O 핀이 다양한 신호를 수신하고 출력하기 위한 일반적인 규칙에 따라 설명되지만, I/O 핀(또는 다른 I/O 노드 구조물)의 다른 조합 또는 수는 다양한 실시예에서 사용될 수 있는 것으로 이해된다.
도 2a는 예를 들어, 도 1을 참조하여 설명된 유형의 메모리에서 메모리 셀 어레이(104)의 일부로서 사용될 수 있는, NAND 메모리 어레이와 같은 메모리 셀 어레이(200A)의 부분 개략도이다. 메모리 어레이(200A)는 워드 라인(2020 내지 202N)과 같은 액세스 라인, 및 비트 라인(2040 내지 204M)과 같은 데이터 라인을 포함한다. 워드 라인(202)은 도 2a에 도시되지 않은 전역 액세스 라인(예를 들어, 전역 워드 라인)에 다대일 관계로 연결될 수 있다. 일부 실시예에서, 메모리 어레이(200A)는, 예를 들어, p-웰(well)을 형성하기 위해 p-형 전도성, 또는 예를 들어, n-웰을 형성하기 위해 n-형 전도성과 같은 전도성 유형을 갖도록 전도성으로 도핑될 수 있는 반도체 위에 형성될 수 있다.
메모리 어레이(200A)는 행(각 행은 워드 라인(202)에 대응)과 열(각 열은 비트 라인(204)에 대응)로 배열될 수 있다. 각각의 열은 NAND 스트링(2060 내지 206M) 중 하나와 같은 직렬 연결된 메모리 셀(예를 들어, 비휘발성 메모리 셀)의 스트링을 포함할 수 있다. 각각의 NAND 스트링(206)은 공통 소스(SRC)(216)에 연결(예를 들어, 선택적으로 연결)될 수 있고, 메모리 셀(2080 내지 208N)을 포함할 수 있다. 메모리 셀(208)은 데이터를 저장하기 위한 비휘발성 메모리 셀을 나타낼 수 있다. 각각의 NAND 스트링(206)의 메모리 셀(208)은 선택 게이트(2100 내지 210M)(예를 들어, 일반적으로 선택 게이트 소스라고 하는 소스 선택 트랜지스터일 수 있음) 중 하나와 같은 선택 게이트(210)(예를 들어, 전계 효과 트랜지스터)와, 선택 게이트(2120 내지 212M)(예를 들어, 일반적으로 선택 게이트 드레인이라고 하는 드레인 선택 트랜지스터일 수 있음) 중 하나와 같은 선택 게이트(212)(예를 들어, 전계 효과 트랜지스터) 사이에 직렬로 연결될 수 있다. 선택 게이트(2100 내지 210M)는 소스 선택 라인(SGS)과 같은 선택 라인(214)에 공통으로 연결될 수 있고, 선택 게이트(2120 내지 212M)는 드레인 선택 라인(SGD)과 같은 선택 라인(215)에 공통으로 연결될 수 있다. 전통적인 전계 효과 트랜지스터로 도시되었지만, 선택 게이트(210 및 212)는 메모리 셀(208)과 유사한(예를 들어, 동일한) 구조물을 이용할 수 있다. 선택 게이트(210 및 212)는 직렬로 연결된 복수의 선택 게이트를 나타낼 수 있고, 여기서 직렬로 연결된 각각의 선택 게이트는 동일하거나 독립적인 제어 신호를 수신하도록 구성된다.
각각의 선택 게이트(210)의 소스는 공통 소스(216)에 연결될 수 있다. 각각의 선택 게이트(210)의 드레인은 대응하는 NAND 스트링(206)의 메모리 셀(2080)에 연결될 수 있다. 예를 들어, 선택 게이트(2100)의 드레인은 대응하는 NAND 스트링(2060)의 메모리 셀(2080)에 연결될 수 있다. 따라서, 각각의 선택 게이트(210)는 대응하는 NAND 스트링(206)을 공통 소스(216)에 선택적으로 연결하도록 구성될 수 있다. 각각의 선택 게이트(210)의 제어 게이트는 선택 라인(214)에 연결될 수 있다.
각각의 선택 게이트(212)의 드레인은 대응하는 NAND 스트링(206)에 대한 비트 라인(204)에 연결될 수 있다. 예를 들어, 선택 게이트(2120)의 드레인은 대응하는 NAND 스트링(2060)에 대한 비트 라인(2040)에 연결될 수 있다. 각각의 선택 게이트(212)의 소스는 대응하는 NAND 스트링(206)의 메모리 셀(208N)에 연결될 수 있다. 예를 들어, 선택 게이트(2120)의 소스는 대응하는 NAND 스트링(2060)의 메모리 셀(208N)에 연결될 수 있다. 따라서, 각각의 선택 게이트(212)는 대응하는 NAND 스트링(206)을 대응하는 비트 라인(204)에 선택적으로 연결하도록 구성될 수 있다. 각각의 선택 게이트(212)의 제어 게이트는 선택 라인(215)에 연결될 수 있다.
도 2a의 메모리 어레이는 준 2차원 메모리 어레이일 수 있고, 예를 들어, 공통 소스(216), NAND 스트링(206) 및 비트 라인(204)이 실질적으로 평행한 평면으로 연장되는, 일반적으로 평면인 구조물을 가질 수 있다. 대안적으로, 도 2a의 메모리 어레이는, 예를 들어, NAND 스트링(206)이 공통 소스(216)를 포함하는 평면에 실질적으로 수직으로 연장되고, 공통 소스(216)를 포함하는 평면에 실질적으로 평행할 수 있는 비트 라인(204)을 포함하는 평면에 실질적으로 수직으로 연장될 수 있는, 3차원 메모리 어레이일 수 있다.
메모리 셀(208)의 일반적인 구성은 도 2a에 도시된 바와 같이, (예를 들어, 임계 전압의 변화를 통해) 메모리 셀의 데이터 상태를 결정할 수 있는 데이터 저장 구조물(234)(예를 들어, 전하를 저장하도록 구성된 부동 게이트, 전하 트랩 또는 기타 구조물), 및 제어 게이트(236)를 포함한다. 데이터 저장 구조물(234)은 전도성 구조물과 유전체 구조물을 모두 포함할 수 있는 반면, 제어 게이트(236)는 일반적으로 하나 이상의 전도성 물질로 형성된다. 일부 경우에, 메모리 셀(208)은 형성된 소스/드레인(예를 들어, 소스)(230)과 형성된 소스/드레인(예를 들어, 드레인)(232)을 더 가질 수 있다. 메모리 셀(208)은 워드 라인(202)에 연결된 (그리고 일부 경우에 워드 라인을 형성하도록 연결된) 제어 게이트(236)를 갖는다.
메모리 셀(208)의 열은 주어진 비트 라인(204)에 선택적으로 연결된 NAND 스트링(206) 또는 복수의 NAND 스트링(206)일 수 있다. 메모리 셀(208)의 행은 주어진 워드 라인(202)에 공통으로 연결된 메모리 셀(208)일 수 있다. 메모리 셀(208)의 행은 주어진 워드 라인(202)에 공통으로 연결된 모든 메모리 셀(208)을 포함할 수 있지만 반드시 모든 메모리 셀을 포함하여야 하는 것은 아니다. 메모리 셀(208)의 행은 종종 메모리 셀(208)의 물리적 페이지의 하나 이상의 그룹으로 분할될 수 있고, 메모리 셀(208)의 물리적 페이지는 종종 주어진 워드 라인(202)에 공통으로 연결된 모든 다른 메모리 셀(208)을 포함한다. 예를 들어, 워드 라인(202N)에 공통으로 연결되고 짝수 비트 라인(204)(예를 들어, 비트 라인(2040, 2042, 2044) 등)에 선택적으로 연결된 메모리 셀(208)은 메모리 셀(208)의 하나의 물리적 페이지(예를 들어, 짝수 메모리 셀)일 수 있는 반면, 워드 라인(202N)에 공통으로 연결되고 홀수 비트 라인(204)(예를 들어, 비트 라인(2041, 2043, 2045) 등)에 선택적으로 연결된 메모리 셀(208)은 메모리 셀(208)의 다른 물리적 페이지(예를 들어, 홀수 메모리 셀)일 수 있다. 비트 라인(2043 내지 2045)은 도 2a에 명시적으로 도시되어 있지 않지만, 메모리 셀 어레이(200A)의 비트 라인(204)은 비트 라인(2040)으로부터 비트 라인(204M)까지 연속적으로 번호가 매겨질 수 있다는 것이 도면으로부터 명백하다. 주어진 워드 라인(202)에 공통으로 연결된 메모리 셀(208)의 다른 그룹은 또한 메모리 셀(208)의 물리적 페이지를 형성할 수 있다. 특정 메모리 디바이스의 경우, 주어진 워드 라인에 공통으로 연결된 모든 메모리 셀은 메모리 셀의 물리적 페이지로 간주될 수 있다. 단일 판독 동작 동안 판독되거나 단일 프로그래밍 동작(예를 들어, 메모리 셀의 상위 또는 하위 페이지) 동안 프로그래밍되는 메모리 셀의 물리적 페이지의 부분(일부 실시예에서는 여전히 전체 행일 수 있음)은 메모리 셀의 논리적 페이지로 간주될 수 있다. 메모리 셀의 블록은 워드 라인(2020 내지 202N)(예를 들어, 공통 워드 라인(202)을 공유하는 모든 NAND 스트링(206))에 연결된 모든 메모리 셀과 같이 함께 소거되도록 구성된 메모리 셀을 포함할 수 있다. 명시적으로 구별되지 않는 한, 본 명세서에서 메모리 셀의 페이지라는 언급은 메모리 셀의 논리적 페이지의 메모리 셀을 말한다.
도 2a의 예는 NAND 플래시와 관련하여 논의되지만, 본 명세서에 설명된 실시예 및 개념은 특정 어레이 아키텍처 또는 구조물로 제한되지 않고, 다른 구조물(예를 들어, 전하를 저장하도록 구성된 SONOS 또는 기타 데이터 저장 구조물) 및 다른 아키텍처(예를 들어, AND 어레이, NOR 어레이 등)를 포함할 수 있다.
도 2b는, 예를 들어, 도 1을 참조하여 설명된 유형의 메모리에서 메모리 셀 어레이(104)의 일부로서 사용될 수 있는 메모리 셀 어레이(200B)의 일부의 다른 개략도이다. 도 2b에서 동일한 번호가 매겨진 요소는 도 2a와 관련하여 제공된 설명에 대응한다. 도 2b는 3차원 NAND 메모리 어레이 구조물의 일례에 대한 추가 세부 사항을 제공한다. 3차원 NAND 메모리 어레이(200B)는 반도체 필라(semiconductor pillar)를 포함할 수 있는 수직 구조물을 포함할 수 있고, 여기서 필라의 일부는 NAND 스트링(206)의 메모리 셀의 채널 영역으로서 작용할 수 있다. NAND 스트링(206)은 각각 선택 트랜지스터(212)(예를 들어, 일반적으로 선택 게이트 드레인이라고 하는 드레인 선택 트랜지스터일 수 있음)에 의해 비트 라인(2040 내지 204M)에 선택적으로 연결될 수 있고, 선택 트랜지스터(210)(예를 들어, 일반적으로 선택 게이트 소스라고 하는 소스 선택 트랜지스터일 수 있음)에 의해 공통 소스(216)에 선택적으로 연결될 수 있다. 다수의 NAND 스트링(206)이 동일한 비트 라인(204)에 선택적으로 연결될 수 있다. NAND 스트링(206)의 서브세트는 NAND 스트링(206)과 비트 라인(204) 사이의 특정 선택 트랜지스터(212)을 선택적으로 각각 활성화하기 위해 선택 라인(2150 내지 215K)을 바이어싱함으로써 각각의 비트 라인(204)에 연결될 수 있다. 선택 트랜지스터(210)는 선택 라인(214)을 바이어싱함으로써 활성화될 수 있다. 각각의 워드 라인(202)은 메모리 어레이(200B)의 메모리 셀의 다수의 행에 연결될 수 있다. 특정 워드 라인(202)에 의해 서로 공통으로 연결된 메모리 셀의 행은 집합적으로 계층(tier)으로 지칭될 수 있다.
3차원 NAND 메모리 어레이(200B)는 주변 회로부(226) 위에 형성될 수 있다. 주변 회로부(226)는 메모리 어레이(200B)에 액세스하기 위한 다양한 회로부를 나타낼 수 있다. 주변 회로부(226)는 상보적 회로 요소를 포함할 수 있다. 예를 들어, 주변 회로부(226)는, 일반적으로 CMOS 또는 상보적 금속 산화물 반도체라고 하는 공정으로 동일한 반도체 기판 상에 형성된 n-채널 및 p-채널 트랜지스터를 포함할 수 있다. 집적 회로 제조 및 설계의 발전으로 인해 CMOS는 종종 더 이상 엄격한 금속 산화물 반도체 구조를 이용하지 않지만, CMOS라는 명칭은 편의상 유지된다. 주변 회로부(226)는 분리 커패시터, 결합 커패시터 및/또는 저장 커패시터로서 사용하기 위해 실시예에 따라 커패시터 구조물(도 2b에는 도시되지 않음)을 더 포함할 수 있다.
도 3a 내지 도 3e는 일 실시예에 따라 커패시터를 갖는 집적 회로 디바이스의 일부 개략도이다. 도 3a 내지 도 3c는 집적 회로 디바이스 내의 전력 레일 전압들 사이의 분리 커패시터를 사용하는 예를 도시하는 반면, 도 3d 및 도 3e는 집적 회로 디바이스의 전압 생성 회로 내의 결합 커패시터와 저장 커패시터를 사용하는 예를 도시한다. 전압 생성 회로는 일반적으로 집적 회로의 회로 요소를 동작하는 데 필요한 더 높거나 더 낮은 출력 전압을 각각 제공하기 위해 입력 공급 전압을 증가시키거나 감소시킨다. 아래에서 설명되는 분리 커패시터, 결합 커패시터 및/또는 저장 커패시터는 예를 들어 도 2b의 3차원 NAND 메모리 어레이(200B)의 주변 회로부(226) 중에 분배될 수 있다.
도 3a는 메모리 디바이스(100)의 전도성 노드(3420 및 3421)에 각각 연결된 전압 공급 노드(1370 및 1371)를 도시한다. 전도성 노드(3420 및 3421)는 각각 일반적으로 사용되는 전도성 패드 또는 전도성 범프와 같이 외부 디바이스(예를 들어, 프로세서(130))에 의한 메모리 디바이스(100)에의 전기적 연결을 제공하는 전도성 노드를 나타낼 수 있다. 전압 공급 노드(1370)는 VssQ와 같은 하부 레일 공급 전압을 공급하도록 구성될 수 있는 반면, 전압 공급 노드(1371)는 VccQ와 같은 낮은 상부 레일 공급 전압을 공급하도록 구성될 수 있다. 일례로서, VssQ 및 VccQ는 메모리 디바이스(100)의 데이터 경로에 대한 전력 레일을 나타낼 수 있다. 추가 예로서, VssQ의 일반적인 값은 0V 또는 접지일 수 있는 반면, VccQ의 일반적인 값은 1.2V일 수 있다. 전도성 노드(3420 및 3421)는 레일 전압을 메모리 디바이스(100)의 다양한 회로부에 분배하기 위해 각각 전도체(3460 및 3461)에 연결될 수 있다. 하나 이상의 분리 커패시터(344)는 레일 전압으로부터 고주파 잡음을 분리하기 위해 전도체(3460)와 전도체(3461) 사이에 연결될 수 있다. 이러한 분리 커패시터(344)는 고속 데이터 통신 동안 VccQ 버스 잡음을 경감하기 위해 VccQ 및 VssQ를 운반하는 전도체들 사이에서 메모리 디바이스(100)를 포함하는 다이에 걸쳐 분배될 수 있다.
도 3b는 전압 조절기(340)의 제1 입력에 연결되고 메모리 디바이스(100)의 전도성 노드(3420)에 연결된 전압 공급 노드(1370)를 도시한다. 도 3b는 전도성 노드(3421)에 연결된 출력을 갖는 전압 조절기(340)의 제2 입력에 연결된 전압 공급 노드(1371)를 더 도시한다. 전도성 노드(3420 및 3421)는 일반적으로 사용되는 전도성 패드 또는 전도성 범프와 같이 외부 디바이스(예를 들어, 프로세서(130) 및/또는 전압 조절기(340))에 의한 메모리 디바이스(100)에의 전기적 연결을 제공하는 전도성 노드를 각각 나타낼 수 있다. 전압 공급 노드(1370)는 Vss와 같은 하부 레일 공급 전압을 공급하도록 구성될 수 있는 반면, 전압 공급 노드(1371)는 VccX와 같은 상부 레일 공급 전압을 공급하도록 구성될 수 있다. 전압 조절기(340)는 조절된 상부 레일 전압(VccR)을 생성하도록 구성될 수 있다. 예로서, Vss 및 VccR은 메모리 디바이스(100)의 내부 논리 회로의 동작을 위한 전력 레일을 나타낼 수 있다. 추가 예로서, Vss의 일반적인 값은 0V 또는 접지일 수 있고, VccX의 일반적인 값은 2.4V 내지 3.6V일 수 있는 반면, VccR의 일반적인 값은 2.2V 내지 2.3V일 수 있다. 전도성 노드(3420 및 3421)는 레일 전압을 메모리 디바이스(100)의 다양한 회로부에 분배하기 위해 전도체(3460 및 3461)에 각각 연결될 수 있다. 하나 이상의 분리 커패시터(344)는 레일 전압으로부터 고주파 잡음을 분리하기 위해 전도체(3460)와 전도체(3461) 사이에 연결될 수 있다. 이러한 분리 커패시터(344)는 메모리 디바이스(100)의 내부 논리 회로로부터 VccR 버스 잡음을 경감하기 위해 VccR 및 Vss를 운반하는 전도체들 사이에서 메모리 디바이스(100)를 포함하는 다이에 걸쳐 분배될 수 있다.
도 3c는 전압 노드(3500)가 메모리 디바이스(100) 내부의 전압 노드일 수 있고 Vss펌프와 같은 하부 레일 전압을 공급하도록 구성될 수 있는 반면, 전압 노드(3501)는 메모리 디바이스(100) 내부의 전압 노드일 수 있고 Vcc펌프와 같은 상부 레일 전압을 공급하도록 구성될 수 있는 것을 도시한다. 일례로서, Vss펌프와 Vcc펌프는 메모리 디바이스(100)의 전압 생성 회로로부터 수신된 전력 레일을 나타낼 수 있다. 추가 예로서, Vss펌프의 일반적인 값은 0V 또는 접지일 수 있고, Vcc펌프의 일반적인 값은 15V 내지 32V일 수 있다. 전압 노드(3500 및 3501)는 메모리 디바이스(100)의 다양한 회로부에 레일 전압을 분배하기 위해 전도체(3460 및 3461)에 각각 연결될 수 있다. 하나 이상의 분리 커패시터(344)는 레일 전압으로부터 고주파 잡음을 분리하기 위해 전도체(3460)와 전도체(3461) 사이에 연결될 수 있다.
도 3d는 예를 들어 출력에 감소하는 전압 레벨을 생성하기 위한 음전하 펌프의 일례를 도시한다. 도 3d의 전하 펌프는 입력 전압(Vin)을 수신한다. 제1 클록 신호(CLK1)는 결합 커패시터(3451)의 하나의 입력에서 수신될 수 있는 반면, 제2 클록 신호(CLK2)는 결합 커패시터(3452)의 하나의 입력에서 수신될 수 있다. 클록 신호(CLK1 및 CLK2)는 반대 위상, 동일한 주파수, 및 일반적으로 공급 전압의 진폭에 대응할 수 있는 유사한(예를 들어, 동일한) 진폭을 갖는다. 결합 커패시터(3450 및 3451)는 각각 단일 커패시터로 도시되어 있지만, 대안적으로 하나 또는 둘 모두의 결합 커패시터는 병렬로 연결된 다수의 커패시터를 각각 나타낼 수 있다.
도 3d의 전하 펌프는 2개의 평행한 단계(stage)(341)를 포함할 수 있다. 단계(3411 및 3412)는 각각 결합 커패시터(3451 및 3452)를 각각 포함할 수 있다. 단계(3411 및 3412)는 각각 전압 격리(isolation) 디바이스(3431 및 3432), 예를 들어, 다이오드로서 기능하도록 구성된 트랜지스터를 더 포함할 수 있다. 전압 격리 디바이스(343)는 출력 전압(Vout)을 수신하도록 구성된 부하, 예를 들어, 회로부를 보호하기 위해 포함될 수 있다. 도 3d의 전하 펌프에서, 전압 격리 디바이스(343)는 일반적으로 각각의 클록 신호(CLK1 또는 CLK2)의 사이클 사이의 결합 커패시터(345)의 전하 또는 방전을 경감시킬 수 있다. 교차 결합된 트랜지스터(예를 들어, p-형 전계 효과 트랜지스터)(3481 및 3482)는, 각각의 클록 신호(CLK1 및 CLK2)가 (예를 들어, 상보적인 클록 신호의 논리 로우(low) 레벨의 용량성 효과로 인해) 논리 하이(high)인 동안 각각의 결합 커패시터(3451 및 3452)를 방전시키고, 각각의 클록 신호(CLK1 및 CLK2)가 논리 로우로 전이할 때 각각의 결합 커패시터(3451 및 3452)를 격리시키기 위해 포함될 수 있다. 따라서, 도 3d의 전하 펌프는 각 단계의 결합 커패시터(345)로부터 점진적으로 전하를 제거될 수 있고, 감소하는 전압 레벨을 생성할 수 있다. 도 3d의 전하 펌프의 출력과 전압 노드(예를 들어, 접지 노드)(349) 사이에 저장 커패시터(347)가 연결될 수 있다. 저장 커패시터(347)는 단일 커패시터로서 도시되어 있지만, 저장 커패시터는 대안적으로 병렬로 연결된 다수의 커패시터를 나타낼 수 있다.
도 3e는 예를 들어 출력에 증가하는 전압 레벨을 생성하기 위한 포지티브 전하 펌프의 일례를 도시한다. 도 3e의 전하 펌프는 예를 들어 Vcc일 수 있는 입력 전압(Vin)을 수신한다. 제1 클록 신호(CLK1)는 교류 결합 커패시터, 예를 들어, 결합 커패시터(3451, 3453, 3455) 등의 하나의 입력(예를 들어, 전극)에서 수용될 수 있는 반면, 제2 클록 신호(CLK2)는 교류 결합 커패시터, 예를 들어, 결합 커패시터(3452, 3454, 3456) 등의 하나의 입력(예를 들어, 전극)에서 수신될 수 있다. 결합 커패시터(3454, 3455 및 3456)는 도 3e에 직접 도시되어 있지 않지만, 결합 커패시터(345)의 번호 매기기는 1 내지 N인 것이 명백하다. 결합 커패시터(345)는 각각 단일 커패시터로서 도시되어 있지만, 대안적으로 하나 이상의 결합 커패시터가 각각 병렬로 연결된 다수의 커패시터를 나타낼 수 있다. 클록 신호(CLK1 및 CLK2)는 반대 위상, 동일한 주파수, 및 일반적으로 공급 전압의 진폭에 대응할 수 있는 유사한(동일한) 진폭을 갖는다.
도 3e의 전하 펌프는 N개의 단계(341)를 포함할 수 있다. 단계(3411 내지 341N-1)는 각각 결합 커패시터(345)를 포함할 수 있다. 단계(3411 내지 341N)는 전압 격리 디바이스(343), 예를 들어, 다이오드를 더 포함할 수 있다. 도 3e의 전하 펌프의 N번째 단계(341N)는 대응하는 결합 커패시터(345)가 없는 전압 격리 디바이스(343N)를 포함할 수 있다. 전압 격리 디바이스(343N)는 출력 전압(Vout)을 수신하도록 구성된 부하, 예를 들어, 회로부를 보호하기 위해 포함될 수 있다. 도 3e의 전하 펌프에서, 전압 격리 디바이스(343)는 일반적으로 각각의 클록 신호(CLK1 또는 CLK2)의 사이클 사이에서 결합 커패시터(345)의 충전 또는 방전을 경감할 수 있다. 따라서, 도 3e의 전하 펌프는 각 단계의 결합 커패시터에 더 많은 전하를 점진적으로 저장할 수 있고, 전하 펌프에 함께 배치되는 이러한 여러 단계는 증가하는 전압 레벨을 생성할 수 있다. 저장 커패시터(347)는 도 3e의 전하 펌프의 출력과 전압 노드, 예를 들어, 접지 노드(349) 사이에 연결될 수 있다. 저장 커패시터(347)가 단일 커패시터로 도시되어 있지만, 저장 커패시터는 대안적으로 병렬로 연결된 다수의 커패시터를 나타낼 수 있다.
도 3a 내지 도 3e를 참조하여 설명된 커패시터의 다양한 사용은 커패시터가 포함된 집적 회로 디바이스의 효과적인 동작에 중요할 수 있다. 그러나, 커패시터 내부의 전하 축적이 제조 동안 발생할 수 있고, 이러한 전하 축적의 제어되지 않은 방전은 커패시터의 유전체를 천공할 수 있고, 이에 전극 사이에 전도성 경로를 생성하여 커패시터를 효과적으로 파괴할 수 있다.
도 4a 내지 도 4b는 이러한 위험의 일례를 제공하기 위한 관련 기술의 커패시터의 단면도이다. 도 4a 및 도 4b의 커패시터는 반도체(452)에 형성된 제1 전도성 영역(454)을 포함한다. 반도체(452)는 제1 전도성 유형을 가질 수 있다. 예를 들어, 반도체(452)는 p-형 또는 n-형 단결정 실리콘 또는 다른 반도체일 수 있다. 제1 전도성 영역(454)은 제1 전도성 유형과는 다른 제2 전도성 유형을 가질 수 있고, 커패시터의 제1 전극으로서 기능할 수 있다. 예를 들어, 반도체(452)가 p-형 반도체인 경우, 제1 전도성 영역(454)은 n-형 전도성을 가질 수 있다. 도 4a 및 도 4b의 커패시터는 반도체(452)에 형성된 제2 전도성 영역(456)을 더 포함한다. 제2 전도성 영역(456)은 제1 전도성 유형을 가질 수 있다. 도 4a 및 도 4b의 커패시터를 포함하는 집적 회로 디바이스의 다른 회로부는 제2 전도성 영역(456)에 형성될 수 있다.
도 4a 및 도 4b의 커패시터는 유전체(458)와 전도체(460)를 더 포함한다. 유전체(458)는 일반적으로 하나 이상의 유전체 물질로 형성될 수 있는 반면, 전도체(460)는 일반적으로 하나 이상의 전도성 물질로 형성될 수 있다. 전도체(460)는 커패시터의 제2 전극으로 기능할 수 있다.
커패시터의 제조 동안, 정전하(461)는 도 4a에 도시된 바와 같이 제1 전도성 영역(454)으로 전달되어 제1 전도성 영역에 저장될 수 있다. 예를 들어, 불균일 플라즈마 도핑(PLAD)을 갖는 플라즈마 처리는 정전하를 생성할 수 있다. 기계적으로 유도된 정전하는 화학적 기계적 평탄화(Chemical-Mechanical Planarization: CMP) 중에 발생할 수 있다. 또한 불균일한 화학 기상 증착(CVD), 불균일한 건식 에칭 플라즈마, 불균일한 주입 빔 에너지 등과 같은 다른 제조 공정도 정전하 축적을 유발할 수 있다. 메커니즘에 관계없이, 이러한 정전하(461)는 제1 전도성 영역(454)으로 전달될 수 있다. 이 저장된 전하는 제1 전도성 영역(454) 내에서 고전압 레벨을 초래할 수 있고, 25V를 초과할 수 있다. 그러나, 유전체(458)의 터널링 장벽이 일반적으로 낮은 것으로 인해, 전도체(460)는 실질적으로 유사한 전압 레벨에 있을 수 있다. 후속 처리는 도 4b에 도시된 바와 같이 전도체(460)가 접지 노드(463)에 연결되는 결과를 초래할 수 있다. 예를 들어, 전도성 습식 또는 플라즈마 공정은 전도체(460)의 접지를 초래할 수 있다. 대안적으로, 전도체(460)의 접지는 추가 전도체의 형성 동안, 예를 들어, 금속 층의 형성 동안 발생할 수 있다. 그 결과 유전체(458) 양단의 전압 차이로 인해, 제1 전도성 영역(454)에 저장된 에너지가 유전체(458)를 통해 갑자기 방출될 수 있고, 이에 의해 제1 전도성 영역(454)이 전도체(460)와 융합하여 영구적인 커패시터 단락을 생성할 수 있다. 관련 기술의 설계는 일반적으로 정전하 방전을 방지하기 위해 후속 처리 동안 다이오드, 예를 들어, 버튼 다이오드에 전도체(460)를 연결하는 것을 제공할 수 있다. 이러한 연결은 일반적으로 전도체(460)에 그리고 다이오드에 연결된 추가 전도체, 예를 들어, 금속 라인의 형성에 의존하고, 이는 일반적으로 다이오드에 연결되기 전에 전도체(460)에 부주의하게 접지시킬 수 있는 금속 층의 형성 또는 기타 처리 후에 발생할 수 있다. 이와 같이, 이 다이오드 보호는 정전하 방전으로 인한 손상이 발생할 때까지 이용 가능하지 못할 수 있다.
다양한 실시예는 커패시터의 전극으로부터 저장된 에너지의 제어되지 않은 방출을 용이하게 경감시키는 커패시터 구조물을 제공한다. 일부 실시예는 커패시터의 전극을 형성하고, 전도성 유형, 예를 들어, n-형 전도성을 갖는 제1 전도성 영역과, 상이한 전도성 유형, 예를 들어, p-형 전도성을 갖는 제2 전도성 영역 사이의 역 바이어스된, 예를 들어, N-P 접합을 제공한다.
도 5a 내지 도 5f는 다양한 제조 단계에서 일 실시예에 따른 커패시터 구조물의 단면도이다. 도 5a는 반도체(552), 이 반도체(552)에 형성된 제1 전도성 영역(예를 들어, 웰)(554), 및 반도체(552)에 형성된 제2 전도성 영역(예를 들어, 웰)(556)을 도시한다.
반도체(552)는 제1 전도성 유형을 가질 수 있다. 예를 들어, 반도체(552)는 p-형 또는 n-형 단결정 실리콘 또는 다른 반도체일 수 있다. 제1 전도성 영역(554)은 제1 전도성 유형과는 상이한 제2 전도성 유형을 가질 수 있고, 커패시터 구조물의 제1 전극으로서 기능할 수 있다. 예를 들어, 반도체(552)가 p-형 반도체인 경우, 제1 전도성 영역(554)은 N+ 전도성과 같은 n-형 전도성을 가질 수 있다. 집적 회로 제조에서 일반적인 바와 같이, "+"는 반도체(552)의 이 영역에 전도성을 부여할 만큼 예를 들어 충분히 높은 레벨의 도핑을 나타낸다. 제2 전도성 영역(556)은 제1 전도성 유형, 예를 들어, 이 예에서 P+ 전도성과 같은 p-형 전도성을 가질 수 있다. 도 5a 내지 도 5f의 커패시터 구조물을 포함하는 집적 회로 디바이스의 다른 회로부는 제2 전도성 영역(556)에 형성될 수 있다.
제1 전도성 영역(554)과 제2 전도성 영역(556)은 반도체(552)에 각각의 도펀트 종을 주입함으로써 형성될 수 있다. 이 기술 분야에서 잘 이해되는 바와 같이, 이러한 주입은 일반적으로 반도체(552)의 표면으로 향하는 이온의 가속을 수반할 수 있다. n-형 전도성을 생성하기 위해, 도펀트 종은 비소(As), 안티몬(Sb), 인(P) 또는 다른 n-형 불순물의 이온을 포함할 수 있다. p-형 전도성을 생성하기 위해, 도펀트 종은 붕소(B) 또는 다른 p-형 불순물의 이온을 포함할 수 있다. 반도체에 전도성 영역을 형성하는 다른 방법이 알려져 있고, 본 명세서의 실시예는 전도성 영역을 형성하는 임의의 방법으로 제한되지 않는다.
도 5b에서, 유전체(558)는 제1 전도성 영역(454), 반도체(552) 및 제2 전도성 영역(556) 위에 형성될 수 있다. 전도체(560)는 유전체(558) 위에 형성될 수 있다. 전도체(560)는 일반적으로 하나 이상의 전도성 물질로 형성될 수 있다. 예를 들어, 전도체(560)는 전도성 도핑 폴리실리콘(conductively doped polysilicon)을 포함하거나, 이로 구성되거나, 본질적으로 구성될 수 있고/있거나, 금속, 예를 들어, 내화성 금속 또는 금속 함유 물질, 예를 들어, 내화성 금속 규화물 또는 금속 질화물, 예를 들어, 내화성 금속 질화물뿐만 아니라 임의의 다른 전도성 물질을 포함하거나, 이로 구성되거나, 본질적으로 구성될 수 있다. 전도체(560)는 전도성 유형을 가질 수 있다. 일례로서, 전도체(560)는 전도성 도핑 실리콘 물질, 예를 들어, 일반적으로 폴리실리콘이라고 하는 다결정 실리콘일 수 있다. 이러한 실시예의 경우, 전도성 유형은 제1 전도성 유형 또는 제2 전도성 유형일 수 있다.
유전체(558)는 일반적으로 하나 이상의 유전체 물질 상에 형성될 수 있다. 예를 들어, 유전체(558)는 산화물, 예를 들어, 이산화규소를 포함하거나, 이로 구성되거나, 본질적으로 구성될 수 있고/있거나, 높은-K 유전체 물질, 예를 들어, 알루미늄 산화물(AlOx), 하프늄 산화물(HfOx), 하프늄 알루미늄 산화물(HfAlOx), 하프늄 실리콘 산화물(HfSiOx), 란탄 산화물(LaOx), 탄탈륨 산화물(TaOx), 지르코늄 산화물(ZrOx), 지르코늄 알루미늄 산화물(ZrAlOx), 이트륨 산화물(Y2O3) 등뿐만 아니라, 임의의 다른 유전체 물질을 포함하거나, 이로 구성되거나, 본질적으로 구성될 수 있다. 일례로서, 유전체(558)는 하부 실리콘 함유 제1 전도성 영역(554), 반도체(552) 및 제2 전도성 영역(556)이 반응하는 것에 의해 형성된 열 산화물일 수 있다.
도 5c에서, 전도체(560), 유전체(558), 제1 전도성 영역(554) 및 제2 전도성 영역(556)은 트렌치(562)를 형성하도록 패터닝될 수 있다. 패터닝은 이러한 물질을 제거하기 위해 등방성 에칭 또는 기타 적절한 공정 또는 공정들을 포함할 수 있다. 트렌치(562)의 형성은 제1 전도성 영역(554)의 제1 아일랜드(island)(5660), 제1 전도성 영역(554)의 제2 아일랜드(5661), 제2 전도성 영역(556)의 아일랜드(565), 제1 전도성 영역(554)의 제1 아일랜드(5660) 위에 놓이는 제1 유전체 부분(5580), 제1 전도성 영역(554)의 제2 아일랜드(5661) 위에 놓이고 제2 전도성 영역(556)의 아일랜드(565) 위에 놓이는 제2 유전체 부분(5581), 제1 유전체 부분(5580) 위에 놓이는 제1 전도체 부분(5600), 및 제2 유전체 부분(5581) 위에 놓이는 제2 전도체 부분(5601)을 형성할 수 있다. 제1 전도성 부분(5600), 제1 유전체 부분(5580), 및 제1 전도성 영역(554)의 제1 아일랜드(5660)는 집합적으로 도 5c의 커패시터 구조물의 커패시터를 형성할 수 있다. 트렌치(562)는 그런 다음 도 5d에 도시된 바와 같이 격리 영역(564)을 형성하기 위해 유전체 물질로 채워질 수 있다. 격리 영역(564)은 도 6에 도시된 바와 같이 제1 및 제2 전도체 부분(5600 및 5601)을 둘러쌀 수 있다.
도 5e에서, 제2 전도체 부분(5601)과 제2 유전체 부분(5581)은 제1 전도성 영역(554)의 제2 아일랜드(5661)와 제2 전도성 영역(556)의 아일랜드(565)를 노출시킬 뿐만 아니라 제1 전도성 영역(554)의 제2 아일랜드(5661)와 제2 전도성 영역(556)의 아일랜드(565) 사이의 반도체(552)의 임의의 부분을 노출시키기 위해 제거될 수 있다. 도 5f에서, 제3 전도성 영역(568)은 제1 전도성 영역(554)의 제2 아일랜드(5661)와 제2 전도성 영역(556)의 아일랜드(565)에 형성될 뿐만 아니라 제1 전도성 영역(554)의 제2 아일랜드(5661)와 제2 전도성 영역(556)의 아일랜드(565) 사이의 반도체(552)의 임의의 부분에 형성될 수 있다. 제3 전도성 영역(568)은 이러한 형성물에 도펀트 종을 주입함으로써 형성될 수 있다. 제3 전도성 영역(568)은 제1 전도성 영역(554)과 동일하거나 상이한 전도성 유형을 가질 수 있다. 도 5e에 도시된 갭을 채우기 위해 제3 전도성 영역(568) 위에 추가적인 유전체 물질이 형성될 수 있다.
도 6은 도 5d에 대응하는 제조 단계에서 일 실시예에 따른 커패시터 구조물의 평면도이다. 특히, 도 6은 격리 영역(564)에 의해 둘러싸인 제1 전도체 부분(5600)과 제2 전도체 부분(5601)을 도시한다. 제1 전도체 부분(5600)과 제2 전도체 부분(5601)이 정사변형 프로파일로 도시되어 있지만, 다른 형상도 사용될 수 있다. 제1 전도체 부분(5600)은 분리 커패시터로서 커패시터 구조물을 사용하기 위해 도 3a 내지 도 3c를 참조하여 설명된 레일 전압, 예를 들어, 상부 레일 전압을 제공하도록 구성된 전도체(346), 예를 들어, 전도체(3461)에 후속적으로 연결될 수 있다. 다른 예로서, 제1 전도체 부분(5600)은 결합 커패시터로서 커패시터 구조물을 사용하기 위해 도 3d 및 도 3e를 참조하여 설명된 클록 신호(CLK1 또는 CLK2)를 수신하도록 후속적으로 연결될 수 있다. 추가 예로서, 제1 전도체 부분(5600)은 저장 커패시터로서 커패시터 구조물을 사용하기 위해 도 3d 및 도 3e를 참조하여 설명된 전압 노드(349)에 후속적으로 연결될 수 있다.
도 7a 내지 도 7b는 도 5c에 대응하는 제조 단계에서 실시예에 따른 커패시터 구조물의 부분 단면도이다. 도 7a 및 도 7b는 제2 전도체 부분(5601)의 제거 이전에 제1 전도성 영역(554)의 제2 아일랜드(5661)와 제2 전도성 영역(556)의 아일랜드(565)의 부분을 도시할 뿐만 아니라 제1 전도성 영역(554)의 제2 아일랜드(5661)와 제2 전도성 영역(556)의 아일랜드(565) 사이의 반도체(552)의 임의의 부분을 도시한다.
N+ 전도성을 갖는 제1 전도성 영역(554)과 P+ 전도성을 갖는 제2 전도성 영역(556)의 일반적인 예를 사용하면, 도 7a의 제2 전도체 부분(5601)은 N+ 전도성을 가질 수 있는 반면, 도 7b의 제2 전도체 부분(5601)은 P+ 전도성을 가질 수 있다. 두 경우 모두, 전도성 경로(770)는 도 7a의 경우에 제2 전도체 부분(5601)과 제2 전도성 영역(556)의 아일랜드(565) 사이에 또는 도 7b의 경우에 제1 전도성 영역(554)의 제2 아일랜드(5661)와 제2 전도체 부분(5601) 사이에 생성된 다이오드(772), 예를 들어, 역 바이어스된 제너 다이오드를 통해 제1 전도성 영역(554)으로부터 제2 전도성 영역(556)으로 수립될 수 있다. 두 경우 모두, 제2 전도체 부분(5601)은 다이오드(772)의 하나의 단자를 형성할 수 있는 반면, 제2 전도성 영역(556)의 아일랜드(565) 또는 제1 전도성 영역(554)의 제2 아일랜드(5661)는 각각 도 7a 또는 도 7b의 경우 다이오드(772)의 제2 단자를 형성할 수 있다.
도핑된 접합의 특성으로 인해, 다이오드(772)의 제너 전압은, 제1 전도성 영역(554)과 제1 전도체 부분(5600) 사이의 항복 전압, 예를 들어, 아마도 약 5V 대 25V 내지 30V보다 작은, 예를 들어, 훨씬 작을 것으로 예상될 수 있다. 일례로서, 다이오드(772)의 제너 전압은 3V 내지 7V의 범위에 있을 수 있다. 이와 같이, 제1 전도성 영역(554) 내에 저장된 에너지는 커패시터의 손상 없이 매우 초기 제조 단계에서 다이오드(772)를 통해 제2 전도성 영역(556)으로 방전될 수 있다. 구체적으로, 제1 전도성 영역(554) 내에 저장된 에너지는 제1 전도체 부분(5600)을 임의의 다른 회로부에 연결하기 전에 방전될 수 있는 반면, 예를 들어, 제1 전도체 부분(5600)은 다른 전도성 물질로부터 격리될 수 있다. 제2 유전체 부분(5581)의 손상은 제2 유전체 부분이 희생 부분인 것으로 간주될 수 있으므로 중요하지 않을 수 있다.
도 7c 내지 도 7d는 도 5f에 대응하는 제조 단계에서 실시예에 따른 커패시터 구조물의 부분 단면도이다. 도 7c 및 도 7d는 제3 전도성 영역(568)의 형성 후에 제1 전도성 영역(554)의 제2 아일랜드(5661)와 제2 전도성 영역(556)의 아일랜드(565)의 부분을 도시할 뿐만 아니라 제1 전도성 영역(554)의 제2 아일랜드(5661)와 제2 전도성 영역(556)의 아일랜드(565) 사이의 반도체(552)의 임의의 부분을 도시한다.
N+ 전도성을 갖는 제1 전도성 영역(554)과 P+ 전도성을 갖는 제2 전도성 영역(556)의 일반적인 예를 사용하면, 도 7c의 제3 전도성 영역(568)은 N+ 전도성을 가질 수 있는 반면, 도 7d의 제3 전도성 영역(568)은 P+ 전도성을 가질 수 있다. 두 경우 모두, 전도성 경로(770)는 도 7c의 경우에 제3 전도성 영역(568)과 제2 전도성 영역(556)의 아일랜드(565) 사이에 또는 도 7d의 경우에 제1 전도성 영역(554)의 제2 아일랜드(5661)와 제3 전도성 영역(568) 사이에 생성된 다이오드(774), 예를 들어, 역 바이어스된 제너 다이오드를 통해 제1 전도성 영역(554)으로부터 제2 전도성 영역(556)으로 수립될 수 있다. 두 경우 모두, 제3 전도성 영역(568)은 다이오드(774)의 하나의 단자를 형성할 수 있는 반면, 제2 전도성 영역(556)의 아일랜드(565) 또는 제1 전도성 영역(554)의 제2 아일랜드(5661)는 각각 도 7c 또는 도 7d의 경우 다이오드(774)의 제2 단자를 형성할 수 있다. 도 7a 및 도 7b와 관련하여 제시된 것과 유사한 이유로, 이 구조물은 마찬가지로 제1 전도체 부분(5600)을 임의의 다른 회로부에 연결하기 전과 후에 커패시터를 계속해서 보호할 수 있다.
도 8은 실시예에 따라 커패시터 구조물을 형성하는 방법의 흐름도이다. (881)에서, 제1 전도성 유형을 갖는 제1 전도성 영역을 반도체 물질에 형성할 수 있고, 제1 전도성 유형과는 상이한 제2 전도성 유형을 갖는 제2 전도성 영역을 반도체 물질에 형성할 수 있다. 반도체 물질은 제1 전도성 유형 또는 제2 전도성 유형을 가질 수 있다.
(883)에서, 제1 전도성 영역 위에 놓이고 제2 전도성 영역 위에 놓이는 유전체를 형성할 수 있다. (885)에서 유전체 위에 놓이는 전도체를 형성할 수 있다.
(887)에서, 전도체, 유전체, 제1 전도성 영역 및 제2 전도성 영역을 패터닝하여 제1 전도성 영역의 제1 아일랜드, 제1 전도성 영역의 제2 아일랜드, 제2 전도성 영역의 아일랜드, 유전체의 제2 부분으로부터 분리된 유전체의 제1 부분, 및 전도체의 제2 부분으로부터 분리된 전도체의 제1 부분을 형성할 수 있다.
선택적으로, (889)에서, 전도체의 제2 부분과 유전체의 제2 부분을 제거할 수 있고, (891)에서, 제1 전도성 영역의 제2 아일랜드로부터 제2 전도성 영역의 아일랜드로 연장되는 제3 전도성 영역을 형성할 수 있다. 제3 전도성 영역은 제1 전도성 유형 또는 제2 전도성 유형을 가질 수 있다.
결론
특정 실시예를 본 명세서에 예시되고 설명하였지만, 이 기술 분야에 통상의 지식을 가진 자라면 동일한 목적을 달성하도록 계산된 임의의 배열을 도시된 특정 실시예 대신 사용할 수 있다는 것을 이해할 수 있을 것이다. 실시예의 많은 수정이 이 기술 분야에 통상의 지식을 가진 자에게 명백할 것이다. 따라서, 본 발명은 실시예의 임의의 수정 또는 변형을 포함하도록 의도된다.

Claims (27)

  1. 커패시터 구조물로서,
    제1 전도성 영역의 제1 아일랜드(island)와 제1 전도성 유형을 갖는 상기 제1 전도성 영역의 제2 아일랜드로서, 상기 제1 전도성 영역은 상기 제1 전도성 유형을 갖는 인접한 전도성 영역인, 상기 제1 아일랜드와 제2 아일랜드;
    상기 제1 전도성 유형과는 상이한 제2 전도성 유형을 갖는 제2 전도성 영역의 아일랜드;
    상기 제1 전도성 영역의 제1 아일랜드 위에 놓이는 유전체;
    상기 유전체 위에 놓인 전도체; 및
    상기 제1 전도성 영역의 제2 아일랜드 위에 놓이고 상기 제2 전도성 영역의 아일랜드 위에 놓이는 다이오드의 단자
    를 포함하는, 커패시터 구조물.
  2. 제1항에 있어서, 상기 제1 전도성 영역은 n-형 전도성 도핑 단결정 실리콘(n-type conductively doped monocrystalline silicon)의 영역을 포함하고, 상기 전도체는 n-형 전도성 도핑 폴리실리콘을 포함하는, 커패시터 구조물.
  3. 제2항에 있어서, 상기 다이오드의 단자는 n-형 전도성 도핑 실리콘 물질을 포함하는, 커패시터 구조물.
  4. 제3항에 있어서, 상기 n-형 전도성 도핑 실리콘 물질은 n-형 전도성 도핑 단결정 실리콘과, n-형 전도성 도핑 폴리실리콘으로 이루어진 그룹으로부터 선택되는, 커패시터 구조물.
  5. 제1항에 있어서, 상기 전도체는 제1 전도체이고, 상기 다이오드의 단자는 상기 제1 전도체와 동시에 형성된 제2 전도체를 포함하는, 커패시터 구조물.
  6. 제5항에 있어서, 상기 유전체는 제1 유전체이고, 상기 제1 유전체와 동시에 형성된 제2 유전체는 상기 다이오드의 단자와 상기 제1 전도성 영역의 제2 아일랜드 사이에 그리고 상기 다이오드의 단자와 상기 제2 전도성 영역의 아일랜드 사이에 있는, 커패시터 구조물.
  7. 제1항에 있어서, 상기 제1 전도성 영역은 n-형 전도성 도핑 단결정 실리콘의 영역이고, 상기 전도체는 p-형 전도성 도핑 폴리실리콘인, 커패시터 구조물.
  8. 제1항에 있어서, 상기 유전체는 상기 제1 전도성 영역의 제1 아일랜드의 열 산화물을 포함하는, 커패시터 구조물.
  9. 제1항에 있어서, 상기 다이오드는 상기 다이오드의 단자와 상기 제1 전도성 영역의 제2 아일랜드 사이에 형성된 제너 다이오드와, 상기 다이오드의 단자와 상기 제2 전도성 영역의 아일랜드 사이에 형성된 제너 다이오드로 이루어진 그룹으로부터 선택된 제너 다이오드인, 커패시터 구조물.
  10. 제9항에 있어서, 상기 제너 다이오드의 제너 전압은 3V 내지 7V의 범위인, 커패시터 구조물.
  11. 제1항에 있어서, 상기 전도체는 다른 전도성 물질로부터 격리되는, 커패시터 구조물.
  12. 커패시터 구조물로서,
    반도체의 제1 전도성 도핑 영역의 제1 아일랜드와, 상기 반도체의 제1 전도성 도핑 영역의 제2 아일랜드로서, 상기 반도체의 제1 전도성 도핑 영역은 제1 전도성 유형을 갖고, 상기 반도체는 상기 제1 전도성 유형과는 상이한 제2 전도성 유형을 갖는, 상기 제1 아일랜드와 제2 아일랜드;
    상기 제2 전도성 유형을 갖는 상기 반도체의 제2 전도성 도핑 영역의 아일랜드;
    상기 제1 전도성 도핑 영역의 제1 아일랜드 위에 놓이는 유전체;
    상기 유전체 위에 놓인 전도체; 및
    상기 제1 전도성 도핑 영역의 제2 아일랜드 위에 놓이고 상기 제2 전도성 도핑 영역의 아일랜드 위에 놓이는 다이오드의 단자
    를 포함하고;
    상기 상기 다이오드의 단자는 상기 제1 전도성 도핑 영역의 제2 아일랜드와, 상기 제2 전도성 도핑 영역의 아일랜드 사이의 전도성 경로의 일부이도록 구성된, 커패시터 구조물.
  13. 제12항에 있어서, 상기 반도체는 p-형 반도체를 포함하고, 상기 반도체의 제2 전도성 도핑 영역은 상기 반도체의 p-형 전도성 도핑 영역을 포함하고, 상기 반도체의 제1 전도성 도핑 영역은 상기 반도체의 n-형 전도성 도핑 영역을 포함하는, 커패시터 구조물.
  14. 제13항에 있어서, 상기 반도체는 p-형 단결정 실리콘을 포함하고, 상기 전도체는 n-형 전도성과 p-형 전도성으로 이루어진 그룹으로부터 선택된 전도성 유형을 갖는 전도성 도핑 폴리실리콘을 포함하는, 커패시터 구조물.
  15. 제14항에 있어서, 상기 다이오드의 단자는 단결정 실리콘과 폴리실리콘으로 이루어진 그룹으로부터 선택된 전도성 도핑 실리콘 물질을 포함하고, 상기 전도성 도핑 실리콘 물질은 상기 n-형 전도성과 상기 p-형 전도성으로 이루어진 그룹으로부터 선택된 전도성 유형을 갖는, 커패시터 구조물.
  16. 제12항에 있어서, 상기 반도체의 제1 전도성 도핑 영역의 제1 아일랜드는 상기 커패시터 구조물의 커패시터의 제1 전극을 형성하고, 상기 전도체는 상기 커패시터 구조물의 커패시터의 제2 전극을 형성하는, 커패시터 구조물.
  17. 제12항에 있어서, 상기 다이오드의 제2 단자는 상기 제1 전도성 도핑 영역의 제2 아일랜드와 상기 제2 전도성 도핑 영역의 아일랜드로 이루어진 그룹으로부터 선택되는, 커패시터 구조물.
  18. 제12항에 있어서, 상기 전도체는 결합 커패시터, 분리 커패시터 및 저장 커패시터로 이루어진 그룹으로부터 선택된 특정 커패시터의 제1 전극을 형성하고, 상기 반도체의 제1 전도성 도핑 영역의 제1 아일랜드는 상기 특정 커패시터의 제2 전극을 형성하는, 커패시터 구조물.
  19. 제18항에 있어서, 상기 특정 커패시터는 3차원 NAND 메모리 어레이를 위한 주변 회로부의 전압 생성 회로의 결합 커패시터, 상기 3차원 NAND 메모리 어레이를 위한 주변 회로부의 전압 생성 회로의 저장 커패시터, 및 상기 3차원 NAND 메모리 어레이를 위한 주변 회로부의 전력 레일들 사이에 연결된 분리 커패시터로 이루어진 그룹으로부터 선택되는, 커패시터 구조물.
  20. 제18항에 있어서, 상기 특정 커패시터는 3차원 NAND 메모리 어레이를 위한 주변 회로부의 일부를 형성하고, 상기 주변 회로부는 상기 3차원 NAND 메모리 어레이 아래에 형성되는, 커패시터 구조물.
  21. 커패시터 구조물로서,
    n-형 전도성 도핑 실리콘 물질의 제1 영역의 제1 아일랜드와, n-형 전도성 도핑 실리콘 물질의 제1 영역의 제2 아일랜드로서, 상기 n-형 전도성 도핑 실리콘 물질의 제1 영역은 n-형 전도성 도핑 실리콘 물질의 인접한 영역인, 상기 제1 아일랜드와 제2 아일랜드;
    p-형 전도성 도핑 실리콘 물질의 영역의 아일랜드;
    상기 n-형 전도성 도핑 실리콘 물질의 제1 영역의 제1 아일랜드 위에 놓이는 유전체;
    상기 유전체 위에 놓이는 n-형 전도성 도핑 실리콘 물질의 제2 영역; 및
    상기 n-형 전도성 도핑 실리콘 물질의 제1 영역의 제2 아일랜드 위에 놓이고, 상기 p-형 전도성 도핑 실리콘 물질의 영역의 아일랜드 위에 놓이는 n-형 전도성 도핑 실리콘 물질의 제3 영역을 포함하는, 커패시터 구조물.
  22. 제21항에 있어서, 상기 유전체는 제1 유전체이고, 상기 커패시터 구조물은 상기 n-형 전도성 도핑 실리콘 물질의 제3 영역과 상기 n-형 전도성 도핑 실리콘 물질의 제1 영역의 제2 아일랜드 사이에 그리고 상기 n-형 전도성 도핑 실리콘 물질의 제3 영역과 상기 p-형 전도성 도핑 실리콘 물질의 영역의 아일랜드 사이에 제2 유전체를 더 포함하는, 커패시터 구조물.
  23. 제22항에 있어서, 상기 제1 유전체와 상기 제2 유전체는 동시에 형성되는, 커패시터 구조물.
  24. 제22항에 있어서, 상기 제1 유전체와 상기 제2 유전체는 열 산화물을 포함하는, 커패시터 구조물.
  25. 제21항에 있어서, 상기 n-형 전도성 도핑 실리콘 물질의 제3 영역은 상기 n-형 전도성 도핑 실리콘 물질의 제1 영역의 제2 아일랜드 위에 놓여 상기 제2 아일랜드와 접촉하고, 상기 p-형 전도성 도핑 실리콘 물질의 영역의 아일랜드 위에 놓여 상기 아일랜드와 접촉하는, 커패시터 구조물.
  26. 제25항에 있어서, 상기 n-형 전도성 도핑 실리콘 물질의 제3 영역은 상기 n-형 전도성 도핑 실리콘 물질의 제1 영역의 제2 아일랜드와 상기 p-형 전도성 도핑 실리콘 물질의 영역의 아일랜드 사이의 p-형 반도체의 일부와 더 접촉하는, 커패시터 구조물.
  27. 제21항에 있어서, 상기 n-형 전도성 도핑 실리콘 물질의 제1 영역은 상기 n-형 전도성 도핑 실리콘 물질의 제1 영역의 제1 아일랜드와 상기 n-형 전도성 도핑 실리콘 물질의 제1 영역의 제2 아일랜드 사이에 인접한, 커패시터 구조물.
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