KR101028206B1 - 발광소자, 발광소자의 제조방법 및 발광소자 패키지 - Google Patents

발광소자, 발광소자의 제조방법 및 발광소자 패키지 Download PDF

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Abstract

실시예는 발광소자, 발광소자 제조방법 및 발광소자 패키지에 관한 것이다.
실시예에 따른 발광소자는 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층을 포함하는 발광구조물; 상기 발광구조물의 일부가 제거된 캐버티 상에 형성된 제1 유전체층; 상기 제1 유전체층 상에 제2 전극층; 상기 캐버티 상측의 상기 발광구조물 상에 제2 유전체층; 및 상기 제2 유전체층 상에 제1 전극;을 포함한다.

Description

발광소자, 발광소자의 제조방법 및 발광소자 패키지{LIGHT EMITTING DEVICE, METHOD FOR FABRICATING THE SAME AND LIGHT EMITTING DEVICE PACKAGE}
실시예는 발광소자, 발광소자의 제조방법 및 발광소자 패키지에 관한 것이다.
발광소자(Light Emitting Device: LED)는 전기에너지가 빛에너지로 변환되는 특성의 p-n 접합 다이오드를 주기율표상에서 Ⅲ족과 Ⅴ족의 원소가 화합하여 생성될 수 있다. LED는 화합물 반도체의 조성비를 조절함으로써 다양한 색상구현이 가능하다.
한편, 종래기술에 의하면 정전기 방전(ESD : Electrostatic discharge)시 역방향으로 전류가 흘러 발광영역인 활성층에 손상을 입히는 문제가 발생하고 있다.
이를 해결하기 위해 종래기술에 의하면 정전기 방전에 의한 LED (발광다이오드)의 손상을 방지하기 위해 패키지에 제너 다이오드(Zener diode)를 LED의 역방향으로 병렬 연결해서 실장하고 있다. 이에 따라 정전압일 때는 LED로 전류가 흘러 빛을 방출하고, 정전기 방전시에는 제너다이오드 방향으로 전류가 흘러 정전기 방전시 LED의 손상을 예방할 수 있다.
그러나, 종래기술에 의하면 패키지(Package)에 제너 다이오드(Zener diode)를 실장함에 따라 광량의 흡수가 감소하는 문제가 있다.
또한, 종래기술에 의한 수직형 발광소자는 전류주입을 위해 n형 전극과 p형 전극이 각각 상,하에 형성되어 있다. 이때, n형 전극과 p형 전극에 의해 각각 주입된 전자와 정공은 활성층으로 흘러 결합하여 빛을 발생시킨다. 발생된 빛은 외부로 방출되거나 n형 전극에 의해 반사되어 발광소자 내부에서 손실되는 문제가 있다. 즉, 종래기술에 의하면 n형 전극 아래에서 방출된 빛은 n형 전극의 반사로 인해 발광 효율이 감소하는 문제가 있다. 또한, 종래기술에 의하면 n형 전극에 의해 반사된 빛의 재흡수로 열이 발생하는 문제가 있다.
또한, 종래기술에 의하면 전류밀집(current crowding)으로 인한 수명 및 신뢰성이 저하하는 문제가 있다.
실시예는 광량흡수의 손실이 없이 정전기 방전에 따른 손상을 방지할 수 있는 발광소자, 발광소자의 제조방법 및 발광소자 패키지를 제공하고자 한다.
또한, 실시예는 전류 스프레딩(current spreading) 효율을 높일 뿐만 아니라 광추출 효율(light extraction efficiency)을 향상시킬 수 있는 발광소자, 발광소자의 제조방법 및 발광소자 패키지를 제공하고자 한다.
실시예에 따른 발광소자는 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층을 포함하는 발광구조물; 상기 발광구조물의 일부가 제거된 캐버티 상에 형성된 제1 유전체층; 상기 제1 유전체층 상에 제2 전극층; 상기 캐버티 상측의 상기 발광구조물 상에 제2 유전체층; 및 상기 제2 유전체층 상에 제1 전극;을 포함한다.
또한, 실시예에 따른 발광소자의 제조방법은 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층을 포함하는 발광구조물을 형성하는 단계; 상기 발광구조물을 일부 제거하는 캐버티를 형성하는 단계; 상기 캐버티 상에 제1 유전체층을 형성하는 단계; 상기 제1 유전체층 상에 제2 전극층을 형성하는 단계; 상기 캐버티 상측의 상기 발광구조물 상에 제2 유전체층을 형성하는 단계; 및 상기 제2 유전체층 상에 제1 전극을 형성하는 단계;를 포함한다.
또한, 실시예에 따른 발광소자 패키지는 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층을 포함하는 발광구조물과, 상기 발광구조물의 일부가 제거된 캐버티 상에 형성된 제1 유전체층과, 상기 제1 유전체층 상에 제2 전극층과, 상기 캐버티 상측의 상기 발광구조물 상에 제2 유전체층 및 상기 제2 유전체층 상에 제1 전극을 포함하는 발광소자; 및 상기 발광소자가 배치되는 패키지 몸체;를 포함한다.
실시예에 따른 발광소자, 발광소자의 제조방법 및 발광소자 패키지에 의하면, 광량흡수의 손실이 없이 LED의 정전기 손상(ESD: Electrostatic discharge)을 방지할 수 있다.
또한, 실시예에 의하면 LED 칩(chip)내에 커패시터를 형성하여 정전기 손상을 방지함으로써 패키지 비용 및 공정을 간략화할 수 있고, 광량흡수 감소를 최소화할 수 있다.
또한, 실시예에 의하면 효율적인 전류흐름(current flow) 조절로 광 추출효율(light extraction efficiency)을 증가시킬 수 있다.
또한, 실시예에 의하면 전류스프레딩(current spreading)으로 발광소자의 신뢰성을 향상시킬수 있다.
도 1은 실시예에 따른 발광소자의 단면도.
도 2 및 도 3은 종래기술에 따른 발광소자의 정전기 방전시의 전기장 형성 개념도.
도 4는 실시예에 따른 발광소자의 정전기 방전시의 전기장 형성 개념도.
도 5는 실시예에 따른 발광소자의 회로 예시도.
도 6은 실시예에 따른 발광소자의 정전기 방전시의 파형도.
도 7 내지 도 9는 실시예에 따른 발광소자의 제조방법의 공정 단면도.
도 10은 실시예에 따른 발광소자 패키지 단면도.
도 11은 실시예에 따른 조명 유닛의 사시도.
도 12는 실시예에 따른 백라이트 유닛의 분해 사시도.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
(실시예)
도 1은 실시예에 따른 발광소자의 단면도이다.
실시예에 따른 발광소자(100)는 제1 도전형 반도체층(112), 제2 도전형 반도체층(116) 및 상기 제1 도전형 반도체층(112)과 상기 제2 도전형 반도체층(116) 사이에 형성된 활성층(114)을 포함하는 발광구조물(110)과, 상기 발광구조물(110)의 일부가 제거된 캐버티(A) 상에 형성된 제1 유전체층(132)과, 상기 제1 유전체층(132) 상에 형성된 제2 전극층(120)과 상기 캐버티(A) 상측의 상기 발광구조물(110) 상에 형성된 제2 유전체층(134) 및 상기 제2 유전체층(134) 상에 형성된 제1 전극(142)을 포함할 수 있다.
상기 캐버티(A)는 상기 발광구조물(110)의 하측의 일부가 제거된 것일 수 있으나 이에 한정되는 것은 아니다.
상기 캐버티(A)는 상기 제1 도전형 반도체층(112)의 일부가 제거될 때까지 상기 제2 도전형 반도체층(116)에서 부터 상기 제1 도전형 반도체층(112)의 일부 제거된 캐버티일 수 있다. 예를 들어, 상기 캐버티(A)는 상기 제2 도전형 반도체층(116) 및 상기 활성층(114)을 관통하되 상기 제1 도전형 반도체층(112)은 관통하지 않도록 형성될 수 있다.
상기 제2 전극층(120)은 상기 제1 유전체층(132) 상에 형성된 반사층(122)과 상기 반사층(122) 상에 형성된 전도층(124)을 포함할 수 있다.
상기 반사층(122)은 상기 캐버티의 적어도 일부에 형성될 수 있다.
상기 제1 전극(142)과 상기 캐버티의 적어도 일부는 공간적으로 상하 간에 오버랩될 수 있다.
실시예에 따른 발광소자에 의하면 정 전압에서는 상기 활성층(114)으로 전류가 흘러 빛을 발생시키고, 정전기 방전시에는 상기 제2 유전체층(134), 상기 제1 유전체층(132)을 거쳐 고주파가 지나갈 수 있다.
실시예에서 제1 도전형 반도체층(112), 제1 유전체층(132) 및 제2 전극층(120)은 제1 커패시터(C1) 기능을 할 수 있고, 제1 전극(142), 제2 유전체층(134) 및 제1 도전형 반도체층(112)은 제2 커패시터(C2) 기능을 할 수 있다.
실시예에서 제1 유전체층(132)과 제2 유전체층(134) 사이의 거리(d)는 역전압시 유도된 전기장이 제2 커패시터(C2)에서 제1 커패시터(C1)로 전달될 수 있는 최대 거리 이하일 수 있다.
실시예에 따른 발광소자, 발광소자의 제조방법 및 발광소자 패키지에 의하면, 광량흡수의 손실이 없이 LED의 정전기 손상(ESD: Electrostatic discharge)을 방지할 수 있다.
실시예에 의하면 정 전압일 경우에는 활성층으로 전류가 흘러 캐리어의 결합(recombination)에 의해 발광을 하게 되지만, ESD 충격시에는 고주파 성분의 에너지가 제1 커패시터, 제2 커패시터의 경로를 지나가므로 활성층을 보호할 수 있다.
예를 들어, 실시예에 의하면 LED 칩(chip)내의 국소적인 영역에 제1 유전체층을 형성시키고 그 위에 제2 유전체층과 전극을 형성하여 LED 다이오드와 함께 커패시터를 형성한다. 상기 제1 커패시터와 제2 커패시터는 직렬로 형성될 수 있으나 이에 한정되는 것은 아니다.
이를 통해 정 전압의 DC(직류)에서는 활성영역인 발광층으로 전류가 흘러 빛을 발생시키지만, 방전(Discharging)시 생기는 펄스(pulse) 형태의 ESD 충격에는 고주파 성분의 에너지가 커패시터들을 거쳐 지나가므로 발광층을 보호할 수 있다.
또한, 실시예에 의하면 LED 칩(chip)내에 커패시터를 형성하여 정전기 손상을 방지함으로써 패키지 비용 및 공정을 간략화할 수 있고, 광량흡수 감소를 최소화할 수 있다.
또한, 실시예에 의하면 효율적인 전류흐름(current flow) 조절로 광 추출효율(light extraction efficiency)을 증가시킬 수 있다.
또한, 실시예에 의하면 전류스프레딩(current spreading)으로 발광소자의 신뢰성을 향상시킬 수 있다.
도 2 및 도 3은 종래기술에 따른 발광소자의 정전기 방전시의 전기장 형성 개념도이며, 도 4는 실시예에 따른 발광소자의 정전기 방전시의 전기장 형성 개념도이다.
일반적으로, 정전기 방전으로 인한 LED 파괴는 반도체 역전압시 일어난다. 도 2 및 도 3과 같이 역전압시 대전된 전하에 의해 LED 활성영역 내에 강한 전기장이 유도된다. 그리고, 도 3과 같이 캐리어(전자, 홀)들이 가속되어 원자들과 충돌하여 또 다른 캐리어들을 만들어 내고, 또 생성된 캐리어들이 수많은 캐리어들을 만들어낸다. 이와 같은 현상을 전자사태항복(avalanche breakdown)이라 한다. 만약 대전된 전하에 의해 강한 정기장이 유도되어 반도체가 견딜 수 있는 그 이상의 정전기가 가해진다면 전자사태항복으로 인해 결국 LED 반도체 파괴가 일어난다.
그러므로, 도 4와 같이 실시예는 MOS(Metal/Oxide/Semiconductor)형태의 커패시터 구조를 삽입하여 LED 활성층 내부에 걸리는 전기장을 일부 MOS로 유도하여 활성영역의 전기장을 완화시킴으로써 정전기방전에 대한 내성을 향상시킬 수 있다.
즉, 종래기술에 의하면 대전된 전하로 인한 강한 전기장(Q0)이 모두 LED 활성영역으로 유도되어 전자사태항복에 의해 LED 파괴가 일어난다. 반면에, 실시예에 의하면 대전된 전하로 인한 전기장(Q0) 중 일부(Q2)가 제1 유전체층(132), 제2 유전체층(134) 영역으로 유도되어 LED 활성영역에서의 전기장 세기(Q1)를 줄일 수 있다.
도 5는 실시예에 따른 발광소자의 회로 예시도이다.
실시예에서 제1 도전형 반도체층(112), 제1 유전체층(132) 및 제2 전극층(120)은 제1 커패시터(C1) 기능을 할 수 있고, 제1 전극(142), 제2 유전체층(134) 및 제1 도전형 반도체층(112)은 제2 커패시터(C2) 기능을 할 수 있다.
도 5와 같이 실시예에 따른 발광소자의 회로도가 가능하며, 정전압에 따라 전압이 Forward인 경우 전류(current flow)는 LED를 통해 흘러 빛을 발광하며, 정전기 방전에 따라 전압이 Reverse인 경우 전류는 MOS 커패시터(C1, C2)를 통해 흐르게 된다.
이때, 정전기 방전에 따라 전압이 Reverse인 경우 Total capacitance(CTot)가 클수록 ESD stress로 인한 활성층으로 흐르는 전류는 작아져 충격을 완화시킬 수 있다.
이를 수식으로 설명하면 아래와 같다.
QDis=CESDVESD (QDis는 discharging 시의 전하량, CESD는 discharging 시의 커패시턴스)
C'Tot=CDiode+CMOS(with MOS)
CTot=CDiode(without MOS)
I=dQ/dt=△Q/τ=QDis/(RCTot) ∴ CTot ↑-> I ↓
∴ I'= QDis/(RC'Tot) < I= QDis/(RCTot), ∵ C'Tot > CTot
즉, 정전기 방전에 따라 전압이 Reverse인 경우 Total capacitance(C'Tot)가 클수록 ESD stress로 인한 활성층으로 흐르는 전류(I')는 작아져 충격을 완화시킬 수 있다.
도 6은 실시예에 따른 발광소자의 정전기 방전시의 파형도이다.
도 6과 같이 Pulse 파형은 푸리에 변환을 하게 되면 고주파 성분을 갖게 된다. 그리고, rising time (tr)이 가파를수록 고주파 성분의 크기는 증가한다.
다음의 식과 같이 주파수가 높아질수록 capacitance로 인한 Impedance(저항)는 작아진다. 이에 따라 정전기 방전에 따라 전압이 Reverse인 경우 MOS 커패시터의 Impedance가 작아 짐에 따라 고주파 전류는 MOS 커패시터로 흐를 수 있다.
Impedance: Z=ZR +jZIm (ZR 은 Real Impedance, j는 허수부 인자, ZIm은 커패시터로 인한 Impedance),
Capacitor: ZIm ,C=1/(jωC),(단, ω=2πf)
즉, 정전기 방전에 따라 전압이 Reverse인 경우 MOS 커패시터의 Impedance가 작아 짐에 따라 고주파 전류는 MOS 커패시터로 흐를 수 있다.
한편, 실시예에 의하면 제1 전극(142)의 수직 아래의 캐버티(A) 영역은 활성층(114)이 없으므로 캐리어(전자 및 홀)의 결합에 의한 빛의 생성은 일어나지 않을 수 있다.
또한, 실시예는 상기 발광구조물에 대한 식각이 상기 제2 도전형 반도체층(116)에서 시작하여 상기 활성층(114)을 거켜 상기 제1 도전형 반도체층(112) 까지 식각될 수 있다. 이에 따라 이후 상기 캐버티 상에 제1 유전체층(132)이 형성됨으로써 캐버티가 형성되는 영역에는 전류의 공급이 원활하지 않아 캐버티 상측의 활성층(114)에서는 발광이 발생하지 않고, 이에 따라 캐버티 상측에 존재하는 제1 전극(142)에 의한 빛의 흡수를 최소화할 수 있다.
실시예에 의하면 LED 칩(chip)내의 국소적인 영역에 제1 유전체층, 제2 유전체층을 형성시키고 그 위에 전극을 형성하여 LED 다이오드와 함께 커패시터를 포함한다. 이를 통해 정 전압의 DC(직류)에서는 활성영역인 발광층으로 전류가 흘러 빛을 발생시키지만, 방전(Discharging)시 생기는 펄스(pulse) 형태의 ESD 충격에는 고주파 성분의 에너지가 커패시터의 유전체층을 거쳐 지나가므로 발광층을 보호할 수 있다.
또한, 실시예에 의하면 상기 제1 전극(142)이 패드 전극의 역할을 할 수 있으나 이에 한정되는 것은 아니다. 이에 따라 패드 전극 바로 아래에는 전류의 밀집을 방지하고, 패드 전극 주변으로 전류의 흐름을 원활히 하여 전류스프레딩(current spreading)으로 발광소자의 신뢰성을 향상시킬수 있다.
이하, 도 7 내지 도 9를 참조하여 실시예에 따른 발광소자의 제조방법을 설명한다. 실시예에서의 발광소자는 GaN, GaAs, GaAsP, GaP 등의 Ⅲ-Ⅴ족 물질로 형성될 수 있으나 이에 한정되는 것은 아니다.
먼저, 도 7과 같이 제1 기판(105)을 준비한다. 상기 제1 기판(105)은 사파이어(Al2O3) 기판, SiC 기판 등일 수 있으나 이에 한정되는 것은 아니다. 상기 제1 기판(105)에 대해 습식세척을 실시하여 표면의 불순물을 제거할 수 있다.
이후, 상기 제1 기판(105) 상에 제1 도전형 반도체층(112), 활성층(114), 제2 도전형 반도체층(116)을 포함하는 발광구조물(110)을 형성한다.
상기 제1 도전형 반도체층(112)은 화학증착방법(CVD) 혹은 분자선 에피택시 (MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 N형 GaN층을 형성할 수 있다. 또한, 상기 제1 도전형 반도체층(110)은 챔버에 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 실리콘(Si)와 같은 n 형 불순물을 포함하는 실란 가스(SiH4)가 주입되어 형성될 수 있다.
이때, 실시예는 상기 제1 기판(105) 상에 언도프트(undoped) 반도체층(미도시)을 형성하고, 상기 언도프트 반도체층 상에 제1 도전형 반도체층(112)을 형성할 수 있다. 예를 들어, 제1 기판(105) 상에 undoped GaN층을 형성하고, n형 GaN층을 형성하여 제1 도전형 반도체층(112)을 형성할 수 있다.
이후, 상기 제1 도전형 반도체층(112) 상에 활성층(114)을 형성한다. 상기 활성층(114)은 제1 도전형 반도체층(112)을 통해서 주입되는 전자와 이후 형성되는 제2 도전형 반도체층(116)을 통해서 주입되는 정공이 서로 만나서 활성층(발광층) 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다.
상기 활성층(114)은 에너지 밴드가 서로 다른 질화물 반도체 박막층을 교대로 한 번 혹은 여러 번 적층하여 이루어지는 양자우물구조를 가질 수 있다. 예를 들어, 상기 활성층(114)은 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 트리메틸 인듐 가스(TMIn)가 주입되어 InGaN/GaN, InGaN/InGaN 구조를 갖는 다중 양자우물구조가 형성될 수 있으나 이에 한정되는 것은 아니다.
이후, 상기 활성층(114) 상에 제2 도전형 반도체층(116)을 형성한다. 예를 들어, 상기 제2 도전형 반도체층(116)은 챔버에 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 마그네슘(Mg)과 같은 p 형 불순물을 포함하는 비세틸 사이클로 펜타디에닐 마그네슘(EtCp2Mg){Mg(C2H5C5H4)2}가 주입되어 p형 GaN층이 형성될 수 있으나 이에 한정되는 것은 아니다.
다음으로, 상기 제2 도전형 반도체층(116), 상기 활성층(114), 상기 제2 도전형 반도체층(116)을 일부 제거하여 캐버티(Cavity)(A)를 형성한다. 상기 캐버티(A)는 움푹들어간 곳, 홈, 도랑, 트렌치 등의 의미를 포함할 수 있다.
예를 들어, 이후 형성될 제1 전극(142)의 수직 아래에 해당하는 일부분의 제2 도전형 반도체층(116)에서 시작해서 제1 도전형 반도체층(112)이 노출될 때까지 식각을 진행할 수 있다. 캐버티(A)를 형성하기 위한 식각은 건식식각 또는 습식식각으로 진행될 수 있다.
또한, 실시예에 의하면 상기 캐버티(A)는 제2 도전형 반도체층(116)에서 제1 도전형 반도체층(112)의 일부까지 식각에 의해 형성될 수도 있다.
실시예에 의하면 캐버티(A)가 형성되는 영역에는 전류의 공급이 원활하지 않아 캐버티(A) 상측에서는 발광이 발생하지 않고, 이에 따라 캐버티(A) 상측에 존재하는 제1 전극(142)에 의한 빛의 흡수를 최소화할 수 있다. 또한, 실시예에서 제1 전극(142)의 수직 아래의 캐버티(A) 영역은 활성층(114)이 없으므로 캐리어(전자 및 홀)의 결합에 의한 빛의 생성은 일어나지 않을 수 있다.
다음으로, 도 8과 같이 상기 캐버티(A) 상에 제1 유전체층(132)을 형성한다. 예를 들어, SiO2, TiO2, Al2O3, SiN 등의 산화막, 질화막 등을 이용하여 캐버티(A) 상에 제1 유전체층(132)을 형성할 수 있다.
실시예에서 상기 제1 유전체층(132)이 상기 캐버티(A) 측면과 저면 외에, 상기 제2 도전형 반도체층(116)에도 일부 형성될 수 있으며, 이에 따라 상기 제1 유전체층(132)이 견고하게 유지될 수 있다.
이후 상기 제2 도전형 반도체층(116)과 상기 제1 유전체층(132) 상에 제2 전극층(120)을 형성한다.
상기 제2 전극층(120)은 오믹층(미도시), 반사층(122), 결합층(미도시), 전도층(124) 등을 포함할 수 있다. 상기 제2 전극층(120)은 티탄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 또는 불순물이 주입된 반도체 기판 중 적어도 어느 하나로 형성될 수도 있다.
예를 들어, 상기 제2 전극층(120)은 오믹층을 포함할 수 있으며, 정공주입을 효율적으로 할 수 있도록 단일 금속 혹은 금속합금, 금속산화물 등을 다중으로 적층하여 형성할 수 있다. 예를 들어, 상기 오믹층은 ITO, IZO(In-ZnO), GZO(Ga-ZnO), AZO(Al-ZnO), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되는 않는다.
또한, 상기 제2 전극층(120)이 반사층(122)을 포함하는 경우 Al, Ag, 혹은 Al이나 Ag를 포함하는 합금을 포함하는 금속층으로 이루어질 수 있다. 또한, 상기 제2 전극층(120)이 결합층을 포함하는 경우 상기 반사층이 결합층의 기능을 하거나, 니켈(Ni), 금(Au) 등을 이용하여 결합층을 형성할 수 있다.
또한, 제2 전극층(120)은 전도층(124)을 포함할 수 있다. 만약, 상기 제1 도전형 반도체층(112)이 50㎛ 이상으로 충분히 두꺼운 경우에는 전도층을 형성하는 공정은 생략될 수 있다. 상기 전도층(124)은 효율적으로 정공을 주입할 수 있도록 전기 전도성이 우수한 금속, 금속합금, 혹은 전도성 반도체 물질로 이루어질 수 있다. 예를 들어, 상기 전도층(124)은 구리(Cu), 구리합금(Cu Alloy) 또는 Si, Mo, SiGe 등일 수 있다. 상기 전도층(124)을 형성시키는 방법은 전기화학적인 금속증착방법이나 공융금속을 이용한 본딩 방법 등을 사용할 수 있다.
다음으로 도 9와 같이, 상기 제1 도전형 반도체층(112)이 노출되도록 상기 제1 기판(105)을 제거한다. 상기 제1 기판(105)을 제거하는 방법은 고출력의 레이저를 이용하여 제1 기판을 분리하거나 화학적 식각 방법을 사용할 수 있다. 또한, 상기 제1 기판(105)은 물리적으로 갈아냄으로써 제거될 수도 있다. 상기 제1 기판의 제거는 제1 도전형 반도체층(112) 또는 언도프트 반도체층을 노출시킨다.
이후, 상기 제1 기판(105)의 제거에 따라 노출된 상기 제1 도전형 반도체층(112) 상에 제2 유전체층(134)을 형성한다. 예를 들어, 상기 노출된 제1 도전형 반도체층(112) 전면에 유전체물질(미도시)을 형성한 후, 패터닝에 의해 제2 유전체층(134)을 형성하거나, 제2 유전체층(134)이 형성될 영역만을 노출하는 패턴(미도시)을 형성한 후 제2 유전체층(134)을 형성하고 상기 패턴을 제거할 수도 있다.
이후, 상기 제2 유전체층(134) 상에 제1 전극(142)을 형성한다. 한편, 상기 제1 전극(142)은 상기 캐버티(A)와 공간적으로 오버랩되도록 상기 제2 유전체층(134) 상에 형성될 수 있다. 또한, 상기 제1 전극(142) 형성시 활성층(114) 영역 상측에 제3 전극(144)을 형성할 수 있다. 상기 제3 전극(144)는 제 1전극(142)과 단락(short) 상태를 형성할 수 있다.
실시예에서 제1 전극(142)의 수직 아래의 캐버티(A) 영역은 활성층(114)이 없으므로 캐리어(전자 및 홀)의 결합에 의한 빛의 생성은 일어나지 않을 수 있다.
실시예에서 식각된 영역인 캐버티(A)는 제1 유전체층(132)으로 덮여있어 전류가 흐르지 않고 그 외의 영역으로 전류가 확산된다. 즉, 캐버티는 제1 유전체층으로 덮여있어 전류차단층(CBL:current blocking layer)의 역할을 한다. 그러므로 효율적인 전류흐름으로 신뢰성 향상뿐만 아니라 제1 전극에 의한 빛의 흡수를 최소화 할 수 있어 광량 증가의 효과가 있다.
실시예에 따른 발광소자, 발광소자의 제조방법 및 발광소자 패키지에 의하면, 광량흡수의 손실이 없이 LED의 정전기 손상(ESD: Electrostatic discharge)을 방지할 수 있다.
즉, 실시예에 의하면 LED 칩(chip)내의 일부 영역에 유전체층을 형성시키고 그 위에 전극을 형성하여 LED 다이오드와 함께 커패시터를 포함한다. 이를 통해 정 전압의 DC(직류)에서는 활성영역인 발광층으로 전류가 흘러 빛을 발생시키지만, 방전(Discharging)시 생기는 펄스(pulse) 형태의 ESD 충격에는 고주파 성분의 에너지가 커패시터를 통해 지나가므로 발광층을 보호할 수 있다.
또한, 실시예에 의하면 LED 칩(chip)내에 커패시터를 형성하여 정전기 손상을 방지함으로써 패키지 비용 및 공정을 간략화할 수 있고, 광량흡수 감소를 최소화할 수 있다.
또한, 실시예에 의하면 효율적인 전류흐름(current flow) 조절로 광 추출효율(light extraction efficiency)을 증가시킬 수 있다. 또한, 실시예에 의하면 전류스프레딩(current spreading)으로 발광소자의 신뢰성을 향상시킬수 있다.
도 10은 실시예에 따른 발광소자가 설치된 발광소자 패키지(200)를 설명하는 도면이다.
도 10을 참조하면, 실시예에 따른 발광 소자 패키지는 몸체부(205)와, 상기 몸체부(205)에 설치된 제3 전극층(210) 및 제4 전극층(220)과, 상기 몸체부(205)에 설치되어 상기 제3 전극층(210) 및 제4 전극층(220)과 전기적으로 연결되는 발광 소자(100)와, 상기 발광 소자(100)를 포위하는 몰딩부재(240)가 포함된다.
상기 몸체부(205)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광 소자(100)의 주위에 경사면이 형성될 수 있다.
상기 제3 전극층(210) 및 제4 전극층(220)은 서로 전기적으로 분리되며, 상기 발광 소자(100)에 전원을 제공하는 역할을 한다. 또한, 상기 제3 전극층(210) 및 제4 전극층(220)은 상기 발광 소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시키는 역할을 할 수 있으며, 상기 발광 소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 발광 소자(100)는 도 1에 예시된 수직형 타입의 발광 소자가 적용될 수 있으나 이에 한정되는 것은 아니다. 상기 발광 소자(100)는 상기 몸체부(205) 상에 설치되거나 상기 제3 전극층(210) 또는 제4 전극층(220) 상에 설치될 수 있다.
상기 발광 소자(100)는 와이어(230)를 통해 상기 제3 전극층(210) 및/또는 제4 전극층(220)과 전기적으로 연결될 수 있으며, 실시예에서는 수직형 타입의 발광 소자(100)가 예시되어 있기 때문에, 하나의 와이어(230)가 사용된 것이 예시되어 있다. 다른 예로서, 상기 발광 소자(100)가 수평형 타입의 발광 소자인 경우 두개의 와이어(230)가 사용될 수 있으며, 상기 발광 소자(100)가 플립칩 방식의 발광 소자의 경우 와이어(230)가 사용되지 않을 수도 있다.
상기 몰딩부재(240)는 상기 발광 소자(100)를 포위하여 상기 발광 소자(100)를 보호할 수 있다. 또한, 상기 몰딩부재(240)에는 형광체가 포함되어 상기 발광 소자(100)에서 방출된 광의 파장을 변화시킬 수 있다.
실시예에 따른 발광소자 패키지는 조명시스템에 적용될 수 있다. 상기 조명시스템은 도 11에 도시된 조명유닛, 도 12에 도시된 백라이드 유닛을 포함하고, 신호등, 차량 전조등, 간판 등이 포함될 수 있다.
도 11은 실시예에 따른 조명 유닛의 사시도(1100)이다.
도 11을 참조하면, 상기 조명 유닛(1100)은 케이스몸체(1110)와, 상기 케이스몸체(1110)에 설치된 발광모듈부(1130)과, 상기 케이스몸체(1110)에 설치되며 외부 전원으로부터 전원을 제공받는 연결 단자(1120)를 포함할 수 있다.
상기 케이스몸체(1110)는 방열 특성이 양호한 재질로 형성되는 것이 바람직하며, 예를 들어 금속 재질 또는 수지 재질로 형성될 수 있다.
상기 발광모듈부(1130)은 기판(1132)과, 상기 기판(1132)에 탑재되는 적어도 하나의 발광소자 패키지(200)를 포함할 수 있다.
상기 기판(1132)은 절연체에 회로 패턴이 인쇄된 것일 수 있으며, 예를 들어, 일반 인쇄회로기판(PCB: Printed Circuit Board), 메탈 코아(Metal Core) PCB, 연성(Flexible) PCB, 세라믹 PCB 등을 포함할 수 있다.
또한, 상기 기판(1132)은 빛을 효율적으로 반사하는 재질로 형성되거나, 표면이 빛이 효율적으로 반사되는 컬러, 예를 들어 백색, 은색 등으로 형성될 수 있다.
상기 기판(1132) 상에는 상기 적어도 하나의 발광소자 패키지(200)가 탑재될 수 있다. 상기 발광소자 패키지(200) 각각은 적어도 하나의 발광 다이오드(LED: Light Emitting Diode)(100)를 포함할 수 있다. 상기 발광 다이오드(100)는 적색, 녹색, 청색 또는 백색의 유색 빛을 각각 발광하는 유색 발광 다이오드 및 자외선(UV, UltraViolet)을 발광하는 UV 발광 다이오드를 포함할 수 있다.
상기 발광모듈부(1130)는 색감 및 휘도를 얻기 위해 다양한 발광소자 패키지(200)의 조합을 가지도록 배치될 수 있다. 예를 들어, 고 연색성(CRI)을 확보하기 위해 백색 발광 다이오드, 적색 발광 다이오드 및 녹색 발광 다이오드를 조합하여 배치할 수 있다.
상기 연결 단자(1120)는 상기 발광모듈부(1130)와 전기적으로 연결되어 전원을 공급할 수 있다. 도 11에 도시된 것에 따르면, 상기 연결 단자(1120)는 소켓 방식으로 외부 전원에 돌려 끼워져 결합되지만, 이에 대해 한정하지는 않는다. 예를 들어, 상기 연결 단자(1120)는 핀(pin) 형태로 형성되어 외부 전원에 삽입되거나, 배선에 의해 외부 전원에 연결될 수도 있는 것이다.
도 12는 실시예에 따른 백라이트 유닛의 분해 사시도(1200)이다.
실시예에 따른 백라이트 유닛(1200)은 도광판(1210)과, 상기 도광판(1210)에 빛을 제공하는 발광모듈부(1240)와, 상기 도광판(1210) 아래에 반사 부재(1220)와, 상기 도광판(1210), 발광모듈부(1240) 및 반사 부재(1220)를 수납하는 바텀 커버(1230)를 포함할 수 있으나 이에 한정되지 않는다.
상기 도광판(1210)은 빛을 확산시켜 면광원화 시키는 역할을 한다. 상기 도광판(1210)은 투명한 재질로 이루어지며, 예를 들어, PMMA(polymethyl metaacrylate)와 같은 아크릴 수지 계열, PET(polyethylene terephthlate), PC(poly carbonate), COC(cycloolefin copolymer) 및 PEN(polyethylene naphthalate) 수지 중 하나를 포함할 수 있다.
상기 발광모듈부(1240)은 상기 도광판(1210)의 적어도 일 측면에 빛을 제공하며, 궁극적으로는 상기 백라이트 유닛이 설치되는 디스플레이 장치의 광원으로써 작용하게 된다.
상기 발광모듈부(1240)은 상기 도광판(1210)과 접할 수 있으나 이에 한정되지 않는). 구체적으로는, 상기 발광모듈부(1240)은 기판(1242)과, 상기 기판(1242)에 탑재된 다수의 발광소자 패키지(200)를 포함하는데, 상기 기판(1242)이 상기 도광판(1210)과 접할 수 있으나 이에 한정되지 않는다.
상기 기판(1242)은 회로패턴(미도시)을 포함하는 인쇄회로기판(PCB, Printed Circuit Board)일 수 있다. 다만, 상기 기판(1242)은 일반 PCB 뿐 아니라, 메탈 코어 PCB(MCPCB, Metal Core PCB), 연성 PCB(FPCB, Flexible PCB) 등을 포함할 수도 있으며, 이에 대해 한정하지는 않는다.
그리고, 상기 다수의 발광소자 패키지(200)는 상기 기판(1242) 상에 빛이 방출되는 발광면이 상기 도광판(1210)과 소정 거리 이격되도록 탑재될 수 있다.
상기 도광판(1210) 아래에는 상기 반사 부재(1220)가 형성될 수 있다. 상기 반사 부재(1220)는 상기 도광판(1210)의 하면으로 입사된 빛을 반사시켜 위로 향하게 함으로써, 상기 백라이트 유닛의 휘도를 향상시킬 수 있다. 상기 반사 부재(1220)는 예를 들어, PET, PC, PVC 레진 등으로 형성될 수 있으나, 이에 대해 한정하지는 않는다.
상기 바텀 커버(1230)는 상기 도광판(1210), 발광모듈부(1240) 및 반사 부재(1220) 등을 수납할 수 있다. 이를 위해, 상기 바텀 커버(1230)는 상면이 개구된 박스(box) 형상으로 형성될 수 있으나, 이에 대해 한정하지는 않는다.
상기 바텀 커버(1230)는 금속 재질 또는 수지 재질로 형성될 수 있으며, 프레스 성형 또는 압출 성형 등의 공정을 이용하여 제조될 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (16)

  1. 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 형성된 활성층을 포함하는 발광구조물;
    상기 발광구조물의 일부가 제거된 캐버티 상에 형성된 제1 유전체층;
    상기 제1 유전체층 상에 제2 전극층;
    상기 캐버티 상측의 상기 발광구조물 상에 제2 유전체층; 및
    상기 제2 유전체층 상에 제1 전극;을 포함하며,
    상기 제2 전극층은 상기 제1 유전체층 상에 반사층 및 상기 반사층 상에 전도층을 포함하고,
    상기 캐버티는 상기 제2 도전형 반도체층 및 상기 활성층을 관통하되 상기 제1 도전형 반도체층은 관통하지 않도록 형성된 발광소자.
  2. 제1 항에 있어서,
    상기 캐버티는,
    상기 발광구조물의 하측의 일부가 제거된 발광소자.
  3. 삭제
  4. 삭제
  5. 제1 항에 있어서,
    상기 반사층은,
    상기 캐버티의 적어도 일부에 형성된 발광소자.
  6. 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 형성된 활성층을 포함하는 발광구조물;
    상기 발광구조물의 일부가 제거된 캐버티 상에 형성된 제1 유전체층;
    상기 제1 유전체층 상에 제2 전극층;
    상기 캐버티 상측의 상기 발광구조물 상에 제2 유전체층; 및
    상기 제2 유전체층 상에 제1 전극;을 포함하며,
    상기 캐버티는 상기 제2 도전형 반도체층 및 상기 활성층을 관통하되 상기 제1 도전형 반도체층은 관통하지 않도록 형성되고,
    상기 제1 전극과 상기 캐버티의 일부는 공간적으로 상하 간에 오버랩되는 발광소자.
  7. 제1 항에 있어서,
    정 전압에서는 상기 활성층으로 전류가 흘러 빛을 발생시키고, 정전기 방전시에는 상기 제2 유전체층, 상기 제1 유전체층을 거쳐 고주파가 지나가는 발광소자.
  8. 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 형성된 활성층을 포함하는 발광구조물을 형성하는 단계;
    상기 발광구조물을 일부 제거하는 캐버티를 형성하는 단계;
    상기 캐버티 상에 제1 유전체층을 형성하는 단계;
    상기 제1 유전체층 상에 제2 전극층을 형성하는 단계;
    상기 캐버티 상측의 상기 발광구조물 상에 제2 유전체층을 형성하는 단계; 및
    상기 제2 유전체층 상에 제1 전극을 형성하는 단계;를 포함하며,
    상기 캐버티는 상기 제2 도전형 반도체층 및 상기 활성층을 관통하되 상기 제1 도전형 반도체층은 관통하지 않도록 형성되는 발광소자 제조방법.
  9. 삭제
  10. 제8 항에 있어서,
    상기 제1 유전체층 상에 제2 전극층을 형성하는 단계는,
    상기 제1 유전체층 상에 반사층을 형성하는 단계;
    상기 반사층 상에 전도층을 형성하는 단계;를 포함하는 발광소자의 제조방법.
  11. 제10 항에 있어서,
    상기 제1 유전체층 상에 반사층을 형성하는 단계는,
    상기 캐버티의 적어도 일부에 반사층을 형성하는 발광소자의 제조방법.
  12. 제8 항에 있어서,
    상기 제1 전극과 상기 캐버티의 일부는 공간적으로 상하 간에 오버랩되는 발광소자의 제조방법.
  13. 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 형성된 활성층을 포함하는 발광구조물과, 상기 발광구조물의 일부가 제거된 캐버티 상에 형성된 제1 유전체층과, 상기 제1 유전체층 상에 제2 전극층과, 상기 캐버티 상측의 상기 발광구조물 상에 제2 유전체층 및 상기 제2 유전체층 상에 제1 전극을 포함하는 발광소자; 및
    상기 발광소자가 배치되는 패키지 몸체;를 포함하며,
    상기 캐버티는 상기 제2 도전형 반도체층 및 상기 활성층을 관통하되 상기 제1 도전형 반도체층은 관통하지 않도록 형성되며,
    상기 제2 전극층은 상기 제1 유전체층 상에 반사층 및 상기 반사층 상에 전도층을 포함하는 발광소자 패키지.
  14. 삭제
  15. 삭제
  16. 제13 항에 있어서,
    상기 반사층은,
    상기 캐버티의 적어도 일부에 형성된 발광소자 패키지.
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