KR100831712B1 - Ｌｅｄ 칩 및 이를 구비한 ｌｅｄ 패키지 - Google Patents

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삼성전기주식회사
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Abstract

본 발명은 LED 칩 및 이를 구비한 LED 패키지에 관한 것으로서, 기판; 상기 기판 상에 형성된 n형 질화물 반도체층; 상기 n형 질화물 반도체층 상의 일부분에 형성된 활성층; 상기 활성층 상에 형성된 p형 질화물 반도체층; 상기 p형 질화물 반도체층 상에 형성된 p형 전극; 상기 활성층이 형성되지 않은 상기 n형 질화물 반도체층 상에 형성된 n형 전극; 및 상기 기판 하부의 일부분에 형성되며, n형 반도체층 및 p형 반도체층이 순차 적층된 제너 다이오드;를 포함하는 LED 칩을 제공하고, 또한, 본 발명은 상기 LED 칩을 구비한 LED 패키지를 제공한다.
LED 칩, 제너 다이오드, 패키지, 휘도

Description

ＬＥＤ 칩 및 이를 구비한 ＬＥＤ 패키지{LED chip and LED package having the same}
도 1은 종래기술에 따른 제너 다이오드가 구비된 LED 패키지의 구조를 나타낸 단면도.
도 2는 본 발명의 제1실시예에 따른 LED 칩의 구조를 나타낸 단면도.
도 3은 도 2에 도시한 LED 칩을 구비한 LED 패키지의 구조를 나타낸 단면도.
도 4는 본 발명의 제2실시예에 따른 LED 칩의 구조를 나타낸 단면도.
도 5는 도 4에 도시한 LED 칩을 구비한 LED 패키지의 구조를 나타낸 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
110a: 제1리드 프레임 110b: 제2리드 프레임
110: 리드 프레임 120: 패키지 몰드
130a,130b,130c,130: 본딩 와이어 140: 몰딩재
210: 사파이어 기판 220: n형 질화물 반도체층
230: 활성층 240: p형 질화물 반도체층
250: p형 전극 260: n형 전극
270: 도전성 접착층 280: 솔더 볼(solder ball)
300n: n형 반도체층 300p: p형 반도체층
Z: 제너 다이오드 100: LED 패키지
본 발명은 LED 칩 및 이를 구비한 LED 패키지에 관한 것으로, 보다 상세하게는, 제너 다이오드에 의한 휘도 저하를 최소화하면서, 패키지의 면적을 감소시켜 집적도를 향상시킬 수 있도록 한 LED 칩 및 이를 구비한 LED 패키지에 관한 것이다.
일반적으로 발광 다이오드(light emitting diode; LED)는 반도체의 p-n 접합구조를 이용하여 주입된 소수 캐리어(전자 또는 양공)를 만들어내고, 이들의 재결합에 의하여 발광시키는 전자부품이다. 즉, 특정 원소의 반도체에 순방향 전압을 가하면 양극과 음극의 접합 부분을 통해 전자와 정공이 이동하면서 서로 재결합하는데, 전자와 정공이 떨어져 있을 때 보다 작은 에너지가 되므로 이때 발생하는 에너지의 차이로 인해 빛을 방출한다.
이러한 LED는 저전압으로 고효율의 광을 조사할 수 있으므로 가전제품, 리모콘, 전광판, 표시기, 각종 자동화기기 등에 사용된다. 특히, 정보 통신기기의 소형화, 슬림화 추세에 따라 기기의 각종 부품인 저항, 콘덴서, 노이즈 필터 등은 더 욱 소형화되고 있으며, LED도 인쇄 회로 기판(printed circuit board; PCB)에 직접 실장하기 위하여 표면 실장 소자(surface mount device; SMD) 방식으로 만들어지고 있다.
SMD 방식의 발광 다이오드 패키지는 주로 휴대폰에 사용되는 액정 디스플레이용 백라이트 유닛으로 사용되고 있는데, 일반적으로 LED는 정전기 방전(electro static discharge; ESD) 특성에 취약한 것으로 알려져 있다.
따라서, 이러한 LED의 취약점을 보완하기 위하여 역방향으로 전류가 흐를 수 있는 수단을 제공하고 있으며, 그러한 수단으로 바람직하게는 제너 다이오드(zener diode)를 LED 칩과 병렬로 연결함으로써 정전기에 효율적으로 대응하도록 하고 있다.
이하, 도 1을 참조하여 종래기술에 따른 제너 다이오드가 구비된 LED 패키지에 대하여 상세히 설명한다.
도 1은 종래기술에 따른 제너 다이오드가 구비된 LED 패키지의 구조를 나타낸 단면도이다.
도 1에 도시한 바와 같이, 종래기술에 따른 LED 패키지(100)는, 제1리드 프레임(110a) 및 제2리드 프레임(110b)으로 이루어진 한 쌍의 리드 프레임(110)과, 상기 리드 프레임(110)의 일부를 내측에 수용하면서 몰딩재 충진 공간을 정의하도록 형성된 패키지 몰드(120)와, 상기 패키지 몰드(120) 내부의 리드 프레임(110) 중 어느 하나의 리드 프레임인 제2리드 프레임(110b) 상에 실장된 제너 다이오 드(Z)와, 상기 제2리드 프레임(110b) 상에 상기 제너 다이오드(Z)로부터 소정거리 이격되어 실장된 LED 칩(도시안함)과, 상기 리드 프레임(110)과 상기 LED 칩 및 상기 제너 다이오드(Z) 각각의 전기적 연결을 위한 본딩 와이어(130)와, 상기 패키지 몰드(120) 내부에 충진되어 상기 LED 칩, 상기 제너 다이오드(Z) 및 상기 본딩 와이어(130)를 보호하는 몰딩재(140)를 포함한다.
상기 제너 다이오드(Z)는, n형 반도체층(300n) 및 p형 반도체층(300p)이 차례로 적층된 구조를 가지며, 상기 LED 칩은, 사파이어 기판(210)과, 상기 사파이어 기판(210) 상에 형성된 n형 질화물 반도체층(220)과, 상기 n형 질화물 반도체층(220) 상의 일부분에 형성된 활성층(230)과, 상기 활성층(230) 상에 형성된 p형 질화물 반도체층(240)과, 상기 p형 질화물 반도체층(240) 상에 형성된 p형 전극(250), 및 상기 활성층(230)이 형성되지 않은 상기 n형 질화물 반도체층(220) 상에 형성된 n형 전극(260)을 포함한다.
상기 본딩 와이어(130)는, 상기 LED 칩의 p형 전극(250)과 제2리드 프레임(110b)을 전기적으로 연결하는 제1본딩 와이어(130a)와, 상기 LED 칩의 n형 전극(260)과 제1리드 프레임(110a)을 전기적으로 연결하는 제2본딩 와이어(130b), 및 상기 제너 다이오드(Z)와 상기 제1리드 프레임(110a)을 전기적으로 연결하는 제3본딩 와이어(130c)를 포함한다. 이러한 본딩 와이어(130)는 일반적으로 금(Au)으로 이루어질 수 있다.
이러한 종래의 LED 패키지에 의하면, ESD 특성을 개선하기 위해 상기 LED 칩과 함께 리드 프레임(110) 상에 제너 다이오드(Z)를 실장하고 있지만, 상기 제너 다이오드(Z)는 패키지 내에서 별도의 면적을 차지함으로써, 패키지의 집적도를 향상시키는 데 어려움을 가져올 뿐만 아니라, 상기 LED 칩으로부터 방출되는 빛의 일부를 흡수함으로써 휘도를 저하시키는 문제점이 있다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로서, 본 발명의 목적은, 제너 다이오드에 의한 휘도 저하를 최소화하면서, 패키지의 집적도를 향상시킬 수 있는 LED 칩 및 이를 구비한 LED 패키지를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 의한 LED 칩은, 기판; 상기 기판 상에 형성된 n형 질화물 반도체층; 상기 n형 질화물 반도체층 상의 일부분에 형성된 활성층; 상기 활성층 상에 형성된 p형 질화물 반도체층; 상기 p형 질화물 반도체층 상에 형성된 p형 전극; 상기 활성층이 형성되지 않은 상기 n형 질화물 반도체층 상에 형성된 n형 전극; 및 상기 기판 하부의 일부분에 형성되며, n형 반도체층 및 p형 반도체층이 순차 적층된 제너 다이오드;를 포함한다.
여기서, 상기 제너 다이오드는, 상기 기판보다 작은 폭을 갖는 것을 특징으로 한다.
그리고, 상기 기판의 하면에 형성된 도전성 접착층을 더 포함하는 것을 특징으로 한다.
또한, 상기 도전성 접착층은 Au-Sn, Au-Ag, Ag-In, Ag-Ge, Ag-Cu 및 Pb-Sn으로 구성된 군으로부터 선택된 어느 하나로 이루어진 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 의한 LED 칩을 구비한 LED 패키지는, 기판과, 상기 기판 상에 형성된 n형 질화물 반도체층과, 상기 n형 질화물 반도체층 상의 일부분에 형성된 활성층과, 상기 활성층 상에 형성된 p형 질화물 반도체층과, 상기 p형 질화물 반도체층 상에 형성된 p형 전극과, 상기 활성층이 형성되지 않은 상기 n형 질화물 반도체층 상에 형성된 n형 전극, 및 상기 기판 하부의 일부분에 형성되며, n형 반도체층 및 p형 반도체층이 순차 적층된 제너 다이오드;를 포함하는 LED 칩; 상기 LED 칩의 상기 제너 다이오드가 형성되지 않은 상기 기판의 하부에 형성된 솔더 볼; 상기 제너 다이오드와 접속된 제1리드 프레임, 및 상기 솔더 볼과 접속된 제2리드 프레임으로 이루어진 한 쌍의 리드 프레임; 상기 리드 프레임의 일부를 내측에 수용하면서, 몰딩재 충진 공간을 정의하도록 형성된 패키지 몰드; 상기 리드 프레임과 상기 LED 칩의 n형 전극 및 p형 전극 각각을 접속시키는 본딩 와이어; 및 상기 패키지 몰드 내부에 충진되어 상기 LED 칩 및 상기 본딩 와이어를 보호하는 몰딩재;를 포함한다.
여기서, 상기 제너 다이오드는, 상기 기판보다 작은 폭을 갖는 것을 특징으로 한다.
그리고, 상기 LED 칩의 상기 기판의 하면에 형성된 도전성 접착층을 더 포함하는 것을 특징으로 한다.
또한, 상기 본딩 와이어는, 상기 제1리드 프레임과 상기 p형 전극을 접속시키는 제1본딩 와이어, 및 상기 제2리드 프레임과 상기 n형 전극을 접속시키는 제2본딩 와이어를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 의한 다른 LED 칩은, p형 전극; 상기 p형 전극 상에 형성된 p형 질화물 반도체층; 상기 p형 질화물 반도체층 상에 형성된 활성층; 상기 활성층 상에 형성된 n형 질화물 반도체층; 상기 n형 질화물 반도체층 상에 형성된 n형 전극; 및 상기 p형 전극 하부의 일부분에 형성되며, p형 반도체층 및 n형 반도체층이 순차 적층된 제너 다이오드;를 포함한다.
여기서, 상기 제너 다이오드는, 상기 p형 전극보다 작은 폭을 갖는 것을 특징으로 한다.
그리고, 상기 p형 전극의 하면에 형성된 도전성 접착층을 더 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 의한 다른 LED 칩을 포함하는 LED 패키지는, p형 전극과, 상기 p형 전극 상에 형성된 p형 질화물 반도체층과, 상기 p형 질화물 반도체층 상에 형성된 활성층과, 상기 활성층 상에 형성된 n형 질화물 반도체층과, 상기 n형 질화물 반도체층 상에 형성된 n형 전극, 및 상기 p형 전극 하부의 일부분에 형성되며, p형 반도체층 및 n형 반도체층이 순차 적층된 제너 다이오드를 포함하는 LED 칩; 상기 LED 칩의 상기 제너 다이오드가 형성되지 않은 상기 p 형 전극의 하부에 형성된 솔더 볼; 상기 제너 다이오드와 접속된 제1리드 프레임, 및 상기 솔더 볼과 접속된 제2리드 프레임으로 이루어진 한 쌍의 리드 프레임; 상기 리드 프레임의 일부를 내측에 수용하면서, 몰딩재 충진 공간을 정의하도록 형성된 패키지 몰드; 상기 제1리드 프레임과 상기 LED 칩의 n형 전극을 접속시키는 본딩 와이어; 및 상기 패키지 몰드 내부에 충진되어 상기 LED 칩 및 상기 본딩 와이어를 보호하는 몰딩재;를 포함한다.
여기서, 상기 제너 다이오드는, 상기 p형 전극보다 작은 폭을 갖는 것을 특징으로 한다.
그리고, 상기 LED 칩의 상기 p형 전극의 하면에 형성된 도전성 접착층을 더 포함하는 것을 특징으로 한다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 병기하였다.
이제 본 발명의 실시예에 따른 LED 칩 및 이를 구비한 LED 패키지에 대하여 도면을 참고로 하여 상세하게 설명한다.
제1실시예
도 2 및 도 3을 참조하여 본 발명의 제1실시예에 따른 LED 칩 및 이를 구비한 LED 패키지에 대하여 상세히 설명한다.
<제1실시예에 따른 LED 칩의 구조>
도 2는 본 발명의 제1실시예에 따른 LED 칩의 구조를 나타낸 단면도로서, 수평구조의 LED 칩을 예시한 것이다.
본 발명의 제1실시예에 따른 LED 칩은, 도 2에 도시한 바와 같이, 기판(210)과, 상기 기판(210) 상에 순차적으로 형성된 n형 질화물 반도체층(220), 활성층(230) 및 p형 질화물 반도체층(240)을 포함한다.
상기 기판(210)은, 바람직하게는, 사파이어를 포함하는 투명한 재료를 이용하여 형성되며, 사파이어 이외에도 징크 옥사이드(zinc oxide, ZnO), 갈륨 나이트라이드(gallium nitride, GaN), 실리콘 카바이드(silicon carbide, SiC) 및 알루미늄 나이트라이드(AlN) 등으로 형성될 수 있다.
상기 기판(210)과 상기 n형 질화물 반도체층(220)의 사이에는, 이들 간의 격자정합을 향상시키기 위한 버퍼층(도시안함)이 형성되어 있을 수 있다. 여기서, 상기 버퍼층은 GaN 또는 AlN/GaN 등으로 형성될 수 있다.
상기 n형 및 p형 질화물 반도체층(220, 240)과 활성층(230)은, AlxInyGa(1-x-y)N 조성식(여기서, 0≤x≤1, 0≤y≤1, 0≤x+y≤1임)을 갖는 반도체 물질로 이루어 질 수 있다. 보다 구체적으로, 상기 n형 질화물 반도체층(220)은 n형 도전형 불순물이 도핑된 GaN층 또는 GaN/AlGaN층으로 이루어질 수 있으며, n형 도전형 불순물로는 예를 들어, Si, Ge 및 Sn 등을 사용하고, 바람직하게는 Si를 주로 사용한다. 또한, 상기 p형 질화물 반도체층(240)은 p형 도전형 불순물이 도핑된 GaN층 또는 GaN/AlGaN층으로 이루어질 수 있으며, p형 도전형 불순물로는 예를 들어, Mg, Zn 및 Be 등을 사용하고, 바람직하게는 Mg을 주로 사용한다. 그리고, 상기 활성층(230)은 다중 양자 우물(MQW) 구조의 InGaN/GaN층으로 이루어질 수 있다.
상기 p형 잘화물 반도체층(240) 및 활성층(230)의 일부는 메사 식각(mesa etching)으로 제거되어, 저면에 n형 질화물 반도체층(220)의 일부를 드러내고 있다. 즉, 상기 활성층(230) 및 p형 질화물 반도체층(240)은 상기 n형 질화물 반도체층(220) 상의 일부분에 형성되어 있는 것이다.
상기 p형 질화물 반도체층(240) 상에는 p형 전극(250)이 형성되어 있다.
상기 메사 식각에 의해 드러난 n형 질화물 반도체층(220) 상에는 n형 전극(260)이 형성되어 있다.
특히, 본 발명에서는 상기 기판(210) 하부의 일부분에 제너 다이오드(Z)가 부착되어 있으며, 상기 제너 다이오드(Z)는 n형 반도체층(300n) 및 p형 반도체층(300p)이 순차 적층된 구조를 갖는다.
그리고, 상기 제너 다이오드(Z)는 상기 기판(210)보다 작은 폭을 갖는 것이 바람직하다. 이는 본 실시예에 따른 제너 다이오드(Z)를 구비하는 LED 칩이 패키지에 실장될 때에, 제너 다이오드(Z)가 형성되지 않은 기판(210)의 하부에 솔더 볼(solder ball) 등과 같은 접속 수단이 형성될 면적을 확보하기 위함이다.
상기 제너 다이오드(Z)를 상기 기판(210)에 부착하기 위해, 상기 기판(210)의 하면에는 도전성 접착층(270)이 형성되어 있는 것이 바람직하다. 상기 도전성 접착층(270)은 접착성을 갖는 도전성 물질이어야 하며, 이는 Au-Sn, Au-Ag, Ag-In, Ag-Ge, Ag-Cu 또는 Pb-Sn 등으로 이루어질 수 있다.
이러한 LED 칩은 외부회로에서 p형 전극(250)과 n형 전극(260) 사이에 전압이 인가되면 p형 전극(250)과 n형 전극(260)으로 정공과 전자가 주입되고, 활성층(230)에서 정공과 전자가 재결합하면서 여분의 에너지가 광으로 변환되어 칩 외부로 방출하게 된다.
이때, 외부회로와 전기적으로 연결된 p형 전극(250)과 n형 전극(260)으로 정전기 및 서지전압이 입력되어 과도한 전류가 흐르게 되면, 반도체층이 손상을 입게 된다. 따라서, 본 발명에서는 상기 LED 칩의 기판(210) 하부에 제너 다이오드(Z)를 부착하여, 즉 LED 칩에 제너 다이오드(Z)를 일체로 형성하여 정전기 등에 의하여 역방향 전류가 인가되는 경우, 상기 제너 다이오드(Z)에 의해 전류가 바이-패스(by-pass)됨으로써, 정전기에 의한 LED 칩의 손상을 방지할 수 있다.
그리고, 본 발명에 의하면, 상기 제너 다이오드(Z)가 LED 칩의 기판(210) 하부에 부착되어 있기 때문에, LED 패키지 내에 별도의 제너 다이오드를 실장할 필요가 없다. 따라서, 기존의 LED 패키지 내에서 제너 다이오드가 차지하는 만큼의 면적을 확보하여, LED 패키지의 집적도를 향상시킬 수 있고, 제너 다이오드에 의한 휘도 저하를 최소화할 수 있는 효과가 있다.
<제1실시예에 따른 LED 칩을 구비한 LED 패키지의 구조>
도 3은 도 2에 도시한 LED 칩을 구비한 LED 패키지의 구조를 나타낸 단면도이다.
도 3에 도시한 바와 같이, 본 발명의 제1실시예에 따른 LED 칩을 구비한 LED 패키지(100)는, 제1리드 프레임(110a) 및 제2리드 프레임(110b)으로 이루어진 한 쌍의 리드 프레임(110)과, 상기 리드 프레임(110)의 일부를 내측에 수용하면서 몰딩재 충진 공간을 정의하도록 형성된 패키지 몰드(120)와, 상기 패키지 몰드(120) 내부의 리드 프레임(110) 상에 실장되며, 하부에 제너 다이오드(Z)를 갖는 LED 칩(도시안함)과, 상기 리드 프레임(110)과 상기 LED 칩의 전기적 연결을 위한 본딩 와이어(130)와, 상기 패키지 몰드(120) 내부에 충진되어 상기 제너 다이오드(Z)를 포함한 LED 칩, 및 상기 본딩 와이어(130)를 보호하는 몰딩재(140)를 포함한다.
특히, 본 발명에 의한 LED 칩은, 상술한 바와 같이 기판(210)과, 상기 기판(210) 상에 형성된 n형 질화물 반도체층(220)과, 상기 n형 질화물 반도체층(220) 상의 일부분에 형성된 활성층(230)과, 상기 활성층(230) 상에 형성된 p형 질화물 반도체층(240)과, 상기 p형 질화물 반도체층(240) 상에 형성된 p형 전극(250)과, 상기 활성층(230)이 형성되지 않은 n형 질화물 반도체층(220) 상에 형성된 n형 전극(260), 및 상기 기판(210) 하부의 일부분에 형성된 제너 다이오드(Z)를 포함한다. 상기 제너 다이오드(Z)는, n형 반도체층(300n) 및 p형 반도체층(300p)이 순차 적층된 구조를 갖는다.
그리고, 상기 제너 다이오드(Z)를 상기 기판(210)에 부착하기 위해, 상기 기판(210)의 하면에는 도전성 접착층(270)이 형성되어 있다. 이 때, 상기 도전성 접착층(270)은 접착성을 갖는 도전성 물질이어야 하며, 이는 Au-Sn, Au-Ag, Ag-In, Ag-Ge, Ag-Cu 또는 Pb-Sn 등으로 이루어지는 것이 바람직하다.
한편, 상기 제너 다이오드(Z)는 상기 기판(210)보다 작은 폭을 갖는 것이 바람직하며, 이는 제너 다이오드(Z)가 부착되지 않은 기판(210)의 하부에 하기의 솔더 볼 등과 같은 접속 수단이 형성될 면적을 확보하기 위함이다.
상기 제너 다이오드(Z)가 형성되지 않은 기판(210)의 하부에는 솔더 볼(280) 등과 같은 접속 수단이 형성되어 있다.
이와 같이 LED 칩의 기판(210) 하부에 부착된 상기 제너 다이오드(Z)는, 상기 리드 프레임(110)의 제1리드 프레임(110a)과 접속되어 있고, 상기 제너 다이오드(Z)가 형성되지 않은 기판(210)의 하부에 형성된 상기 솔더 볼(280)은 제2리드 프레임(110b)과 접속되어 있다.
상기 본딩 와이어(130)는, 상기 제1리드 프레임(110a)과 상기 LED 칩의 p형 전극(250)을 접속시키는 제1본딩 와이어(130a) 및 상기 제2리드 프레임(110b)과 상기 LED 칩의 n형 전극(260)을 접속시키는 제2본딩 와이어(130b)를 포함한다. 이러한 본딩 와이어(130)는 금(Au)으로 이루어지는 것이 일반적이다.
이러한 본 발명에 의한 LED 패키지에 의하면, LED 칩의 하부에 ESD 특성을 개선하기 위한 제너 다이오드가 부착되어 있으므로, LED 패키지 내에 별도의 제너 다이오드를 실장할 필요가 없다.
따라서, 본 발명에서는, 기존의 LED 패키지 내에서 제너 다이오드가 차지하는 만큼의 면적을 확보하여 LED 패키지의 집적도를 향상시킬 수 있고, LED 칩으로부터 방출되는 빛이 제너 다이오드에 흡수될 확률을 감소시킴으로써, 제너 다이오드에 의한 휘도 저하를 최소화할 수 있는 효과가 있다.
제2실시예
도 4 및 도 5를 참조하여 본 발명의 제2실시예에 따른 LED 칩 및 이를 구비한 LED 패키지에 대하여 상세히 설명한다.
<제2실시예에 따른 LED 칩의 구조>
도 4는 본 발명의 제2실시예에 따른 LED 칩의 구조를 나타낸 단면도로서, 수직구조의 LED 칩을 예시한 것이다.
본 발명의 제2실시예에 따른 LED 칩은, 도 4에 도시한 바와 같이, p형 전극(250)과, 상기 p형 전극(250) 상에 형성된 p형 질화물 반도체층(240)과, 상기 p형 질화물 반도체층(240) 상에 형성된 활성층(230)과, 상기 활성층(230) 상에 형성된 n형 질화물 반도체층(220), 및 상기 n형 질화물 반도체층(220) 상에 형성된 n형 전극(260)을 포함한다.
상기 p형 전극(250)은 전극 역할 및 반사 역할을 동시에 하도록 반사율이 높은 금속으로 이루어지는 것이 바람직하다.
상기 p형 질화물 반도체층(240)은, 상술한 바와 같이 p형 도전형 불순물이 도핑된 GaN층 또는 GaN/AlGaN층으로 이루어질 수 있고, 상기 활성층(230)은 MQW 구조의 InGaN/GaN층으로 이루어질 수 있으며, 상기 n형 질화물 반도체층(220)은 n형 도전형 불순물이 도핑된 GaN층 또는 GaN/AlGaN층으로 이루어질 수 있다.
특히, 본 발명의 제2실시예에 따른 LED 칩의 최하부에는 제너 다이오드(Z)가 형성되어 있다. 즉, 본 발명에서는 상기 p형 전극(250) 하부의 일부분에 제너 다이오드(Z)가 부착되어 있으며, 상기 제너 다이오드(Z)는 p형 반도체층(300p) 및 n형 반도체층(300n)이 순차 적층된 구조를 가지고 있다.
그리고, 상기 제너 다이오드(Z)는 상기 p형 전극(250)보다 작은 폭을 갖는 것이 바람직하다. 이는 본 실시예에 따른 제너 다이오드(Z)를 구비하는 LED 칩이 패키지에 실장될 때에, 제너 다이오드(Z)가 형성되지 않은 p형 전극(250)의 하부에 솔더 볼 등과 같은 접속 수단이 형성될 면적을 확보하기 위함이다.
여기서, 상기 p형 전극(260)의 하면에는, 제너 다이오드(Z)의 접착성을 향상시키기 위한 도전성 접착층(도시안함)이 더 형성되어 있을 수 있다. 상기 도전성 접착층은, Au-Sn, Au-Ag, Ag-In, Ag-Ge, Ag-Cu 또는 Pb-Sn 등으로 이루어질 수 있다.
즉, 상기 제너 다이오드(Z)는, 도면에 도시한 바와 같이, p형 전극(260)의 하면에 직접적으로 부착될 수도 있지만, 접착성 향상을 위해 도전성 접착층의 표면에 부착될 수도 있는 것이다.
이러한 본 발명의 제2실시예에 따른 LED 칩은, 외부회로에서 p형 전극(250)과 n형 전극(260) 사이에 전압이 인가되면 p형 전극(250)과 n형 전극(260)으로 정 공과 전자가 주입되고, 활성층(230)에서 정공과 전자가 재결합하면서 여분의 에너지가 광으로 변환되어 칩 외부로 방출하게 된다.
이때, 외부회로와 전기적으로 연결된 p형 전극(250)과 n형 전극(260)으로 정전기 및 서지전압이 입력되어 과도한 전류가 흐르게 되면, 반도체층이 손상을 입게 된다. 따라서, 본 발명에서는 상기 LED 칩의 p형 전극(250) 하부에 제너 다이오드(Z)를 부착하여, 정전기 등에 의하여 역방향 전류가 인가되는 경우, 상기 제너 다이오드(Z)에 의해 전류가 바이-패스(by-pass)됨으로써, 정전기에 의한 LED 칩의 손상을 방지할 수 있다.
그리고, 본 발명의 제2실시예에서는, 제1실시예에서와 마찬가지로 LED 칩에 제너 다이오드(Z)가 일체로 형성되어 있기 때문에, LED 패키지 내에 별도의 제너 다이오드를 실장할 필요가 없다. 따라서, 기존의 LED 패키지 내에서 제너 다이오드가 차지하는 만큼의 면적을 확보하여, LED 패키지의 집적도를 향상시킬 수 있고, 제너 다이오드에 의한 휘도 저하를 최소화할 수 있다.
<제2실시예에 따른 LED 칩을 구비한 LED 패키지의 구조>
도 5는 도 4에 도시한 LED 칩을 구비한 LED 패키지의 구조를 나타낸 단면도이다.
도 5에 도시한 바와 같이, 본 발명의 제2실시예에 따른 LED 칩을 구비한 LED 패키지(100)는, 제1리드 프레임(110a) 및 제2리드 프레임(110b)으로 이루어진 한 쌍의 리드 프레임(110)과, 상기 리드 프레임(110)의 일부를 내측에 수용하면서 몰 딩재 충진 공간을 정의하도록 형성된 패키지 몰드(120)와, 상기 패키지 몰드(120) 내부의 리드 프레임(110) 상에 실장되며, 하부에 제너 다이오드(Z)를 구비하고 있는 LED 칩(도시안함)과, 상기 리드 프레임(110)과 상기 LED 칩의 전기적 연결을 위한 본딩 와이어(130)와, 상기 패키지 몰드(120) 내부에 충진되어 상기 제너 다이오드(Z)를 포함한 LED 칩, 및 상기 본딩 와이어(130)를 보호하는 몰딩재(140)를 포함한다.
특히, 본 실시예에 따른 LED 칩은, 상술한 바와 같이 p형 전극(250)과, 상기 p형 전극(250) 상에 형성된 p형 질화물 반도체층(240)과, 상기 p형 질화물 반도체층(240) 상에 형성된 활성층(230)과, 상기 활성층(230) 상에 형성된 n형 질화물 반도체층(220)과, 상기 n형 질화물 반도체층(220) 상에 형성된 n형 전극(260), 및 상기 p형 전극(250) 하부의 일부분에 부착된 제너 다이오드(Z)를 포함한다.
상기 제너 다이오드(Z)는, p형 반도체층(300p) 및 n형 반도체층(300n)이 순차 적층된 구조를 갖는다. 이러한 제너 다이오드(Z)는 상기 p형 전극(250)보다 작은 폭을 갖는 것이 바람직하며, 이는 제너 다이오드(Z)가 부착되지 않은 p형 전극(250)의 하부에, 하기의 솔더 볼 등과 같은 접속 수단이 형성될 면적을 확보하기 위함이다.
여기서, 상기 p형 전극(260)의 하면에는, 제너 다이오드(Z)의 접착성을 향상시키기 위한 도전성 접착층(도시안함)이 더 형성되어 있을 수 있다. 상기 도전성 접착층은 Au-Sn, Au-Ag, Ag-In, Ag-Ge, Ag-Cu 또는 Pb-Sn 등으로 이루어질 수 있다.
상기 제너 다이오드(Z)가 형성되지 않은 p형 전극(250)의 하부에는 솔더 볼(280) 등과 같은 접속 수단이 형성되어 있다.
이와 같이 LED 칩의 p형 전극(250) 하부에 부착된 상기 제너 다이오드(Z)는, 상기 리드 프레임(110)의 제1리드 프레임(110a)과 접속되어 있고, 상기 제너 다이오드(Z)가 형성되지 않은 p형 전극(250)의 하부에 형성된 상기 솔더 볼(280)은 제2리드 프레임(110b)과 접속되어 있다.
상기 본딩 와이어(130)는, 상기 제1리드 프레임(110a)과 상기 LED 칩의 n형 전극(260)을 접속시키며, 이는 금(Au)으로 이루어지는 것이 일반적이다.
이러한 본 발명의 제2실시예에 의한 LED 패키지에 의하면, 제1실시예와 마찬가지로 LED 칩의 하부에 ESD 특성을 개선하기 위한 제너 다이오드가 부착되어 있으므로, LED 패키지 내에 별도의 제너 다이오드를 실장할 필요가 없다.
따라서, 기존의 LED 패키지 내에서 제너 다이오드가 차지하는 만큼의 면적을 확보하여 LED 패키지의 집적도를 향상시킬 수 있고, LED 칩으로부터 방출되는 빛이 제너 다이오드에 흡수될 확률을 감소시킴으로써, 제너 다이오드에 의한 휘도 저하를 최소화할 수 있는 효과가 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 개시된 실시예에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발 명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
앞에서 설명한 바와 같이, 본 발명에 따른 LED 칩 및 이를 구비한 LED 패키지에 의하면, LED 칩의 하부에 ESD 특성을 개선하기 위한 제너 다이오드를 부착함으로써, LED 패키지 내에 별도의 제너 다이오드를 실장할 필요가 없다.
따라서, 본 발명은 LED 패키지 내에서 기존의 제너 다이오드가 차지하는 만큼의 면적을 확보하여 LED 패키지의 집적도를 향상시킬 수 있고, LED 칩으로부터 방출되는 빛이 제너 다이오드에 흡수될 확률을 감소시킴으로써, 제너 다이오드에 의한 휘도 저하를 최소화할 수 있는 효과가 있다.

Claims (17)

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  5. 기판과, 상기 기판 상에 형성된 n형 질화물 반도체층과, 상기 n형 질화물 반도체층 상의 일부분에 형성된 활성층과, 상기 활성층 상에 형성된 p형 질화물 반도체층과, 상기 p형 질화물 반도체층 상에 형성된 p형 전극과, 상기 활성층이 형성되지 않은 상기 n형 질화물 반도체층 상에 형성된 n형 전극, 및 상기 기판 하부의 일부분에 형성되며, n형 반도체층 및 p형 반도체층이 순차 적층된 제너 다이오드;를 포함하는 LED 칩;
    상기 LED 칩의 상기 제너 다이오드가 형성되지 않은 상기 기판의 하부에 형성된 솔더 볼;
    상기 제너 다이오드와 접속된 제1리드 프레임, 및 상기 솔더 볼과 접속된 제2리드 프레임으로 이루어진 한 쌍의 리드 프레임;
    상기 리드 프레임의 일부를 내측에 수용하면서, 몰딩재 충진 공간을 정의하 도록 형성된 패키지 몰드;
    상기 리드 프레임과 상기 LED 칩의 n형 전극 및 p형 전극 각각을 접속시키는 본딩 와이어; 및
    상기 패키지 몰드 내부에 충진되어 상기 LED 칩 및 상기 본딩 와이어를 보호하는 몰딩재;
    를 포함하는 LED 패키지.
  6. 제5항에 있어서,
    상기 제너 다이오드는, 상기 기판보다 작은 폭을 갖는 것을 특징으로 하는 LED 패키지.
  7. 제5항에 있어서,
    상기 LED 칩의 상기 기판의 하면에 형성된 도전성 접착층을 더 포함하는 것을 특징으로 하는 LED 패키지.
  8. 제7항에 있어서,
    상기 도전성 접착층은 Au-Sn, Au-Ag, Ag-In, Ag-Ge, Ag-Cu 및 Pb-Sn으로 구 성된 군으로부터 선택된 어느 하나로 이루어진 것을 특징으로 하는 LED 패키지.
  9. 제5항에 있어서,
    상기 본딩 와이어는, 상기 제1리드 프레임과 상기 p형 전극을 접속시키는 제1본딩 와이어, 및 상기 제2리드 프레임과 상기 n형 전극을 접속시키는 제2본딩 와이어를 포함하는 것을 특징으로 하는 LED 패키지.
  10. 삭제
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  14. p형 전극과, 상기 p형 전극 상에 형성된 p형 질화물 반도체층과, 상기 p형 질화물 반도체층 상에 형성된 활성층과, 상기 활성층 상에 형성된 n형 질화물 반도체층과, 상기 n형 질화물 반도체층 상에 형성된 n형 전극, 및 상기 p형 전극 하부의 일부분에 형성되며, p형 반도체층 및 n형 반도체층이 순차 적층된 제너 다이오드를 포함하는 LED 칩;
    상기 LED 칩의 상기 제너 다이오드가 형성되지 않은 상기 p형 전극의 하부에 형성된 솔더 볼;
    상기 제너 다이오드와 접속된 제1리드 프레임, 및 상기 솔더 볼과 접속된 제2리드 프레임으로 이루어진 한 쌍의 리드 프레임;
    상기 리드 프레임의 일부를 내측에 수용하면서, 몰딩재 충진 공간을 정의하도록 형성된 패키지 몰드;
    상기 제1리드 프레임과 상기 LED 칩의 n형 전극을 접속시키는 본딩 와이어; 및
    상기 패키지 몰드 내부에 충진되어 상기 LED 칩 및 상기 본딩 와이어를 보호하는 몰딩재;
    를 포함하는 LED 패키지.
  15. 제14항에 있어서,
    상기 제너 다이오드는, 상기 p형 전극보다 작은 폭을 갖는 것을 특징으로 하는 LED 패키지.
  16. 제14항에 있어서,
    상기 LED 칩의 상기 p형 전극의 하면에 형성된 도전성 접착층을 더 포함하는 것을 특징으로 하는 LED 패키지.
  17. 제16항에 있어서,
    상기 도전성 접착층은 Au-Sn, Au-Ag, Ag-In, Ag-Ge, Ag-Cu 및 Pb-Sn으로 구성된 군으로부터 선택된 어느 하나로 이루어진 것을 특징으로 하는 LED 패키지.
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