KR20140023512A - 질화물 발광장치 - Google Patents

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KR20140023512A
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최운경
홍은주
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엘지이노텍 주식회사
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Abstract

실시 예는 질화물 발광장치에 관한 것으로, 열이 발생하는 pn접합 부분의 패드(PAD) 영역에만 보호층(passivation layer)을 부분적으로 제거하여 열방출을 용이하게 함으로써, 열저항을 낮출 수 있다. 또한, 서브마운트(submount) 기판 하부에 하부전극을 배치하여 p형 전극패드의 와이어(wire)를 제거할 수 있다.
실시 예에 의한 질화물 발광장치는, 제 1 및 제 2 전극이 배치된 발광소자 칩, 상기 발광소자 칩 아래에 배치된 서브마운트 기판, 상기 서브마운트 기판 상에 배치된 제 1 전극패드, 상기 제 1 전극패드와 소정 거리를 두고 상기 서브마운트 기판 상에 배치된 보호층, 상기 보호층 상에 배치된 제 2 전극패드, 상기 제 1 및 제 2 전극 상에 각각 형성된 제 1 및 제 2 기저금속(UBM)층, 상기 제 1 및 제 2 전극패드 상에 각각 형성된 제 3 및 제 4 기저금속(UBM)층, 상기 제 1 기저금속(UBM)층과 상기 제 3 기저금속(UBM)층 사이에 배치된 제 1 솔더범퍼 및, 상기 제 2 기저금속(UBM)층과 상기 제 4 기저금속(UBM)층 사이에 배치된 제 2 솔더범퍼를 포함하고 있다.

Description

질화물 발광장치{NITRIDE LIGHT EMITTING DEVICE}
실시 예는 열저항을 낮출 수 있는 질화물 발광장치에 관한 것이다.
일반적으로, 질화갈륨계(GaN) 등의 Ⅲ-Ⅴ 질화물 반도체는, 우수한 물리적, 화학적 특성으로 인해 풀컬러 디스플레이, 이미지 스캐너, 각종 신호시스템 및 광통신기기에 광원으로 제공되는 녹색 또는 청색 발광 다이오드(LED) 소자에 널리 사용되고 있다. 이러한 LED 소자는 전자와 정공의 재결합 원리를 이용하는 활성층에서 빛을 생성하여 방출시킨다.
최근, 이러한 질화갈륨계 LED 소자를 조명광원으로 이용하기 위해서 고휘도화가 요구되며, 이러한 고휘도화를 달성하기 위해서 대전류에서 동작할 수 있는 고출력 질화갈륨계 LED 소자를 제작하고 있다.
이러한 질화갈륨계 LED 소자는 크게 수평구조 LED(laterally structured light emitting diodes)와 수직구조 LED(vertically structured light emitting diodes)로 분류된다.
상기 수평 구조를 가지는 질화갈륨계 LED 소자는 탑-에미트형 LED(Top-Emitting Light Emitting Diodes)와 플립칩용 LED(Flip-Chip Light Emitting Diodes)로 분류된다.
상기 탑-에미트형 LED는 p형 질화물 반도체층과 접촉하고 있는 오믹전극층을 통해 광이 출사되게 형성되어 있으며, 상기 플립칩용 LED는 사파이어 기판을 통해 광이 출사되게 형성되어 있다.
한편, 이러한 상기 질화갈륨계 LED 소자는 일반적으로 서브마운트(또는 패키지 또는 리드 프레임: 이하 '서브마운트'라 칭함) 상에 다이 부착(die attach)되며, 빛은 추출되어 서브마운트에 다이 부착되지 않은 LED 칩의 일면을 통해 발산된다.
종래의 플립칩 타입 발광 소자의 서브마운트에는 LED의 애노드(Anode)와 캐소드(Cathod) 두 전극을 연결하기 위한 N-패드(pad)와 P-패드(pad)의 두 전극이 필요하다. 전도성 기판을 사용하는 경우, N-패드(pad)와 P-패드(pad)의 두 전극을 구분하기 위해, 상기 전도성 기판과 상기 두 전극의 패드 사이에 보호층(passivation layer)을 삽입하여 구성하였다. 이때, 상기 보호층(passivation layer)은 SiO2, SiNx와 같은 산화막을 사용하여 형성하였다.
하지만, 상기 보호층(passivation layer)을 이루고 있는 실리콘(Si) 물질의 경우, 전도성 기판에 비하여 열전도도가 낮기 때문에 열저항이 크다. 이는 구동전압을 증가시킬 뿐만 아니라 소자의 특성 및 신뢰성이 저하되는 문제가 있다.
이러한 문제는, 특히 큰 사이즈(예를 들어, 1000㎛×1000㎛)를 갖는 조명장치용 발광소자에서 고출력을 보장하기가 매우 어렵다.
국내 공개특허 제2006-0094720호(공개일: 2006.08.30)
전술한 문제점을 해결하기 위하여 실시 예가 이루고자 하는 기술적 과제는, 열저항을 낮출 수 있는 질화물 발광장치를 제시하는 데 있다.
또한, 실시 예가 이루고자 하는 다른 기술적 과제는, 열이 발생하는 pn접합 부분의 패드(PAD) 영역에만 보호층(passivation layer)을 부분적으로 제거하여 열방출을 용이하게 하는 질화물 발광장치를 제시하는 데 있다.
또한, 실시 예가 이루고자 하는 또 다른 기술적 과제는, 하부전극을 활용하여 전극패드의 와이어(wire)를 제거할 수 있는 질화물 발광장치를 제시하는 데 있다.
본 발명의 해결과제는 이상에서 언급된 것들에 한정되지 않으며, 언급되지 아니한 다른 해결과제들은 아래의 기재로부터 당업자에게 명확하게 이해되어 질 수 있을 것이다.
전술한 기술적 과제를 해결하기 위한 수단으로서, 실시 예에 의한 질화물 발광장치는, 제 1 및 제 2 전극이 배치된 발광소자 칩, 상기 발광소자 칩 아래에 배치된 서브마운트 기판, 상기 서브마운트 기판 상에 배치된 제 1 전극패드, 상기 제 1 전극패드와 소정 거리를 두고 상기 서브마운트 기판 상에 배치된 보호층, 상기 보호층 상에 배치된 제 2 전극패드, 상기 제 1 및 제 2 전극 상에 각각 형성된 제 1 및 제 2 기저금속(UBM)층, 상기 제 1 및 제 2 전극패드 상에 각각 형성된 제 3 및 제 4 기저금속(UBM)층, 상기 제 1 기저금속(UBM)층과 상기 제 3 기저금속(UBM)층 사이에 배치된 제 1 솔더범퍼 및, 상기 제 2 기저금속(UBM)층과 상기 제 4 기저금속(UBM)층 사이에 배치된 제 2 솔더범퍼를 포함한다.
또한, 전술한 기술적 과제를 해결하기 위한 다른 수단으로서, 실시 예에 의한 질화물 발광장치는, 제 1 및 제 2 전극이 배치된 발광소자 칩과, 상기 발광소자 칩 아래에 배치된 서브마운트 기판과, 상기 서브마운트 기판 상에 배치된 제 1 전극패드와, 상기 제 1 전극패드와 소정 거리를 두고 상기 서브마운트 기판 상에 배치된 보호층과, 상기 보호층 상에 배치된 제 2 전극패드 및, 상기 발광소자 칩의 제 1 및 제 2 전극과 상기 서브마운트 기판의 제 1 및 제 2 전극패드 사이를 각각 플립칩본딩시키는 제 1 및 제 2 솔더범퍼를 포함하며, 상기 발광소자 칩은, 기판과, 상기 기판 상에 제 1 질화물 반도체층, 활성층, 제 2 질화물 반도체층이 순차적으로 적층된 다층박막과, 상기 제 2 질화물 반도체층 상에 형성된 상기 제 1 전극 및, 상기 제 1 질화물 반도체층 상에 형성된 상기 제 2 전극을 포함한다.
실시 예에 따르면, 열이 발생하는 pn접합 부분의 패드(PAD) 영역에만 보호층(passivation layer)을 부분적으로 제거하여 열방출을 용이하게 함으로써, 열저항을 낮출 수 있다.
또한, 서브마운트(submount) 기판 하부에 하부전극을 배치하여 p형 전극패드의 와이어(wire)를 제거할 수 있다.
본 발명의 효과는 이상에서 언급된 것들에 한정되지 않으며, 언급되지 아니한 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해되어 질 수 있을 것이다.
도 1은 제 1 실시 예에 의한 질화물 발광장치를 개략적으로 나타낸 단면도
도 2는 제 2 실시 예에 의한 질화물 발광장치를 개략적으로 나타낸 단면도
도 3은 제 3 실시 예에 의한 질화물 발광장치를 개략적으로 나타낸 단면도
도 4은 제 4 실시 예에 의한 질화물 발광장치를 개략적으로 나타낸 단면도
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
본 발명에 따른 실시 예의 설명에 있어서, 각 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하, 본 발명에서 실시하고자 하는 구체적인 기술내용에 대해 첨부도면을 참조하여 상세하게 설명하기로 한다.
제 1 실시 예
도 1은 제 1 실시 예에 의한 질화물 발광장치를 개략적으로 나타낸 단면도이다.
상기 질화물 발광장치(100)는 도 1에 도시된 바와 같이, 기판(110)과, 상기 기판(110) 상에 n형 질화물 반도체층(111), 활성층(112), p형 질화물 반도체층(113)이 순차적으로 적층된 다층박막(114)과, 상기 p형 질화물 반도체층(113) 상에 형성된 p형 전극(115)과, 상기 n형 질화물 반도체층(111) 상에 형성된 n형 전극(117)을 포함한 발광소자 칩을 포함하고 있다. 또한, 상기 p형 전극(115) 상에 형성된 제 1 기저금속(UBM: Under Bumper Metalization)층(116)과, 상기 n형 전극(117) 상에 형성된 제 2 기저금속(UBM)층(118)과, 서브마운트(submount) 기판(120)과, 상기 서브마운트 기판(120) 상의 소정 영역에 각각 패턴 형성된 p형 전극패드(121) 및 보호층(passivation layer)(124)과, 상기 p형 전극패드(121) 상에 형성된 제 3 기저금속(UBM)층(122)과, 상기 제 1 및 제 3 기저금속(UBM)층(116,122) 사이에 형성된 제 1 솔더범퍼(soler bumper)(123)와, 상기 보호층(passivation layer)(124) 상에 형성된 n형 전극패드(125)와, 상기 n형 전극패드(125) 상에 형성된 제 4 기저금속(UBM)층(126)과, 상기 제 2 및 제 4 기저금속(UBM)층(118,126) 사이에 형성된 제 2 솔더범퍼(soler bumper)(127)를 포함하고 있다.
상기 발광소자 칩은, 광투과성인 기판(110) 상에 버퍼층(도시되지 않음)과 상기 n형 질화물 반도체층(111)이 순차적으로 적층될 수 있다. 이때, 상기 n형 질화물 반도체층(111)은 상기 p형 전극(115)이 배치된 제 1 영역(111의 오른쪽 영역)과 상기 n형 전극(117)이 배치된 제 2 영역(111의 왼쪽 영역)으로 구분될 수 있다. 상기 제1 영역은 발광 면을 정의하고 있으며, 그에 따라, 상기 제 1 영역의 면적은 상기 제 2 영역의 면적보다 크게 형성하여 소자의 휘도 특성을 향상시키도록 구성될 수 있다.
보다 상세하게, 상기 기판(110)은, 질화물 반도체 단결정을 성장시키기에 적합한 기판으로서, 예를 들어, 사파이어를 포함하는 투명한 재료를 이용하여 형성될 수 있다. 또한, 상기 기판(110)은 사파이어 이외에, 징크옥사이드(zinc oxide, ZnO), 갈륨나이트라이드(gallium nitride, GaN), 실리콘 카바이드(silicon carbide, SiC) 및 알루미늄 나이트라이드(AlN)로도 형성될 수 있다.
상기 버퍼층은, 상기 기판(110) 상에 상기 n형 질화물 반도체층(111)을 성장시키기 전에 상기 기판(110)과의 격자정합을 향상시키기 위한 층으로, 공정 조건 및 소자 특성에 따라 생략 가능하다.
상기 n형 질화물 반도체층(111)은, InXAlYGa1 -X- YN 조성식(여기서, 0≤X, 0≤Y, X+Y≤1)을 갖는 반도체 물질로 이루어질 수 있다. 보다 구체적으로, 상기 n형 질화물 반도체층(111)은 n형 도전형 불순물이 도핑된GaN층 또는 GaN/AlGaN층으로 이루어질 수 있다. 이때, 상기 n형 도전형 불순물로는 예를 들어, Si, Ge, Sn 등을 사용할 수 있으며, 바람직하게는 Si를 주로 사용한다.
그리고, 상기 n형 질화물 반도체층(111)의 제 1 영역 상에는 활성층(112) 및 p형 질화물 반도체층(113)이 순차적으로 적층되어 다층박막(114)을 형성하고 있다.
좀더 구체적으로, 상기 발광소자 칩은, 상기 기판(110) 상에 상기 n형 질화물 반도체층(111), 활성층(112) 및 p형 질화물 반도체층(113)이 순차적으로 적층된 상기 다층박막(114)을 형성한 다음, 상기 n형 질화물 반도체층(111)의 일부가 노출되도록 소정 영역을 식각한다.
이 후, 상기 p형 질화물 반도체층(113) 상에 p형 전극(115)을 형성하고, 상기 n형 질화물 반도체층(111) 상에 n형 전극(117)을 형성하여, 상기 발광소자 칩을 완성한다.
여기서, 상기 활성층(112)은 다중 양자우물(Multi-Quantum Well) 구조의 InGaN/GaN층으로 이루어질 수 있다.
그리고, 상기 p형 질화물 반도체층(113)은, InXAlYGa1 -X- YN 조성식(여기서, 0≤X, 0≤Y, X+Y≤1)을 갖는 반도체 물질로 이루어질 수 있다. 보다 구체적으로, 상기 p형 질화물 반도체층(113)은 p형 도전형 불순물이 도핑된GaN층 또는 GaN/AlGaN층으로 이루어질 수 있다. 이때, 상기 p형 도전형 불순물로는 예를 들어, Mg, Zn, Be 등을 사용할 수 있으며, 바람직하게는 Mg를 주로 사용한다.
상기 p형 질화물 반도체층(113) 상에는 상기 p형 전극(115)이 형성되어 있다. 상기 p형 전극(115)은, 반사전극과 오믹콘택전극 및 투명전극 중 선택된 적어도 하나 이상의 층으로 이루어질 수 있다. 예를 들어, 상기 p형 전극(115)은, 반사전극과 오믹콘택전극 및 투명전극 중 선택된 어느 하나의 층으로 이루어진 단일층 또는 반사전극/오믹콘택전극, 오믹콘택전극/투명전극, 오믹콘택전극/투명전극/반사전극 등으로 이루어진 다수층으로 공정 조건 및 소자의 특성에 맞게 선택하여 형성 가능하다.
상기 n형 질화물 반도체층(111)의 제 2 영역 상에는 상기 n형 전극(117)이 형성될 수 있다. 상기 n형 질화물 반도체층(111)의 제 2 영역은 발광 면의 일부가 메사 식각되어 제거된 영역이다.
그리고, 상기 p형 전극(115) 상에는 상기 제 1 기저금속(UBM)층(116)이 형성되고, 상기 n형 전극(117) 상에는 상기 제 2 기저금속(UBM)층(118)이 형성되어 있다.
여기서, 상기 제 1 기저금속(UBM)층(116)은 상기 제 1 솔더범퍼(soler bumper)(123)가 상기 p형 전극(115)을 통해 상기 다중박막(114), 즉 상기 p형 질화물 반도체층(113), 상기 활성층(112) 및 상기 n형 질화물 반도체층(111)으로 확산되어 상기 발광소자 칩이 파괴되는 것을 방지하는 역할을 하고, 또한 상기 p형 전극(115)과 상기 제 1 솔더범퍼(soler bumper)(123)와의 접착력을 강화시키는 역할을 한다.
그리고, 상기 제 2 기저금속(UBM)층(118)은 상기 제 2 솔더범퍼(soler bumper)(127)가 상기 n형 전극(117)을 통해 상기 n형 질화물 반도체층(111)으로 확산되어 상기 발광소자 칩이 파괴되는 것을 방지하는 역할을 하고, 또한 상기 n형 전극(117)과 상기 제 2 솔더범퍼(soler bumper)(127)와의 접착력을 강화시키는 역할을 한다.
이를 위해, 상기 제 1 및 제 2 기저금속(UBM)층(116,118)은, 상기 p형 전극(115) 또는 상기 n형 전극(117)과의 접착력을 강화시키기 위한 제 1 접착층(미도시)과, 상기 제 1 또는 제 2 솔더범퍼(123,127)가 상기 발광소자 칩으로 확산되는 것을 방지하기 위한 확산 방지층(미도시)과, 상기 제 1 또는 제 2 솔더범퍼(123,127)와의 접착력을 강화시키기 위한 제 2 접착층(미도시)으로 구성될 수 있다. 여기서, 상기 제 1 접착층은 크롬(Cr), 티타늄(Ti)을 포함한 금속 중 하나로 구성될 수 있고, 상기 확산 방지층은 구리(Cu), 텅스텐(W)을 포함한 금속 중 하나로 구성될 수 있고, 제 2 접착층은 금(Au), 니켈(Ni)을 포함한 금속 중 하나로 구성될 수 있다.
계속해서, 상기 서브마운트(submount) 기판(120)은 전도성 기판 또는 비전도성 기판으로 구성될 수 있다. 또한, 열전도도가 우수한 실리콘 웨이퍼 또는 AlN 세라믹 기판 등을 이용하여 형성될 수도 있다. 또한, 상기 서브마운트(submount) 기판(120)은 인쇄회로기판(PCB: Printed Circuit Board)으로 대체될 수도 있다. 이러한 상기 서브마운트 기판(120)은 다수의 발광소자 칩이 실장되어 광원이나 표시기 등으로 사용될 수 있다.
또한, 상기 서브마운트 기판(120)은 ESD(Electric Static Discharge)나 EOS(Electrical Over Stress)로부터 상기 발광소자 칩을 보호하기 위해 제너다이오드가 배치될 수 있다.
상기 서브마운트(submount) 기판(120)에는 상기 발광소자 칩에 형성된 상기 p형 및 n형 전극(115,117)과 대향되는 p형 및 n형 전극패드(121,125)가 형성될 수 있다.
구체적으로, 상기 p형 전극(115)과 대향되는 상기 서브마운트 기판(120) 상의 소정 영역에 상기 p형 전극패드(121)가 형성되고, 상기 n형 전극(117)과 대향되는 상기 서브마운트 기판(120) 상의 소정 영역에 상기 보호층(passivation layer)(124)이 형성될 수 있다. 이때, 상기 p형 전극패드(121)과 상기 보호층(passivation layer)(124)은 상기 서브마운트 기판(120) 상에서 소정 거리를 두고 이격된 상태로 배치되어 있다.
상기 보호층(passivation layer)(124) 상에는 상기 n형 전극패드(125)가 상기 n형 전극(117)과 대향 배치될 수 있다. 즉, 상기 보호층(passivation layer)(124)은 상기 서브마운트 기판(120)과 상기 n형 전극패드(125) 사이에 배치될 수 있다.
상기 보호층(passivation layer)(124)은 p형 및 n형 전극을 구분하기 위하여 형성되며, SiO2, SiNx와 같은 산화막을 사용하여 형성될 수 있다. 하지만, 상기 보호층(passivation layer)(124)은 Si과 같은 전도성 기판에 비하여 열전도도가 낮기 때문에 열저항(chip-submount-PKG)이 큰 단점이 있다.
이에 따라, 본 실시 예에서는 도 1과 같이, LED 구조에서 열이 발생하는 PN 접합 부분의 p형 전극패드(121) 영역에만 실질적으로 보호층(passivation layer)을 부분적으로 제거함으로써, 열저항을 낮출 수 있다. 본 실시예에서는, 실질적으로 n형 전극패드(125) 영역에만 보호층이 존재함으로써, 보호층의 기능을 유지하면서, 전체적으로 열저항을 낮출 수 있다. 또한, 보호층은 오로지 n형 전극패드(121) 영역에만 존재하는 경우 뿐만 아니라, 실질적으로는 n형 전극패드(125) 영역에만 존재하고, p형 전극패드(121) 영역에는 실질적으로 존재하지 않는 경우도 본 실시예의 개념에 포함된다.
계속해서, 상기 p형 전극패드(121) 상에는 상기 제 3 기저금속(UBM)층(122)이 상기 제 1 기저금속(UBM)층(116)과 대향되게 배치될 수 있다. 그리고, 상기 n형 전극패드(125) 상에는 상기 제 4 기저금속(UBM)층(126)이 상기 제 2 기저금속(UBM)층(118)과 대향되게 배치될 수 있다.
여기서, 상기 제 3 및 제 4 기저금속(UBM)층(122,126)은 상기 제 1 또는 제 2 솔더범퍼(soler bumper)(123,127)가 상기 p형 또는 n형 전극(121,125)을 통해 상기 서브마운트 기판(120)으로 확산되는 것을 방지하는 역할을 하고, 또한 상기 p형 또는 n형 전극(121,125)과 상기 제 1 또는 제 2 솔더범퍼(soler bumper)(123,127)와의 접착력을 강화시키는 역할을 한다.
이를 위해, 상기 제 3 및 제 4 기저금속(UBM)층(122,126)은, 상기 p형 또는 n형 전극(121,125)과의 접착력을 강화시키기 위한 제 1 접착층(미도시)과, 상기 제 1 또는 제 2 솔더범퍼(123,127)가 상기 서브마운트 기판(120)으로 확산되는 것을 방지하기 위한 확산 방지층(미도시)과, 상기 제 1 또는 제 2 솔더범퍼(123,127)와의 접착력을 강화시키기 위한 제 2 접착층(미도시)으로 구성될 수 있다. 여기서, 상기 제 1 접착층은 크롬(Cr), 티타늄(Ti)을 포함한 금속 중 하나로 구성될 수 있고, 상기 확산 방지층은 구리(Cu), 텅스텐(W)을 포함한 금속 중 하나로 구성될 수 있고, 제 2 접착층은 금(Au), 니켈(Ni)을 포함한 금속 중 하나로 구성될 수 있다.
상기 질화물 발광장치(100)는, 상기 발광소자 칩과 상기 서브마운트 기판(120)을 하나로 접착시키기 위하여, 상기 발광소자 칩 측의 상기 제 1 기저금속(UBM)층(116)과 상기 서브마운트 기판(120) 측의 상기 제 3 기저금속(UBM)층(122) 사이에 제 1 솔더범퍼(soler bumper)(123)가 형성되어 있다. 그리고, 상기 발광소자 칩 측의 상기 제 2 기저금속(UBM)층(118)과 상기 서브마운트 기판(120) 측의 상기 제 4 기저금속(UBM)층(126) 사이에 제 2 솔더범퍼(soler bumper)(127)가 형성되어 있다.
상기 제 1 및 제 2 솔더범퍼(123,127)는 상기 제 1 내지 제 4 기저금속(UBM)층(116,118,122,126)을 통하여 상기 발광소자 칩과 상기 서브마운트 기판(120) 사이에 전기적 접촉을 시키면서 상기 발광소자 칩으로부터 발생되는 열을 방열하기 위한 통로로 제공된다.
상기 제 1 및 제 2 솔더범퍼(123,127)는 일반적으로 납(Pb)과 주석(Sn)이 주성분으로 하는 도전성 금속으로 구성될 수 있으며, 상기 제 1 기저금속(UBM)층(116)과 상기 제 3 기저금속(UBM)층(122) 사이와, 상기 제 2 기저금속(UBM)층(118)과 상기 제 4 기저금속(UBM)층(126) 사이를 플립칩본딩시키게 된다.
상기 구성을 갖는 제 1 실시 예의 질화물 발광장치(100)는, 열이 발생하는 pn접합 부분의 p형 전극패드(PAD) 영역에만 보호층(passivation layer)을 부분적으로 제거하여 열방출을 용이하게 함으로써, 열저항을 낮출 수 있다.
제 2 실시 예
도 2는 제 2 실시 예에 의한 질화물 발광장치를 개략적으로 나타낸 단면도이다.
상기 질화물 발광장치(200)는 도 2에 도시된 바와 같이, 제 1 실시 예(도 1)의 질화물 발광장치(100)에서, 상기 서브마운트(submount) 기판(120) 하부에 하부전극(210)을 추가 배치한 구조이다. 여기서, 상기 하부전극(210)은 상기 p형 전극패드(121)에 전원 공급을 위해 연결되는 와이어(wire)(미도시)를 제거하기 위해 구성된 것으로, 상기 p형 전극패드(121)와 전도성페이스트(paste)를 이용하여 다이본딩(die bonding)으로 접속될 수 있다. 이때, 상기 서브마운트(submount) 기판(120)은 실리콘(Si) 기판과 같은 전도성 기판으로 구성되어야 한다.
이와 같이, 상기 하부전극(210)를 활용하면 상기 p형 전극패드(121)에 연결되는 와이어(wire)의 제거가 가능하여, 상기 p형 전극패드(121)와 상기 n형 전극패드(125)에 전원 공급을 위한 와이어(wire)의 하나를 제거할 수 있다.
제 3 실시 예
도 3은 제 3 실시 예에 의한 질화물 발광장치를 개략적으로 나타낸 단면도이다.
상기 질화물 발광장치(300)는 도 3에 도시된 바와 같이, 기판(310)과, 상기 기판(310) 상에 n형 질화물 반도체층(311), 활성층(312), p형 질화물 반도체층(313)이 순차적으로 적층된 다층박막(314)과, 상기 p형 질화물 반도체층(313) 상에 형성된 p형 전극(315)과, 상기 n형 질화물 반도체층(311) 상에 형성된 n형 전극(317)을 포함한 발광소자 칩을 포함하고 있다. 또한, 상기 p형 전극(315) 상에 형성된 제 1 기저금속(UBM: Under Bumper Metalization)층(316)과, 상기 n형 전극(317) 상에 형성된 제 2 기저금속(UBM)층(318)과, 서브마운트(submount) 기판(320)과, 상기 서브마운트 기판(320) 상의 소정 영역에 각각 패턴 형성된 보호층(passivation layer)(321) 및 n형 전극패드(325)와, 상기 보호층(passivation layer)(321) 상에 형성된 p형 전극패드(322)와, 상기 p형 전극패드(322) 상에 형성된 제 3 기저금속(UBM)층(323)과, 상기 제 1 및 제 3 기저금속(UBM)층(316,323) 사이에 형성된 제 1 솔더범퍼(soler bumper)(324)와, 상기 n형 전극패드(325) 상에 형성된 제 4 기저금속(UBM)층(326)과, 상기 제 2 및 제 4 기저금속(UBM)층(318,326) 사이에 형성된 제 2 솔더범퍼(soler bumper)(327)를 포함하고 있다.
여기서, 상기 발광소자 칩은 상기 제 1 실시 예(도 1)의 발광소자 칩과 동일한 구성에 대해서는 도면부호만 다르게 기재되어 있다. 따라서, 여기서는 동일한 구성에 대한 상세한 설명은 생략하기로 한다.
상기 발광소자 칩의 p형 전극(315) 상에는 상기 제 1 기저금속(UBM)층(316)이 형성되고, 상기 n형 전극(317) 상에는 상기 제 2 기저금속(UBM)층(318)이 형성되어 있다.
여기서, 상기 제 1 기저금속(UBM)층(316)은 상기 제 1 솔더범퍼(soler bumper)(324)가 상기 p형 전극(315)을 통해 상기 다중박막(314), 즉 상기 p형 질화물 반도체층(313), 상기 활성층(312) 및 상기 n형 질화물 반도체층(311)으로 확산되어 상기 발광소자 칩이 파괴되는 것을 방지하는 역할을 하고, 또한 상기 p형 전극(315)과 상기 제 1 솔더범퍼(soler bumper)(324)와의 접착력을 강화시키는 역할을 한다.
그리고, 상기 제 2 기저금속(UBM)층(318)은 상기 제 2 솔더범퍼(solerbumper)(327)가 상기 n형 전극(317)을 통해 상기 n형 질화물 반도체층(311)으로 확산되어 상기 발광소자 칩이 파괴되는 것을 방지하는 역할을 하고, 또한 상기 n형 전극(317)과 상기 제 2 솔더범퍼(soler bumper)(327)와의 접착력을 강화시키는 역할을 한다.
이를 위해, 상기 제 1 및 제 2 기저금속(UBM)층(316,318)은, 상기 p형 전극(315) 또는 상기 n형 전극(317)과의 접착력을 강화시키기 위한 제 1 접착층(미도시)과, 상기 제 1 또는 제 2 솔더범퍼(324,327)가 상기 발광소자 칩으로 확산되는 것을 방지하기 위한 확산 방지층(미도시)과, 상기 제 1 또는 제 2 솔더범퍼(324,327)와의 접착력을 강화시키기 위한 제 2 접착층(미도시)으로 구성될 수 있다. 여기서, 상기 제 1 접착층은 크롬(Cr), 티타늄(Ti)을 포함한 금속 중 하나로 구성될 수 있고, 상기 확산 방지층은 구리(Cu), 텅스텐(W)을 포함한 금속 중 하나로 구성될 수 있고, 제 2 접착층은 금(Au), 니켈(Ni)을 포함한 금속 중 하나로 구성될 수 있다.
계속해서, 상기 서브마운트(submount) 기판(320)은 전도성 기판 또는 비전도성 기판으로 구성될 수 있다. 또한, 열전도도가 우수한 실리콘 웨이퍼 또는 AlN 세라믹 기판 등을 이용하여 형성될 수도 있다. 또한, 상기 서브마운트(submount) 기판(320)은 인쇄회로기판(PCB: Printed Circuit Board)으로 대체될 수도 있다. 이러한 상기 서브마운트 기판(320)은 다수의 발광소자 칩이 실장되어 광원이나 표시기 등으로 사용될 수 있다.
또한, 상기 서브마운트 기판(320)은 ESD(Electric Static Discharge)나 EOS(Electrical Over Stress)로부터 상기 발광소자 칩을 보호하기 위해 제너다이오드가 배치될 수 있다.
상기 서브마운트(submount) 기판(320)에는 상기 발광소자 칩에 형성된 상기 p형 및 n형 전극(315,317)과 대향되는 p형 및 n형 전극패드(322,325)가 형성될 수 있다.
구체적으로, 상기 p형 전극(315)과 대향되는 상기 서브마운트 기판(320) 상의 소정 영역에 상기 보호층(passivation layer)(321)이 형성되고, 상기 보호층(passivation layer)(321) 상에 상기 p형 전극패드(322)이 형성될 수 있다. 즉, 상기 보호층(passivation layer)(321)은 상기 서브마운트 기판(320)과 상기 p형 전극패드(322) 사이에 배치될 수 있다. 그리고, 상기 n형 전극(317)과 대향되는 상기 서브마운트 기판(320) 상에 상기 보호층(passivation layer)(321)과 소정 거리를 두고 상기 n형 전극패드(325)가 형성될 수 있다.
상기 보호층(passivation layer)(321)은 p형 및 n형 전극을 구분하기 위하여 형성되며, SiO2, SiNx와 같은 산화막을 사용하여 형성될 수 있다. 하지만, 상기 보호층(passivation layer)(321)은 Si과 같은 전도성 기판에 비하여 열전도도가 낮기 때문에 열저항(chip-submount-PKG)이 큰 단점이 있다.
이에 따라, 본 실시 예에서는 도 3과 같이, LED 구조에서 열이 발생하는 PN 접합 부분의 n형 전극패드(325) 영역에만 보호층(passivation layer)을 부분적으로 제거함으로써, 열저항을 낮출 수 있다.
계속해서, 상기 p형 전극패드(322) 상에는 상기 제 3 기저금속(UBM)층(323)이 상기 제 1 기저금속(UBM)층(316)과 대향되게 배치될 수 있다. 그리고, 상기 n형 전극패드(325) 상에는 상기 제 4 기저금속(UBM)층(326)이 상기 제 2 기저금속(UBM)층(318)과 대향되게 배치될 수 있다.
여기서, 상기 제 3 및 제 4 기저금속(UBM)층(323,326)은 상기 제 1 또는 제 2 솔더범퍼(soler bumper)(324,327)가 상기 p형 또는 n형 전극(322,325)을 통해 상기 서브마운트 기판(320)으로 확산되는 것을 방지하는 역할을 하고, 또한 상기 p형 또는 n형 전극(322,325)과 상기 제 1 또는 제 2 솔더범퍼(soler bumper)(324,327)와의 접착력을 강화시키는 역할을 한다.
이를 위해, 상기 제 3 및 제 4 기저금속(UBM)층(323,326)은, 상기 p형 또는 n형 전극(322,325)과의 접착력을 강화시키기 위한 제 1 접착층(미도시)과, 상기 제 1 또는 제 2 솔더범퍼(324,327)가 상기 서브마운트 기판(320)으로 확산되는 것을 방지하기 위한 확산 방지층(미도시)과, 상기 제 1 또는 제 2 솔더범퍼(324,327)와의 접착력을 강화시키기 위한 제 2 접착층(미도시)으로 구성될 수 있다. 여기서, 상기 제 1 접착층은 크롬(Cr), 티타늄(Ti)을 포함한 금속 중 하나로 구성될 수 있고, 상기 확산 방지층은 구리(Cu), 텅스텐(W)을 포함한 금속 중 하나로 구성될 수 있고, 제 2 접착층은 금(Au), 니켈(Ni)을 포함한 금속 중 하나로 구성될 수 있다.
상기 질화물 발광장치(300)는, 상기 발광소자 칩과 상기 서브마운트 기판(320)을 하나로 접착시키기 위하여, 상기 발광소자 칩 측의 상기 제 1 기저금속(UBM)층(316)과 상기 서브마운트 기판(120) 측의 상기 제 3 기저금속(UBM)층(323) 사이에 제 1 솔더범퍼(soler bumper)(324)가 형성되어 있다. 그리고, 상기 발광소자 칩 측의 상기 제 2 기저금속(UBM)층(318)과 상기 서브마운트 기판(320) 측의 상기 제 4 기저금속(UBM)층(326) 사이에 제 2 솔더범퍼(soler bumper)(327)가 형성되어 있다.
상기 제 1 및 제 2 솔더범퍼(324,327)는 상기 제 1 내지 제 4 기저금속(UBM)층(316,318,323,326)을 통하여 상기 발광소자 칩과 상기 서브마운트 기판(320) 사이에 전기적 접촉을 시키면서 상기 발광소자 칩으로부터 발생되는 열을 방열하기 위한 통로로 제공된다.
상기 제 1 및 제 2 솔더범퍼(324,327)는 일반적으로 납(Pb)과 주석(Sn)이 주성분으로 하는 도전성 금속으로 구성될 수 있으며, 상기 제 1 기저금속(UBM)층(316)과 상기 제 3 기저금속(UBM)층(323) 사이와, 상기 제 2 기저금속(UBM)층(318)과 상기 제 4 기저금속(UBM)층(326) 사이를 플립칩본딩시키게 된다.
상기 구성을 갖는 제 3 실시 예의 질화물 발광장치(300)는, 열이 발생하는 pn접합 부분의 n형 전극패드(PAD) 영역에만 보호층(passivation layer)을 부분적으로 제거하여 열방출을 용이하게 함으로써, 열저항을 낮출 수 있다.
제 4 실시 예
도 4는 제 4 실시 예에 의한 질화물 발광장치를 개략적으로 나타낸 단면도이다.
상기 질화물 발광장치(400)는 도 4에 도시된 바와 같이, 제 3 실시 예(도 3)의 질화물 발광장치(300)에서, 상기 서브마운트(submount) 기판(320) 하부에 하부전극(410)을 추가 배치한 구조이다. 여기서, 상기 하부전극(410)은 상기 n형 전극패드(325)에 전원 공급을 위해 연결되는 와이어(wire)(미도시)를 제거하기 위해 구성된 것으로, 상기 n형 전극패드(325)와 전도성페이스트(paste)를 이용하여 다이본딩(die bonding)으로 접속될 수 있다. 이때, 상기 서브마운트(submount) 기판(320)은 실리콘(Si) 기판과 같은 전도성 기판으로 구성되어야 한다.
이와 같이, 상기 하부전극(410)를 활용하면 상기 n형 전극패드(325)에 연결되는 와이어(wire)의 제거가 가능하여, 상기 n형 전극패드(325)와 상기 p형 전극패드(322)에 전원 공급을 위한 와이어(wire)의 하나를 제거할 수 있다.
상술한 바와 같이, 실시 예에 따른 질화물 발광장치는, 열이 발생하는 pn접합 부분의 패드(PAD) 영역에만 보호층(passivation layer)을 부분적으로 제거하여 열방출을 용이하게 함으로써, 본 발명의 기술적 과제를 해결할 수가 있다. 또한, 서브마운트(submount) 기판 하부에 하부전극을 배치하여 p형 전극패드의 와이어(wire)를 제거함으로써, 본 발명의 기술적 과제를 해결할 수가 있다.
본 실시 예에서는 pn 접합 구조의 발광소자를 예를 들고 있으나, pnp 또는 npn 접합 구조의 발광소자들로 형성된 발광소자 칩도 실장될 수 있다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
실시 예에 의한 질화물 발광장치는 조명 모듈, 조명 장치, 백라이트유니트(Back Light Unit: BLU), 반도체 장치 등에 적용할 수 있다.
100 : 질화물 발광장치
110 : 기판 111 : n형 질화물 반도체층
112 :활성층 113 : p형 질화물 반도체층
114 : 다층박막 115 : p형 전극
116 : 제 1 기저금속(UBM: Under Bumper Metalization)층
117 : n형 전극 118 : 제 2 기저금속(UBM)층
120 :서브마운트(submount) 기판
121 : p형 전극패드 122 : 제 3 기저금속(UBM)층
123 : 제 1 솔더범퍼(soler bumper)
124 :보호층(passivation layer)
125 : n형 전극패드 126 : 제 4 기저금속(UBM)층
127 : 제 2 솔더범퍼(soler bumper)
200 : 질화물 발광장치
210 : 하부전극
300 : 질화물 발광장치
310 : 기판 311 : n형 질화물 반도체층
312 :활성층 313 : p형 질화물 반도체층
314 : 다층박막 315 : p형 전극
316 : 제 1 기저금속(UBM: Under Bumper Metalization)층
317 : n형 전극 318 : 제 2 기저금속(UBM)층
320 :서브마운트(submount) 기판
321 : p형 전극패드
322 :제 3 기저금속(UBM)층 323 : 제 1 솔더범퍼(soler bumper)
324 :보호층(passivation layer)
325 : n형 전극패드 326 : 제 4 기저금속(UBM)층
327 : 제 2 솔더범퍼(soler bumper)
400 : 질화물 발광장치
410 : 하부전극

Claims (13)

  1. 제 1 및 제 2 전극이 배치된 발광소자 칩;
    상기 발광소자 칩 아래에 배치된 서브마운트 기판;
    상기 서브마운트 기판 상에 배치된 제 1 전극패드;
    상기 제 1 전극패드와 소정 거리를 두고 상기 서브마운트 기판 상에 배치된 보호층;
    상기 보호층 상에 배치된 제 2 전극패드;
    상기 제 1 및 제 2 전극 상에 각각 형성된 제 1 및 제 2 기저금속(UBM)층;
    상기 제 1 및 제 2 전극패드 상에 각각 형성된 제 3 및 제 4 기저금속(UBM)층;
    상기 제 1 기저금속(UBM)층과 상기 제 3 기저금속(UBM)층 사이에 배치된 제 1 솔더범퍼; 및
    상기 제 2 기저금속(UBM)층과 상기 제 4 기저금속(UBM)층 사이에 배치된 제 2 솔더범퍼;
    를 포함하는 질화물 발광장치.
  2. 제 1 항에 있어서,
    상기 보호층은 상기 제2 전극패드의 하부와 접촉하는 질화물 발광장치.
  3. 제 1 항에 있어서,
    상기 제 1 전극은 p형 전극이고,
    상기 제 2 전극은 n형 전극이며,
    상기 제 1 전극패드는 p형 전극패드고,
    상기 제 2 전극패드는 n형 전극패드인 질화물 발광장치.
  4. 제 1 항에 있어서,
    상기 발광소자 칩은,
    단일 또는 복수의 발광소자를 가지며,
    상기 발광소자는 pn 접합 구조, pnp 접합 구조, npn 접합 구조 중 적어도 하나 이상을 갖는 질화물 발광장치.
  5. 제 1 항에 있어서,
    상기 발광소자 칩은,
    기판;
    상기 기판 상에 적층된 제 1 질화물 반도체층;
    상기 제 1 질화물 반도체층 상에 적층된 활성층;
    상기 활성층 상에 적층된 제 2 질화물 반도체층;
    상기 제 2 질화물 반도체층 상에 형성된 상기 제 2 전극; 및
    상기 제 1 질화물 반도체층 상에 형성된 상기 제 1 전극;
    을 포함하는 질화물 발광장치.
  6. 제 5 항에 있어서,
    상기 발광소자 칩은,
    상기 제 1 질화물 반도체층의 일부가 노출되도록 상기 활성층과 상기 제 2 질화물 반도체층이 식각된 상기 제 1 질화물 반도체층 상에 상기 제 1 전극이 형성된 질화물 발광장치.
  7. 제 5 항에 있어서,
    상기 제 1 질화물 반도체층은 n형 질화물 반도체층이고,
    상기 제 2 질화물 반도체층은 p형 질화물 반도체층이며,
    상기 제 1 전극은 n형 전극이고,
    상기 제 2 전극은 p형 전극인 질화물 발광장치.
  8. 제 5 항에 있어서,
    상기 기판은, 사파이어, 징크옥사이드(zinc oxide, ZnO), 갈륨나이트라이드(gallium nitride, GaN), 실리콘 카바이드(silicon carbide, SiC), 알루미늄 나이트라이드(AlN) 중 어느 하나로 구성되고,
    상기 서브마운트 기판은, 전도성 기판 또는 비전도성 기판으로 구성된 질화물 발광장치.
  9. 제 1 항에 있어서,
    상기 질화물 발광장치는,
    상기 서브마운트 기판의 하부에 형성되며, 상기 제 1 전극패드와 전도성페이스트(paste)를 이용하여 다이본딩(die bonding)으로 접속된 하부전극을 더 포함하는 질화물 발광장치.
  10. 제 1 항에 있어서,
    상기 질화물 발광장치는,
    상기 서브마운트 기판과 상기 제 1 전극패드 및 상기 보호층 사이에 배치된 절연층을 더 포함하는 질화물 발광장치.
  11. 제 1 및 제 2 전극이 배치된 발광소자 칩;
    상기 발광소자 칩 아래에 배치된 서브마운트 기판;
    상기 서브마운트 기판 상에 배치된 제 1 전극패드;
    상기 제 1 전극패드와 소정 거리를 두고 상기 서브마운트 기판 상에 배치된 보호층;
    상기 보호층 상에 배치된 제 2 전극패드; 및
    상기 발광소자 칩의 제 1 및 제 2 전극과 상기 서브마운트 기판의 제 1 및 제 2 전극패드 사이를 각각 플립칩본딩시키는 제 1 및 제 2 솔더범퍼;를 포함하며,
    상기 발광소자 칩은,
    기판;
    상기 기판 상에 제 1 질화물 반도체층, 활성층, 제 2 질화물 반도체층이 순차적으로 적층된 다층박막;
    상기 제 2 질화물 반도체층 상에 형성된 상기 제 1 전극; 및
    상기 제 1 질화물 반도체층 상에 형성된 상기 제 2 전극;
    을 포함하는 질화물 발광장치.
  12. 제 11 항에 있어서,
    상기 보호층은 상기 제2 전극패드의 하부와 접촉하는 질화물 발광장치.
  13. 제 11 항에 있어서,
    상기 제 1 질화물 반도체층은 n형 질화물 반도체층이고,
    상기 제 2 질화물 반도체층은 p형 질화물 반도체층이며,
    상기 제 1 전극은 n형 전극이고,
    상기 제 2 전극은 p형 전극이며,
    상기 제 1 전극패드는 n형 전극패드이고,
    상기 제 2 전극패드는 p형 전극패드인 질화물 발광장치.

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