KR20190013594A - 도전성 기판, 전자 장치 및 표시 장치의 제조 방법 - Google Patents

도전성 기판, 전자 장치 및 표시 장치의 제조 방법 Download PDF

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KR20190013594A
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스스무 타니구치
아키코 세키
아츠시 사토
유헤이 호리카와
마코토 오리카사
히사유키 아베
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티디케이가부시기가이샤
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    • C23C18/00—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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Abstract

기재 및 기재의 한쪽의 주면측에 마련된 도전 패턴을 갖는 도전성 기판을 제조하는 방법이 개시된다. 상기 방법은, 임프린트법에 의해, 하지층이 노출된 바닥면과 트렌치 형성층의 표면을 포함하는 측면을 갖는 트렌치를 형성시키는 공정과, 트렌치의 바닥면에 노출된 하지층으로부터 금속 도금을 성장시켜, 그에 의해 도전 패턴층을 형성시키는 공정을 갖춘다.

Description

도전성 기판, 전자 장치 및 표시 장치의 제조 방법{METHOD OF PRODUCING ELECTROCONDUCTIVE SUBSTRATE, ELECTRONIC DEVICE AND DISPLAY DEVICE}
본 발명은, 도전성 기판, 전자 장치 및 표시 장치의 제조 방법에 관한 것이다.
터치 패널 또는 디스플레이의 표면에는, 투명성과 도전성을 갖는 도전성 기판이 탑재된 투명 안테나가 실장되는 경우가 있다. 작금, 터치 패널 및 디스플레이가 대형화, 다양화함에 따라, 도전성 기판에는, 높은 투명성과 도전성과 더불어, 플렉서블성이 요구되게 되었다. 종래의 도전성 기판은, 예를 들어, ITO, 금속박, 또는, 도전성 나노 와이어를 함유하는 수지에 의해 형성된, 미세한 패턴을 형성하고 있는 도전 패턴층을 투명 기재 위에 갖는다.
하지만, ITO 또는 도전성 나노 와이어는 고가의 재료이다. 또한, 미세한 도전 패턴층을 기재 위에 형성하는 방법으로서는 에칭이 일반적이지만, 에칭에 의한 방법은, 노광 공정, 현상 공정, 에칭 공정, 및 박리 공정과 같은 공정이 필요하여, 공정수가 많다. 이러한 이유에 의해, 저비용으로 도전성 기판을 작성하는 것에는 한계가 있었다.
저비용으로 도전성 기판을 제조하는 방법으로서, 일본 공개특허공보 특개2016-164694호에는, 수지제의 투명 기재 위에 트렌치를 형성시켜서, 구리 등의 도전성 재료를 투명 기재 전면에 증착법 또는 스퍼터법에 의해 충전시키고, 트렌치 내부 이외의 도전성 재료를 에칭으로 제거해서 도전층을 형성시키는 방법이 개시되어 있다. 한편, 국제공개 제2014/153895호에는, 수지제의 투명 기재 위에 트렌치를 형성시켜서, 트렌치 내부에 도전성 재료를 충전시키는 방법이 개시되어 있다.
하지만, 트렌치를 충전하는 도전 패턴층을 갖는 종래의 도전성 기판은, 반복해서 굴곡되었을 때에, 도전층의 박리가 생기거나, 도전성이 저하되거나 하는 경우가 있다는 문제를 갖고 있었다.
본 발명은, 트렌치를 충전하는 도전 패턴층을 갖고, 굴곡에 의한 도전 패턴층의 박리 및 도전성의 저하가 억제된 도전성 기판의 제조를 가능하게 하는 방법, 및 이 도전성 기판을 사용한 전자 장치 및 표시 장치를 제조하는 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 측면은, 기재 및 기재의 한쪽의 주면측에 마련된 도전 패턴층을 갖는 도전성 기판을 제조하는 방법을 제공한다.
제 1 형태에 따른 도전성 기판을 제조하는 방법은, 기재 위에 형성된 하지층 위에 형성된 트렌치 형성층에 볼록부를 갖는 몰드를 밀어 넣는 것을 포함하는 임프린트법에 의해, 하지층이 노출된 바닥면과 트렌치 형성층의 표면을 포함하는 측면을 갖는 트렌치를 형성시키는 공정과, 트렌치의 바닥면에 노출된 하지층으로부터 금속 도금을 성장시켜, 그에 의해 금속 도금을 포함하고 트렌치를 충전하는 도전 패턴층을 형성시키는 공정을 갖춘다.
제 2 형태에 따른 도전성 기판을 제조하는 방법은, 기재 위에 형성된 하지층 위에 형성된 트렌치 형성층에 볼록부를 갖는 몰드를 밀어 넣는 것을 포함하는 임프린트법에 의해, 하지층이 노출된 바닥면과 트렌치 형성층의 표면을 포함하는 측면을 갖는 트렌치를 형성시키는 공정과, 트렌치의 바닥면에 노출된 하지층에 촉매를 흡착시키는 공정과, 촉매가 흡착한 하지층으로부터 금속 도금을 성장시켜, 그에 의해 금속 도금을 포함하고 트렌치를 충전하는 도전 패턴층을 형성시키는 공정을 갖춘다.
제 1 형태 및 제 2 형태에 있어서, 도전 패턴층의 측면 중 적어도 일부와 상기 트렌치의 측면과의 사이에 간극이 형성되도록, 금속 도금을 성장시키는 것이 바람직하다.
제 1 형태 및 제 2 형태에 따른 방법은, 도전 패턴층의, 트렌치의 바닥면과는 반대측의 면을 포함하는 표면의 적어도 일부를 흑화시키는 공정을 추가로 갖추고 있어도 좋다.
제 1 형태 및 제 2 형태에 따른 방법은, 트렌치 형성층 및 도전 패턴층의 기재와는 반대측의 면의 적어도 일부를 덮는 보호막을 형성시키는 공정을 추가로 갖추고 있어도 좋다.
도전 패턴층은, 메시상의 패턴을 갖고 있어도 좋다.
본 발명의 다른 일 측면은, 기재 및 기재의 한쪽의 주면측에 마련된 도전 패턴층을 갖는 도전성 기판과, 전자 부품을 구비하는 전자 장치를 제조하는 방법을 제공한다.
본 발명의 다른 일 측면은, 기재 및 기재의 한쪽의 주면측에 마련된 도전 패턴층을 갖는 도전성 기판과, 발광 소자를 구비하는 표시 장치를 제조하는 방법을 제공한다.
일 형태에 따른 전자 장치를 제조하는 방법 및 표시 장치를 제조하는 방법은, 상술한 방법에 의해 얻어진 도전성 기판에 발광 소자를 실장하는 공정을 갖춘다.
도 1은, 제 1 실시형태에 따른 도전성 기판을 제조하는 방법을 모식적으로 나타내는 단면도이다.
도 2는, A는 일 실시형태에 따른 도전성 기판을 나타내는 부분 확대도이며, B는 종래의 도전성 기판의 일례를 나타내는 부분 확대도이다.
도 3은, 제 2 실시형태에 따른 도전성 기판을 제조하는 방법을 모식적으로 나타내는 단면도이다.
도 4는, 표시 장치를 제조하는 방법의 일 실시형태를 모식적으로 나타내는 단면도이다.
도 5는, 표시 장치를 제조하는 방법의 다른 실시형태를 모식적으로 나타내는 단면도이다.
도 6은, 도 5에 나타내는 방법의 변형예를 모식적으로 나타내는 단면도이다.
도 7은, 도 4 내지 6에 나타내는 방법에 의해 얻어지는 표시 장치의 요부를 모식적으로 나타내는 평면도이다.
도 8은, 종래의 도전성 기판의 제조 방법을 나타내는 공정도이다.
도 9는, 내굴곡성 시험기의 개략도이다.
이하, 도면을 적절히 참조하면서, 본 발명의 실시형태에 대하여 설명한다. 단, 본 발명은 이하의 실시형태에 한정되는 것은 아니다.
[제 1 실시형태]
도 1은, 제 1 실시형태에 따른 도전성 기판(1A)을 제조하는 방법을 모식적으로 나타내는 단면도이다. 본 실시형태에 따른 방법에서는, 우선, 도 1A에 나타내는 바와 같이, 필름상의 기재(2)의 한쪽의 주면(2a) 위에, 촉매를 함유하는 하지층(3)을 형성시킨다. 도 1A의 공정은, 기재(2) 및 기재(2) 위에 형성된 하지층(3)을 구비한 적층체를 준비하는 공정이라도 좋다.
기재(2)는, 투명 기재, 특히 투명 수지 필름인 것이 바람직하다. 투명 수지 필름은, 예를 들어, 폴리에틸렌테레프탈레이트(PET), 폴리카보네이트(PC), 폴리에틸렌나프탈레이트(PEN), 사이클로올레핀 중합체(COP), 또는 폴리이미드(PI)의 필름이라도 좋다. 혹은, 기재(2)는, 유리 기판, 또는 Si 웨이퍼 등이라도 좋다.
기재(2)의 두께는, 10㎛ 이상, 20㎛ 이상, 또는 35㎛ 이상라도 좋고, 또한, 500㎛ 이하, 200㎛ 이하, 또는 100㎛ 이하라도 좋다.
하지층(3)은 촉매 및 수지를 함유한다. 수지는, 경화성 수지라도 좋고, 그 예로서는, 아미노 수지, 시아네이트 수지, 이소시아네이트 수지, 폴리이미드 수지, 에폭시 수지, 옥세탄 수지, 폴리에스테르, 알릴 수지, 페놀 수지, 벤조옥사진 수지, 자일렌 수지, 케톤 수지, 푸란 수지, COPNA 수지, 규소 수지, 디클로펜타디엔 수지, 벤조사이클로부텐 수지, 에피술피드 수지, 엔-티올 수지, 폴리아조메틴 수지, 폴리비닐벤질에테르 화합물, 아세나프틸렌, 및 불포화 이중 결합이나, 환상 에테르, 비닐 에테르 등의 자외선으로 중합 반응을 일으키는 관능기를 포함하는 자외선 경화 수지 등을 들 수 있다.
하지층(3)에 포함되는 촉매는, 바람직하게는 무전해 도금 촉매이다. 무전해 도금 촉매는, Pd, Cu, Ni, Co, Au, Ag, Pd, Rh, Pt, In, 및 Sn으로부터 선택되는 금속이라도 좋고, 바람직하게는 Pd이다. 촉매는, 1종류 단독 혹은 2종류 이상의 조합이라도 좋다. 통상, 촉매는 촉매 입자로서 수지 중에 분산되어 있다.
하지층(3)에서의 촉매의 함유량은, 하지층 전량을 기준으로 하여, 3질량% 이상, 4질량% 이상, 또는 5질량% 이상이라도 좋고, 50질량% 이하, 40질량% 이하, 또는 25질량% 이하라도 좋다.
하지층(3)의 두께는, 10nm 이상, 20nm 이상, 또는 30nm 이상이라도 좋고, 500nm 이하, 300nm 이하, 또는 150nm 이하라도 좋다.
기재(2) 위에 하지층(3)을 형성하는 방법은, 특별히 제한되지 않지만, 예를 들어, 촉매, 수지 및 필요에 따라 용제를 함유하는 하지층 형성용의 경화성 수지 조성물을 기재(2)의 주면(2a) 위에 도공하고, 도막을 건조 및/또는 경화시키는 방법이라도 좋다. 도공은, 예를 들어 바 코터를 사용하여 행해진다.
이어서, 도 1B에 나타내는 바와 같이, 하지층(3)의 기재(2)와는 반대측의 면(3a) 위에 트렌치 형성층(4)을 형성시킨다. 도 1B의 공정은, 기재(2)와, 하지층(3)과, 트렌치 형성층(4)을 이 순으로 구비하는 적층체(5A)를 준비하는 공정이라도 좋다.
트렌치 형성층(4)은, 투명한 수지층인 것이 바람직하다. 또한, 트렌치 형성층(4)은, 미경화의 광경화성 또는 열경화성 수지를 포함하는 층이라도 좋다. 트렌치 형성층(4)을 구성하는 광경화성 수지 및 열경화성 수지의 예로서는, 아크릴 수지, 아미노 수지, 시아네이트 수지, 이소시아네이트 수지, 폴리이미드 수지, 에폭시 수지, 옥세탄 수지, 폴리에스테르, 알릴 수지, 페놀 수지, 벤조옥사진 수지, 자일렌 수지, 케톤 수지, 푸란 수지, COPNA 수지, 규소 수지, 디클로펜타디엔 수지, 벤조사이클로부텐 수지, 에피술피드 수지, 엔-티올 수지, 폴리아조메틴 수지, 폴리비닐벤질에테르 화합물, 아세나프틸렌, 및 불포화 이중 결합이나, 환상 에테르, 비닐 에테르 등의 자외선으로 중합 반응을 일으키는 관능기를 포함하는 자외선 경화 수지 등을 들 수 있다.
트렌치 형성층(4)의 굴절율(nd25)은, 도전성 기판의 투명성을 높이는 관점에서, 하지층(3)의 굴절율보다도 작은 것이 바람직하고, 예를 들어, 1.0 이상이라도 좋고, 또한, 1.7 이하, 1.6 이하, 또는 1.5 이하라도 좋다. 굴절율은, 반사 분광 막후계에 의해 측정할 수 있다.
이어서, 도 1C, 도 1D에 나타내는 바와 같이, 볼록부(7a)를 갖는 몰드(7)를 사용한 임프린트법에 의해 트렌치(홈부)(6)를 형성시킨다. 이 공정에서는, 소정의 형상의 볼록부(7a)를 갖는 몰드(7)를, 화살표 A로 나타내는 방향에 이동시킴으로써, 트렌치 형성층(4)에 밀어넣게 한다(도 1C). 볼록부(7a)의 선단이 하지층(3)에 도달할 때까지 몰드(7)가 밀어넣어져도 좋다. 그 상태에서, 트렌치 형성층(4)이 미경화의 광경화성 또는 열경화성 수지를 포함하는 층인 경우에는 이것을 경화시킨다. 트렌치 형성층(4)이 광경화성 수지를 포함하는 층인 경우, 자외선 등의 광을 조사함으로써, 트렌치 형성층(4)을 경화시킨다. 그 후, 몰드(7)를 떼어냄으로써, 몰드(7)의 볼록부(7a)의 형상이 반전된 형상을 갖는 트렌치(6)가 형성된다(도 1D).
도 1D에 나타내는 바와 같이, 트렌치(6)는, 하지층(3)이 노출되는 바닥면(6a)과, 바닥면(6a)을 둘러싸는 트렌치 형성층(4)의 표면을 포함하는, 대향하는 측면(6b, 6c)으로 형성되어 있다. 트렌치(6)는, 이후 공정에서 형성되는 도전 패턴층에 대응하는 패턴이 형성되도록, 하지층(3) 위에 연장되어 있다. 트렌치(6)의 바닥면(6a)에 하지층(3)을 노출시키기 위해, 몰드(7)를 떼어낸 후, 드라이 에칭 등의 에칭에 의해, 트렌치(6) 내의 하지층(3) 위에 잔존한 트렌치 형성층(4)을 제거해도 좋다.
몰드(7)는, 석영, Ni, 자외선 경화형 액상 실리콘 고무(PDMS) 등으로 형성되어 있어도 좋다. 몰드(7)의 볼록부(7a)의 형상, 즉, 몰드에 의해 형성되는 트렌치(6)의 형상은 특별히 한정되지 않고, 도 1D와 같이, 트렌치 형성층(4)의 하지층(3)과는 반대측의 표면(4a)으로부터 바닥면(6a)을 향해 트렌치(6)의 폭이 좁아지도록, 측면(6b, 6c)이 바닥면(6a)에 대하여 경사져 있어도 좋고, 측면(6b, 6c)이 바닥면(6a)에 대하여 수직이라도 좋다. 측면(6b, 6c)이 단차를 형성하고 있어도 좋다.
트렌치(6)의 폭 및 깊이는, 통상, 이후의 공정에서 형성되는 도전 패턴층의 폭 및 두께와 대응하도록 설정된다. 본 명세서에 있어서, 트렌치의 폭이란, 트렌치가 연장되는 방향과 수직인 방향에서의 최대폭을 말한다. 트렌치의 폭에 대한 트렌치의 깊이의 비가, 후술하는 도전 패턴층의 종횡비와 동일해도 좋다.
다음으로, 도 1E에 나타내는 바와 같이, 트렌치(6)를 충전하는 도전 패턴층(8)을 형성시킨다. 도전 패턴층(8)은, 하지층(3)으로부터 금속 도금을 성장시키는 무전해 도금법에 의해 형성되어도 좋다. 도전 패턴층(8)은, 단일의 금속 도금으로 이루어진 층이라도 좋고, 금속종이 다른 복수의 금속 도금으로 구성되어도 좋다. 예를 들어, 도전 패턴층(8)은, 하지층(3) 위에 형성된 금속 도금인 시드층과, 시드층의 하지층(3)과는 반대측의 면 위에 형성된 금속 도금인 1층 이상의 상부 금속 도금층을 갖고 있어도 좋다. 도전 패턴층(8)이 하지층을 기점으로 하여 형성되는 금속 도금인 것에 의해, 도전 패턴층(8)과 하지층(3)과의 높은 밀착성이 얻어진다. 이로써, 도전성 기판이 반복해서 굴곡되었을 때에, 도전 패턴층(8)의 하지층(3)으로부터의 박리가 억제되고, 또한, 양호한 도전성을 유지할 수 있다.
도전 패턴층(8)으로서의 금속 도금은, 예를 들어, 구리, 니켈, 코발트, 팔라듐, 은, 금, 백금 및 주석으로부터 선택되는 적어도 1종의 금속을 포함하고, 바람직하게는 구리를 포함한다. 도전 패턴층(8)은, 적절한 도전성이 유지되는 범위에서, 인 등의 비금속 원소를 추가로 포함하고 있어도 좋다.
도전 패턴층(8)이 시드층 및 상부 금속 도금층을 갖는 경우, 시드층을 구성하는 금속과 상부 금속 도금층을 구성하는 금속과는 동일해도 달라도 좋지만, 예를 들어, 시드층이 니켈을 포함하고, 상부 금속 도금층이 구리를 포함하고 있어도 좋다. 상부 금속 도금층이, 시드층 위에 형성된 구리 도금층과, 구리 도금층 위에 형성된, 금 또는 팔라듐을 포함하는 최상층으로 구성되어 있어도 좋다
트렌치(6)가 형성된 적층체(5A)를, 금속 이온을 함유하는 무전해 도금액에 침지시킴으로써, 하지층(3)에 함유되는 촉매를 기점으로 하여, 도전 패턴층(8)으로서의 금속 도금을 형성시킬 수 있다. 트렌치(6)를 충전하는 도전 패턴층(8)을 형성시킴으로써, 도전성 기판(1A)을 얻을 수 있다.
무전해 도금액은, 도전 패턴층(8)을 구성하는 금속의 이온을 포함한다. 무전해 도금액은, 인, 붕소, 철 등을 추가로 함유하고 있어도 좋다.
무전해 도금액에 적층체(5A)를 침지시킬 때의, 무전해 도금액의 온도는, 예를 들어, 40 내지 90℃라도 좋다. 또한 무전해 도금액의 침지 시간은, 도전 패턴층(8)의 두께 등에 따라 다르지만, 예를 들어 10 내지 30분이다.
도전 패턴층(8)은, 트렌치(6)에 대응하는 패턴이 형성되도록 하지층(3) 위에 연장되어 있다. 도전 패턴층(8)의 두께는, 트렌치 형성층(4)과의 두께와 실질적으로 일치하고 있어도 좋고, 도전 패턴층(8)의 두께의, 트렌치 형성층(4)의 두께에 대한 비가, 0.8 내지 1.2의 범위 내에 있어도 좋다.
도전 패턴층(8)의 폭은, 1㎛ 이상, 10㎛ 이상, 또는 20㎛ 이상이라도 좋고, 90㎛ 이하, 70㎛ 이하, 또는 30㎛ 이하라도 좋다. 본 명세서에 있어서, 도전 패턴층의 폭은, 도전 패턴층의 연장 방향에 수직인 방향에서의 최대폭을 말한다.
도전 패턴층(8)의 폭은, 도전성 기판의 투명성을 향상시키는 관점에서는, 0.3㎛ 이상, 0.5㎛ 이상, 또는 1.0㎛ 이상이라도 좋고, 5.0㎛ 이하, 4.0㎛ 이하, 또는 3.0㎛ 이하라도 좋다.
도전 패턴층(8)의 두께는, 0.1㎛ 이상, 1.0㎛ 이상, 또는 2.0㎛ 이상이라도 좋고, 10.0㎛ 이하, 5.0㎛ 이하, 또는 3.0㎛ 이하라도 좋다. 도전 패턴층(8)의 폭 및 두께는, 후술하는 몰드(7)의 설계를 변경하고, 트렌치(6)의 폭 및 두께를 변경함으로써 조정할 수 있다.
도전 패턴층(8)의 종횡비는, 0.1 이상, 0.5 이상, 또는 1.0 이상이라도 좋고, 10.0 이하, 7.0 이하, 또는 4.0 이하라도 좋다. 도전 패턴층(8)의 종횡비를 상기 범위로 함으로써, 도전 패턴층(8)의 하지층(3)에 대한 밀착성을 더욱 높일 수 있고, 도전성도 더욱 높일 수 있다. 도전 패턴층의 종횡비란, 도전 패턴층의 폭에 대한 도전 패턴층의 두께의 비(두께/폭)를 말한다.
시드층 및 상부 금속 도금층을 갖는 도전 패턴층은, 하지층 위에 시드층을 형성시키는 것과, 시드층 위에 상부 금속 도금층을 형성시키는 것을 포함하는 방법에 의해 형성할 수 있다. 트렌치(6)가 형성된 적층체(5A)를 시드층 형성용의 무전해 도금액에 침지시킴으로써, 하지층(3)에 포함되는 촉매를 기점으로 하여 금속 도금을 시드층으로서 형성시킨다. 그 후, 시드층을 갖는 적층체를 도전층 형성용의 무전해 도금액에 침지시킴으로써, 상부 금속 도금층을 형성시킬 수 있다. 상부 금속 도금층을 형성하기 전에, 시드층에 촉매를 흡착시켜, 시드층에 흡착한 촉매를 기점으로 하여 상부 금속 도금층을 형성시켜도 좋다.
시드층의 두께는, 10nm 이상, 30nm 이상, 또는 50nm 이상이라도 좋고, 500nm 이하, 300nm 이하, 또는 100nm 이하라도 좋다.
도전 패턴층(8)은, 바람직하게는, 그 측면(8b, 8c)의 적어도 일부와 트렌치(6)의 측면(6b 및/또는 6c)과의 사이에 간극이 형성되도록 형성된다. 이로써, 도전성 기판(1A)이 굴곡되었을 때의 도전 패턴층(8)의 손상을 보다 효과적으로 억제할 수 있다. 간극은, 바람직하게는 도전 패턴층(8)의 측면(8b 및 8c)과 트렌치(6)의 대향하는 측면(6b 및 6c)의 양쪽과의 사이에 형성된다. 간극의 폭은, 1nm 이상, 5nm 이상, 또는 10nm 이상이라도 좋고, 또한, 150nm 이하, 125nm 이하, 또는 100nm 이하라도 좋다. 간극의 폭은, 도전 패턴층(8)의 연장 방향에 수직인 방향에서의, 도전 패턴층(8)과 트렌치(6) 간의 거리의 최대값을 말한다. 하지층(3), 또는 하지층(3) 위의 시드층으로부터 금속 도금을 성장시킴으로써, 도전 패턴층(8)과 트렌치의 측면(6b, 6c)과의 사이에 용이하게 간극을 형성시킬 수 있다.
도전 패턴층(8)은, 예를 들어 일정한 방향을 따라 연장되는 복수의 선상부를 포함하고 있어도 좋고, 메시상의 패턴을 형성하고 있어도 좋다.
본 실시형태에서의 도전성 기판을 제조하는 방법은, 필요에 따라, 도전 패턴층(8)의 표면의 적어도 일부를 흑화시키는 공정을 추가로 갖추어도 좋다. 예를 들어, 도전 패턴층(8)의 트렌치(6)의 바닥면(6a)과는 반대측의 면(8a)(이하, 도전 패턴층의 상면(8a)이라고 하는 경우가 있음.), 도전 패턴층(8)의 트렌치(6)의 바닥면(6a)측의 면, 또는 이것들의 양쪽을, 흑화시켜도 좋다. 또한, 도전 패턴층(8)의 측면(8b, 8c)을 흑화시켜도 좋다. 여기에서, 「표면을 흑화시킨다」란, 상기 표면에 입사한 광에 대한 정반사율이 저감되도록 표면을 가공하는 것을 의미한다.
도전 패턴층(8)의 표면을 흑화시키는 방법은, 특별히 제한되지 않고, 예를 들어, 표면을 조화하는 방법, 및, 원래의 표면보다도 많은 광을 흡수하는 층, 바꿔 말하면 원래의 표면보다 검은 층(이하 「흑화층」이라고 함.)으로 원래의 표면을 덮는 방법을 들 수 있다. 흑화층은, 흑색 금속 도금용의 도금액을 사용하여 형성되는 흑색 금속 도금이라도 좋고, 레이덴트 처리(등록상표)에 의해 형성되는 흑색 금속 도금이라도 좋다. 흑화층은, 통상, 도전 패턴층(8)의 일부를 구성하는 도전층으로서 마련된다.
흑색 금속 도금용의 도금액으로 형성되는 흑색 금속 도금으로서는, 흑색 니켈 도금, 흑색 크롬 도금, 아연 도금의 흑색 크로메이트, 흑색 로듐 도금, 흑색 루테늄 도금, 주석-니켈-구리의 합금 도금, 주석-니켈의 합금 도금, 치환 팔라듐 도금을 들 수 있다.
도전 패턴층(8)의 바닥면(6a)측의 표면은, 예를 들어, 트렌치(6)를 형성한 후, 흑색 금속 도금(예를 들어 흑색 니켈 도금)을 시드층으로서 하지층(3) 위에 형성하고, 시드층 위에 상부 금속 도금층을 형성시킴으로써 흑화시킬 수 있다. 도전 패턴층(8)의 바닥면(6a)과는 반대측의 면(8a)은, 도전 패턴층(8)을 형성한 후, 면(8a)을 덮는 흑색 금속 도금을 형성함으로써, 흑화시킬 수 있다. 도전 패턴층(8)의 측면(8b, 8c)과 트렌치(6)의 측면(6b, 6c)과의 사이에 간극이 형성되어 있는 경우, 흑색 금속 도금용의 도금액으로의 침지에 의해, 도전 패턴층(8)의 트렌치(6)의 바닥면(6a)과는 반대측의 면(8a)을 덮는 동시에, 도전 패턴층(8)의 측면(8b, 8c)도 덮는 흑색 금속 도금이 형성되는 경우가 많다.
흑화층(흑색 금속 도금의 막)의 두께는, 10nm 이상, 30nm 이상, 또는 50nm 이상이라도 좋고, 150nm 이하, 125nm 이하, 또는 100nm 이하라도 좋다.
표면을 조화하는 방법에 의해 표면을 흑화시키는 경우, 표면 거칠기(Ra)가, 바람직하게는 15nm 이상이 되도록 표면이 조화된다. Ra는, 보다 바람직하게는 60nm이다. Ra는 주사형 프로브 현미경(SPM)에 의해 측정할 수 있다. 조화는, 도전 패턴층(8)의 표면을 산 처리 등에 의해 조화하는 방법, 또는, 도전 패턴층(8)의 표면이 거칠게 되도록 도전 패턴층(8)을 형성시키는 방법 등에 의해 행해진다.
본 실시형태에서의 도전성 기판을 제조하는 방법은, 필요에 따라, 트렌치 형성층(4) 및 도전 패턴층(8)의 기재(2)와는 반대측의 면의 적어도 일부를 덮는 보호막을 형성시키는 공정을 추가로 갖추어도 좋다. 보호막은, 예를 들어, 수지 및 필러를 포함하고 있어도 좋다. 보호막의 수지의 예로서는, 아미노 수지, 이소시아네이트 수지, 규소 수지, 아크릴 수지, 폴리카보네이트 수지, 불소 수지, 및 불포화 이중 결합이나, 환상 에테르, 비닐 에테르 등의 자외선으로 중합 반응을 일으키는 관능기를 포함하는 자외선 경화 수지 등을 들 수 있다. 보호막의 필러의 예로서는, 산화 규소, 산화 지르코늄, 산화 타이타늄, 산화 알루미늄, 불화 마그네슘, 산화 아연, 산화 안티몬, 인 도프 산화 주석, 안티몬 도프 산화 주석, 주석 도프 산화 인듐, Ag 나노콜로이드 등을 들 수 있다. 보호막은, 예를 들어, 보호막 형성용의 수지 조성물을 트렌치 형성층(4) 및 도전 패턴층(8)의 기재(2)와는 반대측의 면에 도공하고, 필요에 따라 도막을 건조 및/또는 경화함으로써 형성할 수 있다. 도전 패턴층(8)과 트렌치(6)의 측면(6b, 6c)과의 사이에 간극이 형성되어 있는 경우, 보호막은 이 간극을 충전해도 좋다.
보호막의 두께는, 10nm 이상, 50nm 이상, 또는 100nm 이상이라도 좋고, 5000nm 이하, 3000nm 이하, 또는 1000nm 이하라도 좋다.
보호막의 굴절율은, 도전성 기판의 투명성의 관점에서, 1.0 이상, 또는 1.3 이상이라도 좋고, 1.6 이하, 또는 1.5 이하라도 좋다. 보호막의 굴절율은, 바람직하게는, 트렌치 형성층(4)의 굴절율보다도 작다. 보호막의 굴절율은, 예를 들어, 필러의 함유량을 증감시킴으로써 조정할 수 있다.
본 실시형태에 따른 방법은, 일정한 폭의 도전 패턴층을 용이하게 형성할 수 있다는 점에서도 우수하다. 도 2는, 메시상의 패턴을 형성하고 있는 도전 패턴층을 갖는 도전성 기판의 예를 나타내는 부분 확대도이다. 본 실시형태에 따른 방법에 의해 형성되는 도전성 기판의 경우, 도 2A에 예시되는 바와 같이, 2개의 도전 패턴층(8)의 교점 부근의 영역(P)에 있어서도, 도전 패턴층(8)의 폭이 크게 변화될 일 없이, 일정한 폭이 유지되기 쉽다. 이에 대하여, 에칭에 의해 도전 패턴층을 형성하는 종래의 방법의 경우, 도 2B에 예시되는 바와 같이, 2개의 도전 패턴층(8')의 교점 부근의 영역(Q)에 있어서, 도전 패턴층(8')의 폭이 커지는 경우가 있다. 도전 패턴층(8)의 폭이, 교점 부근의 영역에서 커지지 않는 것은, 전 광선 투과율이 높아진다는 점에서 유리하며, 도전 패턴층(8)의 폭의 편차가 작은 것은, 전 광선 투과율의 편차가 작다는 점에서 유리하다.
또한, 본 실시형태에 따른 방법은, 에칭에 의한 여분의 도전성 재료의 제거를 필수로 하지 않기 때문에, 공정수를 삭감하는 것이 가능하다.
[제 2 실시형태]
도 3은, 제 2 실시형태에 따른 도전성 기판(1B)을 제조하는 방법을 모식적으로 나타내는 단면도이다. 도 1의 제 1 실시형태에 따른 방법과 대응하는 구성 및 부분에 대해서는 동일한 부호를 붙이고, 중복되는 설명을 생략하는 경우가 있다.
본 실시형태에 따른 방법은, 트렌치(6)를 형성시키는 공정 후에, 트렌치(6)의 바닥면(6a)에 노출된 하지층(9)에 촉매(10)를 흡착시키는 공정(도 3E)을 포함하고, 촉매(10)가 흡착한 하지층(9)으로부터 도전 패턴층(8)으로서의 금속 도금을 성장시키는 점에서, 제 1 실시형태에 따른 방법과 다르다.
도 3A에 나타내는 바와 같이, 기재(2)의 주면(2a) 위에 형성되는 하지층(9)은, 통상, 촉매를 함유하지 않지만, 촉매를 흡착시킬 수 있는 층이다. 하지층(9)은, 폴리아세틸렌, 폴리아센, 폴리파라페닐렌, 폴리파라페닐렌비닐렌, 폴리피롤, 폴리아닐린, 폴리티오펜 및 그것들의 각종 유도체 등의 수지로 형성되어 있어도 좋다. 하지층(9)에 흡착시키는 촉매는, 제 1 실시형태와 동일한 무전해 도금 촉매일 수 있다. 예를 들어, 하지층(9)이 노출되는 바닥면(6a)을 갖는 트렌치(6)가 형성된 적층체를 촉매를 함유하는 수용액에 침지시킴으로써, 촉매를 하지층(9)에 흡착시킬 수 있다. 그 밖의 공정은, 제 1 실시형태와 동일하다.
[표시 장치]
이상의 방법에 의해 제조된 도전성 기판에 발광 소자를 실장함으로써, 상기 도전성 기판 및 발광 소자를 구비하는 표시 장치를 제조할 수 있다. 상술한 도전성 기판은, 하지층으로부터의 도전 패턴층의 박리가 억제되기 때문에, 이 도전성 기판을 구비하는 표시 장치는, 천 또는 종이와 같이 얇게 제조되어, 접어 구부리거나 둥글게 하거나 할 수 있는 플렉서블한 표시 장치(디스플레이)로서 사용할 수 있다. 이러한 플렉서블한 표시 장치는, 소형화·경량화할 수 있고, 수납성·디자인성을 향상시킬 수 있다.
도 4는, 표시 장치를 제조하는 방법의 일 실시형태를 모식적으로 나타내는 단면도이다. 이 방법에서는, 우선, 도 4A에 나타내는 바와 같이, 발광 소자(40)와, 도전성 기판(1A)를 준비한다. 발광 소자(40)는, 발광부(41)와, 발광부(41)의 한 쪽의 주면(41a) 위에 마련된 양극(42)과, 양극(42)으로부터 간격을 두어 주면(41a) 위에 마련된 음극(43)을 갖춘다. 이하, 양극(42) 및 음극(43)을 합하여 전극(42, 43)이라고 부르는 경우가 있다. 발광 소자(40)는, 적색, 녹색 또는 청색의 광을 발광 가능한 소자라도 좋다. 발광 소자(40)는, 예를 들어, 발광 다이오드(LED)라도 좋다. 본 실시형태의 경우, 도전성 기판(1A)에서의 도전 패턴층(8)은, 일정한 방향에 따라 연장되는 복수의 선상부(81, 82)를 포함한다.
발광 소자(40)의 형상(발광부(41)의 형상)은 특별히 제한되지 않지만, 예를 들어 대략 직사각형상(장방형상, 정방형상 등)이라도 좋다. 발광 소자(40)의 치수는 적절히 설정되어도 좋지만, 발광 소자(40)가 직사각형상일 경우, 발광 소자(40)의 폭은, 표시 장치의 해상도를 보다 향상시키는 관점에서는, 바람직하게는, 100㎛ 이하, 80㎛ 이하, 60㎛ 이하, 30㎛ 이하, 또는 20㎛ 이하이다. 그 경우의 발광 소자(40)의 길이는, 바람직하게는, 50㎛ 이하, 40㎛ 이하, 30㎛ 이하, 20㎛ 이하, 또는 10㎛ 이하이다. 발광 소자(40)의 폭은, 5㎛ 이상, 10㎛ 이상, 또는 20㎛ 이상이라도 좋다. 그 경우의 발광 소자(40)의 길이는, 5㎛ 이상, 또는 10㎛ 이상이라도 좋다. 발광 소자(40)의 폭은, 후술하는 공정에서 발광 소자(40)를 도전성 기판 (1A)에 실장했을 때에, 도전 패턴층(8)의 폭에 대응하는 방향으로서 설정된다. 발광 소자(40)의 길이는, 도전 패턴층(8)의 연장 방향을 따른 방향으로서 설정된다.
다음으로, 도 4B에 나타내는 바와 같이, 도전성 기판(1A)에 발광 소자(40)를 실장한다. 이 공정은, 도전성 기판(1A)의 도전 패턴층(8)에, 발광 소자(40)의 전극(42, 43)을 접속시키는 것을 포함한다. 이 때, 발광 소자(40)의 양극(42) 및 음극(43)을, 도전 패턴층(8)이 서로 이웃하는 2개의 선상부(81, 82)에 각각 접촉시킴으로써, 발광 소자(40)가 도전 패턴층(8)과 전기적으로 접속된다. 이로써, 발광 소자(40)가 도전성 기판(1A)에 실장된 표시 장치(50A)를 얻을 수 있다.
도 5는, 표시 장치를 제조하는 방법의 다른 실시형태를 모식적으로 나타내는 단면도이다. 이 방법에서는, 도전성 기판(1A)에 발광 소자(40)를 실장하는 공정이, 도전성 기판(1A)에서의 도전 패턴층(8) 위에 접속부를 형성시키는 것과, 발광 소자(40)를, 접속부를 개재하여 도전 패턴층(8)에 접속시키는 것을 포함하는 점에서, 상술한 실시형태와 다르다.
이 방법에서는, 우선, 도 5A, 도 5B에 나타내는 바와 같이, 도전성 기판(1A)에서의 도전 패턴층(8) 위에, 접속부(44)를 형성시킨다. 접속부(44)는, 도전 패턴층(8)의 상면(8a) 위의 적어도 일부와 접촉하도록 형성되어도 좋다.
접속부(44)는, 도전 패턴층(8)의 상면(8a) 위에 땜납 합금으로 이루어진 미소 볼을 사용함으로써 형성되어도 좋고, 땜납 합금으로 이루어진 페이스트를 인쇄해서 형성되어도 좋다. 접속부(44)는, 도전 패턴층(8)으로부터 금속 도금을 성장시키는 무전해 도금법에 의해 형성되어도 좋다. 접속부(44)가 무전해 도금법에 의해 형성되는 경우, 접속부(44)는, 주석, 은, 구리, 비스무트, 인듐 등을 구성 재료로서 포함하고 있어도 좋고, 이것들의 어느 하나가 2 이상의 재료에 의한 합금을 포함하고 있어도 좋다. 본 실시형태에 있어서는, 접속부(44)는, 땜납 합금으로 이루어진 미소 볼 또는 페이스트에 의해 형성되어 있는 것이 바람직하다.
접속부(44)의 치수는, 발광 소자(40)에서의 전극(42, 43)이 접촉 가능한 크기이면 적절히 설정되어도 좋다. 예를 들어, 도 5B에 나타내는 바와 같이, 접속부(44)의 폭이, 도전 패턴층(8)의 폭과 동일하게 형성되어도 좋다. 접속부(44)는, 도전 패턴층(8)의 폭보다도 작게 형성되어, 도전 패턴층(8)의 상면(8a)의 일부가 노출되어 있어도 좋다.
다음으로, 도 5C에 나타내는 바와 같이, 접속부(44)에서의, 도전 패턴층(8)과 접하는 면의 반대측의 면(44a)에, 발광 소자(40)의 전극(42, 43)을 접촉시킴으로써, 발광 소자(40)를, 도전성 기판(1A)에 접속부(44)를 개재하여 접속시킨다. 이 때, 발광 소자(40)에서의 양극(42) 및 음극(43)을, 서로 이웃하는 2개의 접속부(44)에 접촉시킴으로써, 발광 소자(40)를 전기적으로 접속시킨다. 이로써, 발광 소자(40)가 도전성 기판(1A)에 실장된 표시 장치(50B)를 얻을 수 있다.
도 6은, 발광 소자(40)를, 접속부(44)를 개재하여 도전성 기판(1A)에 접속시키는 것을 포함하는, 표시 장치를 제조하는 방법의 일 변형예를 모식적으로 나타내는 단면도이다. 본 변형예에 따르면, 도전성 기판(1A)에 대하여, 발광 소자(40)를 더욱 적합 및 용이하게 실장할 수 있기 때문에, 보다 작은 발광 소자(40)를 도전성 기판(1A)에 실장하는 경우에 특히 바람직하게 사용된다.
이 방법에서는, 우선, 도 6A, 도 6B에 나타내는 바와 같이, 도전성 기판(1A)의 도전 패턴층(8) 위에 밀착층(45)을 형성시킨다. 밀착층(45)은, 도전 패턴층(8)의 상면(8a) 위의 적어도 일부에 형성되어도 좋다. 밀착층(45)을 형성시킴으로써, 후술하는 절연층을 트렌치 형성층(4) 위, 및 도전 패턴층(8) 위에 형성시켰을 때에, 절연층의 박리를 억제할 수 있다.
밀착층(45)은, 도전 패턴층(8)으로부터 금속 도금을 성장시키는 무전해 도금법에 의해 형성되는 것이 바람직하다. 밀착층(45)은, 후술하는 UBM층, 게다가, UBM층 위에 마련되는 접속부(44) 및 발광 소자(40)와의 밀착성을 향상시키는 관점에서, 바람직하게는 니켈 및 니켈 합금으로 이루어진 그룹으로부터 선택되는 적어도 1종을 구성 재료로서 포함한다. 밀착층(45)은, 보다 바람직하게는, 니켈 및 니켈 합금으로 이루어진 그룹으로부터 선택되는 적어도 1종에 더하여, 아연 및 인으로 이루어진 그룹으로부터 선택되는 적어도 1종을 함유한다.
밀착층(45)에 있어서는, 도전 패턴층(8)에 접하는 면과 반대측의 면(45a)(이하, 밀착층(45)의 상면(45a)이라고도 함.)이 조화되어 있는 것이 바람직하다. 밀착층(45)의 상면(45a)이 조화됨으로써, 앵커 효과에 의해, 후술하는 절연층이 보다 밀착되기 쉬워진다.
밀착층(45)의 상면(45a)을 조화하는 방법은, 도금 후의 밀착층(45)의 상면(45a)을 산 처리 등에 의해 조화하는 방법, 또는, 밀착층(45)의 표면이 거칠어지도록 도금액을 조정하고 나서 밀착층(45)을 형성시키는 방법 등에 의해 행하여진다.
밀착층(45)의 표면 거칠기(Ra)는, 후술하는 절연층과의 밀착성을 더욱 향상시키는 관점에서, 바람직하게는 0.1㎛ 이상이고, 보다 바람직하게는 0.3㎛ 이상이며, 더욱 바람직하게는 0.5㎛ 이상이다. Ra는, 표시 장치의 강도를 확보하는 관점에서, 바람직하게는 1㎛ 이하이고, 보다 바람직하게는 0.8㎛ 이하이며, 더욱 바람직하게는 0.7㎛ 이하이다. Ra는, 상술한 흑화층에 있어서 설명한 방법과 동일한 측정 방법에 의해 측정할 수 있다.
밀착층(45)의 두께는, 적합한 표면 거칠기(Ra)를 얻는 관점에서, 바람직하게는 0.1㎛ 이상이고, 보다 바람직하게는 0.5㎛ 이상이며, 더욱 바람직하게는 1.0㎛ 이상이다. 밀착층(45)의 두께는, 2.0㎛ 이하, 1.8㎛ 이하, 또는 1.5㎛ 이하라도 좋다.
이어서, 도 6C에 나타내는 바와 같이, 트렌치 형성층(4)의 하지층(3)과는 반대측의 표면(4a)을 덮고, 밀착층(45)의 상면(45a)이 노출되는 개구부를 갖는 절연층(46)을 형성시킨다. 절연층(46)은, 바람직하게는, 트렌치 형성층(4)의 표면(4a)과, 밀착층(45)의 일부(예를 들어, 밀착층(45)의 상면(45a)의 단부)를 덮도록 형성되어 있다.
절연층(46)은, 절연성을 갖는 소재로 형성되어 있다. 절연성을 갖는 소재는, 무기 재료, 또는 수지라도 좋다. 무기 재료로서는, 예를 들어, SiO2, SiN 등의 규소를 함유하는 화합물을 들 수 있다. 수지로서는, 에폭시 수지, 폴리이미드 등을 들 수 있다.
도 6D에 나타내는 바와 같이, 절연층(46)의 개구부 내에 노출된 밀착층(45)의 상면(45a) 위에, UBM층(언더 배리어 메탈층)(47)을 형성시킨다. UBM층(47)은, 밀착층(45)으로부터 금속 도금을 성장시키는 무전해 도금법에 의해 형성되는 것이 바람직하다. UBM층(47)은, 니켈, 코발트, 철 및 구리로 이루어진 그룹으로부터 선택되는 적어도 1종의 금속을 포함하고 있어도 좋다. UBM층(47)은, 인 등의 비금속 원소를 추가로 포함하고 있어도 좋다. UBM층(47)은, 바람직하게는, 니켈을 함유하고, 또는, 니켈 및 인을 함유한다.
도 6E에 나타내는 바와 같이, UBM층(47)의 도전성 기판(1A)과는 반대측의 면(47a) 위에 접속부(44)를 형성시킨다. 접속부(44)의 구성 재료 및 형성 방법은, 상술한 실시형태에서의 구성 재료 및 형성 방법과 동일해도 좋지만, 본 변형예에서는, 보다 작은 발광 소자(40)를 실장시키는 관점에서, 접속부(44)는, UBM층(47)으로부터 금속 도금을 성장시키는 무전해 도금법에 의해 형성되는 것이 바람직하다. 접속부(44)는, 바람직하게는, 주석 또는 그 합금을 구성 재료로서 포함한다. UBM층(47) 위에 형성되는 접속부(44)는, 그 일부가 절연층(46)의 표면에 접하고 있어도 좋다.
도 6F에 나타내는 바와 같이, 형성된 접속부(44)에, 발광 소자(40)를 접속한다. 이로써, 발광 소자(40)가, 접속부(44), UBM층(47), 및 밀착층(45)을 개재하여 도전성 기판(1A)의 도전 패턴층(8)에 접속된 표시 장치(50C)를 얻을 수 있다. 즉, 밀착층(45), 절연층(46), UBM층(47) 및 접속부(44)를 형성하는 것과, 접속부(44)에 발광 소자(40)를 접속하는 것을 포함하는 공정에 의해, 발광 소자(40)가 도전성 기판(1A)에 실장된다.
도 7은, 도 4 내지 6에 나타낸 방법에 의해 얻어지는 표시 장치(50)(50A 내지 50C)의 요부를 모식적으로 나타내는 평면도이다. 도 7에 나타내는 표시 장치(5)에 있어서, 복수의 발광 소자(40)(40a, 40b, 및 40c)가, 도전성 기판(1A)에서의 도전 패턴층(8)이 서로 이웃하는 2개의 선상부(81, 82)를 넘으면서, 이들 선상부의 연장 방향(L)을 따라 배열되어 있다. 발광 소자(40)는, 적색의 발광부를 갖는 발광 소자(40a), 녹색의 발광부를 갖는 발광 소자(40b), 및 청색의 발광부를 갖는 발광 소자(40c)로 이루어져 있어도 좋고, 이들 발광 소자(40a, 40b, 및 40c)가 임의의 순서로 배치되어도 좋다. 인접하는 발광 소자(40)(40a, 40b, 및 40c)끼리의 간격으로서는, 예를 들어, 도전 패턴층(8)의 폭 방향에서의 간격(D1)이 400㎛ 이하, 도전 패턴층(8)의 연장 방향(L)에서의 간격(D2)이 200㎛ 이하라도 좋다.
상술한 표시 장치(50)를 제조하는 방법에 있어서는, 발광 소자(40)의 노출 부분을 덮는 밀봉부를 마련하는 공정을 추가로 갖추어도 좋다. 밀봉부는, 예를 들어, 실리콘 수지, 에폭시 수지, 올레핀 수지 등의 수지로 형성되어 있어도 좋다.
제 2 실시형태에 따른 방법에 의해 제조된 도전성 기판(1B)에 대해서도, 제 1 실시형태와 동일한 방법에 의해 발광 소자를 실장할 수 있고, 표시 장치를 제조할 수 있다.
[전자 장치]
다른 실시형태에 있어서, 상술한 방법에 의해 제조된 도전성 기판에는, 발광 소자 이외의 전자 부품을 실장할 수도 있다. 발광 소자 이외의 전자 부품으로서는, 예를 들어, 콘덴서, 인덕터, 서미스터 등의 수동 부품, 반도체 소자, 커넥터 등을 들 수 있다. 이로써, 표시 장치 이외에도, 상술한 방법에 의해 제조된 도전성 기판 위에 전자 부품을 구비하는 전자 장치를 제조할 수 있다.
[실시예]
이하, 실시예에 의해 본 발명을 구체적으로 설명하겠지만, 본 발명은 이들 실시예에 한정되는 것이 아니다.
[실시예 1]
20질량%의 Pd 입자와, 이소시아네이트 수지를 함유하는, 하지층 형성용의 촉매 함유 수지를 준비하였다. 이 촉매 함유 수지를, 투명 기재인 PET 필름(두께 100㎛) 위에, 바 코터를 사용하여 도공하였다. 도막을 80℃로 가열하여, 경화시킴으로써, 하지층(두께 100nm)을 형성시켰다. 그 후, 하지층 위에, 바 코터를 사용하여, 자외선 경화성의 투명 아크릴계 올리고머를 도공하여 트렌치 형성층(두께 2㎛)을 형성하였다.
메시상의 패턴을 형성하고 있는 폭 1㎛의 볼록부를 갖는 Ni제의 몰드를 준비했다. 이 몰드를 트렌치 형성층에 꽉 눌러서, 몰드의 볼록부의 선단을 하지층까지 도달시켰다. 이 상태에서 트렌치 형성층을 자외선 조사에 의해 경화시켰다. 이로써, 하지층이 노출된 바닥면을 갖는 트렌치를 형성시켰다. 트렌치의 폭은 1㎛, 깊이는 2㎛이고, 서로 이웃하는 트렌치의 간격은 100㎛이었다.
트렌치를 형성하고 있는 트렌치 형성층을 갖는 적층체를, 계면 활성제를 포함하는 알카리성의 탈지액에 5분간 침지하였다. 그 후, 탈지액에서 꺼낸 적층체를, 순수로 세정하였다. 세정 후의 적층체를, 황산 니켈 및 차아인산 나트륨을 함유하는 무전해 도금액에 3분간 침지하여, Ni와 P로 구성되는 시드층(두께 100nm)으로서의 금속 도금을, 트렌치의 바닥면에 노출되는 하지층으로부터 성장시켰다. 무전해 도금액에서 꺼낸 적층체를, 순수로 세정하였다. 이어서, 시드층을 형성시킨 적층체를, Pd를 포함하는 수용액에 5분간 침지시키고 나서 순수로 세정하고, 시드층에 촉매로서의 Pd 입자를 흡착시켰다. 그 후, 적층체를 황산 구리 및 포르말린을 함유하는 무전해 도금액에 15분간 침지시킴으로써, 트렌치를 충전하는 Cu 도금(상부 금속 도금층)을 시드층 위에 성장시켰다. 무전해 도금액에서 꺼낸 적층체를 순수로 세정하고, 80℃에서 3분간 건조시켜, 메시상의 패턴을 형성하고, 시드층 및 Cu 도금으로 이루어진 도전 패턴층을 갖는 도전성 기판을 얻었다. 이 도전성 기판에 있어서, 도전 패턴층의 폭(W)은 1㎛, 두께는 2㎛, 종횡비(두께/폭)는 2였다. 서로 이웃하는 도전 패턴층끼리의 간격(S)은 200㎛였다. 얻어진 도전성 기판에 대하여, 크로스섹션 폴리셔를 사용하여, 도전 패턴층의 단면을 잘라내고, 주사형 전자 현미경을 사용한 관찰에 의해, 트렌치의 측면과 도전 패턴층의 측면과의 사이에 간극이 형성되어 있는 것을 확인하였다.
[실시예 2 내지 5]
도전 패턴층의 폭(W)(트렌치의 폭) 및 도전 패턴층의 두께(트렌치의 깊이)를 표 1에 기재한 값으로 변경한 것 이외에는, 실시예 1과 동일한 방법에 의해 도전성 기판을 제작하였다.
[실시예 6 내지 9]
도전 패턴층의 두께(트렌치의 깊이)를 표 1에 기재한 값으로 변경한 것 이외에는, 실시예 1과 동일한 방법에 의해 도전성 기판을 제작하였다.
[비교예 1]
도 8에 나타내는 종래의 제조 방법에 따라, 하지층을 구비하고 있지 않은 도전성 기판을 제작하였다. 우선, 실시예와 동일한 PET 필름(기재 2)에 자외선 경화성의 투명 아크릴계 올리고머를 도공하고, 트렌치 형성층(4)(두께 2㎛)을 형성하였다. 트렌치 형성층(4)에, 메시상의 패턴을 형성하고 있는 폭 1㎛의 볼록부를 갖는 몰드를 꽉 눌러, 볼록부의 선단을 기재(2)까지 도달시켰다. 이 상태에서, 트렌치 형성층(4)을 자외선 조사에 의해 경화시킴으로써, 기재(2)가 노출된 바닥면을 갖는 트렌치(6)가 형성된 적층체(5C)를 얻었다(도 8A). 다음에, 스퍼터법에 의해, 트렌치 형성층(4)의 표면(4a) 및 바닥면(6a)의 전체를 덮는 Cu로 이루어진 시드층(11)을 형성시켰다(도 8B). 그 후, 적층체(5C)를 황산 구리 및 포르말린을 함유하는 무전해 도금액에 침지함으로써 시드층(11)으로부터 Cu 도금을 성장시켜서, 트렌치(6)를 충전하는 동시에 트렌치 형성층(4)의 전체를 덮는 Cu 도금층(8A)을 형성시켰다(도 8C). 그 후, Cu 도금층(8A) 중, 트렌치(6) 내부를 충전하는 부분 이외의 부분을 에칭에 의해 제거하고(도 8D), 도전 패턴층(8)을 갖는 비교예 1에 따른 도전성 기판(1C)을 제작하였다. 얻어진 도전성 기판에 대하여, 크로스섹션 폴리셔를 사용하여, 도전 패턴층의 단면을 잘라내고, 주사형 전자 현미경을 사용한 관찰에 의해, 도전 패턴층(8)과, 트렌치(6)의 측면(6b, 6c)과는 밀착되어, 이것들의 사이에 간극이 형성되어 있지 않은 것을 확인하였다.
<굴곡 시험>
길이 150mm, 폭 50mm의 각 도전성 기판의 샘플을 준비하였다. 이 샘플을, 도 9에 나타내는 내굴곡성 시험기를 사용한, JISC5016에 따른 굴곡 시험에 제공하였다. 즉, 도전성 기판(1)의 단부(12)를 고정부(13)에 고정하면서, 도전성 기판(1)을 굴곡부(14)의 원형의 주면(곡률 반경(d): 5mm)을 따르게 함으로써, 도전성 기판(1)이 굴곡하도록 배치하였다. 그 후, 단부(12)와는 반대측의 단부(15)를 화살표 B에 나타내는 방향을 따라 왕복시켰다. 왕복의 이동 거리를 30mm, 왕복의 주기를 150회/분으로 하고, 1분간, 단부(15)를 반복해서 왕복시켰다.
<도전성의 평가(표면 저항의 측정)>
비접촉식 저항 측정기 EC-80P(나프손(주))를 사용하여, 굴곡 시험 전후의 도전성 기판의 각각에 대하여 표면 저항을 측정하였다. 측정은, 도전성 기판의 표면φ20mm의 영역에 대하여 수행하였다. 측정 결과에 기초하여, 이하의 4단계의 랭크로 도전성을 평가하였다. 랭크 A인 경우에, 가장 도전성이 뛰어나다고 할 수 있다.
랭크 A: 표면 저항이 5Ω/□ 미만
랭크 B: 표면 저항이 5Ω/□ 이상 10Ω/□ 미만
랭크 C: 표면 저항이 10Ω/□ 이상 15Ω/□ 미만
랭크 D: 표면 저항이 15Ω/□ 이상
<밀착성의 평가>
굴곡 시험 후의 도전성 기판의 단면을 주사형 전자 현미경으로 관찰하여, 하지층 또는 기재로부터의 도전 패턴층의 박리의 유무를 확인하였다.
<투명성의 평가>
도전성 기판의 전 광선 투과율을, 헤이즈미터 NDH5000(닛폰 덴쇼쿠 코교(주))을 사용하여, JISK7136에 따라 측정하였다. 측정 결과에 대하여 이하의 3단계의 랭크에 기초하여 투명 도전성 기판의 투명성을 평가하였다. 랭크 A인 경우, 가장 투명성이 우수하다고 할 수 있다.
랭크 A: 도전성 기판의 전 광선 투과율/기재의 전 광선 투과율×100＝98% 이상
랭크 B: 도전성 기판의 전 광선 투과율/기재의 전 광선 투과율×100＝96% 이상 98% 미만
랭크 C: 도전성 기판의 전 광선 투과율/기재의 전 광선 투과율×100＝96% 미만
도전 패턴층(트렌치) 평가결과
W/S (㎛) 두께 (㎛) 종횡비 간극유무 투명성 도전성 굴곡시험후
박리(밀착성) 도전성
실시예1 1/200 2 2 있음 B B 없음 B
실시예2 0.3/200 0.6 2 있음 A C 없음 C
실시예3 0.5/200 1 2 있음 A B 없음 B
실시예4 3/200 6 2 있음 B A 없음 A
실시예5 3.5/200 7 2 있음 C A 없음 A
실시예6 1/200 4.5 4.5 있음 C A 없음 A
실시예7 1/200 4 4 있음 B A 없음 A
실시예8 1/200 1 1 있음 B B 없음 B
실시예9 1/200 0.5 0.5 있음 A B 없음 C
비교예1 1/200 2 2 없음 B B 있음 D
표 1에 나타내는 바와 같이, 실시예 1 내지 9의 도전성 기판에 있어서는, 굴곡 시험 후에, 도전 패턴층의 박리가 억제되는 동시에, 양호한 도전성이 유지되고 있는 것을 알 수 있었다.
[실시예 10 내지 12]
실시예 1과 동일하게 하여, 복수의 도전성 기판을 제작하였다. 이것들을, Pd를 포함하는 수용액에 5분간 침지시키고 나서 순수로 세정하고, 도전 패턴층의 표면에, 촉매로서의 Pd 입자를 흡착시켰다. 그 후, 도전성 기판을 흑색 Ni 도금용의 무전해 도금액에 3분간 침지시켜서, 도전 패턴층의 트렌치의 바닥면과는 반대측 및 트렌치의 측면측의 재표층으로서, 흑색 Ni 도금막을 형성하였다. 무전해 도금 액에서 꺼낸 각 도전성 기판을 순수로 세정하였다. 또한, 흑색 Ni 도금막에 산 처리를 행하고, 흑색 Ni 도금막의 표면 거칠기(Ra)를, 산 처리의 시간을 조정함으로써 15nm(실시예 10), 58nm(실시예 11) 또는 65nm(실시예 12)로 조정하였다. Ra는, 주사형 프로브 현미경을 사용하여, 1㎛의 시야에서 측정하였다. 실시예 1의 도전 패턴층의 Ra는 8nm이었다.
<도전성의 평가, 투과율의 측정>
실시예 10 내지 12 및 실시예 1의 도전성 기판에 대하여, 상술한 방법과 동일한 방법에 의해, 투명성 및 도전성을 평가하였다. 표 2에 나타내는 바와 같이, Ra가 15 내지 60nm일 때에, 투명성 및 도전성이 특히 우수한 것을 알 수 있었다.
도전 패턴층(트렌치) 평가결과
W/S (㎛) 두께 (㎛) 거칠기 (nm) 투명성 도전성
실시예1 1/200 2 8 B B
실시예10 1/200 2 15 A B
실시예11 1/200 2 58 A B
실시예12 1/200 2 65 A C
[실시예 13 내지 15]
실시예 1과 동일하게 하여, 복수의 도전성 기판을 제작하였다. 이들 도전성 기판의 트렌치 형성층 및 도전 패턴층의 표면에, 보호막 형성용의 경화성 수지 조성물을 닥터 블레이드로 도공하였다. 도막을 건조하고 나서, 자외선 조사에 의해 경화시켜, 트렌치 형성층 및 도전 패턴을 덮는 보호막(두께 100nm)을 형성시켰다. 여기에서 사용한 보호막 형성용의 경화성 수지 조성물은, 필러(산화 규소) 및 불소수지를 함유한다. 필러의 함유량을 변경함으로써, 보호막의 굴절율이 표 3에 기재한 값이 되도록 조정하였다.
<투명성의 평가>
실시예 13 내지 15 및 실시예 1의 도전성 기판에 대하여, 상술한 방법과 동일한 방법에 의해, 도전성 기판의 투명성을 측정하였다. 결과를 표 3에 나타낸다. 표 3에 나타내는 바와 같이, 보호막의 굴절율이 공기의 굴절율 1.0보다 크고, 또한, 트렌치 형성층의 굴절율보다도 작은 경우에, 투명성이 특히 우수한 것을 알 수 있었다.
도전 패턴층 (트렌치 형성층) 보호막 평가결과
W/S (㎛) 두께 (㎛) 트렌치 형성층의 굴절률 필러의 함유량(질량%) 굴절률 투명성
실시예1 1/200 2 1.51 - (1.0) B
실시예13 1/200 2 1.51 82 1.33 A
실시예14 1/200 2 1.51 25 1.50 B
실시예15 1/200 2 1.51 6 1.55 C
본 발명에 의하면, 트렌치를 충전하는 도전 패턴층을 갖고, 굴곡에 의한 도전 패턴층의 박리 및 도전성의 저하가 억제된 도전성 기판을 제조할 수 있다. 에칭에 의한 도전층의 제거를 포함하는 방법과 비교하여, 도전 패턴층에 적당히 큰 두께를 부여하기 쉽고, 그로 인해 양호한 도전성이 얻어지기 쉽다는 점에서도, 본 발명의 방법은 뛰어나다.
또한 본 발명은, 도전성 기판에 있어서 도전 패턴층의 박리가 억제된 전자 장치 또는 표시 장치를 제조하는 방법도 제공할 수도 있다. 특히, 표시 장치에 있어서는, 최근, 발광 다이오드(LED) 등의 발광 소자를 구비하는 표시 장치(예를 들어, LED 디스플레이)의 개발이 진행되고 있다. 액정 디스플레이(LCD)에서는, 백 라이트의 광을 투과형 액정에 의해 제어하는 것에 대하여, LED 디스플레이에서는, 자연 발광 소자인 발광 다이오드를 사용하여 화소를 구성하고 있다. 이로써, LED 디스플레이는 고휘도, 고수명, 고시야각과 같은 특징을 갖는다.
발광 소자를 구비하는 표시 장치에 있어서, 그 해상도를 향상시키기 위해서는, 발광 소자 자체를 작게 하면 좋다. 하지만, 발광 소자가 작으면, 미세한 도전 패턴층을 형성할 필요가 있기 때문에, 도전 패턴층이 박리되기 쉽고, 또한, 도전성의 확보가 곤란해지는 경향이 있다. 본 발명에 따르면, 발광 소자가 작은 경우라도, 도전성 기판에서의 도전 패턴층이 박리되기 어렵고, 게다가 발광 소자와 도전성 기판과의 밀착성도 우수한 표시 장치를 용이하게 제조할 수 있다.
1, 1A, 1B … 도전성 기판, 2 … 기재, 3 … 하지층, 6 … 트렌치, 6a … 트렌치의 바닥면, 6b, 6c … 트렌치의 측면, 8 … 도전 패턴층, 40 … 발광 소자, 44 … 접속부, 45 … 밀착층, 46 … 절연층, 47 … UBM층, 50 … 표시 장치.

Claims (15)

  1. 기재 및 상기 기재의 한쪽의 주면측에 마련된 도전 패턴층을 갖는 도전성 기판을 제조하는 방법으로서,
    상기 기재 위에 형성된 하지층 위에 형성된 트렌치 형성층에 볼록부를 갖는 몰드를 밀어 넣는 것을 포함하는 임프린트법에 의해, 상기 하지층이 노출된 바닥면과 상기 트렌치 형성층의 표면을 포함하는 측면을 갖는 트렌치를 형성시키는 공정으로서, 상기 하지층이 촉매를 포함하는, 공정과,
    상기 트렌치의 바닥면에 노출된 상기 하지층으로부터 금속 도금을 성장시켜, 그에 의해 상기 금속 도금을 포함하고 상기 트렌치를 충전하는 상기 도전 패턴층을 형성시키는 공정을 갖추는, 방법.
  2. 기재 및 상기 기재의 한쪽의 주면측에 마련된 도전 패턴층을 갖는 도전성 기판을 제조하는 방법으로서,
    상기 기재 위에 형성된 하지층 위에 형성된 트렌치 형성층에 볼록부를 갖는 몰드를 밀어 넣는 것을 포함하는 임프린트법에 의해, 상기 하지층이 노출된 바닥면과 상기 트렌치 형성층의 표면을 포함하는 측면을 갖는 트렌치를 형성시키는 공정과,
    상기 트렌치의 바닥면에 노출된 상기 하지층에 촉매를 흡착시키는 공정과,
    상기 촉매가 흡착한 하지층으로부터 금속 도금을 성장시켜, 그에 의해 상기 금속 도금을 포함하고 상기 트렌치를 충전하는 상기 도전 패턴층을 형성시키는 공정을 갖추는, 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 도전 패턴층의 측면 중 적어도 일부와 상기 트렌치의 측면과의 사이에 간극이 형성되도록, 상기 금속 도금을 성장시키는, 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 도전 패턴층의, 상기 트렌치의 바닥면과는 반대측의 면을 포함하는 표면을 흑화시키는 공정을 추가로 갖추는, 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 트렌치 형성층 및 상기 도전 패턴층의 상기 기재와는 반대측의 면의 적어도 일부를 덮는 보호막을 형성시키는 공정을 추가로 갖추는, 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 도전 패턴층이 메시상의 패턴을 형성하고 있는, 방법.
  7. 기재 및 상기 기재의 한쪽의 주면측에 마련된 도전 패턴층을 갖는 도전성 기판과, 전자 부품을 구비하는 전자 장치를 제조하는 방법으로서,
    상기 기재 위에 형성된 하지층 위에 형성된 트렌치 형성층에 볼록부를 갖는 몰드를 밀어 넣는 것을 포함하는 임프린트법에 의해, 상기 하지층이 노출된 바닥면과 상기 트렌치 형성층의 표면을 포함하는 측면을 갖는 트렌치를 형성시키는 공정으로서, 상기 하지층이 촉매를 포함하는, 공정과,
    상기 트렌치의 바닥면에 노출된 상기 하지층으로부터 금속 도금을 성장시켜, 그에 의해 상기 금속 도금을 포함하고 상기 트렌치를 충전하는 상기 도전 패턴층을 형성시키는 공정과,
    상기 기판 및 상기 도전 패턴층을 갖는 상기 도전성 기판에 상기 전자 부품을 실장하는 공정을 갖추는, 방법.
  8. 기재 및 상기 기재의 한쪽의 주면측에 마련된 도전 패턴층을 갖는 도전성 기판과, 전자 부품을 구비하는 전자 장치를 제조하는 방법으로서,
    상기 기재 위에 형성된 하지층 위에 형성된 트렌치 형성층에 볼록부를 갖는 몰드를 밀어 넣는 것을 포함하는 임프린트법에 의해, 상기 하지층이 노출된 바닥면과 상기 트렌치 형성층의 표면을 포함하는 측면을 갖는 트렌치를 형성시키는 공정과,
    상기 트렌치의 바닥면에 노출된 상기 하지층에 촉매를 흡착시키는 공정과,
    상기 촉매가 흡착한 하지층으로부터 금속 도금을 성장시켜, 그에 의해 상기 금속 도금을 포함하고 상기 트렌치를 충전하는 상기 도전 패턴층을 형성시키는 공정과,
    상기 기판 및 상기 도전 패턴층을 갖는 상기 도전성 기판에 상기 전자 부품을 실장하는 공정을 갖추는, 방법.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 도전성 기판에 상기 전자 부품을 실장하는 공정이,
    상기 도전 패턴층 위에 접속부를 형성시키는 것과,
    상기 전자 부품을, 상기 접속부를 개재하여 상기 도전 패턴층과 접속하는 것을 포함하는, 방법.
  10. 제 7 항 또는 제 8 항에 있어서,
    상기 도전성 기판에 상기 전자 부품을 실장하는 공정이,
    상기 도전 패턴층 위에 밀착층을 형성시키는 것과,
    상기 트렌치 형성층의 상기 하지층과는 반대측의 표면을 덮고, 상기 밀착층의 일부가 노출되는 개구부를 갖는 절연층을 형성시키는 것과,
    상기 밀착층의 개구부 내에 노출된 상기 밀착층의 면 위에 UBM층을 형성시키는 것과,
    상기 UBM층 위에 접속부를 형성시키는 것과,
    상기 전자 부픔을, 상기 접속부, 상기 UBM층 및 상기 밀착층을 개재하여 상기 도전 패턴층과 접속하는 것을 포함하는, 방법.
  11. 기재 및 상기 기재의 한쪽의 주면측에 마련된 도전 패턴층을 갖는 도전성 기판과, 발광 소자를 구비하는 표시 장치를 제조하는 방법으로서,
    상기 기재 위에 형성된 하지층 위에 형성된 트렌치 형성층에 볼록부를 갖는 몰드를 밀어 넣는 것을 포함하는 임프린트법에 의해, 상기 하지층이 노출된 바닥면과 상기 트렌치 형성층의 표면을 포함하는 측면을 갖는 트렌치를 형성시키는 공정으로서, 상기 하지층이 촉매를 포함하는 공정과,
    상기 트렌치의 바닥면에 노출된 상기 하지층으로부터 금속 도금을 성장시켜, 그에 의해 상기 금속 도금을 포함하고 상기 트렌치를 충전하는 상기 도전 패턴층을 형성시키는 공정과,
    상기 기판 및 상기 도전 패턴층을 갖는 상기 도전성 기판에 상기 발광 소자를 실장하는 공정을 갖추는, 방법.
  12. 기재 및 상기 기재의 한쪽의 주면측에 마련된 도전 패턴층을 갖는 도전성 기판과, 발광 소자를 구비하는 표시 장치를 제조하는 방법으로서,
    상기 기재 위에 형성된 하지층 위에 형성된 트렌치 형성층에 볼록부를 갖는 몰드를 밀어 넣는 것을 포함하는 임프린트법에 의해, 상기 하지층이 노출된 바닥면과 상기 트렌치 형성층의 표면을 포함하는 측면을 갖는 트렌치를 형성시키는 공정으로서,
    상기 트렌치의 바닥면에 노출된 상기 하지층에 촉매를 흡착시키는 공정과,
    상기 촉매가 흡착한 하지층으로부터 금속 도금을 성장시켜, 그에 의해 상기 금속 도금을 포함하고 상기 트렌치를 충전하는 상기 도전 패턴층을 형성시키는 공정과,
    상기 기판 및 상기 도전 패턴층을 갖는 상기 도전성 기판에 상기 발광 소자를 실장하는 공정을 갖추는, 방법.
  13. 제 11 항 내지 제 12 항에 있어서,
    상기 도전성 기판에 상기 발광 소자를 실장하는 공정이,
    상기 도전 패턴층 위에 접속부를 형성시키는 것과,
    상기 발광 소자를, 상기 접속부를 개재하여 상기 도전 패턴층과 접속하는 것을 포함하는, 방법.
  14. 제 11 항 또는 제 12 항에 있어서,
    상기 도전성 기판에 상기 발광 소자를 실장하는 공정이,
    상기 도전 패턴층 위에 밀착층을 형성시키는 것과,
    상기 트렌치 형성층의 상기 하지층과는 반대측의 표면을 덮고, 상기 밀착층의 일부가 노출되는 개구부를 갖는 절연층을 형성시키는 것과,
    상기 밀착층의 개구부 내에 노출된 상기 밀착층의 면 위에 UBM층을 형성시키는 것과,
    상기 UBM층 위에 접속부를 형성시키는 것과,
    상기 발광 소자를, 상기 접속부, 상기 UBM층 및 상기 밀착층을 개재하여 상기 도전 패턴층과 접속하는 것을 포함하는, 방법.
  15. 제 7 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 도전 패턴층의 측면 중 적어도 일부와 상기 트렌치의 측면과의 사이에 간극이 형성되도록, 상기 금속 도금을 성장시키는, 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020232150A2 (en) * 2019-05-13 2020-11-19 Board Of Regents, The University Of Texas System Roll-to-roll nanoimprint lithography tools processes
CN113391733B (zh) * 2021-07-09 2022-06-17 江苏软讯科技有限公司 一种金属网格柔性导电膜及其制作方法
WO2023090335A1 (ja) * 2021-11-19 2023-05-25 Ａｇｃ株式会社 透明電子デバイス、合わせガラス、及び透明電子デバイスの製造方法
WO2023189250A1 (ja) * 2022-03-29 2023-10-05 Tdk株式会社 導電性フィルム及び表示装置
WO2023189256A1 (ja) * 2022-03-29 2023-10-05 Tdk株式会社 導電性フィルム及び表示装置
WO2023210488A1 (ja) * 2022-04-28 2023-11-02 富士フイルム株式会社 導電性基板の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990079997A (ko) * 1998-04-10 1999-11-05 구자홍 다이아몬드박막 패턴 제조방법
KR20100079984A (ko) * 2008-12-31 2010-07-08 미래나노텍(주) 광학 필터 및 그 제조 방법
KR20140023512A (ko) * 2012-08-16 2014-02-27 엘지이노텍 주식회사 질화물 발광장치

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4417245A1 (de) * 1994-04-23 1995-10-26 Lpkf Cad Cam Systeme Gmbh Verfahren zur strukturierten Metallisierung der Oberfläche von Substraten
JP2005008909A (ja) * 2003-06-16 2005-01-13 Canon Inc 構造体の製造方法
JP2006339365A (ja) 2005-06-01 2006-12-14 Mitsui Mining & Smelting Co Ltd 配線基板およびその製造方法、多層積層配線基板の製造方法並びにビアホールの形成方法
EP1967876A4 (en) 2005-12-27 2013-04-17 Ibiden Co Ltd OPTICAL AND ELECTRICAL COMPOSITE WIRING BOARD AND METHOD FOR MANUFACTURING THE SAME
KR100797716B1 (ko) 2006-03-21 2008-01-23 삼성전기주식회사 회로기판이 없는 ｌｅｄ-백라이트유닛 및 그 제조방법
DE102006030267B4 (de) * 2006-06-30 2009-04-16 Advanced Micro Devices, Inc., Sunnyvale Nano-Einprägetechnik mit erhöhter Flexibilität in Bezug auf die Justierung und die Formung von Strukturelementen
US20080264672A1 (en) * 2007-04-26 2008-10-30 Air Products And Chemicals, Inc. Photoimprintable Low Dielectric Constant Material and Method for Making and Using Same
WO2011108869A2 (ko) 2010-03-03 2011-09-09 미래나노텍 주식회사 정전 용량 방식 터치 패널 및 그 제조방법
JP6674257B2 (ja) 2013-02-27 2020-04-01 ミラエナノテック カンパニー リミテッド 静電容量方式タッチスクリーンのためのダミーパターンを使用するタッチパッドの構造
CN103247366B (zh) 2013-03-28 2015-04-08 南昌欧菲光科技有限公司 电容式透明导电膜及其制造方法
KR101553439B1 (ko) * 2013-04-30 2015-10-01 주식회사 잉크테크 흑화 전도성 패턴의 형성방법
TW201505493A (zh) 2013-07-17 2015-02-01 Ichia Tech Inc 前驅基板、軟性印刷電路板的製造方法及前驅基板
JP2015164030A (ja) * 2014-01-31 2015-09-10 住友金属鉱山株式会社 導電性基板、積層導電性基板、導電性基板の製造方法、及び積層導電性基板の製造方法
JP2016164694A (ja) 2015-03-06 2016-09-08 パナソニックＩｐマネジメント株式会社 タッチセンサおよびタッチセンサの製造方法
JP2018085358A (ja) * 2016-11-21 2018-05-31 日立化成株式会社 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990079997A (ko) * 1998-04-10 1999-11-05 구자홍 다이아몬드박막 패턴 제조방법
KR20100079984A (ko) * 2008-12-31 2010-07-08 미래나노텍(주) 광학 필터 및 그 제조 방법
KR20140023512A (ko) * 2012-08-16 2014-02-27 엘지이노텍 주식회사 질화물 발광장치

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