CN113939919A - 电容器结构 - Google Patents

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Abstract

一种电容器结构包含：第一导电区的第一岛状物和所述第一导电区的第二岛状物，其具有第一导电类型；第二导电区的岛状物，其具有不同于所述第一导电类型的第二导电类型；电介质，其覆盖在所述第一导电区的所述第一岛状物上；导体，其覆盖在所述电介质上；以及二极管的端子，其覆盖在所述第一导电区的所述第二岛状物上且覆盖在所述第二导电区的所述岛状物上。

Description

电容器结构
技术领域
本公开大体上涉及集成电路元件，且确切地说，在一或多个实施例中，本公开涉及用于集成电路装置的电容器结构。
背景技术
集成电路装置普遍存在于各种各样的电子装置中。一种特定类型包含存储器装置，时常被简称为存储器。存储器装置通常提供为计算机或其它电子装置中的内部半导体集成电路装置。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)和快闪存储器。
快闪存储器已发展成用于多种多样的电子应用的广受欢迎的非易失性存储器源。快闪存储器通常使用允许高存储器密度、高可靠性和低功耗的单晶体管存储器单元。通过对电荷存储结构(例如，浮动栅极或电荷陷阱)或其它物理现象(例如，相变或偏振)进行编程(其常常被称为写入)，存储器单元的阈值电压(Vt)的改变决定每一存储器单元的数据状态(例如，数据值)。快闪存储器和其它非易失性存储器的常见用途包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电气设备、车辆、无线装置、移动电话和可拆卸式存储器模块，且非易失性存储器的用途在持续扩大。
NAND快闪存储器是常用类型的快闪存储器装置，如此称谓的原因在于布置基本存储器单元配置的逻辑形式。通常，用于NAND快闪存储器的存储器单元阵列布置成使得阵列中的行中的每一存储器单元的控制栅极连接在一起以形成存取线，例如字线。阵列中的列包含在一对选择栅极之间，例如在源极选择晶体管与漏极选择晶体管之间，串联连接在一起的存储器单元串(常常被称为NAND串)。每一源极选择晶体管可连接到源极，而每一漏极选择晶体管可连接到数据线，例如列位线。使用存储器单元串与源极之间和/或存储器单元串与数据线之间的多于一个选择栅极的变型是已知的。
集成电路装置大体上包含多种用途的电容器。举例来说，去耦电容器可连接在电力总线与接地之间。另外，电压产生装置可能会在产生和调节输出电压电平(正或负)时利用耦合电容器和存储电容器。如果此类电容器在制造集成电路装置期间损坏，那么所述集成电路装置可能变得无法使用。
附图说明
图1是根据实施例的作为电子系统的部分与处理器通信的存储器的简化框图。
图2A到2B是可用于参考图1描述的类型的存储器中的存储器单元阵列的部分的示意图。
图3A到3E是根据实施例的具有电容器的集成电路装置的部分的示意图。
图4A到4B是相关技术的电容器的横截面图。
图5A到5F是根据实施例的电容器结构在各个制造阶段的横截面图。
图6是根据实施例的电容器结构在对应于图5D的制造阶段的平面图。
图7A到7B是根据实施例的电容器结构的部分在对应于图5C的制造阶段的横截面图。
图7C到7D是根据实施例的电容器结构的部分在对应于图5F的制造阶段的横截面图。
图8是根据实施例的形成电容器结构的方法的流程图。
具体实施方式
在以下详细描述中，参考附图，所述附图形成本发明的一部分，且其中借助于说明展示特定实施例。在图式中，遍及数个视图，相同的附图标记描述基本上类似的组件。在不脱离本公开的范围的情况下，可利用其它实施例并且可进行结构、逻辑和电性改变。因此，以下详细描述不应被视为具有限制意义。
举例来说，本文中所使用的术语“半导体”可指一层材料、晶片或衬底，且包含任何基底半导体结构。“半导体”应理解为包含蓝宝石上硅(SOS)技术、绝缘体上硅(SOI)技术、薄膜晶体管(TFT)技术、掺杂和未掺杂半导体、由基底半导体结构支撑的外延硅层，以及所属领域的技术人员熟知的其它半导体结构。此外，当在以下描述中参考半导体时，可能已利用先前处理步骤在基底半导体结构中形成区/结，且术语半导体可包含含有此类区/结的底层。
除非另外从上下文显而易见，否则如本文中所使用的术语“导电(conductive)”以及其各种相关形式(例如导电(conduct/conducting/conduction)、以导电方式、导电性等)指代电学上的导电。类似地，除非另外从上下文显而易见，否则如本文中所使用的术语“连接(connecting)”以及其各种相关形式，例如连接(connect/connected/connection)等，指代电连接。
图1是根据实施例的呈存储器(例如，存储器装置)100形式的第一设备的简化框图，所述第一设备作为呈电子系统形式的第三设备的部分与呈处理器130形式的第二设备通信。电子系统的一些实例包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电气设备、车辆、无线装置、移动电话等。例如在存储器装置100外部的控制器的处理器130可以是存储器控制器或其它外部主机装置。
存储器装置100包含以行和列逻辑地布置的存储器单元阵列104。逻辑行中的存储器单元通常连接到同一存取线(通常被称为字线)，而逻辑列中的存储器单元通常选择性地连接到同一数据线(通常被称为位线)。单个存取线可与多于一个逻辑行的存储器单元相关联，且单个数据线可与多于一个逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未展示)能够编程为至少两个目标数据状态中的一个。
提供行解码电路系统108和列解码电路系统110以对地址信号进行解码。接收地址信号并对其进行解码以存取存储器单元阵列104。存储器装置100还包含输入/输出(I/O)控制电路系统112，其用以管理命令、地址和数据到存储器装置100的输入以及数据和状态信息从存储器装置100的输出。地址寄存器114与I/O控制电路系统112和行解码电路系统108和列解码电路系统110通信以在解码之前锁存地址信号。命令寄存器124与I/O控制电路系统112和控制逻辑116进行通信以锁存传入命令。
控制器(例如，在存储器装置100内部的控制逻辑116)响应于命令而控制对存储器单元阵列104的存取，且产生外部处理器130的状态信息，即，控制逻辑116经配置以对存储器单元阵列104执行存取操作(例如，感测操作[其可包含读取操作和验证操作]、编程操作和/或擦除操作)，且可经配置以执行根据实施例的方法。控制逻辑116与行解码电路系统108和列解码电路系统110通信，以响应于地址而控制行解码电路系统108和列解码电路系统110。
控制逻辑116还与高速缓冲寄存器118进行通信。高速缓冲寄存器118锁存如由控制逻辑116引导的传入或传出数据以暂时存储数据，而存储器单元阵列104忙于分别写入或读取其它数据。在编程操作(例如，写入操作)期间，可将数据从高速缓冲寄存器118传递到数据寄存器120以传送到存储器单元阵列104；接着可将新数据从I/O控制电路系统112锁存于高速缓冲寄存器118中。在读取操作期间，可将数据从高速缓冲寄存器118传递到I/O控制电路系统112以用于输出到外部处理器130；接着可将新数据从数据寄存器120传递到高速缓冲寄存器118。高速缓冲寄存器118和/或数据寄存器120可形成存储器装置100的页缓冲器(例如，可形成其一部分)。页缓冲器可进一步包含感测装置(图1中未展示)，其用以例如通过感测连接到所述存储器单元的数据线的状态来感测存储器单元阵列104的存储器单元的数据状态。状态寄存器122可与I/O控制电路系统112和控制逻辑116通信，以锁存状态信息以用于输出到处理器130。
存储器装置100在控制逻辑116处经由控制链路132从处理器130接收控制信号。控制信号可包含芯片启用CE#、命令锁存启用CLE、地址锁存启用ALE、写入启用WE#、读取启用RE#和写入保护WP#。取决于存储器装置100的性质，可进一步经由控制链路132接收额外或替代的控制信号(未展示)。存储器装置100经由多路复用的输入/输出(I/O)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)和数据信号(其表示数据)且经由I/O总线134将数据输出到处理器130。
举例来说，可经由I/O控制电路系统112处的I/O总线134的输入/输出(I/O)引脚[7:0]接收命令，且接着可将命令写入到命令寄存器124中。可经由I/O控制电路系统112处的I/O总线134的输入/输出(I/O)引脚[7:0]接收地址，且可接着将地址写入到地址寄存器114中。可经由I/O控制电路系统112处用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]接收数据，且接着可将数据写入到高速缓冲寄存器118中。随后可将数据写入到数据寄存器120中以用于编程存储器单元阵列104。对于另一实施例，可省略高速缓冲寄存器118，且可将数据直接写入到数据寄存器120中。还可通过用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]输出数据。虽然可参考I/O引脚，但其可包含实现通过外部装置(例如，处理器130)电连接到存储器装置100的任何导电节点，例如常用的导电衬垫或导电凸块。
存储器装置100和/或处理器130可从电源136接收电力。电源136可表示用于向存储器装置100和/或处理器130提供电力的电路系统的任何组合。举例来说，电源136可包含单独电源(例如，电池)、线连接的电源(例如，台式计算机和服务器中常见的开关模式电源或对便携式电子装置常见的AC适配器)或这两个的组合。通常使用两个或更多个电压供应节点137从电源136接收电力，所述电压供应节点例如电源电压节点(例如，Vcc或Vccq)和参考电压节点(例如，Vss或Vssq，例如接地或0V)。电源136提供多于两个电压供应节点137的情况并不少见。为简单起见，未描绘从电压供应节点137到存储器装置100内的组件的电力分布。
所属领域的技术人员应了解，可提供额外的电路系统和信号，且已简化图1的存储器装置100。应认识到，参考图1描述的各种块组件的功能性可能不一定与集成电路装置的不同组件或组件部分分离。举例来说，集成电路装置的单个组件或组件部分可适于执行图1的多于一个块组件的功能性。替代地，可组合集成电路装置的一或多个组件或组件部分以执行图1的单个块组件的功能性。
此外，尽管根据各种信号的接收和输出的流行惯例而描述特定I/O引脚，但应注意，可在各种实施例中使用其它I/O引脚(或其它I/O节点结构)的组合或其它数目个I/O引脚(或其它I/O节点结构)。
图2A是可例如作为存储器单元阵列104的一部分在参考图1描述的类型的存储器中使用的例如NAND存储器阵列等存储器单元阵列200A的一部分的示意图。存储器阵列200A包含例如字线2020到202N的存取线以及例如位线2040到204M的数据线。字线202可以多对一关系连接到图2A中未展示的全局存取线(例如，全局字线)。对于一些实施例，存储器阵列200A可形成于半导体上方，所述半导体例如可经导电掺杂以具有例如p型导电性等导电类型以例如形成p阱，或具有n型导电性以例如形成n阱。
存储器阵列200A可以行(每行对应于字线202)和列(每列对应于位线204)布置。每列可包含串联连接的存储器单元(例如，非易失性存储器单元)串，例如NAND串2060到206M中的一个。每一NAND串206可连接(例如，选择性地连接)到共同源极(SRC)216且可包含存储器单元2080到208N。存储器单元208可表示用于存储数据的非易失性存储器单元。每一NAND串206中的存储器单元208可串联连接在选择栅极210(例如，场效应晶体管)与选择栅极212(例如，场效应晶体管)之间，所述选择栅极210例如选择栅极2100到210M中的一个(例如，其可以是源极选择晶体管，通常被称为选择栅极源极)，所述选择栅极212例如选择栅极2120到212M中的一个(例如，其可以是漏极选择晶体管，通常被称为选择栅极漏极)。选择栅极2100到210M可共同地连接到选择线214，例如源极选择线(SGS)，且选择栅极2120到212M可共同地连接到选择线215，例如漏极选择线(SGD)。尽管描绘为传统场效应晶体管，但选择栅极210和212可利用类似于(例如，相同于)存储器单元208的结构。选择栅极210和212可表示串联连接的多个选择栅极，其中每一选择栅极串联地配置以接收相同或独立的控制信号。
每一选择栅极210的源极可连接到共用源极216。每一选择栅极210的漏极可连接到对应NAND串206的存储器单元2080。举例来说，选择栅极2100的漏极可连接到对应NAND串2060的存储器单元2080。因此，每一选择栅极210可经配置以选择性地将对应的NAND串206连接到共用源极216。每一选择栅极210的控制栅极可连接到选择线214。
每一选择栅极212的漏极可连接到对应的NAND串206的位线204。举例来说，选择栅极2120的漏极可连接到对应NAND串2060的位线2040。每一选择栅极212的源极可连接到对应NAND串206的存储器单元208N。举例来说，选择栅极2120的源极可连接到对应NAND串2060的存储器单元208N。因此，每一选择栅极212可经配置以将对应NAND串206选择性地连接到对应位线204。每一选择栅极212的控制栅极可连接到选择线215。
图2A中的存储器阵列可为准二维存储器阵列且可具有大体平面结构，例如，其中共同源极216、NAND串206和位线204在基本上平行的平面中延伸。替代地，图2A中的存储器阵列可为三维存储器阵列，例如，其中NAND串206可基本上垂直于含有共同源极216的平面且基本上垂直于含有位线204的平面延伸，所述位线可基本上平行于含有共同源极216的平面。
如图2A中所展示，存储器单元208的典型构造包含可确定存储器单元的数据状态(例如，通过阈值电压的改变)的数据存储结构234(例如，浮动栅极、电荷陷阱或经配置以存储电荷的其它结构)，以及控制栅极236。数据存储结构234可包含导电结构和电介质结构两者，而控制栅极236通常由一或多种导电材料形成。在一些情况下，存储器单元208可进一步具有限定的源极/漏极(例如，源极)230和限定的源极/漏极(例如，漏极)232。存储器单元208的控制栅极236连接到(且在一些情况下形成)字线202。
存储器单元208的列可以是选择性地连接到给定位线204的一个NAND串206或多个NAND串206。存储器单元208的行可为共同地连接到给定字线202的存储器单元208。存储器单元208的行可但不必包含共同地连接到给定字线202的所有存储器单元208。存储器单元208的行常常可划分成存储器单元208的物理页的一或多个群组，且存储器单元208的物理页常常包含共同地连接到给定字线202的每个其它存储器单元208。举例来说，共同地连接到字线202N且选择性地连接到偶数位线204(例如，位线2040、2042、2044等)的存储器单元208可以是存储器单元208(例如，偶数存储器单元)的一个物理页，而共同地连接到字线202N且选择性地连接到奇数位线204(例如，位线2041、2043、2045等)的存储器单元208可以是存储器单元208(例如，奇数存储器单元)的另一物理页。尽管在图2A中未明确地描绘位线2043到2045，但从图中显而易见，存储器单元阵列200A的位线204可从位线2040到位线204M连续地编号。共同地连接到给定字线202的存储器单元208的其它分组还可限定存储器单元208的物理页。对于某些存储器装置，共同地连接到给定字线的所有存储器单元可视为存储器单元的物理页。存储器单元(其在一些实施例中可仍是整个行)的物理页的在单个读取操作期间读取或在单个编程操作期间编程的部分(例如，存储器单元的上部页或下部页)可视为存储器单元的逻辑页。存储器单元块可包含经配置以一起被擦除的那些存储器单元，例如连接到字线2020到202N的所有存储器单元(例如，共享共同字线202的所有NAND串206)。除非明确地区分，否则对存储器单元页的参考在本文中是指存储器单元的逻辑页的存储器单元。
虽然结合NAND快闪存储器论述图2A的实例，但本文中所描述的实施例和概念不限于特定阵列架构或结构，且可包含其它结构(例如，SONOS或经配置以存储电荷的其它数据存储结构)和其它架构(例如，AND阵列、NOR阵列等)。
图2B是可例如作为存储器单元阵列104的一部分在参考图1描述的类型的存储器中使用的存储器单元阵列200B的一部分的另一示意图。图2B中相同编号的元件对应于关于图2A提供的描述。图2B提供三维NAND存储器阵列结构的一个实例的额外细节。三维NAND存储器阵列200B可并入有可包含半导体柱的竖直结构，其中柱的一部分可充当NAND串206的存储器单元的沟道区。NAND串206可各自通过选择晶体管212(例如，可以是漏极选择晶体管，通常被称为选择栅极漏极)选择性地连接到位线2040到204M，且通过选择晶体管210(例如，可以是源极选择晶体管，通常被称为选择栅极源极)选择性地连接到共同源极216。多个NAND串206可选择性地连接到同一位线204。NAND串206的子集可通过偏置选择线2150到215K而连接到其相应位线204，以选择性地激活各自在NAND串206与位线204之间的特定选择晶体管212。可通过偏置选择线214来激活选择晶体管210。每一字线202可连接到存储器阵列200B中的多行存储器单元。通过特定字线202共同彼此连接的存储器单元的行可统称为层。
三维NAND存储器阵列200B可形成于外围电路系统226上方。外围电路系统226可表示用于存取存储器阵列200B的各种电路系统。外围电路系统226可包含互补电路元件。举例来说，外围电路系统226可包含形成于同一半导体衬底上的n沟道晶体管和p沟道晶体管两者，此工艺通常被称为CMOS或互补金属氧化物半导体。尽管由于集成电路制造和设计的进步，CMOS常常不再利用严格的金属氧化物半导体构造，但为了方便起见保留CMOS命名。外围电路系统226可进一步包含根据实施例的电容器结构(图2B中未展示)以用作去耦电容器、耦合电容器和/或存储电容器。
图3A到3E是根据实施例的具有电容器的集成电路装置的部分的示意图。图3A到3C描绘在集成电路装置内的电力轨电压之间使用去耦电容器的实例，而图3D和3E描绘在集成电路装置的电压产生电路内使用耦合电容器和存储电容器的实例。电压产生电路通常增加或减少输入供应电压以便分别提供操作集成电路中的电路元件所需的更高或更低的输出电压。举例来说，如下文所描述的去耦电容器、耦合电容器和/或存储电容器可分布在图2B的三维NAND存储器阵列200B的外围电路系统226当中。
图3A描绘分别连接到存储器装置100的导电节点3420和3421的电压供应节点1370和1371。导电节点3420和3421可各自表示通过外部装置(例如，处理器130)实现到存储器装置100的电连接的导电节点，例如常用的导电衬垫或导电凸块。电压供应节点1370可经配置以供应底部轨供应电压，例如VssQ，而电压供应节点1371可经配置以供应低顶部轨供应电压，例如VccQ。作为实例，VssQ和VccQ可表示用于存储器装置100的数据路径的电力轨。作为另一实例，VssQ的典型值可为0V或接地，而VccQ的典型值可为1.2V。导电节点3420和3421可分别连接到导体3460和3461以将轨电压分布到存储器装置100的各种电路系统。一或多个去耦电容器344可连接在导体3460与3461之间以将高频噪声与轨电压去耦。此类去耦电容器344可跨含有存储器装置100的裸片分布在承载VccQ和VssQ的导体之间，以便减轻高速数据通信期间的VccQ总线噪声。
图3B描绘连接到电压调节器340的第一输入且连接到存储器装置100的导电节点3420的电压供应节点1370。图3B进一步描绘连接到电压调节器340的第二输入的电压供应节点1371，所述电压调节器具有连接到导电节点3421的输出。导电节点3420和3421可各自表示通过外部装置(例如，处理器130和/或电压调节器340)实现到存储器装置100的电连接的导电节点，例如常用的导电衬垫或导电凸块。电压供应节点1370可经配置以供应底部轨供应电压，例如Vss，而电压供应节点1371可经配置以供应顶部轨供应电压，例如VccX。电压调节器340可经配置以产生调节后的顶部轨电压VccR。作为实例，Vss和VccR可表示用于存储器装置100的内部逻辑的操作的电力轨。作为另一实例，Vss的典型值可为0V或接地，且VccX的典型值可为2.4V到3.6V，而VccR的典型值可为2.2V到2.3V。导电节点3420和3421可分别连接到导体3460和3461以将轨电压分布到存储器装置100的各种电路系统。一或多个去耦电容器344可连接在导体3460与3461之间以将高频噪声与轨电压去耦。此类去耦电容器344可跨含有存储器装置100的裸片分布在承载VccR和Vss的导体之间，以便减轻来自存储器装置100的内部逻辑的VccR总线噪声。
图3C描绘电压节点3500，其可为在存储器装置100内部的电压节点且经配置以供应底部轨电压，例如VssPump，而电压节点3501可为在存储器装置100内部的电压节点且经配置以供应顶部轨电压，例如VccPump。作为实例，VssPump和VccPump可表示从存储器装置100的电压产生电路接收的电力轨。作为另一实例，VssPump的典型值可为0V或接地，且VccPump的典型值可为15V到32V。电压节点3500和3501可分别连接到导体3460和3461以将轨电压分布到存储器装置100的各种电路系统。一或多个去耦电容器344可连接在导体3460与3461之间以将高频噪声与轨电压去耦。
图3D描绘负电荷泵的实例，所述负电荷泵例如用于在其输出处产生降低的电压电平。图3D的电荷泵接收输入电压Vin。可在耦合电容器3451的一个输入处接收第一时钟信号CLK1，而可在耦合电容器3452的一个输入处接收第二时钟信号CLK2。时钟信号CLK1和CLK2通常具有相反的相位、相同的频率和类似的(例如，相同的)幅度，其可对应于电源电压的幅度。尽管耦合电容器3450和3451各自描绘为单个电容器，但所述耦合电容器中的一个或两个可替代地各自表示并联连接的多个电容器。
图3D的电荷泵可包含两个并联级341。级3411和3412可各自分别包含耦合电容器3451和3452。级3411和3412可分别进一步包含电压隔离装置3431和3432，例如经配置以充当二极管的晶体管。可包含电压隔离装置343以保护负载，例如经配置以接收输出电压Vout的电路系统。在图3D的电荷泵中，电压隔离装置343可大体上减轻耦合电容器345在其相应时钟信号CLK1或CLK2的循环之间的充电或放电。可包含交叉耦合的晶体管(例如，p型场效应晶体管)3481和3482以在其相应时钟信号CLK1和CLK2为逻辑高(例如，由于互补时钟信号的逻辑低电平的电容效应)时为其相应耦合电容器3451和3452放电，并在其相应时钟信号CLK1和CLK2转变为逻辑低时隔离其相应耦合电容器3451和3452。因此，图3D的电荷泵可逐渐从每一级的耦合电容器345移除电荷，且可产生降低的电压电平。存储电容器347可连接在图3D的电荷泵的输出与电压节点(例如，接地节点)349之间。尽管存储电容器347被描绘为单个电容器，但其可替代地表示并联连接的多个电容器。
图3E描绘正电荷泵的实例，所述正电荷泵例如用于在其输出处产生增大的电压电平。图3E的电荷泵接收输入电压Vin，所述输入电压可为例如Vcc。可在交流耦合电容器(例如，耦合电容器3451、3453、3455等)的一个输入(例如，电极)处接收第一时钟信号CLK1，而可在交流耦合电容器(例如，耦合电容器3452、3454、3456等)的一个输入(例如，电极)处接收第二时钟信号CLK2。虽然耦合电容器3454、3455和3456未在图3E中直接展示，但可从耦合电容器345从1到N的编号显而易见。尽管耦合电容器345各自描绘为单个电容器，但所述耦合电容器中的一或多个可替代地各自表示并联连接的多个电容器。时钟信号CLK1和CLK2通常具有相反的相位、相同的频率和类似的(例如，相同的)幅度，其可对应于电源电压的幅度。
图3E的电荷泵可包含N个级341。级3411到341N-1可各自分别包含耦合电容器345。级3411到341N可进一步包含电压隔离装置343，例如二极管。图3E的电荷泵的第N级341N可含有电压隔离装置343N，而不具有对应耦合电容器345。可包含电压隔离装置343N以保护负载，例如经配置以接收输出电压Vout的电路系统。在图3E的电荷泵中，电压隔离装置343可大体上减轻耦合电容器345在其相应时钟信号CLK1或CLK2的循环之间的充电或放电。因此，图3E的电荷泵可逐渐在每一级的耦合电容器上存储更多的电荷，且在电荷泵中放置在一起的数个此类级可产生增大的电压电平。存储电容器347可连接在图3E的电荷泵的输出与电压节点(例如，接地节点349)之间。尽管存储电容器347被描绘为单个电容器，但其可替代地表示并联连接的多个电容器。
参考图3A到3E描述的电容器的各种用途对于含有这些电容器的集成电路装置的有效操作可能是关键的。然而，在制造期间电容器内可能会出现电荷积累，且此类电荷积累的不受控制的放电可能会冲破电容器的电介质，这可能会在所述电容器的电极之间形成导电路径，从而实际上破坏所述电容器。
图4A到4B是用以提供此类风险的实例的相关技术的电容器的横截面图。图4A和4B的电容器包含形成于半导体452中的第一导电区454。半导体452可具有第一导电类型。举例来说，半导体452可以是p型或n型单晶硅或其它半导体。第一导电区454可具有不同于第一导电类型的第二导电类型，且可充当电容器的第一电极。举例来说，在半导体452是p型半导体的情况下，第一导电区454可以具有n型导电性。图4A和4B的电容器进一步包含形成于半导体452中的第二导电区456。第二导电区456可具有第一导电类型。并入有图4A和4B的电容器的集成电路装置的其它电路系统可形成于第二导电区456中。
图4A和4B的电容器进一步包含电介质458和导体460。电介质458通常可由一或多种电介质材料形成，而导体460通常可由一或多种导电材料形成。导体460可充当电容器的第二电极。
在制造电容器期间，如图4A中所描绘，静电荷461可转移到第一导电区454且存储在所述第一导电区中。举例来说，具有非均匀等离子体掺杂(PLAD)的等离子体处理可能会产生静电荷。在化学机械平坦化(CMP)期间可能会出现机械诱发的静电荷。其它制造工艺也可能会引起静电荷积累，所述制造程序例如非均匀化学气相沉积(CVD)、非均匀干蚀刻等离子体、非均匀注入束能量等。无论机制如何，此类静电荷461可能被转移到第一导电区454。这种存储的电荷可能会在第一导电区454内产生高电压电平，并且可能超过25V。然而，由于电介质458的隧穿势垒通常较低，导体460可能处于基本上类似的电压电平下。后续的处理可能会使导体460连接到接地节点463，如图4B中所描绘。举例来说，导电湿法或等离子工艺可能引起导体460接地。替代地，导体460的接地可能在形成额外导体期间发生，例如在金属层形成期间发生。在电介质458两端产生电压差的情况下，存储在第一导电区454中的能量可能会突然通过电介质458释放，并且可能使得第一导电区454与导体460熔合，从而造成永久的电容器短路。相关技术的设计通常可以实现在后续处理期间将导体460连接到二极管，例如纽扣二极管，以提供针对静电放电的保护。此类连接通常依赖于连接到导体460和二极管的额外导体(例如，金属线)的形成，这通常可能发生在金属层形成或可能在连接到二极管之前无意地将导体460接地的其它处理之后。因此，在发生静电放电损坏之前，此二极管保护可能无法使用。
各种实施例提供电容器结构以减轻存储的能量从电容器的电极的不受控释放。一些实施例在形成电容器的电极并具有例如n型导电性的导电类型的第一导电区与具有例如p型导电性的不同导电类型的第二导电区之间提供反向偏置(例如，N-P)结。
图5A到5F是根据实施例的电容器结构在各个制造阶段的横截面图。图5A描绘半导体552、形成于半导体552中的第一导电区(例如，阱)554，以及形成于半导体552中的第二导电区(例如，阱)556。
半导体552可具有第一导电类型。举例来说，半导体552可以是p型或n型单晶硅或其它半导体。第一导电区554可具有不同于第一导电类型的第二导电类型，且可充当电容器结构的第一电极。举例来说，在半导体552是p型半导体的情况下，第一导电区554可以具有n型导电性，例如N+导电性。正如集成电路制造中的典型情况，“+”指示较高水平的掺杂，例如，足以向半导体552的此区赋予导电性。第二导电区556可具有第一导电类型，例如此实例中的p型导电性，例如P+导电性。并入有图5A到5F的电容器结构的集成电路装置的其它电路系统可形成于第二导电区556中。
可通过将相应的掺杂剂物质注入到半导体552中来形成第一导电区554和第二导电区556。如所属领域中众所周知的，这种注入通常可涉及使指向半导体552的表面的离子加速。为了产生n型导电性，掺杂剂物质可包含砷(As)、锑(Sb)、磷(P)或另一n型杂质的离子。为了产生p型导电性，掺杂剂物质可包含硼(B)或另一p型杂质的离子。在半导体中形成导电区的其它方法是已知的，且本文中的实施例不限于形成导电区的任何方法。
在图5B中，可形成覆盖在第一导电区454、半导体552和第二导电区556上的电介质558。可形成覆盖在电介质558上的导体560。导体560通常可由一或多种导电材料形成。举例来说，导体560可包括导电掺杂多晶硅、由导电掺杂多晶硅组成或主要由导电掺杂多晶硅组成，和/或可包括以下各物、由以下各物组成或主要由以下各物组成：金属，例如难熔金属，或含金属材料，例如难熔金属硅化物或金属氮化物，例如难熔金属氮化物，以及任何其它导电材料。导体560可具有导电类型。作为一个实例，导体560可为导电掺杂硅材料，例如通常被称为多晶硅(polysilicon)的多晶硅(polycrystalline silicon)。对于此类实施例，导电类型可为第一导电类型或第二导电类型。
电介质558可通常形成于一或多种电介质材料上。举例来说，电介质558可包括例如二氧化硅的氧化物、由氧化物组成或主要由氧化物组成，和/或可包括以下各物、由以下各物组成或主要由以下各物组成：高k电介质材料，例如氧化铝(AlOx)、氧化铪(HfOx)、氧化铪铝(HfAlOx)、氧化铪硅(HfSiOx)、氧化镧(LaOx)、氧化钽(TaOx)、氧化锆(ZrOx)、氧化锆铝(ZrAlOx)、氧化钇(Y2O3)等，以及任何其它电介质材料。作为一个实例，电介质558可以是通过底层含硅第一导电区554、半导体552和第二导电区556的反应形成的热氧化物。
在图5C中，导体560、电介质558、第一导电区554和第二导电区556可以被图案化以形成沟槽562。图案化可包含各向同性蚀刻或其它合适的工艺或用于移除这些材料的工艺。沟槽562的形成可限定第一导电区554的第一岛状物5660、第一导电区554的第二岛状物5661、第二导电区556的岛状物565、覆盖在第一导电区554的第一岛状物5660上的第一电介质部分5580、覆盖在第一导电区554的第二岛状物5661上且覆盖在第二导电区556的岛状物565上的第二电介质部分5581、覆盖在第一电介质部分5580上的第一导体部分5600和覆盖在第二电介质部分5581上的第二导体部分5601。第一导体部分5600、第一电介质部分5580和第一导电区554的第一岛状物5660可共同地形成图5C的电容器结构的电容器。然后可以用电介质材料填充沟槽562以形成如图5D所示的隔离区564。隔离区564可环绕第一导体部分5600和第二导体部分5601，如图6中所描绘。
在图5E中，可移除第二导体部分5601和第二电介质部分5581以暴露第一导电区554的第二岛状物5661和第二导电区556的岛状物565，以及半导体552在第一导电区554的第二岛状物5661与第二导电区556的岛状物565之间的任何部分。在图5F中，第三导电区568可形成于第一导电区554的第二岛状物5661和第二导电区556的岛状物565中，以及形成于半导体552在第一导电区554的第二岛状物5661与第二导电区556的岛状物565之间的任何部分中。可通过将掺杂剂物质注入到这些形成物中来形成第三导电区568。第三导电区568可具有与第一导电区554相同或不同的导电类型。可形成覆盖在第三导电区568上的额外电介质材料以填充图5E中所描绘的间隙。
图6是根据实施例的电容器结构在对应于图5D的制造阶段的平面图。确切地说，图6描绘由隔离区564包围的第一导体部分5600和第二导体部分5601。尽管第一导体部分5600和第二导体部分5601的轮廓被描绘为规则四边形，但也可以使用其它形状。第一导体部分5600可随后连接到导体346，例如导体3461，其经配置以提供轨电压，例如顶部轨电压，如参考图3A到3C所描述，以将电容器结构用作去耦电容器。作为另一实例，可随后连接第一导体部分5600以接收时钟信号CLK1或CLK2，如参考图3D和3E所描述，以将电容器结构用作耦合电容器。作为另一实例，第一导体部分5600可随后连接到电压节点349，如参考图3D和3E所描述，以将电容器结构用作存储电容器。
图7A到7B是根据实施例的电容器结构的部分在对应于图5C的制造阶段的横截面图。图7A和7B描绘第一导电区554的第二岛状物5661和第二导电区556的岛状物565的部分，以及在移除第二导体部分5601之前，半导体552在第一导电区554的第二岛状物5661与第二导电区556的岛状物565之间的任何部分。
使用具有N+导电性的第一导电区554和具有P+导电性的第二导电区556的共同实例，图7A的第二导体部分5601可具有N+导电性，而图7B的第二导体部分5601可具有P+导电性。在这两种情况下，可通过二极管772(例如，反向偏置齐纳二极管)从第一导电区554到第二导电区556建立导电路径770，所述导电路径在图7A的情况下在第二导体部分5601与第二导电区556的岛状物565之间产生，或在图7B的情况下在第一导电区554的第二岛状物5661与第二导体部分5601之间产生。在这两种情况下，第二导体部分5601可形成二极管772的一个端子，而第二导电区556的岛状物565或第一导电区554的第二岛状物5661可分别形成图7A或7B的二极管772的第二端子。
由于掺杂结的性质，可预期二极管772的齐纳电压小于(例如，远小于)第一导电区554与第一导体部分5600之间的击穿电压，例如，可能在大约5V与25V到30V之间。作为一个实例，二极管772的齐纳电压可在3V到7V的范围内。因而，第一导电区554内存储的能量可以在非常早期的制造阶段通过二极管772释放到第二导电区556，而不会损坏电容器。具体来说，第一导电区554内存储的能量可在将第一导体部分5600连接到任何其它电路系统之前释放，例如在第一导体部分5600可与其它导电材料隔离时释放。对第二电介质部分5581的损坏可能是无关紧要的，因为其可被视为牺牲的。
图7C到7D是根据实施例的电容器结构的部分在对应于图5F的制造阶段的横截面图。图7C和7D描绘第一导电区554的第二岛状物5661和第二导电区556的岛状物565的部分，以及在形成第三导电区568之后，半导体552在第一导电区554的第二岛状物5661与第二导电区556的岛状物565之间的任何部分。
使用具有N+导电性的第一导电区554和具有P+导电性的第二导电区556的共同实例，图7C的第三导电区568可具有N+导电性，而图7D的第三导电区568可具有P+导电性。在这两种情况下，可通过二极管774(例如，反向偏置齐纳二极管)从第一导电区554到第二导电区556建立导电路径770，所述导电路径在图7C的情况下在第三导电区568与第二导电区556的岛状物565之间产生，或在图7D的情况下在第一导电区554的第二岛状物5661与第三导电区568之间产生。在这两种情况下，第三导电区568可形成二极管774的一个端子，而第二导电区556的岛状物565或第一导电区554的第二岛状物5661可分别形成图7C或7D的二极管774的第二端子。出于与关于图7A和7B所呈现的那些原因类似的原因，在将第一导体部分5600连接到任何其它电路系统之前和之后，此结构同样可继续提供对电容器的保护。
图8是根据实施例的形成电容器结构的方法的流程图。在881处，可在半导体材料中形成具有第一导电类型的第一导电区，且可在半导体材料中形成具有不同于第一导电类型的第二导电类型的第二导电区。半导体材料可具有第一导电类型或第二导电类型。
在883处，可形成覆盖在第一导电区上且覆盖在第二导电区上的电介质。在885处，可形成覆盖在电介质上的导体。
在887处，可使导体、电介质、第一导电区和第二导电区图案化以形成第一导电区的第一岛状物、第一导电区的第二岛状物、第二导电区的岛状物、与电介质的第二部分分离的电介质的第一部分，以及与导体的第二部分分离的导体的第一部分。
任选地，在889处，可移除导体的第二部分和电介质的第二部分，且在891处，可形成从第一导电区的第二岛状物延伸到第二导电区的岛状物的第三导电区。第三导电区可具有第一导电类型或第二导电类型。
结论
尽管本文中已说明且描述特定实施例，但所属领域的一般技术人员将了解，预计实现相同目的的任何布置可以取代所展示的特定实施例。所属领域的一般技术人员将清楚实施例的许多修改。因此，本申请预期涵盖实施例的任何修改或变化。

Claims (27)

1.一种电容器结构，其包括：
第一导电区的第一岛状物和所述第一导电区的第二岛状物，其具有第一导电类型，其中所述第一导电区为具有所述第一导电类型的邻接导电区；
第二导电区的岛状物，其具有不同于所述第一导电类型的第二导电类型；
电介质，其覆盖在所述第一导电区的所述第一岛状物上；
导体，其覆盖在所述电介质上；以及
二极管的端子，其覆盖在所述第一导电区的所述第二岛状物上且覆盖在所述第二导电区的所述岛状物上。
2.根据权利要求1所述的电容器结构，其中所述第一导电区包括n型导电掺杂单晶硅的区，且所述导体包括n型导电掺杂多晶硅。
3.根据权利要求2所述的电容器结构，其中所述二极管的所述端子包括n型导电掺杂硅材料。
4.根据权利要求3所述的电容器结构，其中所述n型导电掺杂硅材料选自由以下组成的组：n型导电掺杂单晶硅和n型导电掺杂多晶硅。
5.根据权利要求1所述的电容器结构，其中所述导体为第一导体，且其中所述二极管的端子包括与所述第一导体同时形成的第二导体。
6.根据权利要求5所述的电容器结构，其中所述电介质为第一电介质，且其中与所述第一电介质同时形成的第二电介质在所述二极管的所述端子与所述第一导电区的所述第二岛状物之间，且在所述二极管的所述端子与所述第二导电区的所述岛状物之间。
7.根据权利要求1所述的电容器结构，其中所述第一导电区为n型导电掺杂单晶硅的区，且所述导体为p型导电掺杂多晶硅。
8.根据权利要求1所述的电容器结构，其中所述电介质包括所述第一导电区的所述第一岛状物的热氧化物。
9.根据权利要求1所述的电容器结构，其中所述二极管为选自由以下组成的组的齐纳二极管：形成于所述二极管的所述端子与所述第一导电区的所述第二岛状物之间的齐纳二极管，以及形成于所述二极管的所述端子与所述第二导电区的所述岛状物之间的齐纳二极管。
10.根据权利要求9所述的电容器结构，其中所述齐纳二极管的齐纳电压在3V到7V的范围内。
11.根据权利要求1所述的电容器结构，其中所述导体与其它导电材料隔离。
12.一种电容器结构，其包括：
半导体的第一导电掺杂区的第一岛状物和所述半导体的所述第一导电掺杂区的第二岛状物，其中所述半导体的所述第一导电掺杂区具有第一导电类型，且其中所述半导体具有不同于所述第一导电类型的第二导电类型；
所述半导体的第二导电掺杂区的岛状物，其具有所述第二导电类型；
电介质，其覆盖在所述第一导电掺杂区的所述第一岛状物上；
导体，其覆盖在所述电介质上；以及
二极管的端子，其覆盖在所述第一导电掺杂区的所述第二岛状物上且覆盖在所述第二导电掺杂区的所述岛状物上；
其中所述二极管的所述端子经配置为所述第一导电掺杂区的所述第二岛状物与所述第二导电掺杂区的所述岛状物之间的导电路径的一部分。
13.根据权利要求12所述的电容器结构，其中所述半导体包括p型半导体，其中所述半导体的所述第二导电掺杂区包括所述半导体的p型导电掺杂区，且其中所述半导体的所述第一导电掺杂区包括所述半导体的n型导电掺杂区。
14.根据权利要求13所述的电容器结构，其中所述半导体包括p型单晶硅，且其中所述导体包括导电掺杂多晶硅，所述导电掺杂多晶硅具有选自由n型导电性和p型导电性组成的组的导电类型。
15.根据权利要求14所述的电容器结构，其中所述二极管的所述端子包括选自由单晶硅和多晶硅组成的组的导电掺杂硅材料，且其中所述导电掺杂硅材料具有选自由所述n型导电性和所述p型导电性组成的组的导电类型。
16.根据权利要求12所述的电容器结构，其中所述半导体的所述第一导电掺杂区的所述第一岛状物形成所述电容器结构的电容器的第一电极，且其中所述导体形成所述电容器结构的所述电容器的第二电极。
17.根据权利要求12所述的电容器结构，其中所述二极管的第二端子选自由所述第一导电掺杂区的所述第二岛状物和所述第二导电掺杂区的所述岛状物组成的组。
18.根据权利要求12所述的电容器结构，其中所述导体形成选自由耦合电容器、去耦电容器和存储电容器组成的组的特定电容器的第一电极，且其中所述半导体的所述第一导电掺杂区的所述第一岛状物形成所述特定电容器的第二电极。
19.根据权利要求18所述的电容器结构，其中所述特定电容器选自由以下组成的组：三维NAND存储器阵列的外围电路系统的电压产生电路的耦合电容器、所述三维NAND存储器阵列的所述外围电路系统的所述电压产生电路的存储电容器，以及连接在所述三维NAND存储器阵列的所述外围电路系统的电力轨之间的去耦电容器。
20.根据权利要求18所述的电容器结构，其中所述特定电容器形成三维NAND存储器阵列的外围电路系统的一部分，且其中所述外围电路系统形成于所述三维NAND存储器阵列之下。
21.一种电容器结构，其包括：
n型导电掺杂硅材料的第一区的第一岛状物和n型导电掺杂硅材料的所述第一区的第二岛状物，其中n型导电掺杂硅材料的所述第一区为n型导电掺杂硅材料的邻接区；
p型导电掺杂硅材料的区的岛状物；
电介质，其覆盖在n型导电掺杂硅材料的所述第一区的所述第一岛状物上；
n型导电掺杂硅材料的第二区，其覆盖在所述电介质上；以及
n型导电掺杂硅材料的第三区，其覆盖在n型导电掺杂硅材料的所述第一区的所述第二岛状物上且覆盖在p型导电掺杂硅材料的所述区的所述岛状物上。
22.根据权利要求21所述的电容器结构，其中所述电介质为第一电介质，所述电容器结构进一步包括在n型导电掺杂硅材料的所述第三区与n型导电掺杂硅材料的所述第一区的所述第二岛状物之间且在n型导电掺杂硅材料的所述第三区与p型导电掺杂硅材料的所述区的所述岛状物之间的第二电介质。
23.根据权利要求22所述的电容器结构，其中所述第一电介质和所述第二电介质同时形成。
24.根据权利要求22所述的电容器结构，其中所述第一电介质和所述第二电介质包括热氧化物。
25.根据权利要求21所述的电容器结构，其中n型导电掺杂硅材料的所述第三区覆盖在n型导电掺杂硅材料的所述第一区的所述第二岛状物上并接触所述第二岛状物，且覆盖在p型导电掺杂硅材料的所述区的所述岛状物上并接触所述岛状物。
26.根据权利要求25所述的电容器结构，其中n型导电掺杂硅材料的所述第三区进一步接触p型半导体在n型导电掺杂硅材料的所述第一区的所述第二岛状物与p型导电掺杂硅材料的所述区的所述岛状物之间的一部分。
27.根据权利要求21所述的电容器结构，其中n型导电掺杂硅材料的所述第一区邻接在n型导电掺杂硅材料的所述第一区的所述第一岛状物与n型导电掺杂硅材料的所述第一区的所述第二岛状物之间。
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