CN109427799B - 或非型快闪存储器 - Google Patents

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Abstract

本发明提供一种或非型快闪存储器，其包含降低了消耗电力的三维结构的存储单元。本发明的快闪存储器包括多个柱状部，从硅基板的表面朝垂直方向延伸且包含主动区域；电荷蓄积部，以围绕各柱状部的侧部的方式形成；控制栅极，以围绕行方向的电荷蓄积部(130A)的侧部的方式形成；以及选择栅极，以围绕行方向的电荷蓄积部(130B)的侧部的方式形成。柱状部的其中一个端部经由接触孔而电连接至位线，柱状部的另一个端部电连接于形成在硅基板表面的导电区域。

Description

或非型快闪存储器
技术领域
本发明涉及一种或非(NOR)型快闪存储器，尤其涉及一种存储单元的三维结构。
背景技术
NOR型快闪存储器为了提高其集成度，采用假想接地方式或多电压电平方式。在典型的假想接地方式中，存储单元的源极/漏极(drain)与在行方向上邻接的存储单元的源极/漏极为共用，共用的源极及漏极电连接于位线。在进行读出时，所选择的存储单元的源极被施加为接地电位，漏极被施加为读出电压，邻接的存储单元的源极/漏极成为浮置(floating)状态(专利文献1、专利文献2)。
多电压电平方式中，控制朝向浮动栅极(floating gate)或捕获(trap)电荷的电荷蓄积区域的电荷，从而对存储单元设定多个阈值。专利文献3中，作为电荷捕获型的多电压电平存储器，揭示了镜位型(mirror bit type)快闪存储器。该快闪存储器在硅基板表面与栅极电极之间，形成氧化膜-氮化膜-氧化膜的ONO，在氧化膜与氮化膜的界面上捕获电荷。调换对源极/漏极施加的电压，使氮化膜(电荷蓄积层)的源极侧、漏极侧分别保持电荷，从而在1个存储单元中存储2位的信息。而且，还提出下述结构：在栅极电极的两端附近形成分离的ONO膜，以蓄积电荷的区域物理分离。
而且，伴随半导体元件的高集成化，开发出一种将存储单元三维地、或沿垂直方向堆叠的三维NAND快闪存储器(例如专利文献4)。所述快闪存储器在半导体基板上从其表面朝垂直方向延伸形成多个柱(pillar)，且由例如包含隧道(tunnel)绝缘层、电荷蓄积层及阻挡(block)绝缘层的存储膜围绕柱的侧壁。
现有技术文献
专利文献
专利文献1：日本专利特开2003-100092号公报
专利文献2：日本专利特开平11-110987号公报
专利文献3：日本专利特开2009-283740号公报
专利文献4：日本专利特开2016-58494号公报
[发明所要解决的问题]
在NOR型快闪存储器中，也要求高的动作电流与集成密度。若存储单元的沟道(channel)长度变短或设计规则变小，则源极/漏极间的距离将变短，从而会因未预期的击穿(break down)导致存储单元擅自导通，成为读出或写入错误等的原因。而且，即使在此种状况下，仍要求缩短编程或擦除的动作时间。
发明内容
本发明的目的在于解决此种以往的问题，提供一种包含三维结构的存储单元的NOR型快闪存储器及其制造方法。
本发明的NOR型快闪存储器包括：基板；多个柱状部，从所述基板的表面朝垂直方向延伸，且包含导电性的半导体材料；电荷蓄积部，以围绕各柱状部的侧部的方式形成；绝缘部，以围绕各柱状部的侧部的方式形成；控制栅极，以围绕行方向的电荷蓄积部的侧部的方式形成；以及选择栅极，以围绕行方向的绝缘部的侧部的方式形成，所述柱状部的其中一个端部经由接触孔而电连接于位线，所述柱状部的另一个端部电连接于所述基板侧的基准电位，包含所述电荷蓄积部及所述控制栅极的存储单元与包含所述绝缘部及所述选择栅极的选择晶体管串联连接。
一实施方式中，快闪存储器还包含对存储单元进行编程的编程部件，所述编程部件对选择存储单元的控制栅极施加编程电压，对与所述选择存储单元串联连接的选择晶体管的选择栅极施加比所述编程电压小的选择电压。一实施方式中，对于所述选择存储单元的电荷蓄积部，从源极侧注入电子。一实施方式中，快闪存储器包含：行选择部件，基于行地址来选择行方向的控制栅极及选择栅极；以及列选择部件，基于列地址来选择列方向的位线及源极线。一实施方式中，所述电荷蓄积部与所述绝缘部为相同的结构。一实施方式中，所述电荷蓄积部及绝缘部包含第一氧化膜(O)、氮化膜(N)及第二氧化膜(O)。一实施方式中，所述基准电位是形成于硅基板上的导电区域。一实施方式中，存储单元的周边电路形成于硅基板上，存储单元形成于所述导电区域上。
本发明是将存储单元设为三维结构，可以不受二维的尺度限制而形成存储单元的主动区域，能够同时实现存储单元的集成化与高动作电流。进而，将存储单元串联地形成选择晶体管，能够进一步降低编程时的消耗电力。
附图说明
图1(A)是构成本发明的实施例的NOR型快闪存储器的存储单元的柱状部的概略立体图，图1(B)是位线、控制栅极及选择栅极的配线层的立体示意图；
图2(A)是本发明的实施例的存储单元的柱状部的立体图，图2(B)是其A-A线剖面图；
图3是NOR型存储单元的等效电路图；
图4(A)是在柱状部形成1个晶体管的存储单元的比较例，图4(B)是其比较例的等效电路图；
图5是表示本发明的实施例的NOR型快闪存储器的电气概略结构的框图；
图6是表示本发明的实施例的存储单元的变形例的图；
图7(A)至图7(D)是对本发明的实施例的NOR型快闪存储器的制造工序进行说明的概略剖面图；
图8(A)至图8(C)是对本发明的实施例的NOR型快闪存储器的制造工序进行说明的概略剖面图；
图9(A)至图9(C)是对本发明的实施例的NOR型快闪存储器的制造工序进行说明的概略剖面图；
图10(A)至图10(C)是对本发明的实施例的NOR型快闪存储器的制造工序进行说明的概略剖面图。
符号的说明
10、120：柱状部
20、130、130A、130B、370：电荷蓄积部
100、200：NOR型快闪存储器(快闪存储器)
110：硅基板(半导体基板、基板)
132、136、372、376：氧化膜
134、374：氮化膜
140、CG：控制栅极
150、SEL_0、SEL_1、SEL_m：选择栅极
160、BL、BL_0、BL_1、BL_n：位线
210：存储单元阵列
220：输入/输出缓冲器
230：地址缓冲器
240：行选择/驱动电路
250：列选择/驱动电路
260：读出放大器
270：控制部
280：内部电压产生电路
300：硅基板
310：高杂质层
320：第1缓冲层
330：第2缓冲层
340：掩模层
350：开口
360：柱状部(多晶硅层)
380、400：导电层
390、410：层间绝缘膜
420：接触孔
430：金属材料
440：源极扩散区域
Ax：行地址
Ay：列地址
D：直径
L、L1、L2：垂直方向的长度
MC：存储单元
N：节点
S1：其中一个端部
S2：另一个端部
SL、SL_0、SL_1、SL_n：源极线
ST：选择晶体管
Vers：擦除电压
Vpgm：编程电压
Vread：读出电压
Vsel：选择电压
WL、WL_0、WL_1、WL_m：字线
具体实施方式
本实施方式中，例示三维结构的NOR型快闪存储器。另外，附图是为了便于说明发明而绘制，其各部的比例(scale)未必与实际的元件比例一致。
[实施例]
图1(A)是表示构成本发明的实施例的NOR型快闪存储器的存储单元的柱状部的概略的立体图，图1(B)是连接于柱状部的位线、控制栅极及选择栅极的配线层的立体示意图。
本实施例的NOR型快闪存储器100如图1(A)所示，包含：半导体基板110；多个柱状部120，从半导体基板110的表面朝垂直方向(Z方向)延伸；以及2个电荷蓄积部130A、130B，以围绕多个柱状部120的侧部的方式而形成。多个柱状部120是在半导体基板110上呈二维阵列状地配置，在1个柱状部120的侧部，分离地形成2个电荷蓄积部130A、130B。在X方向上形成有多个控制栅极(字线)140的配线层，控制栅极140的各配线共同连接于行方向的各电流蓄积部130A。而且，在X方向上形成有多个选择栅极150的配线层，选择栅极150的各配线共同连接于行方向的各电流蓄积部130B。进而，在Y方向上形成有多个位线160的配线层，位线160的各配线电连接于列方向的柱状部120的端部(漏极区域)。包含控制栅极140及电荷蓄积部130A的晶体管构成存储单元MC，包含选择栅极150及电荷蓄积部130B的晶体管作为具有开关功能的限流用选择晶体管ST发挥功能。
半导体基板110例如包含硅基板，柱状部120例如包含圆柱状的硅或多晶硅。柱状部120配置在位线与源极线之间，形成局域位线(local bit line)。在存储单元及限流用选择晶体管具有n型金属氧化物半导体(Metal Oxide Semiconductor，MOS)结构的情况下，柱状部120例如包含p型的硅或多晶硅。
图2(A)是柱状部120的立体图，图2(B)是其A-A线剖面图。柱状部120例如具有直径D、垂直方向的长度为L的圆筒形状。但是，柱状部120也可为棱柱状。柱状部120的直径D如后所述般，根据形成于缓冲层的开口的大小来决定，长度L可根据缓冲层的厚度来决定。在柱状部120的其中一个端部S1形成有漏极区域，在另一个端部S2形成有源极区域。当存储单元为n型的MOS结构时，漏极区域及源极区域分别为n型。
电荷蓄积部130A、130B是呈带状地完全围绕柱状部120的侧部。电荷蓄积部130A的垂直方向的长度为L1(L1＜L)，电荷蓄积部130B的垂直方向的长度为L2(L2＜L)。长度L1与L2既可相等，或者也可不同。而且，在1例中，在电荷蓄积部130A与电荷蓄积部130B之间形成有间隔。
电荷蓄积部130A包含用于在其中蓄积电荷的层或界面。理想的是，电荷蓄积部130A包含介电常数相对较高的物质，以在控制栅极140与柱状部120之间提供高的电容耦合。例如，电荷蓄积部130A从内侧起依序包含氧化膜(O)132、氮化膜(N)134及氧化膜(O)136，在ONO膜的界面捕获电荷。
优选的是，电荷蓄积部130B是与电荷蓄积部130A相同的结构，由此，电荷蓄积部130A、130B的制造变得容易。当然，串联连接于存储单元的选择晶体管只要具有作为电流限制用晶体管的开关功能即可，因此，未必需要如电荷蓄积部130B般的电荷蓄积，也可为SiO2之类的绝缘膜。
如图1(B)所示，控制栅极140以围绕柱状部120的电荷蓄积部130A的方式沿X方向延伸，选择栅极150以围绕电荷蓄积部130B的方式沿X方向延伸。列方向的柱状部120的端部S1的各漏极区域共同连接于位线160，柱状部120的另一个端部S2的各源极区域电连接于供给基准电位的基板110。
图3表示本实施例的存储单元的等效电路图。存储单元MC与选择晶体管ST是串联连接，存储单元MC的漏极区域电连接于位线BL，选择晶体管ST的源极区域电连接于源极线SL。存储单元MC的源极区域与选择晶体管ST的漏极区域为共用，节点N是存储单元MC与选择晶体管ST的源极区域/漏极区域。形成在位线BL与源极线SL之间的柱状部120提供存储单元MC与选择晶体管ST的直流路径。
当对控制栅极140施加有电压时，经由电荷蓄积部130A来对柱状部120施加电场。若未在电荷蓄积部130A中蓄积电子，则比蓄积有电子时大的电场作用于柱状部。若对控制栅极140施加的电压为阈值以上，则在柱状部120的表面形成反转层，存储单元MC成为导通状态。若所施加的电压小于阈值，则不在柱状部120的表面形成反转层，存储单元MC成为非导通状态。若在电荷蓄积部130A中蓄积有电子，则存储单元MC的阈值变高，若未蓄积有电子，则阈值变低。
当对选择栅极150施加有电压时，经由电荷蓄积部130B对柱状部120施加电场。电荷蓄积部130B是与电荷蓄积部130A同样可蓄积电子的结构，但在电荷蓄积部130B中，事实上不蓄积电子、或即使有蓄积也很少。因此，选择晶体管ST的阈值为稍许增加的程度。当对选择栅极150施加阈值以上的电压时，在柱状部120表面形成反转层，选择晶体管ST成为导通状态，若所施加的电压小于阈值，则选择晶体管ST为非导通状态。
通过构成为带状的电荷蓄积部130A、130B围绕圆筒状的柱状部120的外周，从而电场从控制栅极140、选择栅极150一样地作用于柱状部120的外周，能够在柱状部120的外周形成环状的反转层。当选择晶体管ST为导通状态时，节点N电性耦合于源极线SL，此时，节点N的电位为与源极线SL的电位相等或比其稍高的电位。当存储单元MC及选择晶体管ST成为导通状态时，在位线BL与源极线SL之间形成电流路径。
例如，当对nMOS结构的存储单元MC进行编程时，对选择位线BL供给某个正电压，对选择源极线SL例如供给GND电压，对选择字线WL(控制栅极140)供给正的编程电压Vpgm，对选择栅极150供给正的选择电压Vsel。编程电压Vpgm大于选择电压Vsel，编程电压Vpgm例如为8V，选择电压Vsel例如为3V。而且，选择位线BL的某个正电压例如为5V。
当选择存储单元MC通过编程电压Vpgm而成为导通状态，与选择存储单元MC串联连接的选择晶体管ST通过选择电压Vsel而成为导通状态时，电流从选择位线BL流向选择源极线SL。此时，选择晶体管ST通过比编程电压Vpgm小的选择电压Vsel而导通，因此只能使比流经选择存储单元MC的电流小的电流流动。即，选择晶体管ST限制从选择存储单元MC供给的电流流向源极线SL。由此，在选择存储单元MC的源极区域即节点N处产生大量电子。节点N的电位大致为GND电位电平(level)，在节点N处产生的电子因与选择存储单元MC的漏极的电位差，而从选择存储单元MC的源极区域侧(节点N侧)注入至电荷蓄积部130A。由此，例如，在选择存储单元MC中编程有数据“0”。
在选择存储单元MC的读出动作中，对选择字线WL施加读出电压Vread，对与选择存储单元MC串联连接的选择晶体管ST的选择栅极150施加选择电压Vsel。读出电压Vread为与选择电压Vsel相等的大小，例如为3V。对选择位线BL供给某个正电压(例如5V)，对选择源极线SL例如供给GND电压。在选择存储单元MC中蓄积有电子的情况下(存储有数据“0”的情况下)，选择晶体管ST为导通状态，但由于选择存储单元MC为非导通状态，因此选择位线BL的电位不发生变化。在选择存储单元MC中未蓄积有电子的情况下(存储有数据“1”的情况下)，由于选择晶体管ST与选择存储单元MC均成为导通状态，因此选择位线BL的电位下降，或者电流从选择位线BL流向选择源极线SL。选择位线BL的电位或电流由读出放大器(senseamplifier)予以检测。
在选择存储单元MC的擦除动作中，与NAND型快闪存储器同样地，使蓄积在电荷蓄积部130A中的电荷通过FN隧穿(tunneling)而释放至沟道区域。例如，通过对选择存储单元MC的字线WL施加负的擦除电压Vers，对选择位线BL、选择源极线SL施加正的电压，从而电子隧穿电荷蓄积部130A而释放至沟道区域。选择栅极150也可为浮置状态，或者，当欲使可能蓄积在电荷蓄积部130B中的电子释放时，也可与选择存储单元MC同样地，施加负的擦除电压Vers。而且，选择存储单元MC的擦除也可将连接于选择位线及选择源极线的多个存储单元统一擦除。
接下来，对本实施例的存储单元的效果进行说明。图4(A)及图4(B)表示在1个柱状部形成有1个晶体管的三维结构的存储单元(比较例)。如此图4(A)及图4(B)所示，以围绕柱状部10外周的方式形成有电荷蓄积部20，在电荷蓄积部20上连接有控制栅极CG。当对选择存储单元进行编程时，对位线BL施加正电压，对源极线SL施加GND电压，对字线施加正的编程电压，使选择存储单元导通。由此，电流从漏极流向源极，在沟道中产生的热电子(hotelectron)注入至电荷蓄积部20。当进行此种沟道热电子注入时，必须使一定以上的沟道电流从漏极流向源极，但在柱状部10中，会根据其垂直方向的长度而产生压降。因此，对控制栅极CG施加相对较高的编程电压，因而必须使多的漏极电流流动。其结果，编程时的消耗电力变大。
与此相对，本实施例的存储单元的结构中，在1个柱状部120中串联地形成2个晶体管，在编程时，利用选择晶体管ST来限制从选择存储单元MC供给的电流，由此，使选择存储单元的源极侧产生热电子，将所产生的热电子从选择存储单元的源极侧注入至电荷蓄积部130A。因此，并不如沟道热电子注入般需要大的沟道电流，能够降低编程时的消耗电力。进而，可减小对选择字线施加的编程电压Bpgm，从而能够抑制对邻接的存储单元的编程干扰。
图5是表示本实施例的NOR型快闪存储器的电气概略结构的框图。本实施例的NOR型快闪存储器需要新的用于使选择晶体管ST导通/断开的结构，但除此以外的结构与以往的NOR型快闪存储器同样。
本实施例的快闪存储器200包含：存储单元阵列210，呈m行×n列地排列有图3所示的将选择晶体管ST串联连接而成的存储单元；输入/输出缓冲器220，连接于外部输入/输出端子I/O，保持输入/输出数据；地址缓冲器230，保持由输入/输出缓冲器120所输入的地址数据(address data)；行选择/驱动电路240，基于由地址缓冲器230所保持的行地址Ax，进行字线WL_0、WL_1、…、WL_m及选择栅极SEL_0、SEL_1、…SEL_m的选择及驱动；列选择/驱动电路250，基于由地址缓冲器230所保持的列地址Ay，进行位线BL_0、BL_1、…BL_n及源极线SL_0、SL_1、…SL_n的选择及驱动；读出放大器260，在读出动作等中，感测选择位线的电位或电压；控制部270，基于由输入/输出缓冲器220所输入的命令等来控制各部；以及内部电压产生电路280，生成数据的读出、编程及擦除等所需的各种电压(编程电压Vpgm、读出电压Vread、擦除电压Vers等)。
控制部270基于从外部输入的命令等来控制各部，以执行读出动作、编程动作、擦除动作。行选择/驱动电路240在基于行地址Ax来选择例如第p个字线WL_p时，同时选择第p个选择栅极SEL_p，且以与动作(编程电压Vpgm、读出电压Vread、擦除电压Vers)相应的电压来驱动选择字线WL_p，并以选择电压Vsel来驱动所选择的选择栅极SEL_p。由此，选择存储单元MC经由选择晶体管ST而电连接于选择源极线SL。
另外，所述实施例中，如图1(B)所示，表示了控制栅极140及选择栅极150的配线层沿X方向延伸的示例，但并不限于此，控制栅极140与选择栅极150的配线层也可沿不同的方向延伸，总之，只要是在选择存储单元MC时，能够选择与其串联连接的选择晶体管ST的结构即可。
进而，所述实施例中，表示了选择晶体管ST包含电荷蓄积部130B的示例，但选择晶体管ST只要具备导通/断开的开关功能即可，未必需要具备电荷蓄积功能。对于选择晶体管ST的栅极绝缘膜使用电荷蓄积部130B是因为：与存储单元的电荷蓄积部130A为相同结构容易制造。因此，选择晶体管ST的栅极绝缘膜也可与通常的MOS晶体管同样，为不具有电荷蓄积功能的SiO2等栅极氧化膜。
而且，所述实施例中，设为将存储单元MC的电荷蓄积部130A与选择晶体管ST的电荷蓄积部130B物理分离的结构，但并不限于此，也可如图6所示般构成为：在1个柱状部120中形成1个沿垂直方向连续的电荷蓄积部130，控制栅极140以垂直方向的长度L1而与电荷蓄积部130重叠(overlap)，选择栅极150以垂直方向的长度L2而与电荷蓄积部130重叠。此时的等效电路也为图3所示者。
请参照图7(A)至图7(D)直至图10(A)至图10(C)来说明本实施例的存储单元的制造方法。此处，例示制造下述结构的方法，该结构如图6所示，控制栅极140与选择栅极150重叠于1个连续的电流蓄积部130。如图7(A)所示，准备硅基板300。硅基板300为半绝缘性的i型或者p型。在硅基板300的表面，离子注入磷或砷等杂质，在硅基板300的表面形成n+的高杂质层310。离子注入的能量(energy)及时间是根据高杂质层310的杂质浓度或膜厚而适当选择。高杂质层310构成存储单元阵列的源极线SL。
如图7(B)所示，在高杂质层310的整个面上形成第1缓冲层320。第1缓冲层320例如为硅氧化膜(SiO2)。继而，在第1缓冲层320的整个面上形成第2缓冲层330。第2缓冲层330例如为硅氮化膜(SiN)。第1缓冲层320、第2缓冲层330例如是通过化学气相沉积(ChemicalVapor Deposition，CVD)而堆积。
接下来，如图7(C)所示，在第2缓冲层330上形成掩模(mask)层340。掩模层340例如为光致抗蚀剂层，在掩模层340上，通过微影(photolithography)工序而形成直径D的圆形状开口。接下来，将掩模层340用作蚀刻(etching)用掩模，对第2缓冲层330及第1缓冲层320进行非等向性干式蚀刻。优选的是，选择在第1缓冲层320与高杂质层310之间选择比大的蚀刻剂。由此，能够在到达高杂质层310的时刻，使蚀刻相对较容易地停止。其结果，在第2缓冲层330及第1缓冲层320中，形成到达高杂质层310的、大致直径D的开口350。
接下来，去除掩模层340，如图7(D)所示，在包含开口350的第2缓冲层330的整个面上，通过CVD等来形成一定膜厚的多晶硅层360。多晶硅层360填充开口350内，填充在开口350内的多晶硅成为提供存储单元的局域位线或沟道区域的柱状部。在存储单元为n型MOS结构的情况下，多晶硅层360可为掺杂有硼等的p型多晶硅。而且，也可使柱状部由多晶硅以外的材质构成。此时，以露出至开口350内的硅层(高杂质层310)为起点来使硅层外延成长。硅层填充开口350内，且成长至覆盖第2缓冲层330的整个面的膜厚为止。
接下来，进行多晶硅层360的平坦化处理或回蚀(etch back)处理。平坦化处理优选的是通过化学机械研磨(Chemical Mechanical Polishing，CMP)来进行，如图8(A)所示，进行至第2缓冲层330露出为止。由此，在开口350内形成包含多晶硅的柱状部120。柱状部120的轴向长度规定存储单元的局域位线的长度。因此，理想的是，平坦化处理是通过CMP来精度良好地进行。接下来，对包含柱状部120的第2缓冲层330的整个面进行磷或砷的离子注入。通过该离子注入，在柱状部120的端部形成n型的漏极区域。通过适当选择离子注入的能量及时间等，能够获得所期望的漏极区域的深度及杂质浓度。另外，除了离子注入以外，例如也可在整个面上形成n+层，并通过固相扩散而在柱状部120形成漏极区域。
接下来，如图8(B)所示，去除第2缓冲层330。优选的是，第2缓冲层330是对第1缓冲层320通过有选择性的湿式蚀刻(wet etching)而去除。由此，仅柱状部120的底部被第1缓冲层320包围，而除此以外的柱状部120的侧部及上部露出。此处应留意的是，通过适当选择第1缓冲层320的厚度或第2缓冲层330的厚度，可决定柱状部120的长度及露出的侧部的范围。
接下来，如图8(C)所示，在包含柱状部120的第1缓冲层320的整个面上形成电荷蓄积部370。电荷蓄积部370为第一氧化膜(O)372、氮化膜(N)374、第二氧化膜(O)376的ONO结构，分别以一定的膜厚而形成。
接下来，如图9(A)所示，以覆盖电荷蓄积部370的方式，在整个面上以一定的膜厚来形成选择栅极用的导电层380。导电层380例如可为掺杂有杂质的多晶硅、或者Al、Cu等金属材料。进而，导电层380也可包含多晶硅及形成于此多晶硅上的1个或多个金属层(例如TiN、W)。
接下来，如图9(B)所示，对导电层380进行蚀刻，以使电荷蓄积部370露出。蚀刻并无特别限定，但例如可由两阶段的工序来进行。起先，通过CMP来将导电层380平坦化至一定的膜厚为止，随后，对于电荷蓄积部370，使用有选择性的蚀刻剂来对导电层380进行蚀刻。由此，柱状部120顶部的电荷蓄积部370露出，可获得覆盖柱状部120侧部的带状导电层380。
接下来，在基板整个面上，例如使硅氧化膜等层间绝缘膜390以一定的膜厚形成后，如图9(C)所示，对层间绝缘膜390进行回蚀，以在导电层380上残留层间绝缘膜390，进而，以覆盖层间绝缘膜390及电荷蓄积部370的方式来形成控制栅极用的导电层400。导电层400例如可为掺杂有杂质的多晶硅或者Al、Cu等金属材料。进而，导电层380也可包含多晶硅及形成于此多晶硅上的1个或多个金属层(例如TiN、W)。
接下来，对于导电层400，以与导电层380的蚀刻同样的方法进行蚀刻，如图10(A)所示，覆盖柱状部120顶部的电荷蓄积部370露出，在柱状部120的侧部，形成通过层间绝缘膜390而从导电层380分离的带状的导电层400。
接下来，如图10(B)所示，在基板整个面上，例如形成硅氧化膜等层间绝缘膜410。继而，在层间绝缘膜410上形成抗蚀剂等掩模层(图中省略)，通过微影工序，在掩模层上形成开口，继而，经由掩模层来对层间绝缘膜410及电荷蓄积部370进行蚀刻，形成到达柱状部120的接触孔420。
接下来，如图10(C)所示，在包含接触孔420的基板整个面上，形成位线用的金属材料430。金属材料430例如为Al或Cu等。继而，金属材料430经微影工序而加工成位线。而且，在图7(D)至图10(B)的工序中，对基板施加一定的温度，在此工序中，高杂质层310的杂质扩散至柱状部120的端部，在柱状部120的端部形成n型的源极扩散区域440。第1缓冲层310的膜厚被调整为与杂质从高杂质层310扩散的距离大致相等。
通过在硅基板300的整个表面形成高杂质层310即源极线SL，从而能够将存储单元阵列的所有存储单元的源极扩散区域440共同连接于源极线SL。或者，通过在硅基板300表面的所选择的区域形成多个高杂质层310，从而能够将源极线SL共同连接于所选择的存储单元的源极扩散区域440。而且，读出放大器或解码器等的周边电路可形成在较存储单元阵列为下方的硅基板300上。
所述制造方法中，在硅基板300的表面形成有高杂质层310，但也可在高杂质层310与硅基板之间，介隔作为高熔点材料的金属层或金属硅化物层，以可耐受高温工艺。
对本发明的优选实施方式进行了详述，但本发明并不限定于特定的实施方式，可在权利要求所记载的本发明的主旨范围内进行各种变形、变更。

Claims (8)

1.一种或非型快闪存储器，其特征在于，包括：
基板；
源极线，形成于所述基板的表面上以提供基准电位；
多个柱状部，从所述基板的所述表面朝垂直方向延伸，且包含导电性的半导体材料，其中所述柱状部具有在底端之上的顶端，且所述柱状部的所述底端经由所述源极线而电连接于所述基准电位；
位线，配置于所述柱状部的所述顶端上，且经由接触孔而电连接于所述柱状部；
电荷蓄积部，以围绕位于所述位线附近的各所述柱状部的一部分的方式而形成；
绝缘部，以围绕位于所述源极线附近的各所述柱状部的另一部分的方式而形成；
选择栅极，以围绕所述绝缘部的方式而形成；
层间绝缘膜，形成于所述选择栅极上；
控制栅极，形成于所述层间绝缘膜上以围绕所述电荷蓄积部；
其中所述电荷蓄积部及配置于所述柱状部的所述顶端附近的所述控制栅极所定义出的存储单元与包含所述绝缘部及配置于所述柱状部的所述底端附近的所述选择栅极的选择晶体管串联连接，且各所述存储单元与所述位线并联连接，其中一个所述柱状部串联一个所述电荷蓄积部与一个所述绝缘部。
2.根据权利要求1所述的或非型快闪存储器，其特征在于，
所述快闪存储器还包含对所述存储单元进行编程的编程部件，所述编程部件对选择存储单元的所述控制栅极施加编程电压，对与所述选择存储单元串联连接的所述选择晶体管的所述选择栅极施加比所述编程电压小的选择电压。
3.根据权利要求2所述的或非型快闪存储器，其特征在于，
对于所述选择存储单元的所述电荷蓄积部，从源极侧注入电子。
4.根据权利要求1至3中任一项所述的或非型快闪存储器，其特征在于，
所述快闪存储器包含：行选择部件，基于行地址来选择行方向的所述控制栅极及所述选择栅极；以及列选择部件，基于列地址来选择列方向的所述位线及所述源极线。
5.根据权利要求1所述的或非型快闪存储器，其特征在于，
所述电荷蓄积部与所述绝缘部为相同的结构。
6.根据权利要求5所述的或非型快闪存储器，其特征在于，
所述电荷蓄积部及所述绝缘部包含第一氧化膜、氮化膜及第二氧化膜。
7.根据权利要求1所述的或非型快闪存储器，其特征在于，
所述基准电位是形成于硅基板上的导电区域。
8.根据权利要求7所述的或非型快闪存储器，其特征在于，
所述存储单元的周边电路形成于硅基板上，所述存储单元形成于所述导电区域上。
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