JP2011108761A

JP2011108761A - 不揮発性半導体記憶装置及びその製造方法

Info

Publication number: JP2011108761A
Application number: JP2009260458A
Authority: JP
Inventors: Takeshi Nakura; 健奈倉
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2009-11-13
Filing date: 2009-11-13
Publication date: 2011-06-02

Abstract

【課題】高速なアクセスが可能で、かつ、高集積化が可能なスプリットゲート型不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体基板１０１の主表面の溝に第１、第２のスプリット型不揮発性メモリセルを形成した不揮発性半導体記憶装置１００であって、溝内部の対向する第１、第２の側壁１０２ａ，１０２ｂの表面にそれぞれ第１、第２のスプリット型不揮発性メモリセルの選択ゲート１２１とコントロールゲート１２２とが形成され、第１、第２のスプリット型不揮発性メモリセルの選択ゲート１２１とコントロールゲート１２２とには、それぞれ異なる電圧を印加することが可能である。
【選択図】図１

Description

本発明は、不揮発性半導体記憶装置及びその製造方法に関する。特に、半導体基板の主表面に溝を設け、溝の側壁を利用してスプリットゲート型不揮発性メモリセルを形成する不揮発性半導体記憶装置及びその製造方法に関する。

従来、マスクＲＯＭで構成されていたマイクロコントローラや１チップマイクロコンピュータなどのプログラムメモリは、近年フラッシュメモリに置き換えられるようになって来ている。このため、大容量のフラッシュメモリをマイクロコントローラ等のシステムＬＳＩに内蔵する必要が生じて来ている。また、マスクＲＯＭを置き換え、マイクロコントローラの高速化に対応するためには、リードアクセスタイムの高速化が必要である。さらに、フラッシュメモリ等の不揮発性半導体記憶装置では、消去（書き込み）の際に過消去の問題を回避し、メモリセルへの書込み電圧の印加を容易にするため、スプリットゲート型の不揮発性メモリセル構造を持った不揮発性半導体記憶装置の開発が行われている。

特許文献１には、このリードアクセスタイムが高速で、かつ、大容量化に適した従来のスプリットゲート型のメモリセル構造を有する不揮発性半導体記憶装置が記載されている。図１３（ａ）は、その特許文献１に記載されている不揮発性メモリセルの断面図である。図１３（ａ）では、半導体基板２０１の主表面に溝を形成し、その溝の側壁に電荷蓄積層を挟んでコントロールゲート２４０を形成し、溝間の凸部に選択ゲート１７０を設けている。特許文献１によれば、溝の側壁にコントロールゲート２４０を形成し、溝の側壁をコントロールゲートのチャンネルとして用いているので、メモリセルの面積の縮小化を図ることができる。また、メモリセル毎に導電プラグ２５１により上層の金属配線層と接続することができるので、リードアクセスタイムを短縮することができる。

また、特許文献２には、図１３（ｂ）に示すように、半導体基板ＳＵＢの主表面に溝を設け、溝間の凸部と溝の底面にソースドレインの一方と他方を設け、溝の側壁に選択ゲートＣＬ３とコントロールゲート（ワード線）ＷＬ１を設ける不揮発性半導体メモリ装置が記載されている。

米国特許出願公開第２００７／００１８２０７号明細書特開２００３−１００９１４号公報

以下の分析は本発明により与えられる。特許文献１によれば、選択ゲート１７０を溝の外に設けているので、溝の外に選択ゲート１７０とそのチャネル領域を形成するための面積が必要である。

また、特許文献２によれば、選択ゲートＣＬ３とコントロールゲートＷＬ１によるチャネルを溝の側壁に設けているので、メモリセルの面積の縮小は可能であるが、高速なリードアクセスタイムを要求される分野の不揮発性半導体記憶装置に適した構造ではない。すなわち、特許文献２では、コントロールゲート（ワード線）ＷＬ１が溝と直交し、コントロールゲートは、溝の対向する側壁に形成したメモリセルで共通である。また、メモリセルのソースドレインの上をワード線が走っているため、メモリセル毎にソースドレインに配線とのコンタクトを設けることができない等高速化に適した構造ではない。

本発明の１つの側面による不揮発性半導体記憶装置は、半導体基板の主表面に設けられた溝に第１、第２のスプリットゲート型不揮発性メモリセルを形成した不揮発性半導体記憶装置であって、前記溝内部の対向する第１、第２の側壁の表面に前記第１、第２のスプリットゲート型不揮発性メモリセルの選択ゲートとコントロールゲートとがそれぞれ形成され、前記第１、第２のスプリットゲート型不揮発性メモリセルの選択ゲートとコントロールゲートとには、それぞれ異なる電圧を印加することが可能である。

また、本発明の他の側面による不揮発性半導体記憶装置は、主表面の第１の方向に複数の溝が形成された半導体基板と、前記半導体基板の主表面に前記第１の方向と交差する第２の方向に形成された複数の素子分離領域と、前記素子分離領域により仕切られた前記複数の溝の底面と溝間の凸部とにそれぞれ設けられたソースドレイン領域と、前記溝の各側壁に前記第１の方向に形成された選択ゲート線と、前記溝の各側壁の表面との間にトラップ層を挟んで前記第１の方向に形成されたコントロールゲート線と、前記各ソースドレイン領域と絶縁層を介して上層に設けられた配線層とを接続するコンタクトと、を備え、前記溝の底面と溝間の凸部とにそれぞれ形成されたソースドレイン領域と、前記選択ゲート線と前記コントロールゲート線によりスプリットゲート型不揮発性メモリセルが前記半導体基板の主表面にマトリクス状に形成されている。

本発明のさらに別な側面による不揮発性半導体記憶装置の製造方法は、半導体基板の主表面に溝を形成する工程と、前記溝の側壁に選択ゲートと、側壁の表面との間に電荷蓄積層を挟んで設けられたコントロールゲートと、を形成する工程と、前記選択ゲートと前記コントロールゲートと、を形成した後に、前記選択ゲートと前記コントロールゲートとを有するスプリットゲート型不揮発性メモリセルのソースドレイン領域の一方と他方とを前記溝の底と溝の外との前記半導体基板の表面に形成する工程と、を含む。

本発明によれば、リードアクセスタイムが高速で、かつ、セル面積を小さくすることが可能な不揮発性半導体装置が得られる。

本発明の一実施例による不揮発性半導体装置の（ａ）平面図と、（ｂ）そのｂｂ断面図である。一実施例による不揮発性半導体記憶装置におけるメモリセルアレイ部の回路図である。図１（ａ）の平面図における図２の回路の配置位置を説明する図面である。一実施例による不揮発性半導体記憶装置における選択ゲートコンタクト部の（ａ）平面図と、（ｂ）そのｂｂ’断面図である。一実施例による不揮発性半導体記憶装置におけるコントロールゲートコンタクト部の（ａ）平面図と、（ｂ）そのｂｂ’断面図である。一実施例における読出し時の選択メモリセルに対する印加電圧を示す（ａ１）断面図と（ａ２）回路図、読み込み時の選択メモリセルに対する印加電圧を示す（ｂ１）断面図と（ｂ２）回路図、消去メモリセルに対する印加電圧を示す（ｃ１）断面図と（ｃ２）回路図である。一実施例における読出し時の選択セルと非選択セルに対する印加電圧を示す回路図である。一実施例における書込み時の選択セルと非選択セルに対する印加電圧を示す回路図である。一実施例における消去時の選択ブロックのメモリセルと非選択ブロックのメモリセルに対する印加電圧を示す回路図である。（ａ）〜（ｇ）は、一実施例における半導体記憶装置の各製造工程を順番に立体的に示す模式図である。（ａ）〜（ｆ）は、一実施例における半導体記憶装置の各製造工程を順番に示す工程図である。（ａ）〜（ｃ）は、図１１に続く工程を順番に示す工程図である。（ａ）は特許文献１に記載の従来のスプリットゲート型不揮発性メモリセルの構造を示す断面図、（ｂ）は特許文献２に記載の従来のスプリットゲート型不揮発性メモリセルの構造を示す断面図である。

本発明の実施形態の全体の概要について最初に説明した後、具体的な実施例について説明する。なお、概要の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。

一例として図１（ｂ）に示すように、本発明の一実施形態の不揮発性半導体記憶装置１００は、半導体基板の主表面に設けられた溝（側壁１０２ａ、１０２ｂ、底面１０３、図１１（ａ）も参照）に第１、第２のスプリットゲート型不揮発性メモリセル（例えば、図２の単位セル１２０ｉと１２０ｊ）を形成した不揮発性半導体記憶装置１００であって、溝内部の対向する第１、第２の側壁（１０２ａと１０２ｂ）の表面に前記第１、第２のスプリットゲート型不揮発性メモリセルの選択ゲート１２１とコントロールゲート１２２とがそれぞれ形成され、第１、第２のスプリットゲート型不揮発性メモリセルの選択ゲート１２１とコントロールゲート１２２とには、それぞれ異なる電圧を印加することが可能である。

すなわち、溝内部の対向する側壁（例えば、１０２ａと１０２ｂ）にそれぞれ選択ゲート１２１とコントロールゲート１２２を形成するので、特許文献１のように溝の外に選択ゲートを形成する必要がないので、メモリセルの面積を小さくすることができる。また、図７〜図９に示すように、溝の内部に設けた第１、第２のメモリセルの選択ゲート１２１とコントロールゲート１２２には、選択状態に応じて、それぞれ、異なった電圧を印加することができる。

また、第１、第２側壁（１０２ａと１０２ｂ）の表面に設けられたコントロールゲート１２２は、それぞれ側壁との間にトラップ層１２３を挟んで形成されている。書込み時と消去時にこのトラップ層にキャリアを出し入れすることにより、電源切断後もデータを保持する。さらに、溝の底面１０３には、第１、第２のスプリットゲート型不揮発性メモリセル（側壁１０２ａと１０２ｂとに形成したメモリセル）のソースドレインの一方１２５が共通に形成され、前記溝の外側の半導体基板の表面１０４には、それぞれ、ソースドレインの他方１２６が形成されている。

さらに、図１（ａ）も参照すると、溝が半導体基板の表面に複数平行に第１の方向（Ｙ軸方向）に形成され（図１（ａ）において、選択ゲート１２１に挟まれた第１のソースドレイン領域１２５が溝の底面、コントロールゲート１２２に挟まれた第２のソースドレイン（１２６）が溝間の凸部）、前記半導体基板の表面の前記溝と交差する第２の方向（Ｘ軸方向）に複数の素子分離領域１０５が形成され、複数の溝と前記複数の素子分離領域１０５によってマトリクス状に区画されている半導体基板の表面に前記スプリットゲート型不揮発性メモリセルがマトリクス状に形成されている。

また、図１（ｂ）と図２とを参照すると、溝の底面１０３に、それぞれ形成された第１のソースドレイン領域１２５と、半導体基板１０１の表面の上層に絶縁層（１２８＋１５１）を介して前記第２の方向（Ｘ軸方向）に形成された複数のビット線（１４２ａ〜１４２ｃ）と、絶縁層１５１を貫通して第１のソースドレイン領域１２５とビット線とを接続するコンタクト１５３と、をさらに備える。なお、図１（ｂ）では、コンタクト１５３より上層の構造については、省略している。

また、溝間の半導体基板１０１表面の凸部１０４に、それぞれ形成された第２のソースドレイン領域１２６と、半導体基板１０１の表面の上層に絶縁層１５１を介して第１の方向（図２のＹ軸方向）に形成された複数のソース線（１４１ａ〜１４１ｃ）と、絶縁層１５１を貫通して前記第２のソースドレイン領域１２６とソース線（１４１ａ〜１４１ｃ）とを接続するコンタクト１５２と、をさらに備える。

また、一例として図１に示すように、本発明の不揮発性半導体記憶装置１００は、主表面の第１の方向（Ｙ軸方向）に複数の溝が形成された半導体基板１０１と、半導体基板１０１の主表面に第１の方向と交差する第２の方向（Ｘ軸方向）に形成された複数の素子分離領域１０５と、素子分離領域１０５により仕切られた複数の溝の底面１０３と溝間の凸部１０４とにそれぞれ設けられたソースドレイン領域（１２６と１２５）と、溝の各側壁（１０２ａ、１０２ｂ）に第１の方向（Ｙ軸方向）に形成された選択ゲート線１２１と、溝の各側壁の表面との間にトラップ層１２３を挟んで第１の方向（Ｙ軸方向）に形成されたコントロールゲート線１２２と、各ソースドレイン領域（１２５、１２６）と絶縁層１５１を介して上層に設けられた配線層とを接続するコンタクト（１５２、１５３）と、を備え、溝の底面１０３と溝間の凸部１０４とにそれぞれ形成されたソースドレイン領域（１２５、１２６）と、選択ゲート線１２１とコントロールゲート線１２２によりスプリットゲート型不揮発性メモリセルが半導体基板１０１の主表面にマトリクス状に形成されている。

また、一例として図４に示すように、第１の方向（Ｙ軸方向）に形成された複数の溝に交差する第２の方向（Ｘ軸方向）に形成された複数の素子分離領域１０５のうち、一定の間隔をおいた素子分離領域１０５には、溝に形成された選択ゲート１２１の引き出し電極１６３が形成されており、引き出し電極１６３には、上層配線に接続するためのコンタクト１６１が接続されている。また、一例として図５に示すように、第１の方向（Ｙ軸方向）に形成された複数の溝に交差する第２の方向（Ｘ軸方向）に形成された複数の素子分離領域１０５のうち、一定の間隔をおいた素子分離領域１０５には、溝に形成されたコントロールゲート１２２の引き出し電極１６４が設けられており、引き出し電極１６４には、上層配線に接続するためのコンタクト１６２が接続されている。

さらに、図１（ｂ）に示すように、選択ゲート１２１が溝の底面に近い部分の側壁の表面との間にゲート酸化膜１２４を挟んで設けられ、コントロールゲート１２２が溝の選択ゲート１２１により覆われていない部分の側壁（１０２ａ、１０２ｂ）の表面と選択ゲート１２１の表面とにトラップ層１２３を挟んで設けられている。

さらに、本発明の一実施形態の不揮発性半導体記憶装置１００の製造方法は、半導体基板１０１の主表面に溝を形成する工程（図１０（ｂ）、図１１（ａ））と、溝の側壁（１０２ａ、１０２ｂ）に選択ゲート１２１と、側壁の表面との間に電荷蓄積層を挟んで設けられたコントロールゲート１２２と、を形成する工程（図１１（ｄ）〜図１２（ａ））と、選択ゲート１２１とコントロールゲート１２２とを形成した後に、選択ゲート１２１とコントロールゲート１２２とを有するスプリットゲート型不揮発性メモリセルのソースドレイン領域の一方と他方（１２５、１２６）とを溝の底１０３と溝の外１０４との半導体基板１０１の表面に形成する工程（図１２（ｃ））と、を含む。

また、半導体基板１０１の主表面に複数平行に素子分離領域１０５を形成する工程（図１０（ａ））を含み、溝を形成する工程（図１０（ｂ）、図１１（ａ））は、複数の素子分離領域１０５と交差する方向に複数の溝を形成する。また、ソースドレイン領域を形成する工程（図１２（ｃ））において、素子分離領域１０５で仕切られた各溝の底面１０３と溝間の凸部１０４とにソースドレイン領域（１２５、１２６）を形成し、ソースドレイン領域（１２５、１２６）が形成された半導体基板１０１の主表面に層間絶縁膜１５１を形成する工程と、前記層間絶縁膜の表面から前記溝の底面１０３と溝間の凸部１０４とに設けられたソースドレイン領域（１２５、１２６）に達するコンタクト（１５２、１５３）をそれぞれ形成する工程（図１（ｂ））と、を含む。さらに、選択ゲート１２１とコントロールゲート１２２とを形成する工程（図１１（ｄ）〜図１２（ａ））は、溝が設けられた半導体基板１０１の主表面に、選択ゲート絶縁膜１２４を挟んで選択ゲート層１７１を形成し（図１１（ｄ））、エッチバックにより溝内部の底面寄りの側壁の部分に選択ゲート１２１を形成する工程（図１１（ｅ））と、選択ゲート１２１の表面及び選択ゲート１２１に覆われていない前記半導体基板の主表面にトラップ層１２３と、コントロールゲート層１７２とを積層し、エッチバックにより前記選択ゲートに覆われていない側壁の表面にトラップ層を挟んでコントロールゲート１２２を形成する工程と、を含む。

以下、本発明の実施例について、図面を参照してさらに詳しく説明する。

［実施例１の構成］
図１（ａ）は、実施例１による不揮発性半導体装置１００の（ａ）平面図と、（ｂ）そのｂｂ’断面図である。なお、図１（ａ）の平面図では、スプリット型不揮発性メモリセルの構造が理解できるように、図１（ｂ）におけるサイドウォールスペーサ１２８や層間絶縁膜１５１、及びそれより上の層の構造は記載を省略している。図１（ａ）では、一定の方向に選択ゲート線１２１とコントロールゲート線１２２がペアとなって一定の間隔を置いて平行に複数配線されている。選択ゲート線１２１とコントロールゲート線１２２は、それぞれ不揮発性メモリセルにおいて選択ゲート１２１、コントロールゲート１２２となる信号線である。この選択ゲート線１２１とコントロールゲート線１２２が配線されている方向を仮にＹ軸の方向とする。選択ゲート線１２１とコントロールゲート線１２２とのペアにおける選択ゲート線１２１とコントロールゲート線１２２の配線の順番は１つおきに逆に配線されており、各ペアの選択ゲート線１２１とコントロールゲート線１２２は隣接して配線されている。

また、選択ゲート線１２１及びコントロールゲート線１２２と直交するＸ軸の方向には、スプリットゲート型メモリセルの第１のソースドレイン領域１２５と第２のソースドレイン領域１２６がペアとなる選択ゲート線１２１及びコントロールゲート線１２２とを挟んで交互に配置されている。この第１のソースドレイン領域１２５と第２のソースドレイン領域１２６は、各スプリットゲート型不揮発性メモリセルにおいて、一方がソース、他方がドレインとなる領域である。どちらをソースとし、ドレインとするかは、書込み、消去、読出しの各モードによって異なってもよい。また、第１のソースドレイン領域１２５と第２のソースドレイン領域１２６は、Ｘ方向に設けられた複数の素子分離領域１０５により複数の領域に分離されている。

第１のソースドレイン領域１２５は、選択ゲート線１２１に挟まれて配置されており、各第１のソースドレイン領域１２５には、上層に配線されるビット線に接続されるコンタクト１５３が設けられている。また、第２のソースドレイン領域１２６は、コントロールゲート線１２２に挟まれて配置されており、各第２のソースドレイン領域１２６には、上層に配線されるソース線に接続されるコンタクト１５２が設けられている。

図１（ｂ）は、図１（ａ）におけるｂｂ’断面を示す断面図である。図１（ｂ）に示すとおり、不揮発性半導体記憶装置１００は、半導体基板１０１の主表面に素子が形成されている。半導体基板１０１の主表面には、図１（ａ）において、Ｙ軸の方向に伸びる複数の溝が平行に形成されている。図１（ｂ）における側壁１０２ａと１０２ｂは溝内部の対向する側壁である。また、１０３はその溝の底面、１０４は溝と溝の間の凸部である。

図１（ｂ）において、第１のソースドレイン領域１２５は、溝の底面１０３の表面に設けられ、第２のソースドレイン領域１２６は、溝間の凸部１０４の表面に設けられている。また、選択ゲート線１２１とコントロールゲート線１２２は各溝の側壁（１０２ａ、１０２ｂ）に沿ってＹ軸方向に溝の中で配線されている。溝の底面１０３に設けられた第１のソースドレイン領域１２５と溝間の凸部１０４の表面に設けられた第２のソースドレイン領域１２６との間の各側壁（１０２ａ、１０２ｂ）には、選択ゲート線１２１とコントロールゲート線１２２が配線され、第１のソースドレイン領域１２５と第２のソースドレイン領域１２６と選択ゲート線１２１とコントロールゲート線１２２によって、各側壁（１０２ａ、１０２ｂ等）の表面は、選択ゲート１２１とコントロールゲート１２２を有するスプリットゲート型不揮発性メモリセルのチャンネル領域１２７となっている。なお、この実施例では、溝の底面に近い方に選択ゲート線１２１が配線され、側壁に沿って選択ゲート線１２１の上層、溝の出口に近い側にコントロールゲート線１２２が配線されている。なお、コントロールゲート線１２２と側壁（１０２ａ、１０２ｂ等）の表面との間には、トラップ層１２３が設けられている。このトラップ層１２３に書込み、消去動作によりキャリアを入出力することにより、不揮発性半導体記憶装置１００は電源切断後もデータを保持することができる。また、選択ゲート線１２１と側壁（１０２ａ、１０２ｂ）との間には、ゲート絶縁膜１２４が設けられている。

さらに、底面１０３に設けられた第１のソースドレイン領域１２５は、側壁から多少間隔を置いて形成されており、第１のソースドレイン領域１２５と側壁に設けられたチャンネル領域１２７との間には、選択ゲート側ＬＤＤ領域１２９が設けられている。また、同様に、凸部１０４に設けられた第２のソースドレイン領域１２６と側壁に形成されたチャンネル領域１２７との間には、コントロールゲート側ＬＤＤ領域１３０が設けられている。

また、溝間の凸部１０４の側壁に設けられた選択ゲート線１２１とコントロールゲート線１２２を覆うサイドウォールスペーサ１２８が設けられており、サイドウォールスペーサ１２８によって、第１のソースドレイン領域１２５は、選択ゲート１２１から一定の距離、離間して形成される。また、素子が形成された半導体基板１０１の表面は、層間絶縁膜１５１により覆われている。層間絶縁膜１５１のさらに上層には、図示しない金属配線層が形成されている。溝の底面１０３に設けられた第１のソースドレイン領域１２５には、ビット線（図２の１４２ａ〜１４２ｃ）に接続するビット線コンタクト１５３が接続される。また、溝間の凸部１０４に設けられた第２のソースドレイン領域１２６には、ソース線（図２の１４１ａ〜１４１ｃ）に接続されるソース線コンタクト１５２が接続される。なお、配線層の断面の構成は、一般的な半導体装置に用いられる配線構造と何ら変わる所がないので、図示は省略している。

なお、図１（ｂ）に示すトランジスタを形成する部分の半導体基板１０１の導電型はＰ型であり、これは、Ｎ型の半導体基板にＰ型のウェルを形成し、そのＰ型のウェルの中にメモリセルのトランジスタを形成しても良い。また、第１のソースドレイン領域１２５、第２のソースドレイン領域１２６は、共にＮ＋型である。さらに、選択ゲート側ＬＤＤ領域１２９は、第１のソースドレイン領域１２５より低濃度のＮ＋型の領域であり、コントロールゲート側ＬＤＤ領域１３０は、第２のソースドレイン領域１２６より低濃度のＮ＋型の領域である。

図２は、図１に示した半導体記憶装置１００のメモリセルアレイ部のメモリセルの構成を示す回路図である。図１（ａ）のＸＹ軸の方向と図２のＸＹ軸の方向は一致させており、図２の回路図は、図１（ａ）の平面図に示すレイアウトの相対位置に対応させて記載している。図２において、１２１ａ〜１２１ｄは選択ゲート線である。選択ゲート線１２１ａ〜１２１ｄは、メモリセル部のチャンネル領域１２７（図１（ｂ））において、選択ゲート１２１となる。また、１２２ａ〜１２２ｄはコントロールゲート線であり、メモリセル部のチャンネル領域１２７（図１（ｂ））において、コントロールゲート１２２となる。選択ゲート線１２１ａ〜１２１ｄ、コントロールゲート線１２２ａ〜１２２ｄは、図１（ａ）を用いて説明したとおり、Ｙ軸方向に平行に配線される。また、選択ゲート線１２１ａ〜１２１ｄ、コントロールゲート線１２２ａ〜１２２ｄと交差する半導体基板１０１の表面（図１（ｂ）において、溝の側壁１０２ａ、１０２ｂ）には、スプリットゲート型の不揮発性メモリセル１２０ａ〜１２０ｌがマトリクス状に形成される。各メモリセルの選択ゲート１２１に挟まれたソースドレイン領域（図１（ｂ）において、溝の底面１０３の第１のソースドレイン領域１２５に相当）はそれぞれ対応するビット線１４２ａ〜１４２ｃに接続される。また、図１（ｂ）において、溝間の凸部に設けられた第２のソースドレイン領域１２６に相当するメモリセルのコントロールゲート１２２間のソースドレイン領域は、それぞれ対応するソース線１４１ａ〜１４１ｃに接続されている。なお、ビット線１４２ａ〜１４２ｃ、ソース線１４１ａ〜１４１ｃは、図１において、図示を省略した上層の金属配線層に設けられた配線である。なお、図２において、ビット線１４２ａ〜１４２ｃをＸ軸方向、ソース線１４１ａ〜１４１ｃをＹ軸方向に配線している。マトリクス状に形成したメモリセルをアクセスするためには、少なくともビット線１４２ａ〜１４２ｃまたはソース線１４１ａ〜１４１ｃのいずれかを選択ゲート線１２１ａ〜１２１ｄ、コントロールゲート線１２２ａ〜１２２ｄと交差する方向に配線する必要がある。なお、図３には、図２の回路図におけるメモリセル１２０ａ〜１２０ｌのうち、メモリセル１２０a〜１２０ｈについて、図１（ａ）における配置位置を示す。

上記構成により、各スプリットゲート型メモリセルのソース及びドレインは、メモリセル毎に金属配線に接続できるのでメモリセルアレイの外部から金属配線を介して低インピーダンスで各メモリセルへ接続することができ、高速な読出し動作が可能となる。なお、図２に示すメモリセルアレイの外部には、選択ゲート線１２１、コントロールゲート線１２２、ソース線１４１、ビット線１４２のデコーダや電源回路、ドライバやセンスアンプ等が存在するが、これらについては、不揮発性半導体記憶装置やフラッシュメモリの分野において周知の技術を用いることができるので記載を省略する。

なお、高速な読出しアクセス時間を確保するためには、メモリセルのソース及びドレインへの配線に限られず、選択ゲート線１２１、コントロールゲート線１２２の低インピーダンス化も必要である。この実施例では、選択ゲート線１２１、コントロールゲート線１２２を低インピーダンス化するため、金属配線での裏打ちを行っている。

図４に選択ゲート線１２１の金属配線への引き出し電極部１６３の構成を示す。図４（ａ）はその平面図であり、図４（ｂ）はそのｂｂ’断面図である。図４（ａ）の平面図は図１（ａ）をＹ軸方向に延長した部分の平面図である。図４（ａ）において、選択ゲート線１２１、コントロールゲート線１２２、第１のソースドレイン領域１２５、第２のソースドレイン領域１２６、ソース線コンタクト１５２、ビット線コンタクト１５３の構成は、図１（ａ）となんら変わるところがない。ただし、素子分離領域１０５のＹ軸方向の幅が幅広に設けられており、その幅広の部分を用いて選択ゲート線１２１に接続された選択ゲート引き出し電極１６３が設けられ、選択ゲート引き出し電極１６３には、選択ゲートコンタクト１６１が接続され図示しない上層の金属配線である選択ゲート線裏打ち配線に接続されている。図４（ｂ）にそのｂｂ’断面の構造を示す。選択ゲート引き出し電極１６３は、選択ゲート線１２１が半導体基板１０１と素子分離領域１０５の表面に設けられた溝間の凸部のうち、素子分離領域１０５の凸部の上層にまで引き出され、選択ゲートコンタクト１６１に接続されている。

同様に図５にコントロールゲート線１２２の金属配線への引き出し電極部１６４の構成を示す。図５（ａ）はその平面図であり、図５（ｂ）はそのｂｂ’断面図である。図５（ａ）の平面図は図１（ａ）をＹ軸方向に延長した部分の平面図である。図５（ａ）において、選択ゲート線１２１、コントロールゲート線１２２、第１のソースドレイン領域１２５、第２のソースドレイン領域１２６、ソース線コンタクト１５２、ビット線コンタクト１５３の構成は、図１（ａ）となんら変わるところがない。ただし、素子分離領域１０５のＹ軸方向の幅が幅広に設けられており、その幅広の部分を用いてコントロールゲート線１２２に接続されたコントロールゲート引き出し電極１６４が設けられ、コントロールゲート引き出し電極１６４には、コントロールゲートコンタクト１６２が接続され、図示しない上層の金属配線であるコントロールゲート線裏打ち配線に接続されている。図５（ｂ）にそのｂｂ’断面の構造を示す。コントロールゲート引き出し電極１６４は、コントロールゲート線１２２が素子分離領域１０５において溝間の凸部の上層にまで引き出され、コントロールゲートコンタクト１６２に接続されている。

なお、図４の選択ゲート引き出し部、図５のコントロールゲート引き出し部は、Ｙ軸方向の連続するおおよそ１６〜１２８個のメモリセル毎に設けることが適当である。なお、選択ゲート引き出し電極１６３、コントロールゲート引き出し電極１６４を何個のメモリセル毎に設けるかは、不揮発性半導体記憶装置に要求される読出し速度、選択ゲート線１２１やコントロールゲート線１２２の抵抗値の大きさ等によって任意に決めることができる。

［実施例１の動作］
実施例１に示す不揮発性半導体記憶装置１００の不揮発性メモリセル１２０に対して、（１）読出し、（２）書き込み、（３）消去及び（４）非選択セルの保持の各動作モードと、各動作モードにおけるメモリセルのノードに印加する電圧の一例を図面を用いて説明する。

（１）読出し動作
読出し動作時には、メモリセルのコントロールゲート１２２直下のトラップ層にトラップされている電荷によってコントロールゲート１２２のしきい値が変動し、メモリセルに流れる電流量が異なるので、その電流値により、メモリセルのデータを読み出す。書込みがされた状態では、トラップ層に電子が蓄積されているので、流れる電流は少ない。一方、消去された状態では、トラップ層に電子が蓄積されていないので、流れる電流は大きい。図６（ａ１）、図６（ａ２）は、読出し時において、選択されたメモリセルに対して印加する電圧の一例をメモリセルの断面図と回路図に示す。この例では、コントロールゲート１２２に１．８Ｖ、選択ゲート１２１に２．５Ｖ、第１のソースドレイン領域１２５に１．２Ｖ、第２のソースドレイン領域１２６に０Ｖを印加する。

（２）書き込み動作
書込み動作時には、コントロールゲート１２２側の第２のソースドレイン領域１２６に選択ゲート１２１側の第１のソースドレイン領域１２５より高電圧を印加し、コントロールゲート１２２に第２ソースドレイン領域１２６よりさらに高電圧を印加し、第２のソースドレイン領域１２６から第１のソースドレイン領域１２５に流れる電流によって生じたホットエレクトロンをコントロールゲート１２２に印加した高電圧により、トラップ層１２３に捕捉する。図６（ｂ１）、図６（ｂ２）は、書き込み時において、選択されたメモリセルに対して印加する電圧の一例をメモリセルの断面図と回路図に示す。この例では、コントロールゲート１２２に１．８Ｖ、選択ゲート１２１に２．５Ｖ、第１のソースドレイン領域１２５に１．２Ｖ、第２のソースドレイン領域１２６に０Ｖを印加する。

（３）消去動作
消去時はホットホール注入または、ＦＮトネリング注入により書き込みによりトラップ層に注入した電荷を中和することにより消去を行う。ホットホール注入の場合は、第１のソースドレイン領域１２５に対して第２のソースドレイン領域１２６に正の電圧を与え、コントロールゲート１２２に負の電圧を印加する。図６（ｃ１）、図６（ｃ２）は、消去時において、選択されたメモリセルに対して印加する電圧の一例をメモリセルの断面図と回路図に示す。この例では、コントロールゲート１２２に−４．０Ｖ、選択ゲート１２１に−０．５Ｖ、第１のソースドレイン領域１２５に０Ｖ、第２のソースドレイン領域１２６に４．０Ｖを印加する。

（４）保持動作
上記読出し、書込み、消去の各動作モードにおいて、非選択のメモリセルに対しては、データを保持する必要がある。読出し時に非選択のメモリセルに対して印加する電圧の一例を図７に示す。図７では、メモリセル１２０ｆを選択し、メモリセル１２０ｆからデータの読出しを行う。従って、メモリセル１２０ｆのソースとドレイン（１２５、１２６）、選択ゲート１２１とコントロールゲート１２２には、図６（ａ１）、図６（ａ２）に示したとおりの電圧を与える。このとき、非選択の選択ゲート線（１２１ａ、１２１ｃ、１２１ｄ）、コントロールゲート線（１２２ａ、１２２ｃ、１２２ｄ）、ビット線（１４２ａ、１４２ｃ）、ソース線（１４１ａ、１４１ｃ）には、すべて０Ｖを与える。

同様に、書き込み時に非選択のメモリセルに対して印加する電圧の一例を図８に示す。図８では、メモリセル１２０ｆを選択し、メモリセル１２０ｆに対してデータの書込みを行う。従って、メモリセル１２０ｆのソースとドレイン（１２５、１２６）、選択ゲート１２１とコントロールゲート１２２には、図６（ｂ１）、図６（ｂ２）に示したとおりの電圧を与える。このとき、非選択の選択ゲート線（１２１ａ、１２１ｃ、１２１ｄ）、コントロールゲート線（１２２ａ、１２２ｃ、１２２ｄ）、ソース線（１４１ａ、１４１ｃ）には、すべて０Ｖを与え、非選択のビット線（１４２ａ、１４２ｃ）には、４．０Ｖを与える。

同様に、消去時に非選択のメモリセルに対して印加する電圧の一例を図９に示す。図９では、選択ゲート線１２１ｂとコントロールゲート線１２２ｂに接続されているメモリセル１２０ｂ、１２０ｆ、１２０ｊを一括して消去している。従って、一括して消去するメモリセル１２０ｂ、１２０ｆ、１２０ｊのソースとドレイン（１２５、１２６）、選択ゲート線１２１ｂとコントロールゲート線１２２ｂには、図６（ｃ１）、図６（ｃ２）に示したとおりの電圧を与える。このとき、非選択の選択ゲート線（１２１ａ、１２１ｃ、１２１ｄ）、コントロールゲート線（１２２ａ、１２２ｃ、１２２ｄ）、ビット線（１４２ａ、１４２ｃ）、ソース線（１４１ａ、１４１ｃ）には、すべて０Ｖを与える。

次に、本発明の不揮発性半導体記憶装置１００の製造方法の実施例について説明する。実施例２の製造方法により、実施例１の不揮発性半導体記憶装置１００を製造することもできる。図１０（ａ）〜（ｇ）は、製造方法の各工程の構造を立体的に示す模式図である。また、図１１（ａ）〜（ｆ）、図１２（ａ）〜（ｃ）は、製造方法の各工程の断面図である。

最初に図１０（ａ）に示すように周知の方法でシリコン半導体基板１０１の主表面に平行に複数の溝を形成する。この溝を形成する方向をＸ軸方向とする。さらに、その溝をＳｉＯ_２等の絶縁膜で埋め戻すことにより、ＳＴＩ（ＳｈａｒｒｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ：シャロートレンチアイソレーション）による素子分離領域１０５を形成する。

次に、図１０（ｂ）、図１１（ａ）に示すように素子分離領域１０５を形成したＸ軸の方向と直交するＹ軸の方向に複数の溝を形成する。なお、以下、図１１、図１２に示す断面図は、図１０（ａ）において、半導体基板１０１の主表面に素子分離領域１０５の形成されていない部分のＸ軸に平行な断面図である。溝の形成は、半導体基板１０１の主表面にＹ軸に平行なパターンを有するマスク層を形成し、マスク層で覆われていない半導体基板１０１及び素子分離領域１０５をドライエッチングすることにより形成することができる。この工程により、半導体基板１０１の主表面には、図１１（ａ）に示すように、対向する側壁１０２ａ、１０２ｂ、底面１０３を有するＹ軸に平行な複数の溝と溝間の凸部１０４が半導体基板１０１の表面に形成される。なお、この工程で形成する溝は、素子分離領域１０５より浅い溝であることが望ましい。

次に図１１（ｂ）に示すように半導体基板１０１の素子領域にＰウェルを形成すると共に斜めイオン注入により溝の側壁１０２ａ、１０２ｂにチャンネルイオン注入を行いチャンネル領域１２７を形成する。その後、図１１（ｃ）に示すように垂直方向からのイオン注入により溝の底面１０３にＮ−型の選択ゲート側ＬＤＤ領域１２９を形成する。

次に、図１０（ｃ）、図１１（ｄ）に示すように、半導体基板１０１の主表面の全面に薄いゲート絶縁膜１２４とポリシリコン層１７１とを積層する。次に、図１０（ｄ）、図１１（ｅ）に示すように全面エッチバックによりポリシリコン層１７１をエッチングし、溝内部の底面１０３に近い部分の側壁１０２の部分にポリシリコン層１７１を残し、残ったポリシリコン層１７１により選択ゲート１２１を形成する。なお、ポリシリコン層のエッチングにより表面が露出したゲート絶縁膜１２４は除去する。

次に、図１０（ｅ）に示すように、半導体基板１０１の主表面全面にシリコン酸化膜、シリコン窒化膜、シリコン酸化膜を積層し、ＯＮＯ膜からなるトラップ層１２３を形成する。なお、ＯＮＯ膜はトラップ層１２３の一例であり、それ以外の方法や材料によって不揮発性半導体記憶装置やフラッシュメモリの電荷蓄積層として好適なトラップ層を形成してもよい。

次に、図１０（ｆ）、図１１（ｆ）に示すようにトラップ層１２３の表面にポリシリコン層１７２を成長させる。その後、図１０（ｇ）に示すように再び全面エッチバックを行い、溝内部の側壁に形成した選択ゲート１２１の上層にポリシリコン層１７２を残し、残ったポリシリコン層１７２によりコントロールゲート１２２を形成する。全面エッチバックにより表面が露出したトラップ層１２３が残った場合には、ウェットエッチング等により表面が露出したトラップ層１２３を除去する。

次に、図１２（ａ）に示すように斜めイオン注入により溝側壁のうち、選択ゲート１２１やコントロールゲート１２２に覆われていない溝の入口部分の側壁にセルＬＤＤ領域１３０を形成する。この実施例２では、セルＬＤＤ領域はＮ＋型である。次に、図１２（ｂ）に示すように溝の側壁に形成した選択ゲート１２１、コントロールゲート１２２、及びセルＬＤＤ領域１３０を形成した側壁の表面が露出している部分を覆うように絶縁膜のサイドウォールスペーサ１２８を形成する。

次に、図１２（ｃ）に示すように半導体基板１０１主表面の全面に垂直方向からイオン注入を行い、サイドウォールスペーサ１２８により覆われていない溝の底面１０３及び溝間の凸部１０４にソースドレイン領域１２５、１２６を形成する。このソースドレイン領域１２５、１２６の導電型は、Ｎ＋型である。さらに全面に層間絶縁膜１５１を形成し、層間絶縁膜１５１の表面から溝底面１０３に形成した第１のソースドレイン領域１２５に達するコンタクト１５３、溝間の凸部１０４に形成した第２のソースドレイン領域１２６に達するコンタクト１５２を形成する。さらに、コンタクト１５３に接続するビット線１４２ａ、１４２ｂ、１４２ｃをＸ軸方向に、コンタクト１５２に接続するソース線１４１ａ、１４１ｂ、１４１ｃをＹ軸方向にそれぞれ金属配線として形成し、図１に示す半導体記憶装置１０１を完成させる。

以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明は、フラッシュメモリ内蔵マイクロコントローラなどシステムＬＳＩの一部の機能として組み込まれるフラッシュメモリに用いることができる。また、大容量のフラッシュメモリＬＳＩにも、特に高速なアクセスが必要となる場合に有効に用いることができる。また、一括消去のフラッシュメモリ以外にも、メモリセルのアドレスを特定して消去を行うＥＥＰＲＯＭにも適用できる。

１００：不揮発性半導体記憶装置
１０１：半導体基板
１０２ａ、１０２ｂ：（半導体基板１０１の主表面に設けられた溝の）側壁
１０３：（半導体基板１０１の主表面に設けられた溝の）底面
１０４：（半導体基板１０１の主表面に設けられた複数も受けられた溝間の）凸部
１０５：素子分離領域（ＳＴＩ、シャロートレンチアイソレーション領域）
１２０、１２０ａ〜１２０ｌ：スプリットゲート型不揮発性メモリセル（単位セル）
１２１、１２１ａ〜１２１ｄ：選択ゲート（セレクトゲート、選択ゲート線）
１２２、１２２ａ〜１２２ｄ：コントロールゲート（コントロールゲート線）
１２３：トラップ層（電荷蓄積層、ＯＮＯ膜）
１２４：ゲート絶縁膜（ゲート酸化膜、選択ゲート絶縁膜）
１２５：第１のソースドレイン領域（溝底面に設けられたソースドレイン領域、ビット線に接続されるソースドレイン領域）
１２６：第２のソースドレイン領域（溝間の凸部に設けられたソースドレイン領域、ソース線に接続されるソースドレイン領域）
１２７：チャネル領域
１２８：サイドウォールスペーサ（層間絶縁膜）
１２９：選択ゲート（セレクトゲート）側ＬＤＤ領域
１３０：セル（コントロールゲート側）ＬＤＤ領域
１４１、１４１ａ〜１４１ｃ：ソース線
１４２、１４２ａ〜１４２ｃ：ビット線
１５１：層間絶縁膜（絶縁層）
１５２：ソース線コンタクト
１５３：ビット線コンタクト
１６１：選択ゲートコンタクト（セレクトゲートコンタクト、コンタクト）
１６２：コントロールゲートコンタクト（コンタクト）
１６３：選択ゲート引き出し電極（引き出し電極）
１６４：コントロールゲート引き出し電極（引き出し電極）
１７１：ポリシリコン層（選択ゲートとなる層、選択ゲート層）
１７２：ポリシリコン層（コントロールゲートとなる層、コントロールゲート層）

Claims

半導体基板の主表面に設けられた溝に第１、第２のスプリットゲート型不揮発性メモリセルを形成した不揮発性半導体記憶装置であって、
前記溝内部の対向する第１、第２の側壁の表面に前記第１、第２のスプリットゲート型不揮発性メモリセルの選択ゲートとコントロールゲートとがそれぞれ形成され、
前記第１、第２のスプリットゲート型不揮発性メモリセルの選択ゲートとコントロールゲートとには、それぞれ異なる電圧を印加することが可能であることを特徴とする不揮発性半導体記憶装置。
前記第１、第２側壁の表面に設けられたコントロールゲートは、それぞれ側壁との間にトラップ層を挟んで形成されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
前記溝の底面には、前記第１、第２のスプリットゲート型不揮発性メモリセルのソースドレインの一方が共通に形成され、前記溝の外側の半導体基板の表面には、それぞれ、ソースドレインの他方が形成されていることを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
前記溝が前記半導体基板の表面に複数平行に第１の方向に形成され、前記半導体基板の表面の前記溝と交差する第２の方向に複数の素子分離領域が形成され、前記複数の溝と前記複数の素子分離領域によってマトリクス状に区画されている半導体基板の表面に前記スプリットゲート型不揮発性メモリセルがマトリクス状に形成されていることを特徴とする請求項１乃至３いずれか１項記載の不揮発性半導体記憶装置。
前記溝の底面に、それぞれ形成された第１のソースドレイン領域と、
前記半導体基板の表面の上層に絶縁層を介して前記第２の方向に形成された複数のビット線と、
前記絶縁層を貫通して前記第１のソースドレイン領域と前記ビット線とを接続するコンタクトと、をさらに備えることを特徴とする請求項４記載の不揮発性半導体記憶装置。
前記溝間の半導体基板表面の凸部に、それぞれ形成された第２のソースドレイン領域と、
前記半導体基板の表面の上層に絶縁層を介して前記第１の方向に形成された複数のソース線と、
前記絶縁層を貫通して前記第２のソースドレイン領域と前記ソース線とを接続するコンタクトと、をさらに備えることを特徴とする請求項４又は５記載の不揮発性半導体記憶装置。
主表面の第１の方向に複数の溝が形成された半導体基板と、
前記半導体基板の主表面に前記第１の方向と交差する第２の方向に形成された複数の素子分離領域と、
前記素子分離領域により仕切られた前記複数の溝の底面と溝間の凸部とにそれぞれ設けられたソースドレイン領域と、
前記溝の各側壁に前記第１の方向に形成された選択ゲート線と、
前記溝の各側壁の表面との間にトラップ層を挟んで前記第１の方向に形成されたコントロールゲート線と、
前記各ソースドレイン領域と絶縁層を介して上層に設けられた配線層とを接続するコンタクトと、
を備え、
前記溝の底面と溝間の凸部とにそれぞれ形成されたソースドレイン領域と、前記選択ゲート線と前記コントロールゲート線によりスプリットゲート型不揮発性メモリセルが前記半導体基板の主表面にマトリクス状に形成されていることを特徴とする不揮発性半導体記憶装置。
前記第１の方向に形成された複数の溝に交差する前記第２の方向に形成された複数の素子分離領域のうち、一定の間隔をおいた素子分離領域には、前記溝に形成された選択ゲートの引き出し電極が形成されており、
前記引き出し電極には、上層配線に接続するためのコンタクトが接続されていることを特徴とする請求項４乃至７いずれか１項記載の不揮発性半導体記憶装置。
前記第１の方向に形成された複数の溝に交差する前記第２の方向に形成された複数の素子分離領域のうち、一定の間隔をおいた素子分離領域には、前記溝に形成されたコントロールゲートの引き出し電極が設けられており、
前記引き出し電極には、上層配線に接続するためのコンタクトが接続されていることを特徴とする請求項４乃至８いずれか１項記載の不揮発性半導体記憶装置。
前記選択ゲートが前記溝の底面に近い部分の側壁の表面との間にゲート酸化膜を挟んで設けられ、
前記コントロールゲートが前記溝の選択ゲートにより覆われていない部分の側壁の表面と前記選択ゲートの表面とにトラップ層を挟んで設けられていることを特徴とする請求項１乃至９いずれか１項記載の不揮発性半導体記憶装置。
半導体基板の主表面に溝を形成する工程と、
前記溝の側壁に選択ゲートと、側壁の表面との間に電荷蓄積層を挟んで設けられたコントロールゲートと、を形成する工程と、
前記選択ゲートと前記コントロールゲートとを形成した後に、前記選択ゲートと前記コントロールゲートとを有するスプリットゲート型不揮発性メモリセルのソースドレイン領域の一方と他方とを前記溝の底と溝の外との前記半導体基板の表面に形成する工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
前記半導体基板の主表面に複数平行に素子分離領域を形成する工程を含み、
前記溝を形成する工程は、前記複数の素子分離領域と交差する方向に複数の溝を形成することを特徴とする請求項１１記載の不揮発性半導体記憶装置の製造方法。
前記ソースドレイン領域を形成する工程において、前記素子分離領域で仕切られた各溝の底面と溝間の凸部とにソースドレイン領域を形成し、
前記ソースドレイン領域が形成された半導体基板の主表面に層間絶縁膜を形成する工程と、前記層間絶縁膜の表面から前記溝の底面と溝間の凸部とに設けられたソースドレイン領域に達するコンタクトをそれぞれ形成する工程と、を含むことを特徴とする請求項１２記載の不揮発性半導体装置の製造方法。
前記選択ゲートとコントロールゲートとを形成する工程は、
前記溝が設けられた半導体基板の主表面に、選択ゲート絶縁膜を挟んで選択ゲート層を形成し、エッチバックにより溝内部の底面寄りの側壁の部分に選択ゲートを形成する工程と、
前記選択ゲートの表面及び選択ゲートに覆われていない前記半導体基板の主表面にトラップ層と、コントロールゲート層とを積層し、エッチバックにより前記選択ゲートに覆われていない側壁の表面に前記トラップ層を挟んでコントロールゲートを形成する工程と、を含むことを特徴とする請求項１１乃至１３いずれか１項記載の不揮発性半導体記憶装置の製造方法。