KR20120049186A - 새로운 고속 고밀도 낸드에 기초한 2ｔ-놀 플래쉬 메모리 - Google Patents

새로운 고속 고밀도 낸드에 기초한 2ｔ-놀 플래쉬 메모리 Download PDF

Info

Publication number
KR20120049186A
KR20120049186A KR1020117030159A KR20117030159A KR20120049186A KR 20120049186 A KR20120049186 A KR 20120049186A KR 1020117030159 A KR1020117030159 A KR 1020117030159A KR 20117030159 A KR20117030159 A KR 20117030159A KR 20120049186 A KR20120049186 A KR 20120049186A
Authority
KR
South Korea
Prior art keywords
lines
flash
selected memory
flash memory
gate
Prior art date
Application number
KR1020117030159A
Other languages
English (en)
Inventor
피터 웅 리
후-창 흐수
Original Assignee
에이플러스 플래시 테크놀러지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에이플러스 플래시 테크놀러지, 인크. filed Critical 에이플러스 플래시 테크놀러지, 인크.
Publication of KR20120049186A publication Critical patent/KR20120049186A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

2-트랜지스터 NOR 플래쉬 메모리 셀은 NAND에 기초한 제조과정에 의해 제조된 대칭된 소스와 드레인 구조를 갖는다. 플래쉬 셀은 이중-폴리 NMOS 플로팅 케이트 트랜지스터로 만들어진 저장 트랜지스터, 및 이중-폴리 NMOS 플로팅 케이트 트랜지스터로 만들어진 억세스 트랜지스터, 단락되어 있는 폴리1과 폴리2를 갖는 폴리1 NMOS 트랜지스터 또는 단일-폴리 폴리1 또는 폴리2 NMOS 트랜지스터를 포함한다. 플래쉬 셀은 파울러-노르트하임 채널 터널링 구성을 이용하여 프로그램되고 삭제된다. NAND에 기초한 플래쉬 메모리 장치는 워드 라인들에 수직으로 비트 라인들 및 소스 라인들이 평행하게 배치된 플래쉬 셀들의 어레이를 포함한다. 행-기록-디코더와 행-판독-디코더는 확인을 위한 선-프로그램, 확인을 위한 삭제, 페이지, 블록, 섹터 또는 칩 유닛에서 프로그램 및 판독 동작에서 플래쉬 메모리 장치가 플래쉬 메모리 어레이를 위한 적절한 전압을 제공하도록 설계된다.

Description

새로운 고속 고밀도 낸드에 기초한 2Ｔ-놀 플래쉬 메모리{Novel high speed high density NAND-based 2T-NOR flash memory design}
본 발명은 일반적으로 단일-칩 저전압 및 빠른 판독 속도 비휘발성 메모리(NVM)에 관한 것으로서, 보다 상세하게는 NAND에 기초한 셀 구조, 셀 동작 방법 및 제조 프로세스를 이용한 2 개의 트랜지스터 NOR(2T-NOR) 플래쉬 메모리의 설계에 관한 것이다.
이 출원서는 2009년 7월 10일에 출원한 미국 가출원 번호 제61/270,583호의 우선권의 이익을 주장하고, 이 가출원은 참조에 의해 그 전체로서 여기에 반영된다.
이 출원서는 본 발명과 동일한 출원인이 2009년 5월 7일에 출원한 미국 출원 번호 제 12/387,771호, 및 2009년 6월 9일에 출원한 미국 출원 번호 제 12/455,936호와 관련 있고, 이 출원들은 참조에 의해 그 전체로서 여기에 반영된다.
비휘발성 메모리는 업계에 잘 알려져 있다. 비휘발성 메모리의 다양한 종류에는 롬(Read-Only Memory, ROM), 이피롬(Electrically Programmable Read Only Memory, EPROM), 이이피롬(Electrically Erasable Programmable Read Only Memory, EEPROM), NOR 플래쉬 메모리(NOR Flash Memory), NAND 플래쉬 메모리(NAND Flash Memory)가 포함된다. 개인용 디지털 보조장치(PDA), 휴대폰, 노트북 및 휴대용 컴퓨터들, 녹음기, 위치추적 시스템(GPS) 등과 같은 요즘의 어플리케이션들에 있어서, 플래쉬 메모리는 비휘발성 메모리들 중 좀 더 인기있는 종류들 중 하나가 되어가고 있다. 플래쉬 메모리는 고밀도, 작은 실리콘 면적, 저비용의 복합적인 장점들을 가지고 있고, 단일의 저전압 전력 공급 전압원을 이용해 반복적으로 프로그램되고 삭제될 수 있다.
NAND 및 NOR 플래쉬 메모리 셀 구조들은 한 비트의 데이터를 전하로 저장하기 위한 하나의 전하 보유(전하 저장소 또는 전하 트래핑) 트랜지스터 메모리 셀을 사용한다. 이러한 1 비트 데이터를 가지는 저장 셀은 보통 단일-레벨 셀(single-level cell, SLC)로 지칭된다. 이것들은 셀 안에 단일-레벨 프로그램된 데이터를 저장하는, 각각 1-비트/1 트랜지스터(1b/1T) NAND 셀 또는 NOR 셀로 지칭된다. 2 가지 전압 임계치(Vt0 및 Vt1)를 가지는 단일-레벨 프로그램 셀로서 데이터를 저장하는 것에 더하여, 1T NAND 및 NOR 플래쉬 메모리 셀들 모두는 셀당 적어도 2 비트들 또는 하나의 물리적 셀에서 4 가지 복수-레벨 임계 전압들(Vt0, Vt1, Vt2, 및 Vt3)을 가지는 하나의 트랜지스터당 2 비트들(2b/1T)을 저장할 수 있다. 1 트랜지스터 NAND 또는 NOR 플래쉬 메모리 셀들의 복수-레벨 임계 전압들을 가지는 저장 셀은 복수-레벨 셀(multiple level cell, MLC)로 지칭된다.
현재, 단일-칩 이중 다결정 실리콘 게이트 NAND 플래쉬 메모리 칩 중 최고밀도는 64 Gb이다. 이와 대조적으로, 이중 다결정 실리콘 게이트 NOR 플래쉬 메모리 칩은 2 Gb의 밀도를 가진다. 이러한 NAND 및 NOR 플래쉬 메모리 밀도들 사이의 커다란 차이는 NOR 플래쉬 메모리보다 우수한 NAND 플래쉬 메모리의 확장성의 결과이다. NOR 플래쉬 메모리 셀은 고전류 채널 고에너지 전자(Channel-Hot-Electron, CHE) 주입 프로그래밍 프로세스를 유지하기 위해 5.0V 드레인-소스 전압(Vds)이 필요하다. 이러한 CHE 방법으로 인해, 상기 셀의 채널 길이는 줄이기 매우 어렵다. 또는, NAND 플래쉬 메모리 셀은 저전류 파울러-노르트하임 채널 터널링(Fowler-Nordheim channel tunneling) 프로그램 프로세스를 위해 드레인과 소스 사이에 0.0V의 전압이 필요하다. 이것은 상기 하나의 비트/하나의 트랜지스터 NAND 플래쉬 메모리 셀 크기가 하나의 비트/하나의 트랜지스터 NOR 플래쉬 메모리 셀 크기의 반 밖에 안되고, 이에 따라 보다 높은 메모리 밀도라는 결과로 이어진다. 결과적으로, NOR 플래쉬 메모리를 제조하기 위해 NAND 프로세스를 사용하는 것이 언제나 바람직하다.
인피니온의 미국특허 제 6,212,102호에는 2 개의 트랜지스터(2T) NOR 플래쉬 메모리가 개시되어 있다. 이러한 플래쉬 메모리에 있어서, 고전압 또한 FN-엣지 프로그래밍 동안 드레인 및 소스 영역에 필요하고, 이에 따라 보다 긴 채널 길이가 펀치 쓰루 효과(punch through effect)를 방지하기 위해 필요하다. 이것은 셀을 얼마나 작게 만들 수 있는지에 물리적 한계를 야기시키고 이에 따라 0.18um 기술 이하의 플래쉬 메모리의 초고도 통합 수준으로의 셀 사용에도 한계를 가져온다. 나아가, 음의 FN-엣지 프로그래밍은 삼중 P-웰(TPW) 접합으로 바이어스된 드레인에 있는 전자홀 쌍들은 드레인과 소스 사이의 전압 차이에 의해 가속되기 때문에 장치 산화막 붕괴를 야기시킨다. 더 많은 홀들이 터널링 산화막 안에 트랩되고, 더 짧은 프로그램 및 삭제 지속 사이클(endurance cycles)이 달성될 수 있다.
인피니온의 미국특허 제 6,307,781호 및 제 6,628,544호는 플래쉬 메모리 어레이에 공통 소스를 함께 연결함으로써 균일한 채널 삭제 및 채널 프로그램 동작들을 가지는 이전의 NOR 플래쉬 메모리보다 나은 개선을 제공한다. 상기 연결된 공통 소스를 이용해, 공통 소스 라인을 통한 서로 다른 비트 라인들로의 경로를 끄기 위해, 억세스 장치의 게이트에 가장 큰 음의 전압, 예를 들어, -3V가 적용된다. 프로그램 동작 동안 이러한 바이어스된 조건 때문에, 프로그램 금지 전압, 즉, 3V-4V가 억세스 장치를 절연시키기 위해 가정된다. 그러나, 상기 채널 길이가 셀에서 줄어들면, 드레인이 유도한 누설 전류가 발생할 수 있다. 따라서, 플래쉬 메모리는 여전히 축소 문제(scaling issue)에 직면하여 큰 메모리 셀 크기로 끝나게 된다.
필립스의 미국특허 제 6,980,472호의 다른 NOR 플래쉬 메모리에 있어서, 소스 주입 프로그램 및 FN 채널 프로그램 모두가 개시되어 있다. FN 채널프로그램에 대해서는, 인피니온의 특허에서 사용되는 것과 유사하다. 억세스 장치의 채널 길이는 프로그램 금지 전압이 드레인 및 소스에 적용될 때 공통 소스 라인으로 흐르는 드레인에서 유도된 누설 전류 때문에 짧아질 수 없다. 이와 유사하게, 소스 주입 프로그램 방법에 대해서도, 상기 억세스 장치는 펀치 쓰루 효과를 방지하기 위해 보다 긴 채널 길이를 필요로 한다. 이에 더하여, FN 채널 프로그램에 비해, 고에너지-전자 생성 때문에 보다 많은 프로그램 전류를 필요로 한다.
1. US 6,212,102 2. US 6,307,781 3. US 6,628,544 4. US 6,980,472
본 발명은 종래의 2T-NOR 플래쉬 메모리에 있어서의 상기에서 언급한 단점들을 2-폴리 플로팅 게이트 NAND 셀 구조 및 프로세스에 기초한 새로운 대칭적인 2T-NOR 플래쉬 메모리를 제공하는 것에 의해 극복하기 위해 설계되었다. 이러한 플래쉬 메모리에 있는 2T-NOR 플래쉬 셀 각각은 이러한 NAND에 기초한 제조 프로세스를 이용하여 제조된 억세스 트랜지스터에 직렬로 결합된 저장 트랜지스터를 가진다.
이러한 NAND에 기초한 2T-NOR 플래쉬 셀은 2 가지 상태들을 위한 SLC 또는 고속 판독 어플리케이션들에 사용되는 고밀도 플래쉬 메모리들을 위한 3 가지 상태까지의 MLC 능력을 제공할 수 있다. 프로그램 및 삭제 동작들은 폴리1 플로팅 게이트 저장 층과 상기 플래쉬 셀의 P-기판 상의 채널 사이에 놓인 터널 산화층에 파울러-노르트하임 방법을 사용하여 수행된다. 삭제 및 프로그램 동작들에 있어서, 이러한 NAND에 기초한 2T-NOR 플래쉬 셀의 드레인과 소스 사이에는 전압차가 없다.
본 발명의 제1실시예에 있어서, 상기 2T-NOR 플래쉬 셀의 억세스 트랜지스터와 저장 트랜지스터는 동일한 이중 폴리 NMOS 플로팅 게이트 장치들로 생성된다. 상기 억세스 트랜지스터의 임계 전압은 원하는 값, 예를 들어 0.75V 또는 다른 적절한 값들로 비트 단위로 프로그램될 수 있다.
제2실시예에 있어서, 상기 억세스 트랜지스터는 폴리1 및 상기 플래쉬 메모리의 억세스 트랜지스터들의 행을 연결하는 폴리1 트랜지스터의 억세스 라인을 형성하기 위해 단락되고 묶인 폴리2를 가진다. 제2실시예에 있어서의 억세스 트랜지스터의 임계 전압은 상기 폴리1 NMOS 트랜지스터의 임계 전압이다. 제3실시예에 있어서, 상기 억세스 트랜지스터는 폴리1 또는 폴리2 NMOS 트랜지스터로 만들어진다. 제3실시예에 있어서의 억세스 트랜지스터의 임계 전압은 폴리1 또는 폴리2 NMOS 트랜지스터의 임계 전압이다.
소스 라인들이 비트 라인들에 수직으로 형성된 종래의 플래쉬 메모리와 달리, 상기 2T-NOR 플래쉬 셀들의 비트 라인들 및 소스 라인들은 평행한 서로 다른 층들의 금속 라인들에 의해 만들어진다. 이에 더하여, 분리되어 있는 소스 라인 및 비트 라인의 쌍은 상기 2T-NOR 플래쉬 메모리의 메모리 어레이의 각 열을 형성하기 위해 사용된다. 상기 메모리 어레이의 서로 다른 열들에 의해 공유되는 공통의 소스 라인은 없다.
본 발명에 따르면, NAND에 기초한 2T-NOR 플래쉬 메모리는 메모리 어레이, 행-기록-디코더, 행-판독-디코더, 데이터 버퍼 및 저속 페이지 감지 증폭기 장치, 절연 장치, 저전압(LV) Y-패스 게이트 및 Y-디코더 장치, 및 바이트/워드 고속 감지 증폭기 장치를 포함한다. 상기 행-판독-디코더는 빨리 부팅되고, 디코딩 결과에 따라 전환되는 억세스 트랜지스터들의 게이트들에 전용된다. 상기 행-기록-디코더는 상기 억세스 트랜지스터들 및 저장 트랜지스터들 모두를 위해 구현된다. 상기 절연 장치는 삭제 또는 프로그램 동작들이 수행될 때 메모리 어레이를 상기 LV Y-패스 게이트 및 Y-디코더의 LV Y-패스로부터 고립시키기 위해 사용된다.
본 발명의 행-판독-디코더는 빠른 랜덤 판독 동안 대략 4.0V에서 동작하기 위해 부스팅된 전압을 위한 중간 정도의 고전압 장치에 의해 만들어진다. 억세스 트랜지스터들을 위한 상기 행-기록-디코더와 상기 행-판독-디코더 사이 절연을 위해 2 가지 고전압(HV) 강화 NMOS 장치들이 존재한다. HV NMOS 장치들 모두 상기 행-기록-디코더와 상기 행-판독-디코더를 분리시킨다. 이러한 2 개의 HV NMOS 장치들을 삭제 동안 끄는 것에 의해, 상기 플래쉬 셀의 삼중 P-웰로부터의 전압을 결합하는 능력은 획득될 수 있다. 억세스 트랜지스터들의 선택 게이트들을 연결하기 위해 절연 HV NMOS 장치를 통해 상기 행-판독 디코더를 사용함으로써, 높은 구동 능력이 어떤 임베딩된 어플리케이션들에 있어서의 고속 조건을 달성할 수 있도록 제공된다.
본 발명은 1T-NOR 플래쉬 메모리에서 흔히 볼 수 있는 과잉삭제 문제를 극복하기 위해 억세스 트랜지스터를 사용한다. 이것은 온-칩 상태 장치의 설계를 단순화시킨다. 선택되지 않은 워드 라인들을 위한 바람직한 전압이 채널 프로그램 동작을 위해 제공되어, 선택되지 않은 셀들의 Vt의 방해(disturbance)는 제거되거나 크게 감소될 수 있다. 이에 더하여, 본 발명은 판독 동안 고속 어플리케이션들을 위해 3-상태 MLC 설계를 사용한다. 고정된 바람직한 워드 라인(WL) 전압 레벨과 충분히 낮은 메모리 셀 Vt는 충분히 높은 셀 전류를 제공한다. 이것은 임베딩된 어플리케이션들에 있어서 플래쉬 메모리를 위한 초고밀도(ultra-high density), 저비용 및 고속 해법을 제공한다.
고속 임베딩된 어플리케이션을 위해, 본 발명은 판독 동안 메모리 셀 전류를 강화시키기 위한 2 개의 접근법을 제공한다. 저전력을 필요로 하는 어플리케이션을 위해, 첫번째 접근법은 모든 저장 트랜지스터들에 Vdd (1.8V 또는 3V)를 적용한다. 따라서, 삭제 상태 저장 장치를 위한 음의 Vt를 가지는 상대적으로 충분히 큰 셀 전류로 인해, 부스팅된 WL이 필요치 않다. 그러나, Vt가 대략 0.75V이므로, 억세스 장치를 위한 부스팅된 전압, 예를 들어 4V에 대한 필요성은 항상 존재한다. 두번째 접근법은 Vdd 레벨이 부스팅된 전압에 의해 대체된다. 첫번째 접근법에 비하여, 후자는 판독 동안 최저 저항을 가진다. 이것은 저장 장치와 억세스 장치 모두의 게이트 전압이 동일하게 부스팅된 전압 소스로부터 발생하기 때문에 상대적으로 큰 전력을 가지고 고속 성능을 제공한다.
종래 기술의 플래쉬 셀에 있어서, 바이어스된 드레인 및 TPW 접합에서 전자-홀 쌍들이 드레인과 소스 사이의 전압 차에 의해 가속화되고 더 많은 홀들이 트래핑됨에 따라 지속 주기들이 점진적으로 감소되기 때문에, 음의 FN-엣지 프로그램은 장치 산화막 붕괴를 야기시킨다. 플래쉬 셀의 드레인과 소스 사이에 전압차가 없기 때문에, 프로그램 및 삭제 동작들에 대한 지속 주기들에 있어서 종래 기술에서 비하여 큰 개선이 본 발명에서 발생한다.
나아가, 선택되지 않은 WL들과 TPW 사이에 전압차가 없기 때문에, 본 발명의 페이지, 블록, 섹터 및 칩 삭제 동작들에 있어서 게이트 방해가 발생할 수 없다. 또한 비트 라인(BL) 금지 전압이 프로그램된 WL 전압의 대략 반 정도이고 선택되지 않은 WL 전압은 상기 BL 금지 전압의 대략 반 정도이기 때문에 프로그램 동작에 있어서 방해가 덜 발생한다.
본 발명의 상기에서 언급한 특징들 및 다른 특징들, 측면들 및 장점들은 첨부된 도면들을 적절히 참조하여 이하에서 제공되는 상세한 설명을 면밀히 읽어보는 것에 의해 보다 잘 이해될 것이다.
도 1a는 본 발명의 제1실시예에 따른 NAND에 기초한 2-폴리 플로팅-게이트 NMOS 2T-NOR 플래쉬 셀의 평면 배치의 상면도이다. 여기서, MS 및 MC 셀들 모두 2-폴리 플로팅-게이트 NAND 셀들이다.
도 1b는 본 발명의 제1실시예에 따른 NAND에 기초한 2-폴리 플로팅-게이트 NMOS 2T-NOR 플래쉬 셀의 대략적인 회로도이다.
도 1c는 본 발명의 제1실시예에 따른 NAND에 기초한 2-폴리 플로팅-게이트 NMOS 2T-NOR 플래쉬 셀의 단면도이다.
도 1d는 본 발명의 제1실시예에 따른 NAND에 기초한 플로팅-게이트 NMOS 2T-NOR 플래쉬 셀의 SLC 및 MLC의 전압 분포들이다.
도 2는 본 발명의 제2실시예에 따른 NAND에 기초한 2T-NOR 플래쉬 셀의 회로도 및 이에 대응하는 SLC 및 MLC의 임계 전압 분포들이다. 여기서, MC는 2-폴리 플로팅-게이트 NAND 셀인 한편, MS는 단락된 폴리1 및 폴리2를 가지는 폴리1 트랜지스터이다.
도 3a는 본 발명의 제3실시예에 따른 NAND에 기초한 플로팅-게이트 NMOS 2T-NOR 플래쉬 셀의 평면 배치의 상면도이다. 여기서, MC는 2-폴리 플로팅-게이트 NAND 셀이고, MS는 폴리1 또는 폴리2 트랜지스터이다.
도 3b는 본 발명의 제3실시예에 따른 NAND에 기초한 플로팅-게이트 NMOS 2T-NOR 플래쉬 셀의 대략적인 회로도이다.
도 3c는 본 발명의 제3실시예에 따른 NAND에 기초한 플로팅-게이트 NMOS 2T-NOR 플래쉬 셀의 단면도이다.
도 3d는 본 발명의 제3실시예에 따른 NAND에 기초한 2T-NOR 플래쉬 셀의 회로도 및 이에 대응하는 SLC 및 MLC의 임계 전압 분포들이다.
도 4a는 본 발명에 따른 NAND에 기초한 2T-NOR 플래쉬 셀 메모리 장치의 블록도이다.
도 4b는 본 발명의 고속 감지 방법의 회로를 위한 상세 개략도이다.
도 4c는 본 발명의 모든 실시예들에 있어서 워드 라인들을 위한 행-기록-디코더 안의 블록의 회로의 개략도이다.
도 5a는 본 발명의 제1실시예에 있어서 선택-게이트 라인들을 위한 행-판독-디코더 안의 블록 및 행-기록-디코더 안의 블록의 회로의 개략도이다.
도 5b는 본 발명의 제2실시예에 있어서 선택-게이트 라인들을 위한 행-판독-디코더 안의 블록의 회로의 개략도이다.
도 5c는 본 발명의 제3실시예에 있어서 선택-게이트 라인들을 위한 행-판독-디코더 안의 블록의 회로의 개략도이다.
도 6은 본 발명의 제1실시예에 따른 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이의 하나의 섹터의 회로의 개략도이다.
도 7은 본 발명의 제2실시예에 따른 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이의 하나의 섹터의 회로의 개략도이다.
도 8은 본 발명의 제3실시예에 따른 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이의 하나의 섹터의 회로의 개략도이다.
도 9는 본 발명의 하나의 선택된 섹터 안의 플래쉬 셀들을 위한 선-프로그램 동작에 있어서 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이의 바이어스된 전압들을 보여주는 표이다.
도 10은 본 발명의 하나의 선택된 섹터 안의 플래쉬 셀들을 위한 삭제 동작에 있어서 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이의 바이어스된 전압들을 보여주는 표이다.
도 11은 본 발명의 하나의 선택된 섹터 안의 플래쉬 셀들을 위한 프로그램 동작에 있어서 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이의 바이어스된 전압들을 보여주는 표이다.
도 12는 본 발명의 하나의 선택된 섹터 안의 플래쉬 셀들을 위한 판독 동작에 있어서 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이의 바이어스된 전압들을 보여주는 표이다.
도 13은 본 발명의 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이를 위한 삭제 동작의 흐름도이다.
도 14는 본 발명의 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이를 위한 도 13에 도시된 페이지 삭제 동작의 흐름도이다.
도 15는 본 발명의 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이를 위한 도 13에 도시된 블록, 섹터 또는 칩 삭제 동작의 흐름도이다.
도 16은 본 발명의 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이를 위한 페이지 프로그램 동작의 흐름도이다.
도 17은 본 발명의 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이를 위한 확인 동작과 함께 페이지 또는 블록 선-프로그램의 타이밍 파형들을 보여준다.
도 18은 본 발명의 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이를 위한 확인 동작과 함께 섹터 또는 칩 선-프로그램의 타이밍 파형들을 보여준다.
도 19는 본 발명의 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이를 위한 확인 동작과 함께 페이지 삭제의 타이밍 파형들을 보여준다.
도 20은 본 발명의 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이를 위한 블록 삭제 동작의 타이밍 파형들을 보여준다.
도 21은 본 발명의 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이를 위한 섹터 또는 칩 삭제 동작의 타이밍 파형들을 보여준다.
도 22는 본 발명의 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이를 위한 확인 동작과 함께 페이지 프로그램의 타이밍 파형들을 보여준다.
도 1a는 본 발명의 제1실시예에 따른 플로팅-게이트 타입의 NMOS, NAND에 기초한 2T-NOR 플래쉬 셀의 평면 배치의 상면도이다. 본 도면은 드레인(N-능동), 소스(N-능동), 상기 장치에 억세스하기 위한 선택 게이트, 및 상기 플래쉬 셀 안의 저장 장치의 셀 게이트의 4 개의 주요 연결 노드들을 보여주고, 그 각각은 D, S, SG, 및 WL로 지시되어 있다. 상기 S 노드는 소스 라인 연결을 위한 1/2 접촉을 가지고, D 노드는 비트 라인 연결을 위한 1/2을 가진다.
도 1b는 본 발명의 도 1a에 따른 NAND에 기초한 2T-NOR 플래쉬 셀의 대략적인 회로도이다. 억세스 트랜지스터(MS) 및 저장 트랜지스터(MC)는 모두 2-폴리 플로팅-게이트 셀로 만들어진다. 상기 2T-NOR 플래쉬 셀의 회로는 D, SG, WL, 및 S의 4 개의 단자들을 가진다. 상기 D 노드는 BL로 지시된 로컬 수직 금속 비트 라인에 연결되고, 상기 S 노드는 SL로 지시된 로컬 수직 금속 소스 라인에 연결된다. 종래의 2T-NOR 플래쉬 어레이와 달리, 본 발명의 2T-NOR 플래쉬 셀 스트링 각각은 2 개의 전용 금속 라인들(BL,SL)을 가지는데, 이것들은 X-방향으로 이어지는 수평의 워드 라인들에 수직한 Y-방향으로 수직하게 이어지는 것이 바람직하다. 본 발명은 많은 종래의 2T-NOR 플래쉬 메모리 장치들에 널리 사용되는 공통 소스 라인들을 가지고 있지 않다.
도 1c는 도 1a에 따른 NAND에 기초한 2T-NOR 플래쉬 셀의 단면도이다. MS 및 MC의 플로팅-게이트 게이트들 모두는 상기 폴리2 게이트 바로 아래 폴리1 전도층으로 만들어진다. 상기 2 개의 게이트들(SG, WL)은 폴리 2 게이트들이다. SG는 2-폴리 억세스 트랜지스터(MS)의 폴리2 게이트이고, WL은 다른 2-폴리 저장 트랜지스터(MC)의 폴리2 게이트이다. 상기 플래쉬 셀의 다른 3 개의 층들은 TPW(Triple P-well), DNW(deep N-well), 및 PSUB(P-substrate)를 포함한다. 단일 2T-NOR 플래쉬 셀의 모든 7 개의 노드들(D,SG,WL,S,TPW,DNW, 및 PSUB)은 개별적인 동작들을 위한 회로에서 적절한 바이어스 조건들에서 결합되어야 한다. 폴리1 노드는 플로팅-노드이므로, 회로 연결을 위한 외부 단자를 가지고 있지 않다. 폴리1은 회로로부터 억세스되지 않는다.
도 1d는 도 1a에 따른 NAND에 기초한 2T-NOR 플래쉬 셀의 SLC 및 MLC 둘 다에 대한 저장 트랜지스터(MC)와 억세스 트랜지스터(MS)의 Vt 분포들이다. 상기 억세스 트랜지스터(MS)에 있어서, 임계 전압(Vt)은 통제된 분포를 위해 비트 단위로 프로그램될 수 있다. 이러한 Vt0는 본 발명에 따라 +0.5V 에서 +1.0V까지의 범위에서 바람직하게 +0.75V의 중심 값을 가지게 설정된다. 상기 저장 트랜지스터(MC)에 있어서, 2개의 상태 SLC Vt 분포는 삭제 상태(<Vt0H=-1V) 및 프로그램 상태(>Vt1L = 4V)를 보여준다. 2 개의 상태들의 Vt 범위들은 과잉삭제 또는 과잉프로그램의 문제 없이 넓게 퍼질 수 있다.
SLC 판독 동안, MS의 게이트 전압(VSG)는 선택된 2T-NOR 플래쉬 셀에 대해서는 Vboost로 설정되지만, 정확한 판독을 위해 누설을 방지하기 위해, 선택되지 않은 2T-NOR 플래쉬 셀들에 대해서는 0V로 설정된다. Vboost를 위한 바람직한 전압은 억세스 트랜지스터(MS)의 Vt0H(1V)보다 3V 큰 대략 4V이다. 한편, 저장 트랜지스터(MC)에 있어서, MC의 게이트 전압(VWL)은 Vdd 또는 Vboost로 설정된다. 전원공급 전압(Vdd)이 1.6V-1.8V 또는 2.7V-3.6V일 수 있기 때문에, VWL를 위한 바람직한 전압은 전자의 경우에 있어서는 Vboost이고, 후자의 경우에 있어서는 Vdd이다. 양 경우에 있어서, 상기 2T-NOR 플래쉬 셀이 고속 어플리케이션들에 적용될 때 충분히 높은 전류를 가지는 낮은 직렬 저항이 달성될 수 있다.
MLC 경우에 있어서, 억세스 트랜지스터(MS)의 Vt 분포는 SLC 경우와 동일하다. 저장 트랜지스터(MC)에 있어서, 도 1d에 도시된 3 개의 상태 MLC Vt 분포는 삭제 상태(<Vt0H=-1V), 제1프로그램 상태(>Vt1L=0V; <Vt1H=0.5V), 및 제2프로그램 상태(>Vt2L = 4V)를 보여준다. 삭제 상태 및 제2프로그램 상태의 Vt 범위들은 과잉삭제 또는 과잉프로그램의 문제 없이 넓게 퍼질 수 있다. 그러나, 제1프로그램 상태는 통제된 분포를 위해 비트 단위로 프로그램될 수 있다.
MLC 판독 동안, MS의 게이트 전압(VSG)는 선택된 2T-NOR 플래쉬 셀에 대해서는 Vboost로 설정되지만, 정확한 판독을 위해 누설을 방지하기 위해, 선택되지 않은 2T-NOR 플래쉬 셀들에 대해서는 0V로 설정된다. Vboost를 위한 바람직한 전압은 억세스 트랜지스터(MS)의 Vt0H(1V)보다 3V 큰 대략 4V이다. 한편, 저장 트랜지스터(MC)에 있어서, MC의 게이트 전압(VWL) 또한 Vboost로 설정된다. 결과적으로, 삭제 상태 및 제1프로그램 상태가 목표 값들로 잘 제어될 수 있기만 하면, 소망하는 높은 셀 전류가 달성될 수 있고 고속 성능 또한 달성될 수 있다.
도 2는 본 발명의 제2실시예에 따른 NAND에 기초한 2T-NOR 플래쉬 셀의 회로도 및 이에 대응하는 SLC 및 MLC의 임계 전압 분포들이다. 이 실시예에 있어서, 저장 트랜지스터(MC)는 2-폴리 플로팅-게이트 NAND 셀인 한편, 억세스 트랜지스터(MS)는 억세스 트랜지스터들의 행을 연결하기 위한 억세스 라인을 형성하기 위해 단락되고 연결된 폴리1 및 폴리2를 가지는 이중폴리 NMOS 장치로 만들어지는 폴리 1 트랜지스터이다. 억세스 트랜지스터(MS)에 있어서, 임계 전압(Vt)는 폴리1 NMOS 트랜지스터의 임계 전압이다. 이 Vt0는 본 발명에 따라 +0.5V로부터 +1V까지의 범위로 바람직하게 +0.75V의 중심 값을 가지게 설정된다.
저장 트랜지스터(MC)에 있어서, 2 개의 상태 SLC의 Vt 분포는 삭제 상태(<Vt0H=-1V) 및 프로그램 상태(>Vt1L = 4V)를 보여준다. 2 개의 상태들의 Vt 범위들은 과잉삭제 또는 과잉프로그램의 문제 없이 넓게 퍼질 수 있다. 도 2에 도시된 3 개의 상태 MLC Vt 분포는 삭제 상태(<Vt0H=-1V), 제1프로그램 상태(>Vt1L=0V; <Vt1H=0.5V), 및 제2프로그램 상태(>Vt2L = 4V)를 보여준다. 삭제 상태 및 제2프로그램 상태의 Vt 범위들은 과잉삭제 또는 과잉프로그램의 문제 없이 넓게 퍼질 수 있다. 그러나, 제1프로그램 상태는 통제된 분포를 위해 비트 단위로 프로그램될 수 있다. SLC 또는 MLC 판독 동안, MS의 게이트 전압(VSG)는 선택된 2T-NOR 플래쉬 셀에 대해서는 Vboost로 설정되지만, 정확한 판독을 위해 누설을 방지하기 위해, 선택되지 않은 2T-NOR 플래쉬 셀들에 대해서는 0V로 설정된다. Vboost를 위한 바람직한 전압은 억세스 트랜지스터(MS)의 Vt0H(1V)보다 3V 큰 대략 4V이다. 이것은 2T-NOR 플래쉬 셀이 고속 어플리케이션들에 적용될 때 충분히 높은 전류를 가지는 낮은 저항을 달성할 수 있다.
도 3a는 본 발명의 제3실시예에 따른 플로팅-게이트 타입 NMOS, NAND에 기초한 2T-NOR 플래쉬 셀의 평면 배치의 상면도이다. 드레인(N-능동), 소스(N-능동), 상기 장치에 억세스하기 위한 선택 게이트, 및 상기 저장 장치의 셀 게이트의 4 개의 주요 연결 노드들이 도시되어 있고, 그 각각은 D, S, SG, 및 WL로 지시되어 있다. 상기 S 노드는 소스 라인 연결을 위한 1/2 접촉을 가지고, D 노드는 비트 라인 연결을 위한 1/2을 가진다.
도 3b는 본 발명의 도 3a에 따른 NAND에 기초한 2T-NOR 플래쉬 셀의 대략적인 회로도이다. 억세스 트랜지스터(MS)는 어떠한 제조 프로세스가 어플리케이션에 적합한지에 따라 폴리1 또는 폴리2 NMOS 장치 중 하나로 만들어진다. 플래쉬 저장 트랜지스터(MC)는 여전히 2-폴리 플로팅-게이트 셀로 만들어진다. 상기 2T-NOR 플래쉬 셀의 회로는 D, SG, WL, 및 S의 4 개의 단자들을 가진다. 상기 D 노드는 BL로 지시된 로컬 수직 금속 비트 라인에 연결되고, 상기 S 노드는 SL로 지시된 로컬 수직 금속 소스 라인에 연결된다. 본 발명의 제1 및 제2 실시예들과 유사하고 종래의 2T-NOR 플래쉬 어레이 연결과는 달리, 상기 제3실시예의 2T-NOR 플래쉬 셀 스트링 각각은 2 개의 전용 금속 라인들(BL,SL)을 가지는데, 이것들은 X-방향으로 이어지는 수평의 워드 라인들에 수직한 Y-방향으로 수직하게 이어지는 것이 바람직하다. 상기 제3실시예 역시 공통 소스 라인들을 가지고 있지 않다.
도 3c는 도 3a에 따른 NAND에 기초한 2T-NOR 플래쉬 셀의 단면도이다. MS의 플로팅-게이트는 상기 폴리2 게이트 바로 아래 폴리1 전도층으로 만들어진다. WL은 2-폴리 저장 트랜지스터(MC)의 폴리2 게이트이다. 상기 억세스 트랜지스터(MS)의 폴리 게이트(SG)는 폴리1 또는 폴리 2 NMOS 트랜지스터 중 하나로 만들어진다. 상기 플래쉬 셀의 다른 3 개의 층들은 TPW, DNW, 및 PSUB를 포함한다. 단일 2T-NOR 플래쉬 셀의 모든 7 개의 노드들(D,SG,WL,S,TPW,DNW, 및 PSUB)은 개별적인 동작들을 위한 회로에서 적절한 바이어스 조건들에서 결합되어야 한다. 폴리1 노드는 플로팅-노드이므로, 회로 연결을 위한 외부 단자를 가지고 있지 않다. 폴리1은 회로로부터 억세스되지 않는다.
도 3d는 상기 제3실시예에 따른 NAND에 기초한 2T-NOR 플래쉬 셀의 SLC 및 MLC 둘 다에 대한 저장 트랜지스터(MC)와 억세스 트랜지스터(MS)의 Vt 분포들이다. 본 실시예의 상기 억세스 트랜지스터(MS)에 있어서, 임계 전압(Vt)은 상기 억세스 트랜지스터(MS)가 폴리1 또는 폴리2 층으로 만들어졌기 때문에 폴리1 또는 폴리2 트랜지스터의 임계 전압이다. Vt 분포는 주변 장치와 동일하다. 이러한 Vt0는 본 발명에 따라 +0.5V 에서 +1.0V까지의 범위에서 바람직하게 +0.75V의 중심 값을 가지게 설정된다.
상기 저장 트랜지스터(MC)에 있어서, 2개의 상태 SLC Vt 분포는 삭제 상태(<Vt0H=-1V) 및 프로그램 상태(>Vt1L = 4V)를 보여준다. 2 개의 상태들의 Vt 범위들은 과잉삭제 또는 과잉프로그램의 문제 없이 넓게 퍼질 수 있다. 도 3d에 도시된 3 개의 상태 MLC Vt 분포는 삭제 상태(<Vt0H=-1V), 제1프로그램 상태(>Vt1L=0V; <Vt1H=0.5V), 및 제2프로그램 상태(>Vt2L = 4V)를 보여준다. 삭제 상태 및 제2프로그램 상태의 Vt 범위들은 과잉삭제 또는 과잉프로그램의 문제 없이 넓게 퍼질 수 있다. 그러나, 제1프로그램 상태는 통제된 분포를 위해 비트 단위로 프로그램될 수 있다. SLC 또는 MLC 판독 동안, MS의 게이트 전압(VSG)는 선택된 2T-NOR 플래쉬 셀에 대해서는 Vboost로 설정되지만, 정확한 판독을 위해 누설을 방지하기 위해, 선택되지 않은 2T-NOR 플래쉬 셀들에 대해서는 0V로 설정된다. Vboost를 위한 바람직한 전압은 억세스 트랜지스터(MS)의 Vt0H(1V)보다 3V 큰 대략 4V이다. 이것은 2T-NOR 플래쉬 셀이 고속 어플리케이션들에 적용될 때 충분히 높은 전류를 가지는 낮은 저항을 달성할 수 있다.
도 4a는 본 발명에 따른 NAND에 기초한 2T-NOR 플래쉬 셀 메모리 장치의 블록도이다. 플래쉬 메모리 장치는 메모리 어레이(301), 행-기록-디코더(302), 행-판독-디코더(303), 데이터 버퍼 및 저속 페이지 감지 증폭기 장치(304), 절연 장치(305), Y-패스 게이트 및 Y-디코더 장치(306), 및 바이트/워드 고속 감지 증폭기 장치(307)를 포함한다. 상기 메모리 어레이는 SECTOR[0]에서 SECTOR[M]까지의 복수의 메모리 섹터들을 더 포함한다. 각 메모리 섹터는 BLOCK[0]에서 BLOCK[N]까지의 복수의 메모리 블록들을 더 포함한다. 메모리 블록 각각은 복수의 메모리 페이지들을 더 포함한다. 메모리 페이지 각각은 도 4b에 도시된 바와 같이 워드 라인(WL)과 선택-게이트 라인(SG)를 가지는 2T-NOR 플래쉬 셀들의 하나의 행으로 구성된다.
행-기록-디코더(302)의 출력들은 상기 메모리 어레이(301)의 복수의 워드 라인들 또는 선택 게이트 라인들에 결합된다. 상기 행-판독-디코더(303)의 출력들은 상기 메모리 어레이(301)의 상기 선택-게이트 라인들에 결합된다. 상기 데이터 버퍼 및 저속 페이지 감지 증폭기 장치(304)는 상기 메모리 어레이(301)의 복수의 비트 라인들을 연결하는 저속 페이지 감지 증폭기들을 포함한다. 이것은 또한 프로그램 동작을 수행하기 위한 프로그램 데이터 패턴을 저장하기 위한 데이터 버퍼를 가진다. 상기 저속 페이지 감지 증폭기들은 저속, 저전류 및 페이지 감지 방법에서 선-프로그램, 삭제 및 프로그램 동작들을 위한 정밀한 Vt 확인을 수행하기 위해 사용될 수 있다. 상기 메모리 어레이(301)의 비트 라인들에의 연결은 상기 바이트/워드 고속 감지 증폭기 장치(307)에 있는 고속 감지 증촉기들에 의해 빠른 판독이 수행될 때 꺼진다.
본 발명의 행-판독-디코더(303)는 빠른 랜덤 판독 동안 대략 4.0V에서 동작하기 위해 부스팅된 전압에 대하여 중간 정도의 높은 전압 장치로 만들어진다. 빠르게 부스팅되는 행-판독-디코더들(303)은 상기 저장 트랜지스터의 셀 게이트가 전원공급 전압(Vdd) 또는 안정적인 부스팅된 전압 소스에 전환 없이 구속되어 있기 때문에 상기 억세스 트랜지스터의 선택 게이트에 전용으로 설정되어 있다. 종래의 NAND 프로세스는 고전압 PMOS 장치들을 제공하지 않지만 20V에서 동작하기 위한 고전압 강화 및 NMOS 장치들을 제공하기 때문에, 상기 행-기록-디코더(302)는 NMOS 장치들에 의해 구현된다.
상기 억세스 트랜지스터들에 대하여 상기 행-기록-디코더(302)와 상기 행-판독 디코더(303) 사이에 절연을 위한 2개의 고전압(HV) 강화 NMOS 장치들이 있다. 상기 2개의 HV NMOS 장치들은 상기 행-기록-디코더(302)와 상기 행-판독_디코더(303)를 분리시킨다. 삭제 동작 동안, 이러한 2 개의 HV NMOS 장치들을 끄는 것에 의해 상기 플래쉬 셀의 삼중 P-웰로부터 고전압이 결합될 수 있다. 억세스 트랜지스터의 선택 게이트들을 연결하기 위해 상기 절연 HV NMOS 장치를 통해 상기 행-판독-디코더(303)를 사용함으로써, 어떤 임베딩된 어플리케이션들에 있어서의 고속 요구조건들을 달성하기 위해 높은 구동 능력이 제공된다.
도 4b는 본 발명의 고속 감지 방법 및 메모리 어레이를 위한 상세 도면이다. 상기 절연 장치(305)를 제외하고, Y-패스 게이트들, Y-디코더들(306) 및 상기 감지 증폭기들(307)은 모두 저전압(LV) 장치들로 만들어진다. 상기 LV 장치들에 있어서의 얇은 산화막 두께, 짧은 채널 및 높은 이동성 때문에 더 높은 구동 능력이 달성될 수 있다는 것이 장점이다. 최고의 실제 성능을 위해, 판독이 수행될 때 상기 절연 장치(305)의 게이트 전압은 Vboost에 구속될 수 있다.
상기 Y-패스 게이트 및 Y-디코더 장치(306)는 Y-패스 게이트들 및 Y-디코더들을 포함한다. 상기 절연 장치(305)는 삭제 또는 프로그램 동작들이 수행될 때 상기 메모리 어레이(301)를 상기 Y-패스로부터 절연시키기 위해 사용된다. 소속 감지 방법으로 고속 판독이 수행될 때, 이러한 절연 장치(305)는 상기 바이트/워드 고속 감지 증폭기 장치(307)를 위한 감지 경로로서 켜진다. 한편, Y-패스 게이트들은 상기 메모리 어레이(301)의 선택된 비트 라인들을 연결하기 위해 상기 Y-디코더들에 의해 디코딩된다. 프로그램 및 삭제 동작들 동안, 모든 선택된 비트 라인들, 워드 라인들, 및 선택-게이트 라인들은 본 발명의 후술할 상세한 설명에서 설명하는 것과 같이 소망하는 전압들에 결합된다.
도 4c는 모든 실시예들에 있어서 워드 라인들 WL[0], WL[1], ..., 및 WL[N]을 위한 WL 행-기록-디코더(3021) 안의 블록의 회로도이다. 이 회로는 본 발명의 NAND에 기초한 2T-NOR 플래쉬 셀의 서로 다른 동작들에 따라 저장 트랜지스터(MC)로 바람직한 전압 레벨들을 발생하는 데 사용된다. 예를 들어, 선-프로그램 동작 동안, 모든 워드 라인들 WL[0], WL[1], ..., 및 WL[N]에 20V가 적용되어야 한다. 그러므로, XTW[0], XTW[1], ..., XTW[N]은 20V가 적용될 필요가 있고, XDW[0]에는 22V가 공급되어야 한다. 페이지 삭제 동작 동안, 상기 워드 라인들 WL[0], WL[1], ..., 및 WL[N] 중 하나는 0V가 적용되어야 하고 나머지는 플로팅된다. 그러므로, XTW[0], XTW[1], ..., XTW[N] 중 하나에는 0V가 공급되고 나머지는 Vdd에 구속된다. MW[0], MW[1], ..., 및 MW[N] 중 하나를 켜기 위해 XDW[0]에만 1V가 적용된다.
블록 삭제 동작 동안, 모든 워드 라인들 WL[0], WL[1], ..., 및 WL[N]에 0V가 적용되어야 하고, 선택되지 않은 블록들의 다른 워드 라인들은 플로팅된다. 그러므로, XTW[0], XTW[1], ..., XTW[N] 모두에는 0V가 적용될 것이다. MW[0], MW[1], ..., 및 MW[N] 모두를 켜기 위해 XDW[0]에만 1V가 적용된다. 페이지 프로그램 동작 동안, 상기 워드 라인들 WL[0], WL[1], ..., 및 WL[N] 중 하나에 15V-20V가 적용되어야 하고, 나머지들은 5V가 되어야 한다. 그러므로, XTW[0], XTW[1], ..., XTW[N] 중 하나에 15V-20V가 적용되고, 나머지는 5V에 구속된다. MW[0], MW[1], ..., 및 MW[N] 중 하나를 켜기 위해 XDW[0]에 22V가 적용된다. 판독 동작 동안, 모든 워드 라인들 WL[0], WL[1], ..., 및 WL[N]에 Vdd 또는 Vboost가 적용되어야 한다. 그러므로, XTW[0], XTW[1], ..., XTW[N] 모두에는 Vdd 또는 Vboost가 적용된. MW[0], MW[1], ..., 및 MW[N] 모두를 켜기 위해 XDW[0]에 Vdd+Vt 또는 Vboost+Vt가 적용된다.
도 5a는 제1실시예에 있어서 선택-게이트 라인들 SG[0], SG[1], ..., SG[N]을 위한 행-판독-디코더(303) 안의 블록 및 SG 행-기록-디코더(3022) 안의 블록의 회로도이다. 모든 억세스 트랜지스터들(MS)은, 제품을 출고하기 전에, 정밀하게 제한된 Vt 범위, 즉 0.5V-1V로 프로그램되어야 하기 때문에 상기 모든 억세스 트랜지스터들(MS) 상에 페이지 단위로 프로그램되기 전에 집합적인 삭제 동작이 필요하다. 상기 SG 행-기록-디코더(3022)는 서로 다른 동작들에 따라 바람직한 전압 레벨들을 발생하는 데 사용된다. 이러한 SG 행-기록-디코더(3022)는, 상기 억세스 트랜지스터(MS)를 프로그램하는 데 사용되고, 제1실시예에서만 필요한데, 이것은 상기 저장 트랜지스터(MC)를 프로그램하기 위한 모든 실시예들에서 사용되는 도 4c에 도시된 WL 행-기록-디코더(3021)과는 다르다.
상기 제1실시예에 있어서 상기 억세스 트랜지스터(MS)를 위한 선-프로그램 동작 동안, 모든 선택-게이트 라인들 SG[0], SG[1], ..., 및 SG[N]에 20V가 적용된다. 그러므로, STW[0], STW[1], ..., STW[N]은 20V가 공급될 필요가 있고, SDW[0]에는 22V가 공급되어야 한다. EN_RD 라인은 MR[0], MR[1], ..., MR[N]을 끄기 위해 0V에 구속된다. 칩 삭제 동작 동안, 모든 선택-게이트 라인들 SG[0], SG[1], ..., 및 SG[N]에는 0V가 적용된다. 그러므로, STW[0], STW[1], ..., STW[N]에는 0V가 공급되고 MW[0], MW[1], ..., 및 MW[N] 모두를 켜기 위해 SDW[0]에만 1V가 적용된다. 이에 더하여, EN_RD는 MR[0], MR[1], ..., MR[N]을 끄기 위해 0V에 구속된다.
상기 제1실시예에 있어서 상기 억세스 트랜지스터(MS)를 위한 페이지 프로그램 동작 동안, 상기 선택-게이트 라인들 SG[0], SG[1], ..., 및 SG[N] 중 하나에 15V-20V가 적용되고 나머지는 5V가 적용된다. 그러므로, STW[0], STW[1], ..., STW[N] 중 하나에는 15V-20V가 적용되고, 나머지는 5V에 구속된다. MW[0], MW[1], ..., MW[N] 중 하나를 켜기 위해 SDW[0]에는 22V가 적용된다. 판독 동작 동안, 상기 선택-게이트 라인들 SG[0], SG[1], ..., 및 SG[N] 중 하나에는 상기 행-판독-디코더(303)로부터 Vboost가 적용된다. 그러므로, EN_RD는 Vboost+Vt에 구속되고, SDW[0]는 모든 MW[0], MW[1], ..., MW[N]을 끄기 위해 0V에 구속된다. STR[0], STR[1], ..., STR[N] 중 하나는 Vboost 전압 레벨로 디코딩된다.
도 5a에 있어서 상기에서 설명한 바와 같이 상기 선택-게이트 라인들 SG[0], SG[1], ..., 및 SG[N]에 적용되는 동작들 및 개별적인 전압들은 모든 억세스 트랜지스터들(MS)이 제품 출고 전에, 정밀하게 제한된 Vt 범위, 즉 0.5V-1V로 프로그램하기 위한 것이다. 상기 억세스 트랜지스터들이 소망하는 Vt 범위로 프로그램되고 제품이 사용되기만 하면, 상기 행-판독-디코더(303)의 동작들 및 상기 선택-게이트 라인들에 적용되는 전압들은 이하에서 설명할 도 5b 및 도 5c에 도시된 본 발명의 제2 및 제3 실시예들에서도 동일하다.
도 5b는 제2실시예에 있어서 선택-게이트 라인들 SG[0], SG[1], ..., 및 SG[N]을 위한 행-판독-디코더(303) 안의 블록의 회로도이다. 모든 억세스 트랜지스터들은 폴리1 및 단락된 폴리2를 가지는 이중 폴리 NMOS 장치로 만들어진다. 모든 억세스 트랜지스터들(MS)은 자신의 Vt 분포를 가지기 때문에, 제1실시예에서와 같이 선택-게이트 라인들을 위한 도 5a의 SG 행-기록-디코더(3022)를 가질 필요가 없다. 상기 억세스 트랜지스터들의 바람직한 Vt 분포는 제1실시예에서의 일예, 즉 0.5V-1V와 유사하다. 상기 플래쉬 셀들을 위한 선-프로그램 동작 동안, 모든 선택 게이트 라인들 SG[0], SG[1], ..., 및 SG[N]에 0V가 적용된다. 그러므로, STR[0], STR[1], ..., STR[N]에 0V가 공급되고, 모든 MR[0], MR[1], ..., MR[N]을 켜기 위해 EN_RD에만 1V가 적용된다.
상기 플래쉬 셀들을 위한 삭제 동작 동안, 모든 선택-게이트 라인들 SG[0], SG[1], ..., 및 SG[N]은 플로팅되고 상기 플래쉬 셀들의 TPW로부터 20V에 결합된다. 그러므로, EN_RD는 MR[0], MR[1], ..., MR[N]을 끄기 위해 0V에 구속된다. 상기 플래쉬 셀들을 위한 페이지 프로그램 동작 동안, 모든 선택-게이트 라인들 SG[0], SG[1], ..., 및 SG[N]에는 5V가 적용된다. 그러므로, 모든 STR[0], STR[1], ..., STR[N]에는 5V가 공급된다. EN_RD에는 MR[0], MR[1], ..., MR[N]을 켜기 위해 5V+Vt가 공급된다. 판독 동작 동안, 상기 선택-게이트 라인들 SG[0], SG[1], ..., 및 SG[N] 중 하나에는 상기 행-판독-디코더(303)로부터 Vboost가 적용된다. 그러므로, EN_RD는 MR[0], MR[1], ..., MR[N]을 켜기 위해 Vboost+Vt에 구속된다. STR[0], STR[1], ..., STR[N] 중 하나는 Vboost 전압 레벨로 디코딩된다.
도 5c는 제3실시예에 있어서 선택-게이트 라인들 SG[0], SG[1], ..., 및 SG[N]을 위한 행-판독-디코더(303) 안의 블록의 회로도이다. 모든 억세스 트랜지스터들은 폴리1 NMOS 또는 폴리 2 NMOS로 만들어진다. 모든 억세스 트랜지스터들(MS)은 자신의 Vt 분포를 가지기 때문에, 제1실시예에서와 같은 행-기록-디코더(302)의 필요가 없다. 상기 억세스 트랜지스터들의 바람직한 Vt 분포는 제1실시예에서의 일예, 즉 0.5V-1V와 유사하다. 상기 플래쉬 셀들을 위한 선-프로그램 동작 동안, 모든 선택 게이트 라인들 SG[0], SG[1], ..., 및 SG[N]에 0V가 적용된다. 그러므로, STR[0], STR[1], ..., STR[N]에 0V가 공급되고, 모든 MR[0], MR[1], ..., MR[N]을 켜기 위해 EN_RD에만 1V가 공급된다.
상기 플래쉬 셀들을 위한 삭제 동작 동안, 모든 선택-게이트 라인들 SG[0], SG[1], ..., 및 SG[N]은 플로팅되고 20V에 결합된다. 그러므로, EN_RD는 MR[0], MR[1], ..., MR[N]을 끄기 위해 0V에 구속된다. 상기 플래쉬 셀들을 위한 페이지 프로그램 동작 동안, 모든 선택-게이트 라인들 SG[0], SG[1], ..., 및 SG[N]에는 5V가 적용된다. 그러므로, 모든 STR[0], STR[1], ..., STR[N]에는 5V가 공급된다. EN_RD에는 MR[0], MR[1], ..., MR[N]을 켜기 위해 5V+Vt가 공급된다. 판독 동작 동안, 상기 선택-게이트 라인들 SG[0], SG[1], ..., 및 SG[N] 중 하나에는 상기 행-판독-디코더(303)로부터 Vboost가 적용된다. 그러므로, EN_RD는 모든 MR[0], MR[1], ..., MR[N]을 켜기 위해 Vboost+Vt에 구속된다. STR[0], STR[1], ..., STR[N] 중 하나는 Vboost 전압 레벨로 디코딩된다.
도 6 내지 도 8은 각각 본 발명의 제1, 제2, 제3 실시예에 따른 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이(3011, 3012, 3013)의 하나의 섹터의 바람직한 회로도이다. 도시된 바와 같이, 각각의 섹터는 WL[0]부터 WL[1]까지의 N+1 개의 워드 라인들과 SG[0]부터 SG[N]까지의 N+1 개의 선택-게이트 라인들과 BL[0]부터 BL[K-1]RK지의 복수의 K 비트 라인들과 SL[0]부터 SL[K-1]까지의 복수의 K 소스 라인들을 갖는 복수의 2T-NOR 플래쉬 셀들을 포함한다. 하나의 공통 광역 비트 라인을 형성하기 위해 모든 2 개의 비트 라인들은 BLG[0]와 BLG[1]에 의해 디코딩된다. 동일한 방식으로, 하나의 공통 광역 소스 라인을 형성하기 위해 모든 2 개의 소스 라인들은 SLG[0]와 SLG[1]에 의해 디코딩된다. GBL[0]에서 GBL[K/2-1]까지의 K/2 개의 광역 비트 라인들 및 GSL[0]에서 GSL[K/2-1]까지의 K/2 개의 광역 소스 라인들이 있다. 도 7에 도시된 제2실시예의 회로에 있어서, 억세스 트랜지스터들의 행을 연결하여 억세스 라인을 형성하기 위해 상기 폴리1 및 폴리2는 단락되고 연결되어 있음에 유의해야 한다. 도 8에 도시된제3실시예의 회로에 있어서, 억세스 트랜지스터(MS)는 폴리1 또는 폴리2 NMOS 장치이다.
도 9는 본 발명의 하나의 선택된 섹터 안의 저장 트랜지스터(MC)를 위한 선-프로그램 동작에 있어서 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이의 바이어스된 전압들을 보여준다. 도 9의 표에 도시된 동작들은 페이지 선-프로그램, 페이지 선-프로그램 확인, 블록 선-프로그램, 블록 선-프로그램 확인, 섹터/칩 선-프로그램 및 섹터/칩 선-프로그램 확인을 포함한다. 상기 선택된 WL, 선택되지 않은 WL, 선택된 SG, 선택되지 않은 SG, BL, SL, 선택된 BLG, 선택되지 않은 BLG, 선택된 SLG, 선택되지 않은 SLG에 대한 각각의 바이어스 조건들은 표에 도시되어 있다.
페이지 선-프로그램 동작 동안, 상기 선택된 WL에만 20V가 적용되고, 모든 선택되지 않은 WL들, 모든 SG들, 모든 BL들, 및 모든 SL들에는 0V가 적용된다. 모든 BLG들 및 SLG들에 대해서는, Vdd에 구속된다. 페이지 선-프로그램 확인 동작 동안, 상기 선택된 WL에만 SLC일 때는 Vt1L 또는 MLC일 때는 Vt2L이 적용되고, 모든 선택되지 않은 WL들 및 선택되지 않은 SG들에는 0V가 적용된다. 모든 BLG들, SLG들, 및 상기 선택된 SG에 대해서는, Vdd에 구속된다. 모든 BL들은 Vdd-Vt로 미리 충전되고 모든 SL들에는 0V가 적용된다. 모든 선택된 저장 트랜지스터들(MC)가 SLC에 대해서는 Vt> Vt1L 또는 MLC에 대해서는 Vt>Vt2L를 가지도록 잘 프로그램되기만 하면, 선-충전된 Vdd-Vt가 유지될 것이다. 그렇지 않으면, 각각의 BL은 0V까지 방전되어 다른 반복적인 선-프로그램 동작이 필요함을 지시할 수 있다.
블록 선-프로그램 동작 동안, 상기 선택된 WL들에만 20V가 적용되고, 모든 선택되지 않은 WL들, 모든 SG들, 모든 BL들, 및 모든 SL들에는 0V가 적용된다. 모든 BLG들 및 SLG들에 대해서는, Vdd에 구속된다. 블록 선-프로그램 확인 동작 동안, 상기 선택된 WL들에만 SLC일 때는 Vt1L 또는 MLC일 때는 Vt2L이 적용되고, 모든 선택되지 않은 WL들 및 선택되지 않은 SG들에는 0V가 적용된다. 모든 BLG들, SLG들, 및 상기 선택된 SG들에 대해서는, Vdd에 구속된다. 모든 BL들은 Vdd-Vt로 미리 충전되고 모든 SL들에는 0V가 적용된다. 모든 선택된 저장 트랜지스터들(MC)가 SLC에 대해서는 Vt>Vt1L 또는 MLC에 대해서는 Vt>Vt2L를 가지도록 잘 프로그램되기만 하면, 선-충전된 Vdd-Vt가 유지될 것이다. 그렇지 않으면, 어떠한 BL이라도 0V까지 방전되면, 다른 반복적인 선-프로그램 동작이 필요함을 지시할 수 있다.
섹터/칩 선-프로그램 동작 동안, 모든 WL들에 20V가 적용되고, 모든 SG들에는 0V가 적용된다. 모든 BLG들 및 SLG들에 대해서는, Vdd에 구속된다. 섹터/칩 선-프로그램 확인 동작 동안, 모든 WL들에는 SLC일 때는 Vt1L 또는 MLC일 때는 Vt2L이 적용된다. 모든 BLG들, SLG들, 및 SG들에 대해서는, Vdd에 구속된다. 모든 BL들은 Vdd-Vt로 미리 충전되고 모든 SL들에는 0V가 적용된다. 모든 선택된 저장 트랜지스터들(MC)가 SLC에 대해서는 Vt> Vt1L 또는 MLC에 대해서는 Vt>Vt2L를 가지도록 잘 프로그램되기만 하면, 선-충전된 Vdd-Vt가 유지될 것이다. 그렇지 않으면, 각각의 BL은 0V까지 방전되어 선-프로그램 확인 오류로 인해 다른 반복적인 선-프로그램 동작이 필요함을 지시할 수 있다. 표에 도시된 이러한 바이어스된 조건은 상기 플래쉬 메모리 어레이 안의 하나의 선택된 섹터에 적용되기 때문에, 다른 선택되지 않은 섹터들의 SG들, WL들, BL들, SL들, BLG들, 및 TPW들의 모든 바이어스된 전압들에 0V가 적용된다.
도 10은 본 발명의 하나의 선택된 섹터 안의 저장 트랜지스터(MC)를 위한 삭제 동작에 있어서 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이의 바이어스된 전압들을 보여준다. 도 10의 표에 도시된 동작들은 페이지 삭제, 페이지 삭제 확인, 블록 삭제 및 블록/칩 삭제를 포함한다. 상기 선택된 WL, 선택되지 않은 WL, 선택된 SG, 선택되지 않은 SG, BL, SL, 선택된 BLG, 선택되지 않은 BLG, 선택된 SLG, 선택되지 않은 SLG에 대한 각각의 바이어스 조건들은 표에 도시되어 있다.
페이지 삭제 동작 동안, 상기 선택된 WL에만 0V가 적용되고, 모든 선택되지 않은 WL들, 및 모든 SG들은 초기의 플로팅 상태 때문에 TPW로부터 20V에 결합된다. TPW는 P+ 도핑된 접합이고 모든 SL들 뿐만 아니라 모든 BL들은 N+ 도핑된 접합들이기 때문에, 상기 20V는 삭제 동안 TPW로부터 모든 BL들 및 SL들로 전달된다. 모든 BLG들 및 SLG들에 대해서는, 도 6 내지 도 8에 도시된 바와 같이 로컬 비트 라인들을 광역 비트 라인들에 로컬 소스 라인들을 광역 소스 라인들에 각각 연결하는 MB0-MB1 및 MS0-MS1 상의 전압 스트레스를 감소시키기 위해 Vdd에 구속된다.
페이지 삭제 확인 동작 동안, 모든 WL들, 선택되지 않은 SG들, 선택되지 않은 BLG들 및 선택되지 않은 SLG들에 0V가 적용되고, 상기 선택된 SG, 선택된 BLG, 및 선택된 SLG에 Vdd가 적용된다. 모든 SL들에 1V가 걱용되고 모든 BL들은 0V까지 선-방전된다. 모든 선택된 저장 트랜지스터들(MC)가 Vt<Vt0H=-1V를 가지도록 잘 삭제되기만 하면, 모든 BL은 1V로 충전된다. 그렇지 않으면, 어떠한 BL이라도 0V에 있다면, 페이지 삭제 확인 오류로 인해 다른 반복적인 삭제 동작이 필요함을 지시할 수 있다.
블록 삭제 동작 동안, 상기 선택된 WL들에만 0V가 적용되고, 모든 선택되지 않은 WL들, 및 모든 SG들은 초기의 플로팅 상태 때문에 TPW로부터 20V에 결합된다. TPW는 P+ 도핑된 접합이고 모든 SL들 뿐만 아니라 모든 BL들은 N+ 도핑된 접합들이기 때문에, 상기 20V는 삭제 동안 TPW로부터 모든 BL들 및 SL들로 전달된다. 모든 BLG들 및 SLG들에 대해서는, 로컬 비트 라인들을 광역 비트 라인들에 로컬 소스 라인들을 광역 소스 라인들에 각각 연결하는 MB0-MB1 및 MS0-MS1 상의 전압 스트레스를 감소시키기 위해 Vdd에 구속된다. .
섹터/칩 삭제 동작 동안, 모든 WL들에 0V가 적용되고, 모든 SG들은 초기의 플로팅 상태 때문에 TPW로부터 20V에 결합된다. TPW/N+ 접합 구조 때문에, 20V는 삭제 동안 TPW로부터 모든 BL들 및 SL들로 전달된다. 모든 BLG들 및 SLG들에 대해서는, MB0-MB1 및 MS0-MS1 상의 전압 스트레스를 감소시키기 위해 Vdd에 구속된다. 메모리 어레이 안에서의 기본적인 NOR 구조 때문에, 블록/섹터/칩 삭제 확인을 집합적으로 수행하는 것은 불가능하다. 대신, 페이지 삭제 확인 동작은 블록/섹터/칩 삭제 동작 후 페이지 단위로 이어질 수 있다. 표에 도시된 이러한 바이어스된 조건은 상기 플래쉬 메모리 어레이 안의 하나의 선택된 섹터에 적용되기 때문에, 다른 선택되지 않은 섹터들의 SG들, WL들, BL들, SL들, BLG들, SLG들 및 TPW들의 모든 바이어스된 전압들에 0V가 적용된다.
도 11은 본 발명의 하나의 선택된 섹터 안의 저장 트랜지스터(MC)를 위한 프로그램 동작에 있어서 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이의 바이어스된 전압들을 보여준다. 도 11의 표에 도시된 동작들은 페이지 프로그램, 및 페이지 프로그램 확인을 포함한다. 상기 선택된 WL, 선택되지 않은 WL, 선택된 SG, 선택되지 않은 SG, BL, SL, 선택된 BLG, 선택되지 않은 BLG, 선택된 SLG, 선택되지 않은 SLG에 대한 각각의 바이어스 조건들은 표에 도시되어 있다.
페이지 프로그램 동작 동안, 상기 선택된 WL에만 15V-20V가 적용되고, 모든 선택되지 않은 WL들, 및 모든 SG들에 5V가 적용된다. 상기 프로그램된 데이터의 대응하는 BL들 및 SL들에 0V가 적용된다. 이와 달리, 프로그램-금지 데이터의 대응하는 BL들 및 SL들에는 대략 8V가 적용된다. 선택된 BLG 및 SLG에 대해서는, 프로그램-금지 전압을 상기 대응하는 BL들 및 SL들로 통과시키기 위해 10V 또는 0V에 구속된다. 선택되지 않은 BLG들 및 SLG들에 대해서는, 0V에 구속된다.
페이지 프로그램 확인 동작 동안, 상기 선택된 WL에만 SLC일 때는 Vt1L을, MLC일 때는 Vt1L 또는 MLC일 때는 Vt2L이 적용된다. 모든 선택되지 않은 WL들, SG들, BLG들 및 SLG들에 0V가 적용된다. 상기 선택된 SG, BLG, 및 SLG에 Vdd가 적용된다. 모든 BL들은 Vdd-Vt로 선-충전되고, 모든 SL들에 0V가 적용된다. 모든 선택된 저장 트랜지스터들(MC)가 SLC일 때에는 Vt>Vt1L, MLC일 때에는 Vt>Vt1L 또는 MLC일 때에는 Vt>Vt2L을 가지도록 잘 프로그램되기만 하면, 상기 선충전된 Vdd-Vt는 유지될 것이다. 그렇지 않으면, 어떠한 BL이라도 0V까지 방전되면, 페이지 프로그램 확인 오류로 인해 다른 반복적인 삭제 동작이 필요함을 지시할 수 있다. 표에 도시된 이러한 바이어스된 조건은 상기 플래쉬 메모리 어레이 안의 하나의 선택된 섹터에 적용되기 때문에, 다른 선택되지 않은 섹터들의 SG들, WL들, BL들, SL들, BLG들, SLG들 및 TPW들의 모든 바이어스된 전압들에 0V가 적용된다.
도 12는 본 발명의 하나의 선택된 섹터 안의 저장 트랜지스터(MC)를 위한 프판독 동작에 있어서 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이의 바이어스된 전압들을 보여준다. 상기 선택된 WL, 선택되지 않은 WL, 선택된 SG, 선택되지 않은 SG, BL, SL, 선택된 BLG, 선택되지 않은 BLG, 선택된 SLG, 선택되지 않은 SLG에 대한 각각의 바이어스 조건들은 표에 도시되어 있다.
판독 동작 동안, 모든 WL들에 Vdd 또는 Vboost가 적용된다. 다시 말하면, WL 전환이 없다. 현재의 어플리케이션들에 있어서, 저전압 Vdd는 1.6V-1.8V 또는 2.7V-3.6V일 수 있다. 상기 선택된 SG에 대해서, 전압은 낮은 저항을 갖는 구동 능력을 획득하기 위해 항상 Vboost, 즉 4V까지 부스팅될 필요가 있다. 상기 선택된 BLG 및 SLG는 Vdd로 디코딩되고, 선택되지 않은 SG들, BLG들 및 SLG들에 0V가 적용된다. 표에 도시된 이러한 바이어스된 조건은 상기 플래쉬 메모리 어레이 안의 하나의 선택된 섹터에 적용되기 때문에, 다른 선택되지 않은 섹터들의 SG들, WL들, BL들, SL들, BLG들, SLG들 및 TPW들의 모든 바이어스된 전압들에 0V가 적용된다.
도 13은 본 발명의 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이를 위한 삭제 동작의 흐름도이다. 상기 삭제 동작은 4 개의 다른 종류의 삭제 동작들을 포함한다. 서로 다른 어플리케이션들에 따른 삭제 크기의 필요성 때문에, 본 발명에 있어서는 페이지 삭제(802), 블록 삭제(804), 섹터 삭제(806), 및 칩 삭제(808) 동작들이 있다.
도 14는 본 발명의 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이를 위한 페이지 삭제 동작(802)의 흐름도이다. 단계802부터 단계830까지, 상기 페이지 선-프로그램 동작은 삭제 동작 전에 실행된다. 단계802에서, 상기 선-프로그램 동작 카운트 N은 0으로 설정된다. 다음의 단계822는 상기 선택된 페이지의 저장 트랜지스터들의 모든 Vt가 SLC일 때는 Vt1L, MLC일 때는 Vt2L보다 큰지 여부를 판단한다. 모든 Vt가 SLC일 때는 Vt1L, MLC일 때는 Vt2L보다 크다면, 상기 동작은 페이지 삭제 동작을 시작하는 단계832로 바로 전진한다. 그렇지 않다면, 다음 단계824에서 상기 선-프로그램 동작 카운트 N이 최대 허용가능 수를 초과했는지 여부를 판단한다. 만약 그렇다면, 상기 장치는 단계830에서 불량 다이로 취급된다. 그렇지 않다면, 상기 선-프로그램 동작 카운트 N은 단계826에서 1만큼 증가된다. 다음 단계 828은 페이지 선-프로그램 동작을 수행하기 위해 계속된다.
상기 선-프로그램 동작이 완료된 후, 단계832에서 상기 페이지 삭제 동작 카운트는 0으로 설정된다. 다음 단계834는 상기 선택된 WL을 0V로 설정하고, 모든 선택되지 않은 WL들과 모든 SG들을 플로팅하게 한다. TPW에 20V가 적용되기만 하면, 모든 선택되지 않은 WL들과 모든 SG들은 20V에 결합되고, 모든 BL들 및 모든 SL들 또한 20V로 전달된다. 단계834에서 삭제 동작이 미리 설정된 삭제 시간 안에 완료되면, 단계836에서 상기 페이지 삭제 확인 동작이 상기 선택된 페이지의 저장 트랜지스터들의 모든 Vt가 -1V보다 작은지 여부를 판단하는 것이 이어진다. 모두가 -1V보다 작다면, 성공적인 페이지 삭제 동작이 단계842에서 달성된다. 그렇지 않으면, 상기 페이지 삭제 동작 카운트 N은 단계838에서 1만큼 증가된다. 다음 단계840은 상기 페이지 삭제 동작 카운트 N이 최대 허용가능 수를 초과하는지 여부를 판단한다. 만약 그렇다면, 상기 장치는 단계830에서 불량 다이로 취급된다. 그렇지 않다면, 상기 페이지 삭제 동작은 단계834로 계속된다.
본 발명에 따르면, 상기 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이를 위한 블록, 섹터 또는 칩 삭제 동작은 개별적인 삭제 동작에서의 유사한 동작들을 가진다. 도 15는 블록, 섹터 또는 칩 삭제 동작에서 수행되는 단계들의 흐름도이다. 단계850부터 단계860까지, 상기 블록, 섹터, 또는 칩 선-프로그램 동작은 상기 삭제 동작 전에 실행된다. 단계850에서, 상기 선-프로그램 동작 카운트 N은 0으로 설정된다. 다음 단계852는 상기 선택된 블록, 섹터 또는 칩의 저장 트랜지스터들의 모든 Vt가 SLC일 때는 Vt1L, MLC일 때는 Vt2L보다 큰지 여부를 판단한다. 모든 Vt가 SLC일 때는 Vt1L, MLC일 때는 Vt2L보다 크다면, 상기 동작은 블록, 섹터 또는 칩 삭제 동작을 시작하는 단계862로 바로 전진한다. 그렇지 않다면, 다음 단계854에서 상기 블록, 섹터 또는 칩 선-프로그램 동작 카운트 N이 최대 허용가능 수를 초과했는지 여부를 판단한다. 만약 그렇다면, 상기 장치는 단계860에서 불량 다이로 취급된다. 그렇지 않다면, 상기 블록, 섹터 도는 칩 선-프로그램 동작 카운트 N은 단계856에서 1만큼 증가된다. 다음 단계 858은 블록, 섹터 또는 칩 선-프로그램 동작을 집합적으로 수행하기 위해 계속된다.
상기 블록, 섹터 또는 칩 선-프로그램 동작이 완료된 후, 단계862에서 상기 블록, 섹터 또는 칩 삭제 동작 카운트는 0으로 설정된다. 다음 단계864는 상기 선택된 WL을 0V로 설정하고, 모든 선택되지 않은 WL들과 모든 SG들을 플로팅하게 한다. TPW에 20V가 적용되기만 하면, 모든 선택되지 않은 WL들과 모든 SG들은 20V에 결합되고, 모든 BL들 및 모든 SL들 또한 20V로 전달된다. 단계864에서 블록, 섹터 또는 칩 삭제 동작이 집합적으로 미리 설정된 삭제 시간 안에 완료되면, 단계866에서 상기 페이지 삭제 확인 동작이 상기 선택된 페이지의 저장 트랜지스터들의 모든 Vt가 -1V보다 작은지 여부를 판단하는 것이 이어진다. 모두가 -1V보다 작다면, 다음의 단계872는 이것이 마지막 페이지인지 여부를 판단한다. 만약 마지막 페이지라면, 성공적인 블록, 섹터 또는 칩 삭제 동작이 단계876에서 달성된다. 그렇지 않으면, 단계866에서 페이지 삭제 확인을 위해 단계 874에서 다음 페이지가 선택된다. 어떠한 Vt가 단계866에서 -1V보다 작다고 판단되면, 상기 블록, 섹터 또는 칩 삭제 동작 카운트 N은 단계868에서 1만큼 증가된다. 다음 단계870은 상기 블록, 섹터 또는 칩 삭제 동작 카운트 N이 최대 허용가능한 수를 초과하는지 여부를 판단한다. 만약 그렇다면, 상기 장치는 단계860에서 불량 다이로 취급된다. 그렇지 않다면, 상기 페이지 삭제 동작은 단계864로 계속된다.
도 16은 본 발명의 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이를 위한 페이지 프로그램 동작(880)의 흐름도이다. 단계882에서, 상기 페이지 프로그램 동작 카운트 N은 0으로 설정된다. 다음 단계884는 상기 선택된 WL에 15-20V를 적용함으로써, 상기 페이지 프로그램 동작을 수행한다. 다른 선택되지 않은 WL들 및 모든 SG들에 대해서, 그것들에 모두 SL들과 BL들의 금지 전압 8V로부터의 방해를 감소시키기 위해 5V가 적용된다. 단계 884에서 상기 페이지 프로그램 동작이 미리 설정된 프로그램 시간 안에 완료된 후, 단계886에서 상기 페이지 프로그램 확인 동작은 상기 선택된 페이지의 저장 트랜지스터들의 프로그램된 Vt가 SLC일 때는 Vt1L, MLC일 때는 Vt2L보다 큰지 여부를 판단한다. 만약 그렇다면, 단계894에서 성공적인 페이지 프로그램이 달성된다. 그렇지 않다면, 다음 단계888는 페이지 프로그램 동작 카운트를 1만큼 증가시키고 단계890은 상기 페이지 프로그램 동작 카운트 N이 최대 허용가능 수를 초과했는지 여부를 판단한다. 만약 그렇다면, 상기 장치는 단계892에서 불량 다이로 취급된다. 그렇지 않다면, 상기 페이지 프로그램 동작은 단계884로 계속된다.
도 17은 본 발명의 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이를 위한 페이지 또는 블록 선-프로그램 동작의 타이밍 파형들을 보여준다. 상기 페이지 또는 블록 선-프로그램 기간 동안, 상기 선택된 WL들에만 20V가 적용되고, 모든 선택되지 않은 WL들, 모든 SG들, 모든 BL들 및 모든 SL들에는 0V가 적용된다. 모든 BLG들 및 SLG들에 대해서는, Vdd에 구속된다. 상기 페이지 또는 블록 선-프로그램 동작 후, 상기 선택된 WL들은 Vdd로 방전되고, 상기 선택된 SG들은 선충전 기간 동안 Vdd가 적용된다. 상기 페이지 또는 블록 선-프로그램 확인 기간 안에 페이지 감지를 위해, 모든 BL들은 Vdd-Vt까지 충전된다.
상기 페이지 또는 블록 선-프로그램 확인 기간 동안, 상기 선택된 WL들에 SLC에 대해서는 Vt1L, MLC에 대해서는 Vt2L이 적용되고, 모든 선택되지 않은 WL들 및 선택되지 않은 SG들에는 0V가 적용된다. 모든 BLG들, SLG들, 및 상기 선택된 SG들에 대해서, 이것들은 Vdd에 구속된다. 상기 선택된 저장 트랜지스터들(MC) 모두가 SLC에 대해서는 Vt>Vt1L, 또는 MLC에 대해서는 Vt>Vt2L을 가지도록 잘 프로그램된 후, 상기 선-충전된 Vdd-Vt는 유지될 것이다. 그렇지 않다면, 어떠한 BL이라도 0V로 방전되면, 다른 페이지 또는 블록 반복적인 선-프로그램 동작이 필요함을 지시할 수 있다. 도 17에 도시된 타이밍 파형은 상기 선택된 섹터만을 위한 것임에 유의해야 한다. 다른 선택되지 않은 섹터들에 대해서는, 모든 SG들, WL들, BL들, SL들, BLG들, SLG들, 및 TPW들의 바이어스된 전압들에 0V가 적용된다.
도 18은 본 발명의 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이를 위한 섹터 또는 칩 선-프로그램 동작의 타이밍 파형들을 보여준다. 상기 섹터 또는 칩 선-프로그램 기간 동안, 모든 WL들에 20V가 적용되고, 모든 SG들, 모든 BL들 및 모든 SL들에는 0V가 적용된다. 모든 BLG들 및 SLG들에 대해서는, Vdd에 구속된다. 상기 섹터 또는 칩 선-프로그램 동작 후, 모든 WL들은 Vdd로 방전되고, 모든 SG들은 선충전 기간 동안 Vdd가 적용된다. 상기 섹터 또는 칩 선-프로그램 확인 기간 안에 페이지 감지를 위해, 모든 BL들은 Vdd-Vt까지 충전된다.
상기 섹터 또는 칩 선-프로그램 확인 기간 동안, 모든 WL들에 SLC에 대해서는 Vt1L, 또는 MLC에 대해서는 Vt2L이 적용된다. 모든 BLG들, SLG들, 및 SG들에 대해서, 이것들은 Vdd에 구속된다. 상기 선택된 저장 트랜지스터들(MC) 모두가 SLC에 대해서는 Vt>Vt1L, 또는 MLC에 대해서는 Vt>Vt2L을 가지도록 잘 프로그램된 후, 상기 선-충전된 Vdd-Vt는 유지될 것이다. 그렇지 않다면, 어떠한 BL이라도 0V로 방전되면, 다른 반복적인 섹터 또는 칩 선-프로그램 동작이 필요함을 지시할 수 있다. 이 타이밍 파형은 상기 선택된 섹터만을 위한 것임에 유의해야 한다. 다른 선택되지 않은 섹터들에 대해서는, 모든 SG들, WL들, BL들, SL들, BLG들, SLG들, 및 TPW들의 바이어스된 전압들에 0V가 적용된다.
도 19는 본 발명의 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이를 위한 페이지 삭제 동작의 타이밍 파형들을 보여준다. 상기 페이지 삭제 기간 동안, 상기 선택된 WL들에만 0V가 적용되고, 모든 선택되지 않은 WL들, 모든 SG들, 모든 BL들 및 모든 SL들은 플로팅되게 설정된다. TPW에 20V가 적용되기만 하면, 모든 선택되지 않은 WL들 및 모든 SG들은 20V에 결합되고, 모든 BLG들 및 SLG들에 대해서는, MB0-MB1 및 MS0-MS1 상에 전압 스트레스를 감소시기 위해 Vdd에 구속된다. 상기 페이지 삭제 동작 후, 상기 선택된 WL은 Vdd로 방전되고, 상기 선택된 SG는 선충전 기간 동안 Vdd가 적용된다.
본 발명에 있어서의 특정 어레이 아키텍쳐 때문에, 광역 비트 라인들의 반만 확인을 위해 감지될 수 있다. 모든 BL들의 반만 모든 WL들 및 선택되지 않은 BLG들 및 선택되지 않은 SLG들에 0V가 적용되는 처음 1/2 페이지 확인 기간 안에 페이지 감지를 위해 0V로 방전된다. 상기 선택된 BLG, 선택된 SLG, 및 선택된 SG에 대하여, Vdd가 적용된다. 모든 SL들에는 1V가 적용된다. 모든 선택된 저장 트랜지스터들(MC)가 Vt<Vt0H=-1V를 가지도록 잘 삭제된 후, 모든 BL들의 처음 1/2은 1V로 충전된다. 그렇지 않다면, 어떠한 BL이라도 0V에 있다면, 페이지 삭제 확인 오류로 인한 다른 반복적인 삭제 동작이 필요함을 지시할 수 있다. 동일한 방식으로, 상기 페이지의 저장 트랜지스터들의 처음 1/2 이 삭제 확인을 통과했다면, 동일한 페이지의 저장 트랜지스터들(MC)의 두번째 1/2의 삭제 확인이 이어진다. 이 타이밍 파형은 상기 선택된 섹터만을 위한 것이다. 다른 선택되지 않은 섹터들에 대해서는, 모든 SG들, WL들, BL들, SL들, BLG들, SLG들, 및 TPW들의 바이어스된 전압들에 0V가 적용된다.
도 20은 본 발명의 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이를 위한 블록 삭제 동작의 타이밍 파형들을 보여준다. 상기 블록 삭제 기간 동안, 상기 선택된 WL들에만 0V가 적용되고, 모든 선택되지 않은 WL들, 모든 SG들, 모든 BL들 및 모든 SL들은 플로팅되게 설정된다. TPW에 20V가 적용되기만 하면, 모든 선택되지 않은 WL들 및 모든 SG들은 20V에 결합되고, 모든 BL들 및 모든 SL들 또한 20V로 전달된다. 모든 BLG들 및 SLG들에 대해서는, MB0-MB1 및 MS0-MS1 상에 전압 스트레스를 감소시기 위해 Vdd에 구속된다. 상기 블록 삭제 기간 후, 페이지 단위로 상기 블록 안의 페이지들을 확인하는 것에 의해 도 19에 도시된 상기 페이지 삭제 확인 동작으로 상기 블록 삭제 확인이 달성된다. 이 타이밍 파형은 상기 선택된 섹터만을 위한 것이다. 다른 선택되지 않은 섹터들에 대해서는, 모든 SG들, WL들, BL들, SL들, BLG들, SLG들, 및 TPW들의 바이어스된 전압들에 0V가 적용된다.
도 21은 본 발명의 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이를 위한 섹터 또는 칩 삭제 동작의 타이밍 파형들을 보여준다. 상기 섹터 또는 칩 삭제 기간 동안, 모든 WL들에 0V가 적용되고, 모든 SG들, 모든 BL들 및 모든 SL들은 플로팅되게 설정된다. TPW에 20V가 적용되기만 하면, 모든 SG들은 20V에 결합되고, 모든 BL들 및 모든 SL들 또한 20V로 전달된다. 모든 BLG들 및 SLG들에 대해서는, MB0-MB1 및 MS0-MS1 상에 전압 스트레스를 감소시기 위해 Vdd에 구속된다. 상기 섹터 또는 칩 삭제 기간 후, 페이지 단위로 상기 섹터 또는 칩 안의 페이지들을 확인하는 것에 의해 도 19에 도시된 상기 페이지 삭제 확인 동작으로 상기 섹터 또는 칩 삭제 확인이 달성된다. 이 타이밍 파형은 상기 선택된 섹터만을 위한 것이다. 다른 선택되지 않은 섹터들에 대해서는, 모든 SG들, WL들, BL들, SL들, BLG들, SLG들, 및 TPW들의 바이어스된 전압들에 0V가 적용된다.
도 22는 본 발명의 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이를 위한 페이지 프로그램 동작의 타이밍 파형들을 보여준다. 페이지 프로그램 기간 동안, 선택된 WL에만 15V-20V가 적용되고, 선택되지 않은 나머지 WL들 및 모든 SG들에는 SL들과 BL들의 금지 전압 8V로부터의 방해를 감소시키기 위해 5V가 적용된다. 저장 트랜지스터(MC)를 프로그램하기 위해, 대응하는 BL과 SL은 0V가 적용된다. 이에 반해, 저장 트랜지스터들에 프로그램을 금지하기 위해, 대응 BL과 SL은 대략 8V가 적용된다. 선택된 BLG와 SLG에는 10V가 적용되고, 선택되지 않은 BLG와 SLG에는 0V가 적용된다. 페이지 프로그램 동작이 소정의 프로그램 시간 내에 완성된다면, 페이지 프로그램 확인 동작이 실행된다.
다시, 본 발명의 특정 어레이 아키텍쳐 때문에, 광역 비트 라인들의 반만 확인을 위해 감지될 수 있다. 모든 BL들의 반만 모든 WL들 및 선택되지 않은 BLG들 및 선택되지 않은 SLG들에 0V가 적용되는 처음 1/2 페이지 확인 기간 안에 페이지 감지를 위해 Vdd-Vt로 미리 방전된다. 상기 선택된 BLG, 선택된 SLG, 및 선택된 SG에 대하여, Vdd가 적용된다. 선택된 페이지의 선택된 저장 트랜지스터들의 모든 프로그램된 Vt가 Vt1L(SLC/MLC) 또는 Vt2L(MLC)보다 큰 이후로, 모든 BL들의 처음 1/2이 VDD-Vt로 유지된다. 그렇지 않고, 어떠한 BL이라도 0V에 있다면, 이는 페이지 삭제 확인 오류로 인한 다른 반복적인 삭제 동작이 필요함을 지시할 수 있다. BL과 SL 둘 다 다음 페이지 동작이 수행되는 동안 확인된 셀들을 위해 금지 전압으로 전환된다는 것을 알아야한다. 이러한 구성에 따르면, 통제된 Vt 분포가 이루어질 수 있다. 동일한 방식으로, 페이지의 저장 트랜지스터들의 처음 1/2이 페이지 프로그램 확인을 통과했다면, 동일한 페이지의 저장 트랜지스터들의 두 번째 1/2의 페이지 프로그램 확인이 이어진다. 이 타이밍 파형은 상기 선택된 섹터만을 위한 것이다. 다른 선택되지 않은 섹터들에 대해서는, 모든 SG들, WL들, BL들, SL들, BLG들, SLG들, 및 TPW들의 바이어스된 전압들에 0V가 적용된다.
예시된 실시예들에 대해 본 발명을 설명하였지만, 그 상세한 설명에 발명이 한정되지 않음을 이해할 수 있을 것이다. 상기 설명에서 다양한 대안들 및 수정들이 제안되었지만, 그외의 것들도 당업자들에게 떠오를 수 있을 것이다. 따라서, 이러한 대안들 및 수정들 모두는 내에 첨부된 청구항들에서 정의된 바와 같은 본 발명의 범위 내에 수용되도록 의도되었다.
301: 메모리 어레이 302: 행-기록-디코더
303: 행-판독-디코더 305: 절연 장치
304: 데이터 버퍼 및 저속 페이지 감지 증폭기 장치
306: Y-패스 게이트 및 Y-디코더 장치
307: 바이트/워드 고속 감지 증폭기 장치

Claims (74)

  1. 복수의 행들과 복수의 열들을 가진 2차원 어레이로 배치된 복수의 NAND에 기초한 2T-NOR 플래쉬 셀들;
    복수의 워드 라인들;
    복수의 선택-게이트 라인들;
    복수의 소스 라인들;
    복수의 비트 라인들을 포함하는 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이에 있어서,
    상기 NAND에 기초한 2T-NOR 플래쉬 셀들 각각은 셀 게이트, 소스 및 드레인을 갖는 저장 트랜지스터, 및 선택 게이트, 소스 및 드레인을 갖는 억세스 트랜지스터를 가지고, 상기 억세스 트랜지스터의 상기 소스는 상기 저장 트랜지스터의 상기 드레인에 직렬로 연결되어 있고,
    상기 워드 라인 각각은 상기 2T-NOR 플래쉬 셀들의 행의 셀 게이트들에 연결되어 있고, 상기 워드 라인들은 X 방향으로 이어지고,
    상기 선택-게이트 라인 각각은 상기 2T-NOR 프래쉬 셀들의 행의 선택 게이트들에 연결되고,
    소스 라인 각각은 상기 2T-NOR 플래쉬 셀들의 유일한 열의 상기 저장 트랜지스터들의 소스들에 연결되어 있고, 상기 소스 라인들은 상기 워드 라인들에 수직하는 Y 방향으로 이어지고,
    상기 비트 라인 각각은 상기 2T-NOR 플래쉬 셀들의 유일한 열의 상기 억세스 트랜지스터들의 드레인들에 연결되어 있고, 상기 비트 라인들은 상기 소스 라인들에 평행하고,
    상기 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이는 복수의 메모리 섹터들로 분할되고, 상기 메모리 섹터 각각은 복수의 메모리 블록들을 가지고, 상기 메모리 블록 각각은 복수의 메모리 페이지들을 가지고, 상기 메모리 페이지 각각은 하나의 워드 라인 및 하나의 선택-게이트 라인을 가지는 상기 NAND에 기초한 2T-NOR 플래쉬 셀들의 하나의 행을 가지는 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이.
  2. 제 1 항에 있어서, 선택된 메모리 섹터의 선택된 메모리 블록 안의 선택된 메모리 페이지의 페이지 선-프로그램 동작 동안, 상기 선택된 메모리 페이지의 워드 라인에 20V가 적용되고, 상기 플래쉬 메모리 어레이 안의 다른 모든 워드 라인들, 모든 소스 라인들, 모든 비트 라인들 및 모든 선택-게이트 라인들에는 0V가 적용되는 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이.
  3. 제 1 항에 있어서, 선택된 메모리 섹터의 선택된 메모리 블록 안의 선택된 메모리 페이지의 페이지 선-프로그램 확인 동작 동안, 상기 선택된 메모리 페이지의 워드 라인에 상기 2T-NOR 플래쉬 셀들의 임계 전압 Vt가 적용되고, 상기 선택된 메모리 페이지의 상기 선택-게이트 라인에 전원공급 전압 Vdd가 적용되고, 상기 선택된 메모리 섹터의 모든 비트 라인들은 Vdd-Vt로 미리 충전되고, 상기 플래쉬 메모리 어레이 안의 다른 모든 워드 라인들, 다른 모든 선택-게이트 라인들, 다른 모든 비트 라인들 및 모든 소스 라인들에는 0V가 적용되는 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이.
  4. 제 1 항에 있어서, 선택된 메모리 섹터의 선택된 메모리 블록의 블록 선-프로그램 동작 동안, 상기 선택된 메모리 블록의 워드 라인들에 20V가 적용되고, 상기 플래쉬 메모리 어레이 안의 다른 모든 워드 라인들, 모든 소스 라인들, 모든 비트 라인들 및 모든 선택-게이트 라인들에는 0V가 적용되는 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이.
  5. 제 1 항에 있어서, 선택된 메모리 섹터의 선택된 메모리 블록의 블록 선-프로그램 확인 동작 동안, 상기 선택된 메모리 블록의 워드 라인들에 상기 2T-NOR 플래쉬 셀들의 임계 전압 Vt가 적용되고, 상기 선택된 메모리 블록의 상기 선택-게이트 라인들에 전원공급 전압 Vdd가 적용되고, 상기 선택된 메모리 섹터의 모든 비트 라인들은 Vdd-Vt로 미리 충전되고, 상기 플래쉬 메모리 어레이 안의 다른 모든 워드 라인들, 다른 모든 선택-게이트 라인들, 다른 모든 비트 라인들 및 모든 소스 라인들에는 0V가 적용되는 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이.
  6. 제 1 항에 있어서, 선택된 메모리 섹터의 섹터 선-프로그램 동작 동안, 상기 선택된 메모리 섹터의 모든 워드 라인들에 20V가 적용되고, 상기 플래쉬 메모리 어레이 안의 다른 모든 워드 라인들, 모든 소스 라인들, 모든 비트 라인들 및 모든 선택-게이트 라인들에는 0V가 적용되는 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이.
  7. 제 1 항에 있어서, 선택된 메모리 섹터의 섹터 선-프로그램 확인 동작 동안, 상기 선택된 메모리 섹터의 모든 워드 라인들에 상기 2T-NOR 플래쉬 셀들의 임계 전압 Vt가 적용되고, 상기 선택된 메모리 섹터의 모든 선택-게이트 라인들에 전원공급 전압 Vdd가 적용되고, 상기 선택된 메모리 섹터의 모든 비트 라인들은 Vdd-Vt로 미리 충전되고, 상기 플래쉬 메모리 어레이 안의 다른 모든 워드 라인들, 다른 모든 선택-게이트 라인들, 다른 모든 비트 라인들 및 모든 소스 라인들에는 0V가 적용되는 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이.
  8. 제 1 항에 있어서, 상기 플래쉬 메모리 어레이의 칩 선-프로그램 동작 동안, 상기 플래쉬 메모리 어레이의 모든 워드 라인들에 20V가 적용되고, 상기 플래쉬 메모리 어레이 안의 모든 소스 라인들, 모든 비트 라인들 및 모든 선택-게이트 라인들에는 0V가 적용되는 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이.
  9. 제 1 항에 있어서, 상기 플래쉬 메모리 어레이의 칩 선-프로그램 확인 동작 동안, 상기 메모리 어레이의 모든 워드 라인들에 상기 2T-NOR 플래쉬 셀들의 임계 전압 Vt가 적용되고, 상기 플래쉬 메모리 어레이의 모든 선택-게이트 라인들에 전원공급 전압 Vdd가 적용되고, 상기 플래쉬 메모리 어레이의 모든 비트 라인들은 Vdd-Vt로 미리 충전되고, 상기 플래쉬 메모리 어레이 안의 모든 소스 라인들에는 0V가 적용되는 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이.
  10. 제 1 항에 있어서, 선택된 메모리 섹터의 선택된 메모리 블록 안의 선택된 메모리 페이지의 페이지 삭제 동작 동안, 상기 선택된 메모리 페이지의 워드 라인들에 0V가 적용되고, 상기 선택된 메모리 섹터의 다른 모든 워드 라인들 및 모든 선택-게이트 라인들은 20V에 결합되고, 상기 선택된 메모리 섹터의 모든 비트 라인들 및 모든 소스 라인들은 상기 선택된 메모리 섹터의 상기 2T-NOR 플래쉬 셀들의 삼중 P-웰들에 적용되는 20V로 전달되고, 상기 플래쉬 메모리 어레이 안의 다른 모든 메모리 섹터들의 모든 워드 라인들, 모든 소스 라인들, 모든 비트 라인들 및 모든 선택-게이트 라인들에 0V가 적용되는 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이.
  11. 제 1 항에 있어서, 선택된 메모리 섹터의 선택된 메모리 블록 안의 선택된 메모리 페이지의 페이지 삭제 확인 동작 동안, 상기 선택된 메모리 페이지의 상기 선택-게이트 라인에 전원 공급 전압 Vdd가 적용되고, 상기 선택된 메모리 섹터의 모든 소스 라인들에 1V가 적용되고, 상기 선택된 메모리 섹터의 모든 비트 라인들은 0V까지 선-방전되고, 상기 플래쉬 메모리 어레이 안의 모든 워드 라인들, 다른 모든 선택-게이트 라인들, 다른 모든 비트 라인들 및 다른 모든 소스 라인들에 0V가 적용되는 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이.
  12. 제 1 항에 있어서, 선택된 메모리 섹터의 선택된 메모리 블록의 블록 삭제 동작 동안, 상기 선택된 메모리 블록의 워드 라인들에 0V가 적용되고, 상기 선택된 메모리 섹터의 다른 모든 워드 라인들 및 모든 선택-게이트 라인들은 20V에 결합되고, 상기 선택된 메모리 섹터의 모든 비트 라인들 및 모든 소스 라인들은 상기 선택된 메모리 섹터의 상기 2T-NOR 플래쉬 셀들의 삼중 P-웰들에 적용되는 20V로 전달되고, 상기 플래쉬 메모리 어레이 안의 다른 모든 메모리 섹터들의 모든 워드 라인들, 모든 소스 라인들, 모든 비트 라인들 및 모든 선택-게이트 라인들에 0V가 적용되는 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이.
  13. 제 1 항에 있어서, 선택된 메모리 섹터의 섹터 삭제 동작 동안, 상기 선택된 메모리 섹터의 모든 워드 라인들에 0V가 적용되고, 상기 선택된 메모리 섹터의 모든 선택-게이트 라인들은 20V에 결합되고, 상기 선택된 메모리 섹터의 모든 비트 라인들 및 모든 소스 라인들은 상기 선택된 메모리 섹터의 상기 2T-NOR 플래쉬 셀들의 삼중 P-웰들에 적용되는 20V로 전달되고, 상기 플래쉬 메모리 어레이 안의 다른 모든 메모리 섹터들의 모든 워드 라인들, 모든 소스 라인들, 모든 비트 라인들 및 모든 선택-게이트 라인들에 0V가 적용되는 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이.
  14. 제 1 항에 있어서, 상기 플래쉬 메모리 어레이의 칩 삭제 동작 동안, 상기 플래쉬 메모리 어레이의 모든 워드 라인들에 0V가 적용되고, 상기 플래쉬 메모리 어레이의 모든 선택-게이트 라인들은 20V에 결합되고, 상기 플래쉬 메모리 어레이의 모든 비트 라인들 및 모든 소스 라인들은 상기 플래쉬 메모리 어레이의 상기 2T-NOR 플래쉬 셀들의 삼중 P-웰들에 적용되는 20V로 전달되는 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이.
  15. 제 1 항에 있어서, 선택된 메모리 섹터의 선택된 메모리 블록 안의 선택된 메모리 페이지의 페이지 프로그램 동작 동안, 상기 선택된 메모리 페이지의 워드 라인들에 15V 내지 20V 사이 범위 안의 전압이 적용되고, 상기 선택된 메모리 섹터의 다른 모든 워드 라인들 및 모든 선택-게이트 라인들에 5V가 적용되고, 상기 선택된 메모리 섹터의 모든 비트 라인들 및 모든 소스 라인들에 0V가 적용되고, 상기 선택된 메모리 섹터의 프로그램-금지 데이터의 비트 라인들 및 소스 라인들에 대략 8V가 적용되고, 상기 플래쉬 메모리 어레이 안의 다른 모든 워드 라인들, 다른 모든 소스 라인들, 다른 모든 비트 라인들 및 다른 모든 선택-게이트 라인들에 0V가 적용되는 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이.
  16. 제 1 항에 있어서, 선택된 메모리 섹터의 선택된 메모리 블록 안의 선택된 메모리 페이지의 페이지 프로그램 확인 동작 동안, 상기 선택된 메모리 페이지의 워드 라인에 2T-NOR 플래쉬 셀들의 임계 전압 Vt가 적용되고, 상기 선택된 메모리 페이지의 선택-게이트 라인에 전원공급 전압 Vdd가 적용되고, 상기 선택된 메모리 섹터의 모든 비트 라인들은 Vdd-Vt로 선-충전되고, 상기 플래쉬 메모리 어레이 안의 다른 모든 워드 라인들, 다른 모든 선택-게이트 라인들, 다른 모든 비트 라인들 및 모든 소스 라인들에 0V가 적용되는 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이.
  17. 제 1 항에 있어서, 선택된 메모리 섹터의 선택된 메모리 블록 안의 선택된 메모리 페이지의 판독 동작 동안, 상기 선택된 메모리 섹터의 모든 워드 라인들에 전원공급 전압 Vdd 또는 부스트 전압 Vboost가 적용되고, 상기 선택된 메모리 페이지의 선택-게이트 라인에 Vboost가 적용되고, 상기 선택된 메모리 섹터의 모든 비트 라인들에 1V가 적용되고, 상기 플래쉬 메모리 어레이 안의 다른 모든 워드 라인들, 다른 모든 선택-게이트 라인들, 다른 모든 비트 라인들 및 모든 소스 라인들에 0V가 적용되는 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이.
  18. 제 1 항에 있어서, 상기 2T-NOR 플래쉬 셀들 각각의 삭제 및 프로그램 동작들은 상기 저장 트랜지스터의 드레인과 소스 사이에 전압 차이 없이 파울러-노르트하임 채널 터널링 프로세스에 기초하는 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이.
  19. 제 1 항에 있어서, 상기 2T-NOR 플래쉬 셀들 각각의 저장 및 억세스 트랜지스터들은 그 각각이 플로팅 게이트를 가지는 NAND에 기초한 이중-폴리 트랜지스터들이고, 상기 셀 게이트 및 상기 선택 게이트는 폴리2 게이트들이고, 상기 2 개의 플로팅 게이트들은 상기 2 개의 폴리2 게이트들 아래 폴리1 층으로 생성되는 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이.
  20. 제 19 항에 있어서, 상기 2T-NOR 플래쉬 셀들 각각은 단일-레벨 셀이고, 상기 억세스 트랜지스터는 0.5V와 1V 사이 범위로 0.75V를 중심으로 하는 임계 전압을 가지고, 상기 저장 트랜지스터는 삭제 상태를 위한 -1V 이하의 제1임계 전압 및 프로그램 상태를 위한 4V 이상의 제2 임계 전압을 가지는 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이.
  21. 제 19 항에 있어서, 상기 2T-NOR 플래쉬 셀들 각각은 복수-레벨 셀이고, 상기 억세스 트랜지스터는 0.5V와 1V 사이 범위로 0.75V를 중심으로 하는 임계 전압을 가지고, 상기 저장 트랜지스터는 삭제 상태를 위한 -1V 이하의 제1임계 전압, 제1프로그램 상태를 위한 0V와 0.5V 사이 범위의 제2임계 전압, 및 제2프로그램 상태를 위한 4V 이상의 제3 임계 전압을 가지는 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이.
  22. 제 19 항에 있어서, 상기 억세스 트랜지스터의 플로팅 게이트와 선택 게이트는 함께 단락되어 있는 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이.
  23. 제 22 항에 있어서, 상기 2T-NOR 플래쉬 셀들 각각은 단일-레벨 셀이고, 상기 억세스 트랜지스터는 상기 폴리1 층의 임계 전압인 임계 전압을 가지고, 상기 저장 트랜지스터는 삭제 상태를 위한 -1V 이하의 제1임계 전압 및 프로그램 상태를 위한 4V 이상의 제2 임계 전압을 가지는 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이.
  24. 제 22 항에 있어서, 상기 2T-NOR 플래쉬 셀들 각각은 복수-레벨 셀이고, 상기 억세스 트랜지스터는 상기 폴리1 층의 임계 전압인 임계 전압을 가지고, 상기 저장 트랜지스터는 삭제 상태를 위한 -1V 이하의 제1임계 전압, 제1프로그램 상태를 위한 0V와 0.5V 사이 범위의 제2임계 전압, 및 제2프로그램 상태를 위한 4V 이상의 제3 임계 전압을 가지는 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이.
  25. 제 1 항에 있어서, 상기 2T-NOR 플래쉬 셀들 각각의 저장 트랜지스터는 NAND에 기초한 이중-폴리 트랜지스터이고, 상기 셀 게이트는 폴리2 게이트이고 폴리1 층으로 생성된 플로팅 게이트는 상기 폴리2 게이트 아래에 있고, 상기 2T-NOR 플래쉬 셀들 각각의 상기 억세스 트랜지스터는 단일-폴리 폴리1 또는 폴리2 NMOS 트랜지스터이고, 그 선택 게이트는 폴리1 또는 폴리2 게이트인 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이.
  26. 제 25 항에 있어서, 상기 2T-NOR 플래쉬 셀들 각각은 단일-레벨 셀이고, 상기 억세스 트랜지스터는 상기 폴리1 또는 폴리2 NMOS 트랜지스터의 임계 전압인 임계 전압을 가지고, 상기 저장 트랜지스터는 삭제 상태를 위한 -1V 이하의 제1임계 전압, 및 프로그램 상태를 위한 4V 이상의 제2 임계 전압을 가지는 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이.
  27. 제 25 항에 있어서, 상기 2T-NOR 플래쉬 셀들 각각은 복수-레벨 셀이고, 상기 억세스 트랜지스터는 상기 폴리1 또는 폴리2 NMOS 트랜지스터의 임계 전압인 임계 전압을 가지고, 상기 저장 트랜지스터는 삭제 상태를 위한 -1V 이하의 제1임계 전압, 제1프로그램 상태를 위한 0V와 0.5V 사이 범위의 제2임계 전압, 및 제2프로그램 상태를 위한 4V 이상의 제3 임계 전압을 가지는 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이.
  28. 제 1 항에 있어서, 복수의 광역 비트 라인들; 및 복수의 소스 라인들을 더 포함하고,
    상기 광역 비트 라인 각각은 홀수 비트 라인 게이트를 통해 상기 2T-NOR 플래쉬 셀들의 홀수 열의 비트 라인에 연결되고, 짝수 비트 라인 게이트을 통해 상기 홀수 열 바로 다음의 상기 2T-NOR 플래쉬 셀들의 짝수 열의 비트 라인에 연결되고,
    상기 광역 소스 라인 각각은 홀수 소스 라인 게이트를 통해 상기 2T-NOR 플래쉬 셀들의 상기 홀수 열의 소스 라인에 연결되고, 짝수 소스 라인 게이트를 통해 상기 홀수 열 바로 다음의 상기 2T-NOR 플래쉬 셀들의 짝수 열의 소스라인에 연결되는 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이.
  29. 제 28 항에 있어서, 선-프로그램 동작 동안, 선택된 메모리 섹터의 모든 소스 라인 게이트들 및 모든 비트 라인 게이트들에 전원공급 전압 Vdd가 적용되어, 상기 선택된 메모리 섹터 안의 소스 라인들 및 비트 라인들에 상기 선택된 메모리 섹터 안의 상기 광역 소스 라인들 및 상기 광역 비트 라인들 각각에 적용되는 전압들이 전달되고, 상기 플래쉬 메모리 어레이의 다른 모든 메모리 섹터들의 모든 소스 라인 게이트들 및 모든 비트 라인 게이트들에 0V가 적용되는 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이.
  30. 제 28 항에 있어서, 삭제 동작 동안, 선택된 메모리 섹터의 모든 소스 라인 게이트들 및 모든 비트 라인 게이트들에 전원공급 전압 Vdd가 적용되어, 상기 선택된 메모리 섹터 안의 소스 라인들 및 비트 라인들에 상기 선택된 메모리 섹터 안의 상기 광역 소스 라인들 및 상기 광역 비트 라인들 각각에 적용되는 전압들이 전달되고, 상기 플래쉬 메모리 어레이의 다른 모든 메모리 섹터들의 모든 소스 라인 게이트들 및 모든 비트 라인 게이트들에 0V가 적용되는 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이.
  31. 제 28 항에 있어서, 선택된 메모리 섹터의 선택된 메모리 블록 안의 선택된 메모리 페이지의 페이지 삭제 확인 동작 동안, 상기 선택된 메모리 페이지의 상기 선택-게이트 라인에 전원공급 전압 Vdd가 적용되고, 상기 선택된 메모리 페이지의 모든 소스 라인 게이트들 및 모든 비트 라인 게이트들에 Vdd가 적용되고, 상기 선택된 메모리 섹터의 모든 광역 소스 라인들에 1V가 적용되고, 상기 선택된 메모리 섹터의 모든 광역 비트 라인들이 0V까지 선-방전되고, 상기 플래쉬 메모리 어레이의 모든 워드 라인들, 다른 모든 선택-게이트 라인들, 다른 모든 광역 비트 라인들, 다른 모든 광역 소스 라인들, 다른 모든 비트 라인 게이트들 및 다른 모든 소스 라인 게이트들에 0V가 적용되는 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이
  32. 제 28 항에 있어서, 선택된 메모리 섹터의 선택된 메모리 블록 안의 선택된 메모리 페이지의 페이지 프로그램 동작 동안, 상기 선택된 메모리 페이지의 워드 라인에 15V 내지 20V 사이 범위 안의 전압이 적용되고, 상기 선택된 메모리 섹터의 다른 모든 워드 라인들 및 모든 선택-게이트 라인들에 5V가 적용되고, 상기 선택된 메모리 페이지의 모든 소스 라인 게이트들 및 모든 비트 라인 게이트들에 10V가 적용되고, 상기 선택된 메모리 섹터 안의 프로그램 데이터의 광역 비트 라인들 및 광역 소스 라인들에 0V가 적용되고, 상기 선택된 메모리 섹터 안의 프로그램-금지 데이터의 광역 비트 라인들 및 광역 소스 라인들에 대략 8V가 적용되고, 상기 플래쉬 메모리 어레이 안의 다른 모든 워드 라인들, 다른 모든 광역 소스 라인들, 다른 모든 광역 비트 라인들, 다른 모든 비트 라인들 및 다른 모든 소스 라인 게이트들 및 다른 모든 선택-게이트 라인들에 0V가 적용되는 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이.
  33. 제 28 항에 있어서, 선택된 메모리 섹터의 선택된 메모리 블록 안의 선택된 메모리 페이지의 페이지 프로그램 확인 동작 동안, 상기 선택된 메모리 페이지의 워드 라인에 2T-NOR 플래쉬 셀들의 임계 전압 Vt가 적용되고, 상기 선택된 메모리 페이지의 상기 선택-게이트 라인에 전원공급 전압 Vdd가 적용되고, 상기 선택된 메모리 페이지의 모든 소스 라인 게이트들 및 모든 비트 라인 게이트들에 Vdd가 적용되고, 상기 선택된 메모리 섹터의 모든 광역 비트 라인들은 Vdd-Vt까지 선-충전되고, 상기 플래쉬 메모리 어레이 안의 다른 모든 워드 라인들, 다른 모든 선택-게이트 라인들, 다른 모든 광역 비트 라인들, 다른 모든 비트 라인 게이트들, 다른 모든 소스 라인 게이트들 및 모든 광역 소스 라인들에 0V가 적용되는 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이.
  34. 제 28 항에 있어서, 선택된 메모리 섹터의 선택된 메모리 블록 안의 선택된 메모리 페이지에 있어서의 판독 동작 동안, 상기 선택된 메모리 섹터의 모든 워드 라인들에 전원공급 전압 Vdd 또는 부스트 전압 Vboost가 적용되고, 상기 선택된 메모리 페이지의 상기 선택-게이트 라인에 전원공급 전압 Vboost가 적용되고, 상기 선택된 메모리 섹터 안의 모든 광역 비트 라인들에 1V가 적용되고, 상기 선택된 메모리 페이지의 모든 소스 라인 게이트들 및 모든 비트 라인 게이트들에 Vdd가 적용되고, 상기 플래쉬 메모리 어레이 안의 다른 모든 워드 라인들, 다른 모든 선택-게이트 라인들, 다른 모든 광역 비트 라인들, 및 모든 광역 소스 라인들에 0V가 적용되는 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이.
  35. 복수의 메모리 섹터들을 가지는 NAND에 기초한 2T-NOR 플래쉬 메모리 어레이;
    상기 플래쉬 메모리 어레이의 워드 라인들에 결합된 행-기록-디코더;
    상기 플래쉬 메모리 어레이의 선택-게이트 라인들에 결합된 행-판독-디코더;
    상기 플래쉬 메모리 어레이의 복수의 비트 라인들에 연결된 데이터 버퍼 및 저속 페이지 감지 증폭기 장치;
    Y-패스 게이트들 및 Y-디코더들을 가지는 Y-패스 게이트 및 Y-디코더 장치;
    상기 Y-패스 게이트 및 Y-디코더 장치에 연결된 바이트/워드 고속 감지 증폭기 장치; 및
    상기 플래쉬 메모리 어레이의 상기 비트 라인들에 상기 Y-패스 게이트 및 Y-디코더 장치를 결합하는 절연 장치를 포함하는 NAND에 기초한 2T-NOR 플래쉬 메모리 장치에 있어서,
    상기 메모리 섹터 각각은 복수의 메모리 블록들을 가지고, 각각의 메모리 블록들은 복수의 메모리 페이지들을 가지고, 각각의 메모리 페이지들은 하나의 워드 라인과 하나의 선택-게이트 라인을 가지는 NAND에 기초한 2T-NOR 플래쉬 셀들의 하나의 행을 가지고,
    상기 데이터 버퍼 및 저속 페이지 감지 증폭기 장치는 저속 페이지 감지 증폭기들 및 프로그램을 저장하기 위한 데이터 버퍼를 가지고,
    상기 바이트/워드 고속 감지 증폭기 장치는 고속 감지 증폭기들을 가지는 NAND에 기초한 2T-NOR 플래쉬 메모리 장치.
  36. 제 35 항에 있어서, 상기 저속 페이지 감지 증폭기들, 상기 고속 감지 증폭기들, 상기 Y-패스 게이트들 및 상기 Y-디코더들은 저전압 장치들로 생성되는 NAND에 기초한 2T-NOR 플래쉬 메모리 장치.
  37. 제 35 항에 있어서, 상기 저속 페이지 감지 증폭기들은 저속, 저전류 및 페이지 감지 방법에서 선-프로그램, 삭제, 및 프로그램 동작들을 위한 정밀한 임계 전압 확인을 수행하는 데 사용되는 NAND에 기초한 2T-NOR 플래쉬 메모리 장치.
  38. 제 35 항에 있어서, 상기 절연 장치는 상기 비트 라인으로의 감지 경로로서 켜지고, 상기 Y-패스 게이트들은 상기 바이트/워드 고속 감지 증폭기 장치를 상기 비트 라인들에 연결하기 위해 상기 Y-디코더들에 의해 디코딩되고, 상기 데이터 버퍼 및 저속 페이지 감지 증폭기 장치는 고속 감지 방법에서 상기 비트 라인들로부터 연결해제되는 NAND에 기초한 2T-NOR 플래쉬 메모리 장치.
  39. 제 38 항에 있어서, 상기 절연 장치는 판독 동작이 상기 고속 감지 방법에서 수행될 때 감지 경로로서 상기 절연 장치를 켜기 위해 부스트 전압 Vboost에 구속된 게이트 전압을 가지는 NAND에 기초한 2T-NOR 플래쉬 메모리 장치.
  40. 제 35 항에 있어서, 선택된 메모리 섹터의 선택된 메모리 블록 안의 선택된 메모리 페이지의 페이지 선-프로그램 동작 동안, 상기 행-기록-디코더는 20V를 상기 선택된 메모리 페이지의 상기 워드 라인에 연결하고, 0V를 상기 플래쉬 메모리 어레이 안의 다른 모든 워드 라인들에 연결하는 NAND에 기초한 2T-NOR 플래쉬 메모리 장치.
  41. 제 35 항에 있어서, 선택된 메모리 섹터 안의 선택된 메모리 블록의 블록 선-프로그램 동작 동안, 상기 행-기록-디코더는 20V를 상기 선택된 메모리 블록의 상기 워드 라인들에 연결하고, 0V를 상기 플래쉬 메모리 어레이 안의 다른 모든 워드 라인들에 연결하는 NAND에 기초한 2T-NOR 플래쉬 메모리 장치.
  42. 제 35 항에 있어서, 선택된 메모리 섹터의 섹터 선-프로그램 동작 동안, 상기 행-기록-디코더는 20V를 상기 선택된 메모리 섹터의 모든 워드 라인들에 연결하고, 0V를 상기 플래쉬 메모리 어레이 안의 다른 모든 워드 라인들에 연결하는 NAND에 기초한 2T-NOR 플래쉬 메모리 장치.
  43. 제 35 항에 있어서, 상기 행-기록-디코더는 상기 플래쉬 메모리 어레이의 상기 선택-게이트 라인들에 더 결합되고, 상기 플래쉬 메모리 어레이의 선-프로그램 동작 동안, 상기 행-판독-디코더는 모든 선택-게이트 라인들로부터 결합해제되고, 상기 행-기록-디코더는 20V를 상기 플래쉬 메모리 어레이 안의 모든 선택-게이트 라인들에 연결하는 NAND에 기초한 2T-NOR 플래쉬 메모리 장치.
  44. 제 35 항에 있어서, 선택된 메모리 섹터의 선택된 메모리 블록 안의 선택된 메모리 페이지의 페이지 삭제 동작 동안, 상기 행-기록-디코더는 0V를 상기 선택된 메모리 페이지의 상기 워드 라인에 연결하고, 상기 선택된 메모리 섹터 안의 다른 모든 워드 라인들은 20V에 결합되고, 상기 플래쉬 메모리 어레이 안의 다른 모든 메모리 섹터들의 모든 워드 라인들에 0V가 적용되는 NAND에 기초한 2T-NOR 플래쉬 메모리 장치.
  45. 제 35 항에 있어서, 선택된 메모리 섹터의 선택된 메모리 블록의 블록 삭제 동작 동안, 상기 행-기록-디코더는 0V를 상기 선택된 메모리 블록의 상기 워드 라인들에 연결하고, 상기 선택된 메모리 섹터 안의 다른 모든 워드 라인들은 20V에 결합되고, 상기 플래쉬 메모리 어레이 안의 다른 모든 메모리 섹터들의 모든 워드 라인들에 0V가 적용되는 NAND에 기초한 2T-NOR 플래쉬 메모리 장치.
  46. 제 35 항에 있어서, 섹터 또는 칩 삭제 동작 동안, 상기 행-기록-디코더는 0V를 상기 플래쉬 메모리 어레이 안의 모든 메모리 섹터들의 모든 워드 라인들에 연결하는 NAND에 기초한 2T-NOR 플래쉬 메모리 장치.
  47. 제 35 항에 있어서, 상기 행-기록-디코더는 상기 플래쉬 메모리 어레이의 상기 선택-게이트 라인들에 더 결합되고, 상기 플래쉬 메모리 어레이의 페이지 프로그램 동작 동안, 상기 행-판독-디코더는 상기 플래쉬 메모리 어레이의 모든 선택-게이트 라인들로부터 연결해제되고, 상기 행-기록-디코더는 15V 내지 20V 범위의 전압을 상기 플래쉬 메모리 어레이 안의 선택 게이트 라인들 중 하나에 연결하는 NAND에 기초한 2T-NOR 플래쉬 메모리 장치.
  48. 제 35 항에 있어서, 상기 행-기록-디코더는 상기 플래쉬 메모리 어레이의 상기 선택-게이트 라인들에 더 결합되고, 상기 플래쉬 메모리 어레이의 칩 삭제 동작 동안, 상기 행-판독-디코더는 모든 선택-게이트 라인들로부터 연결해제되고, 상기 행-기록-디코더는 0V를 상기 플래쉬 메모리 어레이 안의 모든 메모리 섹터들의 모든 선택 게이트 라인들에 연결하는 NAND에 기초한 2T-NOR 플래쉬 메모리 장치.
  49. 제 35 항에 있어서, 선택된 메모리 섹터의 선택된 메모리 블록 안의 선택된 메모리 페이지의 페이지 프로그램 동작 동안, 상기 행-기록-디코더는 15V 내지 20V 범위의 전압을 상기 선택된 메모리 페이지의 상기 워드 라인에 연결하고, 5V를 상기 선택된 메모리 섹터 안의 다른 모든 워드 라인들에 연결하고, 상기 플래쉬 메모리 어레이 안의 다른 모든 워드 라인들에 0V가 적용되는 NAND에 기초한 2T-NOR 플래쉬 메모리 장치.
  50. 제 35 항에 있어서, 상기 행-기록-디코더는 상기 플래쉬 메모리 어레이의 상기 선택-게이트 라인들에 더 결합되고, 상기 플래쉬 메모리 어레이의 판독 동작 동안, 상기 행-기록-디코더는 모든 선택-게이트 라인들로부터 연결해제되고, 상기 행-판독-디코더는 부스트 전압 Vboost를 상기 플래쉬 메모리 어레이 안의 선택 게이트 라인들 중 하나에 연결하는 NAND에 기초한 2T-NOR 플래쉬 메모리 장치.
  51. 제 35 항에 있어서, 선택된 메모리 섹터 안의 선택된 메모리 블록의 선택된 메모리 페이지에서의 판독 동작 동안, 상기 행-기록-디코더는 전원공급 전압 Vdd 또는 부스트 전압 Vboost를 상기 선택된 메모리 섹터 안의 모든 워드 라인들에 연결하고, 상기 플래쉬 메모리 어레이 안의 다른 모든 워드 라인들에 0V가 적용되는NAND에 기초한 2T-NOR 플래쉬 메모리 장치.
  52. 제 35 항에 있어서, 선택된 메모리 섹터 안의 선택된 메모리 블록의 선택된 메모리 페이지에서의 판독 동작 동안, 상기 행-판독-디코더는 부스트 전압 Vboost를 상기 선택된 메모리 페이지의 상기 선택-게이트 라인에 연결하고, 상기 플래쉬 메모리 어레이 안의 다른 모든 선택-게이트 라인들에 0V를 적용하는 NAND에 기초한 2T-NOR 플래쉬 메모리 장치.
  53. 제 35 항에 있어서, 상기 NAND에 기초한 2T-NOR 플래쉬 셀들 각각은 포리2 선택 게이트까지 단락된 폴리 1 플로팅 게이트를 가지는 NAND에 기초한 이중 폴리 트랜지스터인 억세스 트랜지스터를 가지는 NAND에 기초한 2T-NOR 플래쉬 메모리 장치.
  54. 제 53 항에 있어서, 상기 플래쉬 메모리 어레이의 선-프로그램 동작 동안, 상기 행-판독-디코더는 0V를 상기 플래쉬 메모리 어레이 안의 모든 선택-게이트 라인들에 연결하는 NAND에 기초한 2T-NOR 플래쉬 메모리 장치.
  55. 제 53 항에 있어서, 선택된 메모리 섹터에서 페이지, 블록 또는 섹터 삭제 동작 동안, 상기 선택된 메모리 섹터 안의 모든 선택-게이트 라인들은 플로팅되어 20V에 결합되기 위해 상기 행-판독-디코더로부터 연결해제되고, 상기 플래쉬 메모리 어레이 안의 다른 모든 메모리 섹터들의 모든 선택-게이트 라인들에 0V가 적용되는 NAND에 기초한 2T-NOR 플래쉬 메모리 장치.
  56. 제 53 항에 있어서, 상기 플래쉬 메모리 어레이의 칩 삭제 동작 동안, 상기 플래쉬 메모리 어레이 안의 모든 선택-게이트 라인들은 플로팅되어 20V에 결합되기 위해 상기 행-판독-디코더로부터 연결해제되는 NAND에 기초한 2T-NOR 플래쉬 메모리 장치.
  57. 제 53 항에 있어서, 선택된 메모리 섹터의 선택된 메모리 블록 안의 선택된 메모리 페이지의 페이지 프로그램 동작 동안, 상기 행-판독-디코더는 5V를 상기 선택된 메모리 섹터 안의 모든 선택-게이트 라인들에 연결하고, 상기 플래쉬 메모리 어레이 안의 다른 모든 메모리 섹터들의 모든 선택-게이트 라인들에 0V가 적용되는 NAND에 기초한 2T-NOR 플래쉬 메모리 장치.
  58. 제 53 항에 있어서, 선택된 메모리 섹터의 선택된 메모리 블록 안의 선택된 메모리 페이지의 판독 동작 동안, 상기 행-판독-디코더는 부스트 전압 Vboost를 상기 선택된 메모리 페이지의 상기 선택-게이트 라인에 연결하고, 상기 플래쉬 메모리 어레이 안의 다른 모든 선택-게이트 라인들에 0V가 적용되는 NAND에 기초한 2T-NOR 플래쉬 메모리 장치.
  59. 제 35 항에 있어서, 상기 NAND에 기초한 2T-NOR 플래쉬 셀들 각각은 폴리1 또는 폴리 2 선택 게이트를 가지는 NAND에 기초한 단일 폴리 트랜지스터로 생성되는 억세스 트랜지스터를 가지는 NAND에 기초한 2T-NOR 플래쉬 메모리 장치.
  60. 제 59 항에 있어서, 상기 플래쉬 메모리 어레이의 선-프로그램 동작 동안, 상기 행-판독-디코더는 0V를 상기 플래쉬 메모리 어레이 안의 모든 선택-게이트 라인들에 연결하는 NAND에 기초한 2T-NOR 플래쉬 메모리 장치.
  61. 제 59 항에 있어서, 선택된 메모리 섹터에서 페이지, 블록 또는 섹터 삭제 동작 동안, 상기 선택된 메모리 섹터 안의 모든 선택-게이트 라인들은 플로팅되어 20V에 결합되기 위해 상기 행-판독-디코더로부터 연결해제되고, 상기 플래쉬 메모리 어레이 안의 다른 모든 메모리 섹터들의 모든 선택-게이트 라인들에 0V가 적용되는 NAND에 기초한 2T-NOR 플래쉬 메모리 장치.
  62. 제 59 항에 있어서, 상기 플래쉬 메모리 어레이의 칩 삭제 동작 동안, 상기 플래쉬 메모리 어레이 안의 모든 선택-게이트 라인들은 플로팅되어 20V에 결합되기 위해 상기 행-판독-디코더로부터 연결해제되는 NAND에 기초한 2T-NOR 플래쉬 메모리 장치.
  63. 제 59 항에 있어서, 선택된 메모리 섹터의 선택된 메모리 블록 안의 선택된 메모리 페이지의 페이지 프로그램 동작 동안, 상기 행-판독-디코더는 5V를 상기 선택된 메모리 섹터 안의 모든 선택-게이트 라인들에 연결하고, 상기 플래쉬 메모리 어레이 안의 다른 모든 메모리 섹터들의 모든 선택-게이트 라인들에 0V가 적용되는 NAND에 기초한 2T-NOR 플래쉬 메모리 장치.
  64. 제 59 항에 있어서, 선택된 메모리 섹터의 선택된 메모리 블록 안의 선택된 메모리 페이지에서 판독 동작 동안, 상기 행-판독-디코더는 부스트 전압 Vboost를 상기 선택된 메모리 페이지의 상기 선택-게이트 라인에 연결하고, 상기 플래쉬 메모리 어레이 안의 다른 모든 선택-게이트 라인들에 0V가 적용되는 NAND에 기초한 2T-NOR 플래쉬 메모리 장치.
  65. X 방향으로 이어지는 워드 라인에 연결되는 셀 게이트, 제1드레인, 및 상기 워드 라인에 수직하는 Y 방향으로 이어지는 소스 라인에 연결되는 제1소스를 가지는 저장 트랜지스터; 및
    선택 게이트, 상기 저장 트랜지스터의 상기 제1드레인에 연결되는 제2소스, 및 상기 소스 라인에 평행하게 이어지는 비트 라인에 연결되는 제2드레인을 가지는 억세스 트랜지스터를 포함하는 NAND에 기초한 2 개의 트랜지스터 NOR(2T-NOR) 플래쉬 셀에 있어서,
    상기 저장 트랜지스터 및 억세스 트랜지스터는 NAND에 기초한 이중-폴리 트랜지스터들이고, 그 각각은 플로팅 게이트를 가지고, 상기 셀 게이트 및 상기 선택 게이트는 폴리2 게이트들이고, 상기 2 개의 플로팅 게이트들은 2 개의 폴리2 게이트들 아래 폴리1 층으로 생성되는 NAND에 기초한 2 개의 트랜지스터 NOR(2T-NOR) 플래쉬 셀.
  66. 제 65 항에 있어서, 상기 2T-NOR 플래쉬 셀은 단일-레벨 셀이고, 상기 억세스 트랜지스터는 0.5V와 1V 사이 범위로 0.75V를 중심으로 하는 임계 전압을 가지고, 상기 저장 트랜지스터는 삭제 상태를 위한 -1V 이하의 제1임계 전압 및 프로그램 상태를 위한 4V 이상의 제2임계 전압을 가지는 NAND에 기초한 2 개의 트랜지스터 NOR(2T-NOR) 플래쉬 셀.
  67. 제 65 항에 있어서, 상기 2T-NOR 플래쉬 셀은 복수-레벨 셀이고, 상기 억세스 트랜지스터는 0.5V와 1V 사이 범위로 0.75V를 중심으로 하는 임계 전압을 가지고, 상기 저장 트랜지스터는 삭제 상태를 위한 -1V 이하의 제1임계 전압, 제1프로그램 상태를 위한 0V와 0.5V 사이 범위의 제2임계 전압, 및 제2프로그램 상태를 위한 4V 이상의 제3 임계 전압을 가지는 NAND에 기초한 2 개의 트랜지스터 NOR(2T-NOR) 플래쉬 셀.
  68. 제 65 항에 있어서, 상기 2T-NOR 플래쉬 셀의 삭제 및 프로그램 동작들은 상기 저장 트랜지스터의 상기 제1소스와 상기 제1드레인 사이에 전압 차이가 없이 파울러-노르트하임 채널 터널링 프로세스에 기초하는 NAND에 기초한 2 개의 트랜지스터 NOR(2T-NOR) 플래쉬 셀.
  69. 제 65 항에 있어서, 상기 억세스 트랜지스터의 상기 폴리1 플로팅 게이트와 상기 선택 게이트는 함께 단락되어 있는 NAND에 기초한 2 개의 트랜지스터 NOR(2T-NOR) 플래쉬 셀.
  70. 제 69 항에 있어서, 상기 2T-NOR 플래쉬 셀은 단일-레벨 셀이고, 상기 억세스 트랜지스터는 상기 폴리1 층의 임계 전압인 임계 전압을 가지고, 상기 저장 트랜지스터는 삭제 상태를 위한 -1V 이하의 제1임계 전압 및 프로그램 상태를 위한 4V 이상의 제2 임계 전압을 가지는 NAND에 기초한 2 개의 트랜지스터 NOR(2T-NOR) 플래쉬 셀.
  71. 제 69 항에 있어서, 상기 2T-NOR 플래쉬 셀은 복수-레벨 셀이고, 상기 억세스 트랜지스터는 상기 폴리1 층의 임계 전압인 임계 전압을 가지고, 상기 저장 트랜지스터는 삭제 상태를 위한 -1V 이하의 제1임계 전압, 제1프로그램 상태를 위한 0V와 0.5V 사이 범위의 제2임계 전압, 및 제2프로그램 상태를 위한 4V 이상의 제3 임계 전압을 가지는 NAND에 기초한 2 개의 트랜지스터 NOR(2T-NOR) 플래쉬 셀.
  72. X 방향으로 이어지는 워드 라인에 연결되는 셀 게이트, 제1드레인, 및 상기 워드 라인에 수직하는 Y 방향으로 이어지는 소스 라인에 연결되는 제1소스를 가지는 저장 트랜지스터; 및
    선택 게이트, 상기 저장 트랜지스터의 상기 제1드레인에 연결되는 제2소스, 및 상기 소스 라인에 평행하게 이어지는 비트 라인에 연결되는 제2드레인을 가지는 억세스 트랜지스터를 포함하는 NAND에 기초한 2 개의 트랜지스터 NOR(2T-NOR) 플래쉬 셀에 있어서,
    상기 저장 트랜지스터는 NAND에 기초한 이중-폴리 트랜지스터이고, 그 셀 게이트는 폴리2 게이트이고 플로팅 게이트는 상기 폴리2 게이트 아래 폴리1 층으로 생성되고, 상기 억세스 트랜지스터들은 단일-폴리 폴리1 또는 폴리2 NMOS 트랜지스터이고, 상기 선택 게이트는 폴리1 또는 폴리2 게이트인 NAND에 기초한 2 개의 트랜지스터 NOR(2T-NOR) 플래쉬 셀.
  73. 제 72 항에 있어서, 상기 2T-NOR 플래쉬 셀은 단일-레벨 셀이고, 상기 억세스 트랜지스터는 상기 폴리1 또는 폴리2 NMOS 트랜지스터의 임계 전압인 임계 전압을 가지고, 상기 저장 트랜지스터는 삭제 상태를 위한 -1V 이하의 제1임계 전압 및 프로그램 상태를 위한 4V 이상의 제2 임계 전압을 가지는 NAND에 기초한 2 개의 트랜지스터 NOR(2T-NOR) 플래쉬 셀.
  74. 제 72 항에 있어서, 상기 2T-NOR 플래쉬 셀은 복수-레벨 셀이고, 상기 억세스 트랜지스터는 상기 폴리1 또는 폴리2 NMOS 트랜지스터의 임계 전압인 임계 전압을 가지고, 상기 저장 트랜지스터는 삭제 상태를 위한 -1V 이하의 제1임계 전압, 제1프로그램 상태를 위한 0V와 0.5V 사이 범위의 제2임계 전압, 및 제2프로그램 상태를 위한 4V 이상의 제3 임계 전압을 가지는 NAND에 기초한 2 개의 트랜지스터 NOR(2T-NOR) 플래쉬 셀.
KR1020117030159A 2009-07-10 2010-07-02 새로운 고속 고밀도 낸드에 기초한 2ｔ-놀 플래쉬 메모리 KR20120049186A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US27058309P 2009-07-10 2009-07-10
US61/270,583 2009-07-10

Publications (1)

Publication Number Publication Date
KR20120049186A true KR20120049186A (ko) 2012-05-16

Family

ID=43429492

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020117030159A KR20120049186A (ko) 2009-07-10 2010-07-02 새로운 고속 고밀도 낸드에 기초한 2ｔ-놀 플래쉬 메모리

Country Status (6)

Country Link
US (3) US8233320B2 (ko)
JP (1) JP2012533140A (ko)
KR (1) KR20120049186A (ko)
CN (1) CN102498475A (ko)
TW (1) TW201110120A (ko)
WO (1) WO2011005665A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190022320A (ko) * 2017-08-24 2019-03-06 윈본드 일렉트로닉스 코포레이션 Nor형 플래시 메모리

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11614893B2 (en) 2010-09-15 2023-03-28 Pure Storage, Inc. Optimizing storage device access based on latency
US12008266B2 (en) 2010-09-15 2024-06-11 Pure Storage, Inc. Efficient read by reconstruction
FR2975813B1 (fr) * 2011-05-24 2014-04-11 St Microelectronics Rousset Reduction du courant de programmation des matrices memoires
US8804424B2 (en) 2011-08-25 2014-08-12 Micron Technology, Inc. Memory with three transistor memory cell device
WO2013075067A1 (en) * 2011-11-18 2013-05-23 Aplus Flash Technology, Inc. Low voltage page buffer for use in nonvolatile memory design
US9001545B2 (en) 2012-08-31 2015-04-07 Aplus Flash Technology, Inc. NOR-based BCAM/TCAM cell and array with NAND scalability
US8995195B2 (en) * 2013-02-12 2015-03-31 Sandisk Technologies Inc. Fast-reading NAND flash memory
US8958248B2 (en) * 2013-03-14 2015-02-17 Nxp B.V. 2T and flash memory array
US9183940B2 (en) * 2013-05-21 2015-11-10 Aplus Flash Technology, Inc. Low disturbance, power-consumption, and latency in NAND read and program-verify operations
WO2015013689A2 (en) * 2013-07-25 2015-01-29 Aplus Flash Technology, Inc. Nand array hiarchical bl structures for multiple-wl and all -bl simultaneous erase, erase-verify, program, program-verify, and read operations
KR102140512B1 (ko) * 2013-10-16 2020-08-03 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 불휘발성 메모리 시스템 및 불휘발성 메모리 시스템의 동작 방법
WO2015130234A1 (en) * 2014-02-28 2015-09-03 Agency For Science, Technology And Research Testing apparatuses, hierarchical priority encoders, methods for controlling a testing apparatus, and methods for controlling a hierarchical priority encoder
EP3002760A1 (de) 2014-09-30 2016-04-06 Anvo-Systems Dresden GmbH Flash-speicheranordnung
KR102333743B1 (ko) 2015-01-21 2021-12-01 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법
JP6293692B2 (ja) * 2015-03-13 2018-03-14 東芝メモリ株式会社 メモリシステム
US10096355B2 (en) * 2015-09-01 2018-10-09 Sandisk Technologies Llc Dynamic management of programming states to improve endurance
US9881659B2 (en) * 2015-09-25 2018-01-30 Intel Corporation Technologies for clearing a page of memory
CN106611617B (zh) * 2015-10-22 2020-09-22 美商硅成积体电路股份有限公司 非挥发性闪存的有效编程方法
KR102463921B1 (ko) * 2016-02-19 2022-11-07 에스케이하이닉스 주식회사 넓은 동작 영역을 갖는 불휘발성 메모리 소자
US10074438B2 (en) * 2016-06-10 2018-09-11 Cypress Semiconductor Corporation Methods and devices for reducing program disturb in non-volatile memory cell arrays
US10496289B2 (en) * 2016-06-16 2019-12-03 Nuvoton Technology Corporation System and methods for increasing useful lifetime of a flash memory device
US10756816B1 (en) 2016-10-04 2020-08-25 Pure Storage, Inc. Optimized fibre channel and non-volatile memory express access
JP6503395B2 (ja) * 2016-10-12 2019-04-17 イーメモリー テクノロジー インコーポレイテッド 静電放電回路
US9997253B1 (en) 2016-12-08 2018-06-12 Cypress Semiconductor Corporation Non-volatile memory array with memory gate line and source line scrambling
US9773567B1 (en) * 2017-02-22 2017-09-26 Qualcomm Incorporated Reduced silicon-oxide-nitride-oxide-silicon (SONOS) flash memory program disturb
US11947814B2 (en) 2017-06-11 2024-04-02 Pure Storage, Inc. Optimizing resiliency group formation stability
CN107507639B (zh) * 2017-07-17 2020-06-09 上海华虹宏力半导体制造有限公司 消除sonos器件字线耦合影响读余量的电路和方法
US10860475B1 (en) 2017-11-17 2020-12-08 Pure Storage, Inc. Hybrid flash translation layer
US12001688B2 (en) 2019-04-29 2024-06-04 Pure Storage, Inc. Utilizing data views to optimize secure data access in a storage system
US11500570B2 (en) 2018-09-06 2022-11-15 Pure Storage, Inc. Efficient relocation of data utilizing different programming modes
US11520514B2 (en) 2018-09-06 2022-12-06 Pure Storage, Inc. Optimized relocation of data based on data characteristics
US11462270B2 (en) 2018-12-31 2022-10-04 Samsung Electronics Co., Ltd. Nonvolatile memory device and memory system including the same
KR102658831B1 (ko) 2018-12-31 2024-04-18 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치를 이용한 계산 방법
US11714572B2 (en) 2019-06-19 2023-08-01 Pure Storage, Inc. Optimized data resiliency in a modular storage system
JP2021047961A (ja) * 2019-09-19 2021-03-25 キオクシア株式会社 メモリシステム
US12001684B2 (en) 2019-12-12 2024-06-04 Pure Storage, Inc. Optimizing dynamic power loss protection adjustment in a storage system
CN111445940B (zh) * 2020-03-26 2022-03-29 北京大学 编码型闪存结构及数据处理方法
US11507297B2 (en) 2020-04-15 2022-11-22 Pure Storage, Inc. Efficient management of optimal read levels for flash storage systems
US11474986B2 (en) 2020-04-24 2022-10-18 Pure Storage, Inc. Utilizing machine learning to streamline telemetry processing of storage media
US11416338B2 (en) 2020-04-24 2022-08-16 Pure Storage, Inc. Resiliency scheme to enhance storage performance
US11768763B2 (en) 2020-07-08 2023-09-26 Pure Storage, Inc. Flash secure erase
US11681448B2 (en) 2020-09-08 2023-06-20 Pure Storage, Inc. Multiple device IDs in a multi-fabric module storage system
US11513974B2 (en) 2020-09-08 2022-11-29 Pure Storage, Inc. Using nonce to control erasure of data blocks of a multi-controller storage system
US11487455B2 (en) 2020-12-17 2022-11-01 Pure Storage, Inc. Dynamic block allocation to optimize storage system performance
US11630593B2 (en) 2021-03-12 2023-04-18 Pure Storage, Inc. Inline flash memory qualification in a storage system
US11832410B2 (en) 2021-09-14 2023-11-28 Pure Storage, Inc. Mechanical energy absorbing bracket apparatus
TWI767875B (zh) * 2021-12-29 2022-06-11 旺宏電子股份有限公司 記憶體裝置及其操作方法
US11994723B2 (en) 2021-12-30 2024-05-28 Pure Storage, Inc. Ribbon cable alignment apparatus

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07105146B2 (ja) * 1988-07-29 1995-11-13 三菱電機株式会社 不揮発性記憶装置
US5245570A (en) * 1990-12-21 1993-09-14 Intel Corporation Floating gate non-volatile memory blocks and select transistors
US5325336A (en) * 1992-09-10 1994-06-28 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having power line arranged in a meshed shape
WO1998010471A1 (en) * 1996-09-05 1998-03-12 Macronix International Co., Ltd. Triple well floating gate memory and operating method with isolated channel program, preprogram and erase processes
US5953254A (en) * 1996-09-09 1999-09-14 Azalea Microelectronics Corp. Serial flash memory
KR100323554B1 (ko) * 1997-05-14 2002-03-08 니시무로 타이죠 불휘발성반도체메모리장치
JP3999900B2 (ja) * 1998-09-10 2007-10-31 株式会社東芝 不揮発性半導体メモリ
US6373753B1 (en) * 1999-02-13 2002-04-16 Robert J. Proebsting Memory array having selected word lines driven to an internally-generated boosted voltage that is substantially independent of VDD
GB9903490D0 (en) * 1999-02-17 1999-04-07 Memory Corp Plc Memory system
US6282137B1 (en) * 1999-09-14 2001-08-28 Agere Systems Guardian Corp. SRAM method and apparatus
JP3420133B2 (ja) * 1999-10-13 2003-06-23 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
KR100385229B1 (ko) * 2000-12-14 2003-05-27 삼성전자주식회사 스트링 선택 라인에 유도되는 노이즈 전압으로 인한프로그램 디스터브를 방지할 수 있는 불휘발성 반도체메모리 장치 및 그것의 프로그램 방법
KR100387529B1 (ko) * 2001-06-11 2003-06-18 삼성전자주식회사 랜덤 억세스 가능한 메모리 셀 어레이를 갖는 불휘발성반도체 메모리 장치
KR100439026B1 (ko) * 2001-10-23 2004-07-03 삼성전자주식회사 고전압 발생회로 및 방법
US6614691B2 (en) * 2001-12-12 2003-09-02 Micron Technology, Inc. Flash memory having separate read and write paths
US6907497B2 (en) * 2001-12-20 2005-06-14 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
US6850438B2 (en) * 2002-07-05 2005-02-01 Aplus Flash Technology, Inc. Combination nonvolatile memory using unified technology with byte, page and block write and simultaneous read and write operations
US6888190B2 (en) * 2002-10-31 2005-05-03 Ememory Technology Inc. EEPROM with source line voltage stabilization mechanism
US6977842B2 (en) * 2003-09-16 2005-12-20 Micron Technology, Inc. Boosted substrate/tub programming for flash memories
KR100672938B1 (ko) * 2004-07-21 2007-01-24 삼성전자주식회사 플래시 메모리를 위한 선택적 소거 방법
KR100766241B1 (ko) * 2006-05-10 2007-10-10 주식회사 하이닉스반도체 플래쉬 메모리 소자의 프로그램 방법
KR100805838B1 (ko) * 2006-08-10 2008-02-21 삼성전자주식회사 엑스아이피 플래시 메모리 장치 및 그 프로그램 방법
KR100837279B1 (ko) * 2007-02-27 2008-06-11 삼성전자주식회사 과표본화 읽기 동작을 수행하는 플래시 메모리 장치 및그것의 인터페이싱 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190022320A (ko) * 2017-08-24 2019-03-06 윈본드 일렉트로닉스 코포레이션 Nor형 플래시 메모리

Also Published As

Publication number Publication date
US20120261741A1 (en) 2012-10-18
TW201110120A (en) 2011-03-16
US20120268989A1 (en) 2012-10-25
US20110157982A1 (en) 2011-06-30
US8773903B2 (en) 2014-07-08
JP2012533140A (ja) 2012-12-20
WO2011005665A1 (en) 2011-01-13
US8233320B2 (en) 2012-07-31
CN102498475A (zh) 2012-06-13

Similar Documents

Publication Publication Date Title
US8773903B2 (en) High speed high density nand-based 2T-NOR flash memory design
US10431311B2 (en) Semiconductor memory device
JP3540640B2 (ja) 不揮発性半導体記憶装置
US8289775B2 (en) Apparatus and method for inhibiting excess leakage current in unselected nonvolatile memory cells in an array
US9171627B2 (en) Non-boosting program inhibit scheme in NAND design
US8120959B2 (en) NAND string based NAND/NOR flash memory cell, array, and memory device having parallel bit lines and source lines, having a programmable select gating transistor, and circuits and methods for operating same
US8355287B2 (en) Method and apparatus for operation of a NAND-like dual charge retaining transistor NOR flash memory device
US8120966B2 (en) Method and apparatus for management of over-erasure in NAND-based NOR-type flash memory
US8295087B2 (en) Row-decoder and select gate decoder structures suitable for flashed-based EEPROM operating below +/− 10v BVDS
US9330763B1 (en) Operation modes for an inverted NAND architecture
US8582363B2 (en) Method and apparatus for management of over-erasure in NAND-based NOR-type flash memory
US8274829B2 (en) Row-decoder and source-decoder structures suitable for erase in unit of page, sector and chip of a NOR-type flash operating below +/− 10V BVDS
US8879331B2 (en) Shared bit line string architecture
US8885420B2 (en) Erase for non-volatile storage
US9183935B2 (en) Semiconductor memory device having programmable select transistors within memory units
US7944749B2 (en) Method of low voltage programming of non-volatile memory cells
US9142305B2 (en) System to reduce stress on word line select transistor during erase operation
US20110085382A1 (en) Universal dual charge-retaining transistor flash NOR cell, a dual charge-retaining transistor flash NOR cell array, and method for operating same
US20190027227A1 (en) 3d nand array with divided string architecture
US20120087190A1 (en) Write BIAS condition for 2T-string NOR flash cell
US7613042B2 (en) Decoding system capable of reducing sector select area overhead for flash memory
US11636905B2 (en) Temperature compensation for unselected sub-block inhibit bias for mitigating erase disturb
JP2000149574A (ja) 新しいフラッシュメモリ配列とデ―コ―ディング構造

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid